JP2968906B2 - Nonvolatile semiconductor memory device - Google Patents

Nonvolatile semiconductor memory device

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JP2968906B2 JP10356093A JP10356093A JP2968906B2 JP 2968906 B2 JP2968906 B2 JP 2968906B2 JP 10356093 A JP10356093 A JP 10356093A JP 10356093 A JP10356093 A JP 10356093A JP 2968906 B2 JP2968906 B2 JP 2968906B2
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好和 宮脇
康 寺田
真一 小林
宏 小野田
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Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】この発明は不揮発性半導体記憶装置に関し、特にスタックゲート型メモリセルを含む電気的にプログラムおよび消去可能な不揮発性半導体記憶装置(以下、フラッシュメモリと称す)に関する。 FIELD OF THE INVENTION The present invention relates to a nonvolatile semiconductor memory device, particularly an electrically programmable and erasable non-volatile semiconductor memory device including a stacked gate memory cell (hereinafter, referred to as flash memory) relates.

【0002】 [0002]

【従来の技術】まず、消去およびプログラムの一般的な定義を説明する。 BACKGROUND ART First, a general definition of erase and program. 消去とは、複数のメモリセルのしきい値電圧を一括して所定の状態に変えることをいう。 And erasing refers to the change in one operation the threshold voltages of the memory cells to a predetermined state. プログラムとは、選択されたメモリセルのしきい値電圧をもう1つの所定の状態に変えることをいう。 The program refers to changing the threshold voltage of the selected memory cell to another predetermined state. 消去されたメモリセルにデータ“1”を対応させ、プログラムされたメモリセルにデータ“0”を対応させる。 Made to correspond to data "1" to the erased memory cell, the programmed memory cells to correspond to the data "0".

【0003】(1) メモリセルの断面構造(図12 [0003] (1) the cross-sectional structure of the memory cell (FIG. 12
8,129) 図128に、従来のフラッシュメモリに用いられる一般的なスタックゲート型メモリセル(メモリトランジスタ)の断面構造を示す。 8,129) in FIG. 128 shows a cross-sectional structure of a general stacked gate memory cells used in the conventional flash memory (memory transistor). -型半導体基板1001の主面に所定間隔をもって2つのN +型不純物領域が形成されている。 P - type two N + -type impurity region with a predetermined interval in the main surface of the semiconductor substrate 1001 are formed. 一方の不純物領域がドレイン1002を構成し、他方の不純物領域がソース1003を構成する。 One impurity region constitutes the drain 1002, the other impurity region constituting a source 1003. ドレイン1002とソース1003との間の半導体基板1 The semiconductor substrate 1 between the drain 1002 and the source 1003
001の領域上に、極めて薄い酸化膜等からなる絶縁膜1004(約100Å)が形成されている。 001 on the region of, and an insulating film 1004 made of an extremely thin oxide film or the like (about 100 Å) is formed. 絶縁膜10 Insulating film 10
04の上にフローティングゲート1005が形成され、 Floating gate 1005 is formed on top of the 04,
さらにその上に絶縁膜を介してコントロールゲート10 A control gate 10 thereon through an insulating film further
06が形成されている。 06 is formed. このように、メモリセルは二重ゲート構造を有する。 Thus, the memory cell has a double gate structure. なお、P -型半導体基板1001 Incidentally, P - type semiconductor substrate 1001
をP -ウェルで置換えてもよい。 The P - may be replaced by a well.

【0004】フラッシュメモリでは、フローティングゲート1005に電子が注入されているかまたはフローティングゲート1005から電子が放出されているかにより、情報(データ)がメモリセルに記憶される。 [0004] In flash memory, electrons in the floating gate 1005 by one electron or from the floating gate 1005 is implanted is released, the information (data) is stored in the memory cell.

【0005】フローティングゲート1005に電子が注入されている状態では、コントロールゲート1006から見たメモリセルのしきい値電圧は高く、図129に示すように、コントロールゲート電圧がVg0以上にならなければドレイン1002およびソース1003間に電流は流れない。 [0005] In a state in which electrons in the floating gate 1005 is injected, high threshold voltage of the memory cell as seen from the control gate 1006, as shown in FIG. 129, if not the control gate voltage exceeds Vg0 drain current does not flow between the 1002 and the source 1003. これは、フローティングゲート1005 This is, floating gate 1005
に蓄積されている電子の負電荷によって正の電圧が打ち消されるからである。 This is because a positive voltage is canceled out by the negative charge of the electrons stored in the. この状態をプログラム状態と呼ぶ。 This state is referred to as the program state. この場合、メモリセルにはデータ“0”が記憶される。 In this case, the memory cell data "0" is stored. フローティングゲート1005に蓄積された電子はそのままでは半永久的に消えないため、記憶されたデータも半永久的に保持される。 Since electrons accumulated in the floating gate 1005 is not directly disappear permanently stored data it is also permanently retained.

【0006】また、フローティングゲート1005から電子が放出されている状態では、コントロールゲート1 [0006] In addition, in a state in which the electrons from the floating gate 1005 has been released, the control gate 1
006から見たメモリセルのしきい値電圧は低く、図1 The threshold voltage of the memory cell as seen from the 006 is low, FIG. 1
29に示すように、コントロールゲート電圧がVg1以上になるとドレイン1002およびソース1003間に電流が流れる。 As shown in 29, a current flows between the control gate voltage becomes Vg1 or drain 1002 and source 1003. この状態を消去状態と呼ぶ。 This state is referred to as an erasing state. この場合、 in this case,
メモリセルにはデータ“1”が記憶される。 The memory cell is data "1" is stored.

【0007】このような2つの状態を検出することにより、メモリセルに記憶されているデータを読取ることができる。 [0007] By detecting these two states, it is possible to read the data stored in the memory cell.

【0008】(2) メモリセルのプログラムおよび消去(図130) 図130の(a)にメモリセルのプログラム時の電圧印加条件を示し、図130の(b)にメモリセルの消去時の電圧印加条件を示す。 [0008] (2) program and erase the memory cell (FIG. 130) in (a) of FIG. 130 shows the voltage application condition at the time of program memory cell, the voltage applied at the time of erasing of the memory cell in (b) of FIG. 130 indicate the conditions.

【0009】プログラム時には、ドレイン1002に書込電圧Vw(通常6V程度)を印加し、コントロールゲート1006に高電圧Vpp(通常12V程度)を印加し、ソース1003を接地する。 [0009] During program applies a write voltage Vw (usually about 6V) to the drain 1002, the high voltage Vpp (usually about 12V) is applied to the control gate 1006, grounding the source 1003. それにより、ドレイン1002の近傍でアバランシェ降伏によるホットエレクトロンが発生し、あるいは、ドレイン1002およびソース1003間の領域に形成されるチャネルに高エネルギを有するチャネルホットエレクトロンが発生する。 Thus, hot electrons are generated by avalanche breakdown in the vicinity of the drain 1002, or channel hot electrons are generated with a high energy in the channel formed in the region between the drain 1002 and source 1003. コントロールゲート1006の高電圧によって加速されたホットエレクトロンは、絶縁膜1004によるエネルギ障壁を飛越えてドレイン近傍からフローティングゲート1005に注入される。 Hot electrons accelerated by a high voltage of the control gate 1006, are injected into the floating gate 1005 from the vicinity of the drain exceeds flying the energy barrier due to the insulating film 1004. その結果、メモリセルのしきい値電圧が上昇する。 As a result, the threshold voltage of the memory cell is raised.

【0010】消去時には、ドレイン1002をフローティング状態にし、ソース1003に高電圧Vppを印加し、コントロールゲート1006を接地する。 [0010] At the time of erasing, the drain 1002 in a floating state, the high voltage Vpp is applied to the source 1003, grounding the control gate 1006. それにより、薄い絶縁膜1004に高電圧が発生し、トンネル現象によりフローティングゲート1005からソース10 Thereby, a high voltage is generated in the thin insulating film 1004, the source 10 from the floating gate 1005 by a tunnel effect
03に電子が放出される。 03 electrons are emitted to. その結果、メモリセルのしきい値電圧が下降する。 As a result, the threshold voltage of the memory cell is lowered.

【0011】このように、プログラム時には、ホットエレクトロンによりフローティングゲート1005に電子が注入される。 [0011] In this way, at the time of program, electrons are injected into the floating gate 1005 by hot electrons. したがって、図130に示すように、チャネル方向または基板方向に、より高電界が発生するように、ドレイン1002に沿ってP +型不純物領域10 Accordingly, as shown in FIG. 130, the channel direction or the direction of the substrate, so a higher electric field is generated along the drain 1002 P + -type impurity regions 10
02aが設けられている。 02a is provided.

【0012】また、消去時には、トンネル現象によりフローティングゲート1005からソース1003に電子が放出される。 Further, at the time of erasing, electrons are emitted from the floating gate 1005 to the source 1003 by a tunnel effect. そのため、消去時にはフローティングゲート1005とソース1003との間の電界のみが必要である。 Therefore, it is only necessary electric field between the floating gate 1005 and the source 1003 at the time of erasing. リーク電流が発生しないように、チャネル方向または基板方向の電界は小さいほうが好ましい。 As the leakage current is not generated, the electric field in the channel direction or the direction of the substrate is preferably small. したがって、チャネル方向または基板方向の電界を弱めるために、ソース1003に沿ってN -型不純物領域1003 Therefore, in order to weaken the electric field in the channel direction or the direction of the substrate, along the source 1003 N - -type impurity regions 1003
aが設けられている。 a is provided.

【0013】(3) フラッシュメモリの全体の構成(図131,132) 図131は、従来のフラッシュメモリの全体の構成を示すブロック図である。 [0013] (3) the overall configuration of a flash memory (FIG. 131, 132) Figure 131 is a block diagram showing the overall configuration of a conventional flash memory.

【0014】メモリアレイ1010は、複数のビット線、複数のビット線に交差する複数のワード線、およびそれらの交点に設けられた複数のメモリセルを含む。 The memory array 1010 includes a plurality of bit lines, a plurality of word lines crossing the plurality of bit lines, and a plurality of memory cells provided at intersections thereof.

【0015】図131においては、説明を簡単にするために、2行および2列に配列された4つのメモリセルM [0015] In FIG. 131, in order to simplify the description, four memory cells arranged in two rows and two columns M
00,M01,M10,M11が示される。 00, M01, M10, M11 is shown. メモリセルM00,M01のドレインはビット線BL0に接続され、メモリセルM10,M11のドレインはビット線B The drain of the memory cell M00, M01 is connected to the bit line BL0, drains of the memory cells M10, M11 the bit lines B
L1に接続される。 It is connected to the L1. メモリセルM00,M10のコントロールゲートはワード線WL0に接続され、メモリセルM01,M11のコントロールゲートはワード線WL1 The control gate of the memory cell M00, M10 are connected to word line WL0, the control gate of the memory cell M01, M11 is the word line WL1
に接続される。 It is connected to. メモリセルM00,M01,M10,M The memory cell M00, M01, M10, M
11のソースはソース線SLに接続される。 11 Source of is connected to the source line SL.

【0016】アドレスバッファ1020は、外部から与えられるアドレス信号ADを受け、Xアドレス信号をX The address buffer 1020 receives an address signal AD supplied from the outside, the X address signal X
デコーダ1030に与え、Yアドレス信号をYデコーダ1040に与える。 It is given to the decoder 1030, giving the Y address signal to the Y-decoder 1040. Xデコーダ1030は、Xアドレス信号に応答して複数のワード線WL0,WL1のうちいずれかを選択する。 X decoder 1030 selects one of a plurality of word lines WL0, WL1 in response to an X address signal. Yデコーダ1040は、Yアドレス信号に応答して複数のビット線のいずれかを選択する選択信号Y0,Y1を発生する。 Y decoder 1040 generates the selection signals Y0, Y1 in response to the Y address signal for selecting one of the plurality of bit lines.

【0017】Yゲート1050はビット線BL0,BL [0017] Y gate 1050 is the bit line BL0, BL
1に対応してYゲートトランジスタYG0,YG1を含む。 Corresponding to one containing Y gate transistor YG0, YG1. YゲートトランジスタYG0,YG1は、それぞれ選択信号Y0,Y1に応答して、ビット線BL0,BL Y gate transistors YG0, YG1, respectively in response to the selection signal Y0, Y1, bit lines BL0, BL
1をセンスアンプ1060および書込回路1080に接続する。 Connecting 1 to sense amplifier 1060 and a write circuit 1080.

【0018】読出時には、センスアンプ1060が、ビット線BL0またはビット線BL1上に読出されたデータを検知し、データ入出力バッファ1070を介して外部に出力する。 [0018] At the time of reading, the sense amplifier 1060 senses the data read on the bit line BL0 or the bit lines BL1, and outputs through the data output buffer 1070 to the outside. プログラム時には、外部から与えられるデータDAがデータ入出力バッファ1070を介して書込回路1080に与えられ、書込回路1080はそのデータに従ってビット線BL0,BL1に書込電圧を与える。 During the program, the data DA supplied from the outside is applied to the write circuit 1080 via data input-output buffer 1070, a write circuit 1080 provides a write voltage to the bit lines BL0, BL1 in accordance with the data.

【0019】Vpp/Vcc切換回路1090は、外部から与えられる高電圧(通常12V)および外部から与えられる電源電圧Vcc(通常5V)を受け、Xデコーダ1030、Yデコーダ1040および書込回路108 The Vpp / Vcc switching circuit 1090 receives a high voltage applied from the outside (typically 12V) and supplied from the external power supply voltage Vcc (usually 5V), X decoder 1030, Y-decoder 1040 and the write circuit 108
0に高電圧Vppまたは電源電圧Vccを与える。 0 to give a high voltage Vpp or the supply voltage Vcc. ベリファイ電圧発生回路1100は、外部から与えられる電源電圧Vccを受け、後述するベリファイ時に、選択されたワード線に所定のベリファイ電圧を与える。 Verify voltage generating circuit 1100 receives the power supply voltage Vcc applied from outside, during the verify which will be described later, it gives a predetermined verify voltage to the selected word line. ソース制御回路1110は、消去時に、ソース線SLに高電圧Vppを与える。 Source control circuit 1110, at the time of erasing, providing a high voltage Vpp to the source line SL.

【0020】制御信号バッファ1120は、外部から与えられる制御信号CTを制御回路1130に与える。 The control signal buffer 1120 provides a control signal CT supplied from the outside to the control circuit 1130. 制御回路1130は、各回路の動作を制御する。 The control circuit 1130 controls the operation of each circuit.

【0021】Xデコーダ1030は、図132に示すように、デコーダ回路1301、および複数のワード線W The X decoder 1030, as shown in FIG. 132, the decoder circuit 1301, and a plurality of word lines W
Lに対応する複数の高電圧スイッチ1302を含む。 It includes a plurality of high voltage switch 1302 corresponding to the L. デコーダ回路1301は、Xアドレス信号XAをデコードして、複数のワード線WLのいずれか1つを選択するための選択信号を発生する。 The decoder circuit 1301 decodes the X address signal XA, generates a selection signal for selecting one of the plurality of word lines WL. 各高電圧スイッチ1302 Each high voltage switch 1302
は、制御回路1130から与えられる制御信号SWに応答して、選択されたワード線WLに高電圧Vppまたは電源電圧Vccを与える。 In response to a control signal SW supplied from the control circuit 1130 provides a high voltage Vpp or the supply voltage Vcc to the selected word line WL.

【0022】なお、このフラッシュメモリはチップCH [0022] In addition, the flash memory chip CH
上に形成される。 It is formed on the top. (4) フラッシュメモリの動作(図133〜図14 (4) of the flash memory operation (FIG 133~ 14
0) (a) プログラム動作(図133) 図133は、プログラム動作時の電圧印加条件を示す図である。 0) (a) program operation (Fig. 133) Figure 133 is a diagram showing a voltage application condition at the time of program operation. ここでは、たとえばメモリセルM00をプログラムするものと仮定する。 It is assumed here that programs the memory cell M00, for example. 制御回路1130には、制御信号バッファ1120を介してプログラム動作を指定する制御信号が与えられる。 The control circuit 1130, a control signal specifying the given program operation through a control signal buffer 1120. Vpp/Vcc切換回路10 Vpp / Vcc switching circuit 10
90には外部から高電圧Vppが与えられる。 90 high voltage Vpp is applied from the outside in. Vpp/ Vpp /
Vcc切換回路1090は、高電圧VppをXデコーダ1030およびYデコーダ1040に与える。 Vcc switching circuit 1090 provides a high voltage Vpp to the X-decoder 1030 and the Y decoder 1040.

【0023】Xデコーダ1030は、アドレスバッファ1020から与えられるXアドレス信号に応答して、ワード線WL0を選択し、それに高電圧Vppを与える。 The X decoder 1030, in response to an X address signal from address buffer 1020 selects the word line WL0, and gives a high voltage Vpp.

【0024】また、Yデコーダ1040は、アドレスバッファ1020から与えられるYアドレス信号に応答して、YゲートトランジスタYG0に高電圧の選択信号Y Further, Y-decoder 1040, in response to the Y address signal applied from address buffer 1020, a selection signal of a high voltage to the Y gate transistor YG0 Y
0を与える。 Give 0. それにより、YゲートトランジスタYG0 As a result, Y gate transistor YG0
がオンする。 There is turned on.

【0025】ソース制御回路1110は、ソース線SL The source control circuit 1110, a source line SL
に0Vを与える。 Give 0V to. 書込回路1080が活性化される。 Write circuit 1080 is activated. それにより、ビット線BL0に書込電圧Vwが与えられる。 Thereby, the write voltage Vw is applied to the bit line BL0.

【0026】その結果、メモリセルM00に、図130 [0026] As a result, the memory cell M00, Figure 130
の(a)に示すように電圧が印加され、メモリセルM0 A voltage as shown in the (a) is applied, the memory cell M0
0がプログラムされる。 0 is programmed.

【0027】(b) 消去動作(図134〜図136) 消去動作は消去前書込動作および一括消去動作からなる。 [0027] (b) the erase operation (Figure 134 and Figure 136) erase operation consists of a pre-erase write operation and a batch erase operation.

【0028】(i) 消去前書込動作(図134) メモリセルを一括消去する前には、上記の方法によりすべてのメモリセルにプログラムを行なう。 [0028] (i) pre-erase write operation before batch erase (Fig. 134) the memory cell performs a program to all the memory cells by the method described above. このようにして、すべてのメモリセルのしきい値電圧を高くする。 Thus, to increase the threshold voltages of all memory cells. これを、消去前書込動作と呼ぶ。 This is referred to as the pre-erase write operation.

【0029】図134のフローチャートを参照しながら、消去前書込動作を説明する。 [0029] with reference to the flowchart of FIG. 134, illustrating a pre-erase write operation. まず、すべてのメモリセルのデータが“0”であるか否かを判別する(ステップS51)。 First, data of all memory cells is determined whether or not "0" (step S51). すべてのメモリセルのデータが“0”でないときには、アドレス信号により指定されるアドレスを0番地に設定する(ステップS52)。 When not data of all memory cells is "0", the address designated by the address signal is set to address 0 (step S52). そして、上述したプログラム動作により、アドレス信号により指定されたメモリセルにプログラムを行なう(ステップS5 Then, by the program operation described above, performing the program in the designated memory cell by the address signal (step S5
3)。 3).

【0030】次に、アドレス信号により指定されるアドレスが最終番地であるか否かを判別する(ステップS5 Next, the address specified by the address signal it is determined whether or not the last address (Step S5
4)。 4). アドレスが最終番地でない場合には、アドレスを1ずつインクリメントし(ステップS55)、プログラム動作を行なう(ステップS53)。 If the address is not the last address is the address is incremented by one (step S55), it performs a program operation (step S53). この動作を、アドレスが最終番地になるまで続ける(ステップS53,S This operation is continued until address is the last address (step S53, S
54,S55)。 54, S55). アドレスが最終番地になると、消去前書込動作を終了する。 If the address is the last address, to terminate the pre-erase write operation.

【0031】(ii) 一括消去動作(図135,図1 [0031] (ii) batch erase operation (Fig. 135, Fig. 1
36) 次に、図135のフローチャートを参照しながら、一括消去動作を説明する。 36) Next, with reference to the flowchart of FIG. 135, illustrating the batch erase operation. また、図136に、一括消去時の電圧印加条件を示す。 Further, in FIG. 136 illustrates a voltage application condition at the time of collective erasing.

【0032】まず、制御信号バッファ1120を介して制御回路1130に一括消去を指定する制御信号が与えられる。 [0032] First, the control signal is provided to specify the collective erasure to the control circuit 1130 via the control signal buffer 1120. 一括消去時には、Vpp/Vcc切換回路10 At the time of collective erasure, Vpp / Vcc switching circuit 10
90は、ソース制御回路1110に高電圧Vppを与える。 90 provides a high voltage Vpp to the source control circuit 1110. ソース制御回路1110は、ソース線SLに高電圧Vppを与える(ステップS61)。 Source control circuit 1110 provides a high voltage Vpp to the source line SL (step S61).

【0033】また、Xデコーダ1030は、ワード線W [0033] Further, X decoder 1030, the word line W
L0,WL1を接地する。 L0, WL1 to ground. Yデコーダ1040は、YゲートトランジスタYG0,YG1にそれぞれ0Vの選択信号Y0,Y1を与える。 Y decoder 1040, respectively Y gate transistors YG0, YG1 providing a selection signal Y0, Y1 of 0V. それにより、ビット線BL As a result, the bit line BL
0,BL1はフローティング状態になる。 0, BL1 becomes a floating state.

【0034】その結果、すべてのメモリセルには、図1 [0034] In the result, all of the memory cell, as shown in FIG. 1
30の(b)に示すように電圧が印加され、すべてのメモリセルのしきい値電圧が下降する。 The voltage, as shown in 30 (b), is applied, the threshold voltages of all the memory cells drops.

【0035】ソース線SLへの1回の高電圧(消去電圧)の印加のみでは、すべてのメモリセルのしきい値電圧を所定の値よりも下降させることが困難である。 The only application of one of the high voltage to the source line SL (erase voltage), it is difficult to the threshold voltages of all memory cells is lowered than a predetermined value. そのため、一般的には、ソース線SLに複数回高電圧パルスを印加し、それぞれのパルス印加後に消去ベリファイ動作を行なう。 Therefore, in general, applying a plurality of times high voltage pulses to the source line SL, and performs the erase verify operation after each pulse application.

【0036】まず、ソース線SLに高電圧パルスを印加した後(ステップS61)、ソース線SLを0Vに設定し(ステップS62)、0番地を選択する(ステップS [0036] First, after applying the high voltage pulses to the source line SL (step S61), the source line SL is set to 0V (step S62), selects the address 0 (step S
63)。 63). そして、選択されたワード線にベリファイ電圧発生回路1100によって電源電圧Vccよりも低い所定のベリファイ電圧が与えられる(ステップS64)。 Then, given a low predetermined verify voltage than the power supply voltage Vcc by the verify voltage generating circuit 1100 to the selected word line (step S64).
それにより、選択されたメモリセルのデータが対応するビット線に読出され、センスアンプ1060により検知される。 Thereby, data of the selected memory cell is read out to the corresponding bit line is detected by the sense amplifier 1060. そして、センスアンプ1060により検知されたデータが“1”であるか否かが判別される(ステップS65)。 Then, whether data sensed by the sense amplifier 1060 is "1" is determined (step S65).

【0037】センスアンプ1060により検知されたデータが“0”ならば、ステップS61〜S64が繰返される。 The data is detected by the sense amplifier 1060 if "0", step S61~S64 is repeated.

【0038】センスアンプ1060により検知されたデータが“1”ならば、アドレス信号により指定されるアドレスが最終番地であるか否かが判別される(ステップS66)。 [0038] The sense amplifier 1060 if data is "1" detected by the address designated by the address signal is whether the last address is determined (step S66). アドレスが最終番地でないならば、アドレスが1だけインクリメントされる(ステップS67)。 If the address is not the final address, the address is incremented by 1 (step S67). このように、アドレスを1ずつインクリメントしながらすべてのメモリセルのデータが読出される。 Thus, data of all memory cells while incrementing the address by one is read. もし読出されたデータが“0”ならば、ソース線SLに高電圧パルスを印加し、メモリセルを消去する。 If If the read data is "0", a high voltage pulse is applied to the source line SL, and erasing the memory cell.

【0039】このようにして、メモリセルのしきい値電圧をモニタしながらすべてのメモリセルを徐々に消去する。 [0039] In this way, gradually erasing all of the memory cell while monitoring the threshold voltage of the memory cell.

【0040】(c) 読出動作(図137) 図137に、読出動作時の電圧印加条件を示す。 [0040] (c) read operation (Fig. 137) Figure 137 shows the voltage application condition at the time of a read operation. ここでは、メモリセルM00からデータが読出されるものと仮定する。 Here, it is assumed that data from the memory cell M00 is read.

【0041】まず、制御信号バッファ1120を介して制御回路1130に、読出動作を指定する制御信号が与えられる。 Firstly, the control circuit 1130 via the control signal buffer 1120, control signal specifying a reading operation is given. Xデコーダ1030は、アドレスバッファ1 X decoder 1030, an address buffer 1
020から与えられるXアドレス信号に応答してワード線WL0を選択し、それに電源電圧Vccを印加する。 In response to the X address signal applied from 020 selects the word line WL0, it applies the power supply voltage Vcc.
このとき、非選択のワード線の電位は0Vに保たれる。 At this time, the potential of the unselected word lines are kept at 0V.

【0042】Yデコーダ1040は、アドレスバッファ1020から与えられるYアドレス信号に応答してYゲートトランジスタYG0をオンさせる。 The Y decoder 1040 turns on the Y gate transistor YG0 in response to the Y address signal applied from address buffer 1020. それにより、ビット線BL0がセンスアンプ1060に接続される。 Thereby, the bit line BL0 is connected to the sense amplifier 1060. このとき、ソース線SLには、ソース制御回路1110により0Vが与えられる。 At this time, the source line SL, 0V is given by the source control circuit 1110.

【0043】その結果、メモリセルM00のしきい値電圧が低い場合には、メモリセルM00はオン状態になる。 [0043] As a result, if the threshold voltage of the memory cell M00 is low, the memory cell M00 is turned on. それにより、センスアンプ1060内の抵抗Rに電流Iが流れ、ビット線BL0上の読出電圧Vrが低くなる。 Thus, a current I flows through the resistor R in the sense amplifier 1060, the read voltage Vr on the bit line BL0 becomes low. このビット線BL0上の読出電圧VrがインバータINV2を介してデータ“1”として出力される。 Read voltage Vr on the bit line BL0 are outputted as the data "1" through the inverter INV2.

【0044】また、メモリセルM00のしきい値電圧が高い場合には、メモリセルM00はオフ状態になる。 [0044] Further, if the threshold voltage of the memory cell M00 is high, the memory cell M00 is turned off. それにより、ビット線BL0上の読出電圧Vrが高くなる。 Thus, the read voltage Vr on the bit line BL0 becomes high. このビット線BL0上の読出電圧VrがインバータINV2を介してデータ“0”として出力される。 Read voltage Vr on the bit line BL0 are outputted as the data "0" through the inverter INV2.

【0045】なお、読出時のビット線の電圧が電源電圧Vccに近くなると、ホットエレクトロンが発生し、メモリセルがプログラムされる可能性がある。 [0045] When the voltage of the bit line in reading is close to the power supply voltage Vcc, and hot electrons are generated, the memory cell could be programmed. これをソフトライトと呼ぶ。 This is referred to as the soft light. このソフトライトを防止するために、 In order to prevent this soft light,
NチャネルトランジスタTRおよびインバータINV1 N-channel transistor TR and an inverter INV1
により、ビット線上の読出電圧Vrが1V程度に設定される。 Accordingly, the read voltage Vr on the bit line is set to about 1V.

【0046】(d) 各動作における各線の電位(図1 The (d) The each line of the potential of each operation (Fig. 1
38) 図138に、プログラム動作、消去動作および読出動作におけるワード線、ビット線およびソース線の電位を示す。 38) in FIG. 138 shows the potential of the program operation, the word line in the erase and read operations, the bit lines and source lines. プログラム時および消去前書込時には、ワード線に高電圧Vppが印加され、ビット線に書込電圧Vwが印加され、ソース線に0Vが印加される。 During programming and erase before write, a high voltage Vpp is applied to the word line, the write voltage Vw is applied to the bit line, 0V is applied to the source line. 一括消去時には、ソース線のみに高電圧Vppが印加され、ワード線に0Vが印加され、ビット線はフローティング状態となっている。 When collective erasure, the high voltage Vpp is applied only to the source line, 0V is applied to the word line, the bit line is in a floating state. 読出時には、ワード線に電源電圧Vccが印加され、ソース線が0Vとなり、ビット線に読出電圧V During reading, the power supply voltage Vcc is applied to the word line, the read voltage V source line to 0V, the bit lines
rが現れる。 r appears.

【0047】(e) 消去前書込動作が必要な理由(図139,図140) 次に、消去時に消去前書込動作が必要となる理由を図1 [0047] (e) pre-erase write operation is necessary because (Figure 139, Figure 140) Next, FIG why it is necessary to erase before write operation at the time of erasing
39および図140を用いて説明する。 It will be described with reference to 39 and 140. 図139は、プログラム動作および一括消去動作を行なった場合のメモリセルのしきい値電圧の変化を示している。 Figure 139 shows a variation of the threshold voltage of the memory cell when performing a program operation and batch erase operation. また、図1 In addition, FIG. 1
40はプログラム動作、消去前書込動作および一括消去動作を行なった場合のメモリセルのしきい値電圧の変化を示している。 40 the program operation, shows the variation of the threshold voltage of the memory cell when performing an erase before write operation and batch erase operation.

【0048】一括消去動作においては、図130の(b)に示すように、メモリセルのコントロールゲート1006は0Vとなり、ドレイン1002はフローティング状態となり、ソース1003には高電圧Vppが与えられる。 [0048] In batch erase operation, as shown in (b) of FIG. 130, the control gate 1006 of the memory cell becomes 0V, the drain 1002 is brought into a floating state, a high voltage Vpp is applied to the source 1003. このような電圧印加条件においては、ソース1003とフローティングゲート1005との間に高電圧が発生し、この高電圧によってフローティングゲート1005に蓄積された電子がソース1003に引抜かれる。 In such a voltage application condition, a high voltage is generated between the source 1003 and the floating gate 1005, electrons accumulated in the floating gate 1005 by the high voltage is withdrawn source 1003. その結果、メモリセルのしきい値電圧が低くなる。 As a result, the threshold voltage of the memory cell is lowered.

【0049】しかしながら、しきい値電圧の低い状態(データ“1”)においてこの消去動作を行なうと、図139に示すように、そのメモリセルのしきい値電圧が負になってしまう。 [0049] However, when the erase operation in the low threshold voltage state (data "1"), as shown in FIG. 139, becomes the threshold voltage of the memory cell is negative. これを、メモリセルのデプレッション化と呼ぶ。 This is referred to as a depletion of the memory cell. メモリセルのデプレッション化により、読出時に次に示す問題が生じる。 The depletion of the memory cell, following problem occurs when reading.

【0050】ここで、図137に示される読出動作において、メモリセルM00が選択され、かつメモリセルM [0050] Here, in the reading operation shown in FIG. 137, the memory cell M00 is selected and the memory cell M
01が一括消去によりデプレッション化していると仮定する。 01 is assumed to be depletion by batch erase. すなわち、メモリセルM01のしきい値電圧は負となっている。 That is, the threshold voltage of the memory cell M01 has a negative.

【0051】この場合、ワード線WL0には電源電圧V [0051] In this case, the power supply voltage V is applied to the word line WL0
ccが印加されるが、ワード線WL1の電位は0Vのままである。 Although cc is applied, the potential of the word line WL1 remains 0V. メモリセルM00がデータ“0”を記憶しているならば、ワード線WL0の電位が電源電圧VccとなってもメモリセルM00はオンしない。 If the memory cell M00 stores data "0", the memory cell M00 even when the potential of the word line WL0 is at the supply voltage Vcc is not turned on. したがって、 Therefore,
ビット線BL0には電流が発生しない。 Current does not occur in the bit line BL0.

【0052】しかしながら、メモリセルM01のしきい値電圧が負になっていると、ワード線WL1の電位が0 [0052] However, the threshold voltage of the memory cell M01 is turned negative, the potential of the word line WL1 is 0
Vであっても、メモリセルM01はオンすることになる。 Even a V, so that the memory cell M01 is turned on. その結果、ビット線BL0に電流が発生する。 As a result, current is generated in the bit line BL0. この場合、センスアンプ1060により、メモリセルM00 In this case, by the sense amplifier 1060, the memory cell M00
に記憶されるデータが“1”であると判断される。 Data is stored in is determined to be "1".

【0053】このように、ビット線に接続されるメモリセルのうち少なくとも1つのメモリセルのしきい値電圧が負になっていれば、そのメモリセルが非選択の状態であってもそのビット線に電流が流れてしまう。 [0053] Thus, the threshold voltage of at least one memory cell among the memory cells connected to the bit line is sufficient that a negative, the bit line even the memory cell is deselected current flows in. そのため、選択されたメモリセルに記憶されるデータを正確に読出すことができない。 Therefore, it can not be read correctly the data stored in the selected memory cell.

【0054】このような問題を解決するために、図14 [0054] In order to solve such a problem, as shown in FIG. 14
0に示すように、一括消去動作の前に消去前書込動作を行なう。 As shown in 0, perform a pre-erase write operation before the batch erase operation. それによって、すべてのメモリセルのしきい値電圧を一旦高い状態にし、その後一括消去動作を行なう。 Thereby the threshold voltages of all memory cells once high, then perform the collective erasing operation. その結果、消去されたメモリセルの電圧は正の値でかつ電源電圧Vccよりも低い値に統一されることになる。 As a result, the voltage of the erased memory cells will be unified to a value lower than the positive value a and the power supply voltage Vcc. このように、消去前書込動作により、信頼性が向上する。 Thus, the pre-erase write operation, the reliability is improved.

【0055】以下に、従来のフラッシュメモリの構造についてより詳しく説明する。 [0055] In the following, it will be described in more detail the structure of a conventional flash memory. データを自由に書込むことができ、しかも電気的に消去可能なメモリデバイスとしてフラッシュメモリが存在する。 Data can be writing freely write and moreover flash memory is present as electrically erasable memory devices. 1つのトランジスタで構成され、書込まれた情報電荷を電気的に一括消去することが可能なEEPROM、いわゆる、フラッシュメモリが米国特許第4,868,619号、“An In− Consists of one transistor, the written information electrically capable of collectively erasing EEPROM charge, so-called flash memory is U.S. Patent No. 4,868,619, "An In-
SystemReprogrammable 32K× SystemReprogrammable 32K ×
8 CMOS Flash Memory” by V 8 CMOS Flash Memory "by V
irgil Niles Kynett et a irgil Niles Kynett et a
l. l. ,IEEE Journal of Solid− , IEEE Journal of Solid-
State Circuits,vol. State Circuits, vol. 23,No. 23, No.
5,October 1988で提案されている。 5, October has been proposed in 1988.

【0056】図148はフラッシュメモリの一般的な構成を示すブロック図である。 [0056] Figure 148 is a block diagram showing a general configuration of a flash memory. 図において、フラッシュメモリは行列状に配置されたメモリセルマトリックス1 In the figure, a memory cell matrix 1 flash memory is arranged in a matrix
と、Xアドレスデコーダ2と、Yゲート3と、Yアドレスデコーダ4と、アドレスバッファ5と、書込回路6 When an X address decoder 2, a Y gate 3, a Y address decoder 4, an address buffer 5, the write circuit 6
と、センスアンプ7と、入出力バッファ8と、コントロールロジック9とを含む。 Including the, the sense amplifier 7, the output buffer 8, and a control logic 9.

【0057】メモリセルマトリックス1は、行列状に配置された複数個のメモリトランジスタをその内部に有する。 [0057] Memory cell matrix 1 has a plurality of memory transistors arranged in a matrix form therein. メモリセルマトリックス1の行および列を選択するためにXアドレスデコーダ2とYゲート3とが接続されている。 And X address decoder 2 and the Y gate 3 to select the row and column of the memory cell matrix 1 is connected. Yゲート3には列の選択情報を与えるYアドレスデコーダ4が接続されている。 The Y gate 3 is connected to a Y address decoder 4 to provide selection information column. Xアドレスデコーダ2 X address decoder 2
とYアドレスデコーダ4には、それぞれ、アドレス情報が一時格納されるアドレスバッファ5が接続されている。 And the Y address decoder 4, respectively, an address buffer 5 which address information is temporarily stored is connected.

【0058】Yゲート3には、データ入力時に書込動作を行なうための書込回路6とデータ出力時に流れる電流値から「0」と「1」を判定するセンスアンプ7が接続されている。 [0058] the Y gate 3, determines the sense amplifier 7 to "1" and "0" from the current flowing through the write circuit 6 and the time data output for performing a write operation at the time of data input is connected. 書込回路6とセンスアンプ7にはそれぞれ、入出力データを一時格納する入出力バッファ8が接続されている。 Each of the write circuit 6 and the sense amplifier 7, output buffer 8 is connected for temporarily storing input and output data. アドレスバッファ5と入出力バッファ8 Address buffer 5 and the input and output buffer 8
には、フラッシュメモリの動作制御を行なうためのコントロールロジック9が接続されている。 The control logic 9 for controlling the operation of the flash memory. コントロールロジック9は、チップイネーブル信号、アウトプットイネーブル信号およびプログラム信号に基づいた制御を行なう。 Control logic 9 performs control based on the chip enable signal, an output enable signal and a program signal.

【0059】図149は、図148に示されたメモリセルマトリックス1の概略構成を示す等価回路図である。 [0059] Figure 149 is an equivalent circuit diagram showing a schematic configuration of a memory cell matrix 1 shown in Figure 148.
このメモリセルマトリックスを有するフラッシュメモリはNOR型と呼ばれている。 Flash memory having the memory cell matrix is ​​called a NOR type. 図において、行方向に延びる複数本のワード線WL 1 ,WL 2 ,…,WL iと、列方向に延びる複数本のビット線BL 1 ,BL 2 ,…,B In the figure, a plurality of word lines WL 1, WL 2 extending in the row direction, ..., WL i and, a plurality of the bit lines BL 1 extending in the column direction, BL 2, ..., B
jとが互いに直交するように配置され、マトリックスを構成する。 L j and are arranged perpendicular to each other, constituting the matrix. 各ワード線と各ビット線の交点には、それぞれフローティングゲートを有するメモリトランジスタQ 11 ,Q 12 ,…,Q ijが配設されている。 The intersection of each word line and each bit line, the memory transistors Q 11, Q 12 having a floating gate, respectively, ..., Q ij is provided. 各メモリトランジスタのドレインは各ビット線に接続されている。 The drain of each memory transistor is connected to each bit line. メモリトランジスタのコントロールゲートは各ワード線に接続されている。 The control gate of the memory transistor is connected to each word line. メモリトランジスタのソースは各ソース線S 1 ,S 2 ,…に接続されている。 The source of the memory transistor is the source lines S 1, S 2, and is connected to .... 同一行に属するメモリトランジスタのソースは、図に示されるように相互に接続されている。 The source of the memory transistors belonging to the same row are connected to each other as shown in FIG.

【0060】図150は、上記のようなNOR型フラッシュメモリを構成する1つのメモリトランジスタの断面構造を示す部分断面図である。 [0060] Figure 150 is a partial sectional view showing the sectional structure of one memory transistor constituting a NOR type flash memory as described above. 図151はNOR型フラッシュメモリの平面的配置を示す概略平面図である。 Figure 151 is a schematic plan view illustrating a planar layout of the NOR flash memory. 図152は図151のA−A線に沿う部分断面図である。 Figure 152 is a partial cross-sectional view taken along line A-A of FIG. 151.
これらの図を参照してNOR型フラッシュメモリの構造について説明する。 Referring to these figures will be described the structure of the NOR type flash memory.

【0061】図150および図152を参照して、シリコン基板上に設けられたp型不純物領域10の主表面上にn型不純物領域、たとえば、ドレイン領域11とソース領域12とが間隔を隔てて形成されている。 [0061] With reference to FIGS. 150 and Fig. 152, n-type impurity region on the main surface of the p-type impurity regions 10 provided on a silicon substrate, for example, a drain region 11 and source region 12 is spaced It is formed. これらのドレイン領域11とソース領域12との間に挟まれた領域には、チャネルが形成されるようにコントロールゲート13とフローティングゲート14が形成されている。 These in the region interposed between the drain region 11 and source region 12, control gate 13 and the floating gate 14 such that the channel is formed is formed.
フローティングゲート14はp型不純物領域10の上に膜厚100Å程度の薄いゲート酸化膜15を介在して形成されている。 Floating gate 14 is formed by interposing a thin gate oxide film 15 having a thickness of about 100Å on the p-type impurity region 10. コントロールゲート13はフローティングゲート14から電気的に分離されるように、フローティングゲート14の上に層間絶縁膜16を介在して形成されている。 Control gate 13 so as to be electrically isolated from the floating gate 14, it is formed an interlayer insulating film 16 on the floating gate 14. フローティングゲート14は多結晶シリコンから形成されている。 Floating gate 14 is formed of polycrystalline silicon. コントロールゲート13は多結晶シリコン層あるいは多結晶シリコン層と高融点金属の積層膜から構成されている。 Control gate 13 is composed of a polycrystalline silicon layer or polycrystalline silicon layer and the refractory metal laminated film. 酸化膜17は、フローティングゲート14やコントロールゲート13を構成する多結晶シリコン層の表面にCVD法により堆積させることによって形成されている。 Oxide film 17 is formed by depositing by CVD on the surface of the polycrystalline silicon layer constituting the floating gate 14 and control gate 13. さらに、フローティングゲート14やコントロールゲート13を被覆するようにスムースコート膜21(図152参照)が形成されている。 Furthermore, smooth coating film 21 so as to cover the floating gate 14 and control gate 13 (see FIG. 152) are formed.

【0062】図151に示すように、コントロールゲート13は相互に接続されて横方向(行方向)に延びるようにワード線として形成されている。 [0062] As shown in FIG. 151, the control gate 13 is formed as a word line so as to extend in the lateral direction (row direction) are connected to each other. ビット線18はワード線13と直交するように配置され、ドレインコンタクト20を通じて各ドレイン領域11に電気的に接続されている。 The bit line 18 is perpendicular to the word line 13 is electrically connected to the drain region 11 through the drain contact 20. 図152に示すように、ビット線18はスムースコート膜21の上に形成されている。 As shown in FIG. 152, the bit line 18 is formed on the smooth coating layer 21. 図151に示すように、ソース領域12は、ワード線13が延びる方向に沿って延在し、ワード線13とフィールド酸化膜1 As shown in FIG. 151, the source region 12 extends along a direction in which the word line 13 extends, the word line 13 and the field oxide film 1
9とに囲まれた領域に形成されている。 It is formed in a region surrounded by the 9. ドレイン領域1 Drain region 1
1もワード線13とフィールド酸化膜19とによって囲まれた領域に形成されている。 1 are also formed in a region surrounded by the word line 13 and the field oxide film 19.

【0063】上記のように構成されたNOR型フラッシュメモリの動作について図150を参照して説明する。 [0063] will be described with reference to FIG. 150, the operation of the NOR type flash memory configured as described above.

【0064】まず書込動作においては、ドレイン領域1 [0064] In the first write operation, the drain region 1
1に5V程度の電圧、コントロールゲート13に10V 5V voltage of about 1, 10V to the control gate 13
程度の電圧が印加される。 The degree of voltage is applied. そしてソース領域12とp型不純物領域10は接地電位(OV)に保たれる。 The source region 12 and the p-type impurity region 10 is maintained at ground potential (OV). このとき、メモリトランジスタのチャネルには数100μAの電流が流れる。 At this time, the number 100μA of current flows through the channel of the memory transistor. ソースからドレインに流れた電子のうちドレイン近傍で加速された電子は、この近傍で高いエネルギーを有する電子、いわゆるチャネルホットエレクトロンとなる。 The accelerated electrons near the drain of the electrons flowing from the source to the drain, electrons having high energy in this vicinity, a so-called channel hot electron. この電子は、コントロールゲート13に印加された電圧による電界により、矢印に示されるように、フローティングゲート14に注入される。 The electrons by an electric field due to the voltage applied to the control gate 13, as indicated by an arrow, are injected into the floating gate 14. このようにして、フローティングゲート14に電子の蓄積が行なわれ、メモリトランジスタのしきい値電圧V thがたとえば8Vとなる。 In this way, the electrons stored in the floating gate 14 is performed, the threshold voltage V th of the memory transistor is 8V, for example. この状態が書込状態、“0”と呼ばれる。 This state is a write state, is referred to as a "0".

【0065】次に、消去動作においては、ソース領域1 Next, in the erase operation, the source region 1
2に5V程度の電圧が印加され、コントロールゲート1 Voltage of about 5V is applied to 2, the control gate 1
3に−10V程度の電圧が印加され、p型不純物領域1 3 a voltage of about -10V is applied to, p-type impurity region 1
0は接地電位に保持される。 0 is held at ground potential. そして、ドレイン領域11 Then, drain region 11
は解放される。 It is released. ソース領域12に印加された電圧による電界により、矢印に示されるように、フローティングゲート14中の電子は、薄いゲート酸化膜15をFNトンネル現象によって通過する。 By an electric field by the voltage applied to the source region 12, as indicated by an arrow, electrons in the floating gate 14, a thin gate oxide film 15 passes by FN tunneling phenomenon. このようにして、フローティングゲート14中の電子が引き抜かれることによって、メモリトランジスタのしきい値電圧V thがたとえば2Vとなる。 In this way, by the electrons in the floating gate 14 is withdrawn, the threshold voltage V th of the memory transistor is 2V, for example. この状態が消去状態、“1”と呼ばれる。 This state is erased state, it is referred to as a "1".
各メモリトランジスタのソースは図149に示されるように接続されているので、この消去動作によって、すべてのメモリを一括消去できる。 Since the source of each memory transistor is connected as shown in Figure 149, this erasing operation, can simultaneously erase all memory.

【0066】さらに、読出動作において、コントロールゲート13に5V程度の電圧、ドレイン領域11に1V [0066] Further, 1V in the reading operation, 5V voltage of about to the control gate 13, the drain region 11
程度の電圧が印加される。 The degree of voltage is applied. そしてソース領域12、p型不純物領域10は接地電位に保持される。 The source region 12, p-type impurity region 10 is held at ground potential. このとき、メモリトランジスタのチャネル領域に電流が流れるかどうかにより、“1”、“0”の判定が行なわれる。 In this case, depending on whether current flows through the channel region of the memory transistor, "1", the determination of "0" is performed.

【0067】すなわち、書込状態のときはV thが8Vなのでチャネルが形成されず、電流が流れない。 [0067] That is, V th when the write state is not formed 8V because the channel, no current flows. これに対し、消去状態のときはV thが2Vなのでチャネルが形成され電流が流れる。 In contrast, V th is the current flows is formed 2V because the channel when the erased state.

【0068】NOR型では、チャネルホットエレクトロンを利用してフローティングゲート14に電子を注入し、書込状態“0”にしている。 [0068] In a NOR type, by injecting electrons into the floating gate 14 by utilizing channel hot electrons, and the write state "0". チャネルホットエレクトロンによる電子の注入は効率が悪いので、NOR型は消費電力が大きくなるという問題があった。 Since the electron injection by channel hot electrons it is inefficient, NOR type has a problem that power consumption increases.

【0069】また、図152を参照して、たとえばメモリトランジスタ22aを選択して書込む際には、先程説明したようにドレイン領域11に5V程度、コントロールゲート13に10V程度の電圧を印加することによって、メモリトランジスタ22aのフローティングゲート14に書込が行なわれる。 [0069] Referring to FIG. 152, for example, when writing by selecting the memory transistor 22a is, 5V about the drain region 11 as described previously, applying a voltage of about 10V to the control gate 13 Accordingly, the writing is performed in the floating gate 14 of the memory transistor 22a.

【0070】次にメモリトランジスタ22bを選択して書込む際にも、メモリトランジスタ22bにおけるドレイン領域11およびコントロールゲート13に同様の電圧が印加される。 [0070] Then even when writing by selecting the memory transistors 22b, similar voltage to the drain region 11 and control gate 13 in the memory transistor 22b is applied. メモリトランジスタ22aとメモリトランジスタ22bとは、ドレイン領域11を共有している。 The memory transistor 22a and the memory transistor 22b, share the drain region 11. したがって、メモリトランジスタ22bに書込む際にドレイン領域11に印加された電圧によって、メモリトランジスタ22aのフローティングゲート14に注入された電子がトンネル現象によりドレイン領域11に引き抜かれることが起きる場合がある。 Therefore, the voltage applied to the drain region 11 when writing to the memory transistors 22b, electrons injected into the floating gate 14 of the memory transistor 22a is sometimes withdrawn as it happens drain region 11 by a tunnel effect. この現象をドレインディスターブ現象という。 This phenomenon is called drain disturb phenomenon. ドレインディスターブ現象により、電子を注入したメモリトランジスタのフローティングゲートから電子が引き抜かれるので、書込状態であったはずのメモリトランジスタが消去状態となり、フラッシュメモリの誤動作の原因となる。 The drain disturb phenomenon, the electrons are extracted from the floating gate of the memory transistor to inject electrons, the memory transistor would have been written state is an erased state, causing the flash memory malfunction.

【0071】NOR型の問題点を解決するものにNAN [0071] NAN in order to solve the NOR type of problem
D型がある。 There is a D-type. NAND型フラッシュメモリはたとえばN NAND-type flash memory, for example N
IKKEI ELECTRONICS 1992.2. IKKEI ELECTRONICS 1992.2.
17(no.547)のPP. PP of 17 (no.547). 180〜181に開示されている。 It is disclosed in 180-181. 図153はNAND型フラッシュメモリのメモリセルマトリックスの一部の等価回路図である。 Figure 153 is an equivalent circuit diagram of a portion of a memory cell matrix of the NAND flash memory. セレクトゲートトランジスタ39a、39b、39cは、それぞれ、一方の不純物領域がビット線に接続され、他方の不純物領域がメモリトランジスタ38a、38b、3 Select gate transistors 39a, 39 b, 39c, respectively, one of the impurity regions is connected to the bit line, the other impurity region memory transistors 38a, 38b, 3
8cに接続されている。 It is connected to 8c.

【0072】セレクトゲートトランジスタ39aによって縦方向に8個並んでいるメモリトランジスタ38aが選択され、セレクトゲートトランジスタ39bにより縦方向に8個並んでいるメモリトランジスタ38bが選択され、セレクトゲートトランジスタ39cにより縦方向に8個並んでいるメモリトランジスタ38cが選択される。 [0072] Memory transistors 38a which are arranged eight in the vertical direction by the select gate transistor 39a is selected, the memory transistor 38b which are arranged eight in the vertical direction by the select gate transistor 39b is selected, the vertical direction by the select gate transistor 39c 8 Row memory transistor 38c to is selected. これらのメモリトランジスタ38a、38b、38 These memory transistors 38a, 38b, 38
cはそれぞれ、セレクトゲートトランジスタ23a、2 Each of the c, the select gate transistor 23a, 2
3b、23cを通して接地されている。 3b, it is grounded through 23c.

【0073】図154はNAND型フラッシュメモリのメモリセルマトリックスの一部の断面図である。 [0073] Figure 154 is a cross-sectional view of a portion of a memory cell matrix of the NAND flash memory. シリコン基板26中に形成されたP型不純物領域30には、不純物領域27が間隔を隔てて形成されている。 The P-type impurity region 30 formed in the silicon substrate 26, impurity regions 27 are formed at intervals. 各不純物領域27の間には、フローティングゲート29およびコントロールゲート28を備えるメモリトランジスタ38 Between the impurity regions 27, a memory transistor 38 having a floating gate 29 and control gate 28
aが形成されている。 a is formed.

【0074】図155はメモリトランジスタ38aの断面構造図である。 [0074] Figure 155 is a sectional view of the memory transistor 38a. シリコン基板に形成されたp型不純物領域30には、不純物領域27が間を隔てて形成されている。 The p-type impurity region 30 formed on the silicon substrate, the impurity regions 27 are formed at intervals. 各不純物領域27の間のp型不純物領域30上にはゲート酸化膜35、フローティングゲート29、層間絶縁膜36、コントロールゲート28が積層されている。 Gate oxide film 35 on the p-type impurity region 30 between the impurity regions 27, the floating gate 29, an interlayer insulating film 36, control gate 28 are stacked. コントロールゲート28およびフローティングゲート29は酸化膜37で覆われている。 A control gate 28 and floating gate 29 is covered with an oxide film 37.

【0075】NAND型フラッシュメモリの動作を図1 [0075] FIG. 1 the operation of the NAND-type flash memory
53〜図155を用いて以下説明する。 It is described below with reference to 53 to Figure 155. まず書込動作を説明する。 First, explaining the write operation. たとえばワード線W 8を有するメモリトランジスタ38aに書込みするときは、セレクトゲートトランジスタの選択ゲートS 2 、ビット線B1、ソース線およびp型不純物領域30を接地電位に保ち、S 1 ,B For example, when writing to the memory transistors 38a having the word line W 8 keeps the select gate S 2 of the select gate transistor, the bit line B1, the source line and the p-type impurity region 30 to the ground potential, S 1, B
2,B3に10V程度の電圧を印加し、ワード線W 8に20V程度の電圧を印加し、他のワード線W 1 〜W 7は接地電位に保つ。 2, B3 a voltage of about 10V is applied to the about 20V voltage is applied to the word line W 8, other word lines W 1 to W-7 is kept at ground potential. これにより図155ので示すように、ワード線W 8 (コントロールゲート28)を有するメモリトランジスタ38aでは、チャネル領域にある電子がチャネルFNによりフローティングゲート29に注入される。 Thus, as shown because FIG 155, the memory transistors 38a having the word line W 8 (control gate 28), electrons in the channel region are injected into the floating gate 29 by the channel FN. これが書込状態“0”であり、このときV th This is the writing state "0", this time V th
は3Vとなっている。 It has become a 3V.

【0076】次に消去動作について説明する。 [0076] Next, the erase operation will be described. 消去を行なうときは、ビット線、S 1 ,S 2 、p型不純物領域3 When erasing, the bit line, S 1, S 2, p-type impurity region 3
0に20Vの電圧を印加し、ワード線W 1 〜W 8は接地電位に保つ。 A voltage of 20V was applied to 0, the word line W 1 to W-8 is kept at ground potential. このとき図155ので示すように、書込状態“0”の状態にあるメモリトランジスタ38aのフローティングゲート29からチャネルFNにより電子がチャネル領域に引き抜かれ消去状態“1”となる。 As it is shown because this time diagram 155, electrons by channel FN from the floating gate 29 of the memory transistor 38a is erased state "1" drawn to the channel region in the state of the write state "0". 消去状態“1”におけるV thは−2Vとなる。 V th in the erase state "1" will be -2V.

【0077】次に読出動作について説明していく。 [0077] Next will be described for the read operation. たとえばワード線W 8を有するメモリトランジスタ38aを読出すとき、ビット線B1に1V程度の電圧を印加し、 For example, when reading the memory transistors 38a having the word line W 8, a voltage of about 1V is applied to the bit line B1,
ソース線と基板を接地電位に保つ。 The source line and the substrate maintained at ground potential. そしてワード線W 8 And the word line W 8
を接地電位に保ち、ワード線W 1 〜W 7に5V程度の電圧を印加する。 It was maintained at ground potential, and a voltage of about 5V to the word line W 1 to W-7. また、選択ゲートS 1 、S 2に所定の電圧を印加し、セレクトゲートトランジスタをONさせる。 Also, a predetermined voltage is applied to the select gate S 1, S 2, causes ON the select gate transistors.

【0078】ワード線W 8は接地電位(0V)に保たれているので、ワード線W 8を有するメモリトランジスタ38aが消去状態“1”のときはメモリトランジスタ3 [0078] Since the word line W 8 is kept at ground potential (0V), the memory transistor 3 when the memory transistor 38a is in the erase state "1" with the word line W 8
8aがONし、書込状態“0”のときはメモリトランジスタ38aがOFFの状態になる。 8a is turned ON, when the written state "0" memory transistor 38a is in a state of OFF. ワード線W 1 〜W 7 Word lines W 1 ~W 7
を有するメモリトランジスタ38aはワード線W 1 〜W Memory transistor 38a is word line W 1 ~W with
7に5Vの電圧が印加されているので書込状態“0”、 Since the voltage of 5V is applied to the 7 written state "0",
消去状態“1”如何にかかわらずメモリトランジスタ3 The memory transistor 3 regardless of the erased state "1" Ikagani
8aがONする。 8a is turned ON.

【0079】したがって、ワード線W 8を有するメモリトランジスタ38aが消去状態“1”のときは、図15 [0079] Therefore, when the memory transistor 38a having the word line W 8 is in the erase state "1", FIG. 15
4を参照して、電流は各ワード線W 1 〜W 8で形成されるチャネルを通り、ビット線を通り、センスアンプに導かれる。 4 See, current passes through the channels formed by the word lines W 1 to W-8, through the bit line, is led to the sense amplifier. これに対し、ワード線W 8を有するメモリトランジスタ38aが書込状態“0”のときはワード線W 8 In contrast, the memory transistor 38a is a word line when the writing state "0" W 8 with word lines W 8
によってはチャネルが形成されないので電流がセンスアンプに流れない。 No current will flow to the sense amplifier because the channel is not formed by. センスアンプが電流を感知したときは消去状態“1”と判定し、電流を感知しなかったときは書込状態“0”と判断する。 When the sense amplifier senses a current determines the erased state "1", when no sensing current determines the write state "0".

【0080】チャネルFNを用いてフローティングゲートに電子を注入する場合、チャネルホットエレクトロンを用いて電子を注入する場合に比べ効率がよい。 [0080] When electrons are injected into the floating gate using the channel FN, more efficient than in the case of injecting electrons using channel hot electrons. したがって、NAND型はNOR型に比べ消費電力を低くすることができる。 Therefore, NAND type can reduce the power consumption compared with the NOR type.

【0081】また、NAND型は書込時にチャネルFN [0081] In addition, NAND-type channel FN at the time of writing
を用い、メモリトランジスタのドレイン領域に高電圧を印加しないのでドレインディスターブ現象をなくすことができる。 The use, can be eliminated drain disturb phenomenon does not apply a high voltage to the drain region of the memory transistor.

【0082】 [0082]

【発明が解決しようとする課題】(1) 書換動作(図141) 上記の従来のフラッシュメモリにおいてメモリセルに記憶されるデータを書換える場合には、図141に示すように、消去前書込動作を行ない(ステップS71)、一括消去動作を行ない(ステップS72)、その後プログラム動作を行なう(ステップS73)。 BRIEF Problem to be Solved] (1) writing operation when (FIG. 141) rewrites the data stored in the conventional flash memory described above in the memory cell, as shown in FIG. 141, the pre-erase write performs operation (step S71), performs batch erase operation (step S72), performs the subsequent program operation (step S73).

【0083】フラッシュメモリの容量が大きくなると、 [0083] When the capacity of the flash memory increases,
消去前書込動作に要する時間が非常に長くなる。 The time required for the pre-erase write operation is very long. たとえば、1Mビットのフラッシュメモリにおいては、すべてのアドレスのメモリセルにプログラムを行なうのに要する時間は1〜2秒にもなる。 For example, in the flash memory of 1M bit, the time required to carry out the program in the memory cells in all of the address also becomes 1 to 2 seconds.

【0084】このように消去前書込動作に要する時間が長いことは、データの書換に長時間を要することを意味する。 [0084] time required for the pre-erase write operation in this manner is long it is, which means that it takes a long time to rewrite the data. これは、ユーザーにとって非常に不便である。 This is very inconvenient for the user.

【0085】(2) 過消去によるデプレッション化(図142,図143) 上述のように、消去時には、一括消去動作の前に消去前書込動作を行なうことにより、メモリセルのしきい値電圧をほぼ同一の値に統一している。 [0085] (2) the depletion of by over erase (Figure 142, Figure 143) as described above, at the time of erasing, by performing pre-erase write operation before the collective erasing operation, the threshold voltage of the memory cell We are unified in almost the same value. しかしながら、実際には、消去単位内に存在する複数のメモリセルの消去特性には、必ずばらつきが存在するものである。 However, in practice, the erase characteristics of a plurality of memory cells present in the erase unit, in which there are always variations.

【0086】もし、図142に示すように、このばらつきが非常に大きい場合には、一部のメモリセルが過消去され、この過消去されたメモリセルはデプレッション化される。 [0086] If, as shown in FIG. 142, if the variation is very large, a portion of the memory cell is over-erased, the over-erased memory cell is the depletion of.

【0087】このようにデプレッション化されたメモリセルにおいては、そのコントロールゲートが接地されていても電流が流れてしまう。 [0087] In this manner depletion of memory cells, thus current flows the control gate is grounded. その結果、デプレッション化されたメモリセルと同一のビット線に接続されるメモリセルから読出されるデータがデプレッション化されたメモリセルにより乱されてしまい、常にデータが“1” As a result, data read from memory cells connected to the depletion of memory cells in the same bit line will be disturbed by the depletion of memory cells, always data is "1"
と判定されてしまう。 It will be determined.

【0088】このような問題は、図143に示されるような構造を有するメモリセルには存在しない。 [0088] Such a problem is not present in the memory cell having the structure shown in FIG. 143.

【0089】図143において、P -型半導体基板13 [0089] In FIG. 143, P - type semiconductor substrate 13
01の主面に所定間隔をもってN +型不純物領域130 01 of the main surface with a predetermined distance N + -type impurity regions 130
2,1303,1310が形成されている。 2,1303,1310 is formed. 不純物領域1302と不純物領域1303との間の領域上には酸化膜からなる絶縁膜を介してゲート電極1304が形成されている。 On a region between the impurity regions 1302 and the impurity region 1303 is a gate electrode 1304 through an insulating film formed of an oxide film is formed. これにより、選択トランジスタ1305が構成される。 Accordingly, it constitutes selection transistor 1305.

【0090】不純物領域1303上には約100Å程度の非常に薄い酸化膜1306を介してフローティングゲート1307が形成され、さらにその上方には絶縁膜を介してコントロールゲート1308が形成されている。 [0090] On the impurity region 1303 through a very thin oxide film 1306 of about 100Å are floating gate 1307 is formed, and further thereabove is formed a control gate 1308 via an insulating film.
これにより、2層ゲート構造を有するメモリトランジスタ1309が構成される。 Thus, the memory transistor 1309 is formed having a two-layer gate structure.

【0091】選択トランジスタ1305およびメモリトランジスタ1309で1ビットのメモリセルが構成される。 [0091] Selection transistors 1305 and 1-bit memory cell is composed of memory transistors 1309. 不純物領域1302はビット端子Bに接続され、ゲート電極1304はワード端子Wに接続される。 Impurity regions 1302 is connected to the bit terminal B, a gate electrode 1304 is connected to a word terminal W. 不純物領域1310はソース端子Sに接続される。 Impurity regions 1310 is connected to the source terminal S. コントロールゲート1308はコントロールゲート端子CGに接続される。 Control gate 1308 is connected to the control gate terminal CG.

【0092】図143に示されるメモリセルにおいては、選択トランジスタ1305が設けられているので、 [0092] In the memory cell shown in FIG. 143, since the selection transistor 1305 is provided,
メモリトランジスタ1309がデプレッション化されても、上記のような問題は生じない。 Also the memory transistor 1309 is depletion of, it does not occur above problem.

【0093】しかしながら、図143のメモリセルは、 [0093] However, the memory cell of FIG. 143,
図128に示されるスタックゲート型メモリセルと比較して、構造が複雑になり、かつ広い面積が必要となる。 Compared to stacked gate type memory cell shown in FIG. 128, the structure is complicated, and requires a large area.

【0094】(3) セクタ間のディスターブ(図14 [0094] (3) disturbance between sectors (Figure 14
4) 従来のフラッシュメモリにおいて、メモリアレイをセクタ分割することによりデータの書換単位を細分化することができる。 4) In the conventional flash memory, the data rewrite unit can be subdivided by sectored memory array. この場合、選択されたセクタ内のメモリセルが非選択のセクタ内のメモリセルに影響を与えることが問題となる。 In this case, that the memory cells in the selected sector affects memory cells in the unselected sector it becomes a problem. これをディスターブと呼ぶ。 This is referred to as a disturbance.

【0095】たとえば、図144に示すように、ワード線WL0に接続される複数のメモリセルをセクタSE1 [0095] For example, as shown in FIG. 144, sector a plurality of memory cells connected to the word line WL0 SE1
およびセクタSE2に分割する場合を考える。 And consider the case to be divided into sectors SE2. この場合、セクタSE1内のメモリセルをプログラムしているときに、非選択のセクタSE2内のメモリセルのコントロールゲートにも高電圧が印加される。 In this case, while programming the memory cells in the sector SE1, a high voltage is applied to the control gates of the memory cells in the sector SE2 unselected.

【0096】また、ビット線BL0に接続される複数のメモリセルをセクタSE1およびセクタSE3に分割する場合を考える。 [0096] Also, consider the case of dividing a plurality of memory cells connected to the bit line BL0 to the sectors SE1 and sector SE3. この場合、セクタSE1内のメモリセルをプログラムしているときに、非選択のセクタSE3 In this case, while programming the memory cells in the sector SE1, unselected sector SE3
内のメモリセルのドレインにも高電圧が印加される。 High voltage is also applied to the drains of the memory cells of the inner.

【0097】いずれの場合においても、数千回程度のディスターブが起こっても、十分データの保証は可能である。 [0097] In any case, even if it occurs thousands of times about the disturbance, which is of sufficient data guarantee is possible. しかし、同一のワード線および同一のビット線に複数のセクタが存在するため、1つのセクタ内のメモリセルの書換回数を10000回とすると、他のセクタに起こるディスターブの回数は次のようになる。 However, since a plurality of sectors are in the same word line and the same bit line, when 10,000 times the number of times of rewriting of the memory cells in one sector, the frequency of disturbances that occur to other sectors as follows .

【0098】 ディスターブの回数=(10000回)×(セクタ数−1) このように、複数のセクタが存在する場合には、あるセクタに起こるディスターブの回数は膨大となる。 [0098] frequency of disturbances = (10000 times) × (number sectors -1) Thus, when a plurality of sectors are present, frequency of disturbances that occur in a certain sector is enormous. 近年では、要求されるセクタの書換保証回数は、ますます増加しており、異なるセクタ間のディスターブは大きな問題である。 In recent years, rewrite the guaranteed number of required sectors is increasingly, disturbance between different sectors is a major problem.

【0099】(4) 消費電力 従来のフラッシュメモリのプログラム時には、チャネルホットエレクトロンによりフローティングゲートに電子が注入される。 [0099] (4) the power consumption conventional flash memory programs, electrons are injected into the floating gate by channel hot electrons. そのため、プログラム時に大きなチャネル電流が必要となる。 Therefore, a large channel current needed when the program. したがって、プログラム時の消費電力が大きくなる。 Therefore, the power consumption at the time of the program increases.

【0100】(5) 集積度 一方、米国特許番号5,126,808は、主ビット線および副ビット線を有する従来のフラッシュメモリを開示している。 [0100] (5) the degree of integration while U.S. Patent No. 5,126,808 discloses a conventional flash memory having a main bit line and sub bit line. そのようなフラッシュメモリにおいて、プログラミングのためにチャネルホットエレクトロンによる電子の注入が用いられ、大きなチャネル電流が流れる。 In such a flash memory, electrons are injected by the channel hot electrons for programming is used, large channel current flows. その結果、次のような問題も引き起こされる。 As a result, also caused the following problems.

【0101】図145は、主ビット線および副ビット線を有する従来のフラッシュメモリの半導体基板上のレイアウト図である。 [0102] Figure 145 is a layout diagram of a semiconductor substrate of a conventional flash memory having a main bit line and sub bit line. 図145を参照して、半導体基板上で、主ビット線MB,副ビット線SB0およびSB1が平行に形成されている。 Referring to FIG. 145, on the semiconductor substrate, the main bit line MB, the sub-bit line SB0 and SB1 are formed in parallel. これらのビット線と垂直する方向に、ワード線VL0,WL1,…およびセレクトゲート線SGL0,SGL1が形成される。 In a direction perpendicular to the bit lines, word lines VL0, WL1, ... and select gate lines SGL0, SGL1 is formed. 各ワード線と副ビット線とが交わる位置に、メモリセルが形成される。 A position where each word line and a sub bit line intersect, a memory cell is formed.
たとえば、各ワード線WL0,WL1,…と副ビット線SB1とが交わる位置に、メモリセルM11,M12, For example, the word lines WL0, WL1, ... and to the sub-bit line SB1 intersect position, the memory cell M11, M12,
…が形成される。 ... is formed. セクタ選択のためのセレクトゲートトランジスタSG′は、主ビット線MBとセレクトゲート線SGL0とが交差する位置に形成される。 Select gate transistor SG for sector selection 'is the main bit line MB and the select gate line SGL0 is formed at the intersection. 半導体基板内に、N +拡散層1405が形成される。 In the semiconductor substrate, N + diffusion layer 1405 is formed.

【0102】図145に示したメモリセルM11,M1 [0102] memory cell M11, M1 as shown in FIG. 145
2,…において、前述のように、チャネルホットエレクトロンを用いたプログラミングが行なわれるので、大きなチャネル電流が副ビット線SB1を介して流れることになる。 2, in ..., as described above, since the programming using channel hot electron is performed, a large channel current will flow through the sub-bit line SB1. したがって、この大きな電流がセクタ選択のためのセレクトゲートトランジスタSG′を介して流れるので、セレクトゲートトランジスタSG′のチャネル幅を大きな値に選択する必要がある。 Therefore, 'since flows through the select gate transistor SG' select gate transistor SG for the large current sector selection is necessary to select a channel width of the larger value. このことは、セレクトゲートトランジスタSG′が半導体基板上において大きな面積を占めることを意味しており、その結果、半導体基板における集積度を低下させることになる。 This select gate transistor SG 'it is indicative that occupy a large area on a semiconductor substrate, resulting in reducing the integration degree of the semiconductor substrate.

【0103】これに加えて、図145に示したフラッシュメモリでは、主ビット線MBおよび副ビット線SB [0103] In addition, in the flash memory shown in FIG. 145, the main bit line MB and the sub-bit line SB
0,SB1の抵抗を減少させるため、第1および第2のアルミ配線層が副ビット線SB0,SB1および主ビット線MBとして形成される。 0, to reduce the resistance of SB1, the first and second aluminum wiring layer is formed as the sub-bit line SB0, SB1 and the main bit line MB. したがって、ポリシリコン層によって形成されるワード線WL0,WL1,…の抵抗を減少させるためにアルミ配線層を使用することができなくなる。 Therefore, the word line WL0 is formed by a polysilicon layer, WL1, ... can not be used aluminum wiring layer to reduce the resistance. その結果、ワード線における信号の伝播において遅延が生じ、高い動作速度が得られなくなる。 As a result, the delay in the transmission of the signal occurs in the word lines, can not be obtained a high operating speed.

【0104】図146は、従来のフラッシュメモリのメモリセルの構造図である。 [0104] Figure 146 is a structure diagram of a memory cell of a conventional flash memory. 図146を参照して、2つのメモリセルM00およびM10は、Pウェル1008上に形成された分離酸化膜1402により分離されている。 Referring to FIG. 146, two memory cells M00 and M10 are separated by an isolation oxide film 1402 formed on the P-well 1008. たとえば、メモリセルM10についてプログラムが行なわれる場合には、コントロールゲートを構成する第2アルミ配線層1006に10Vの高電圧が与えられ、 For example, if the program is executed for the memory cell M10, a high voltage of 10V is applied to the second aluminum wiring layer 1006 which constitutes the control gate,
一方、トランジスタM10のドレイン1002′に5V On the other hand, 5V to the drain 1002 'of the transistor M10
の電圧が与えられる。 Voltage of is given. もし、分離酸化膜1402の幅W If the width W of the isolation oxide film 1402
bが狭すぎると、この分離酸化膜1402をゲート酸化膜として用いたMOSトランジスタ1403が等価的に存在することになる。 If b is too narrow, so that the MOS transistor 1403 using the isolation oxide film 1402 as a gate oxide film exists equivalently. 等価的なMOSトランジスタ14 Equivalent MOS transistor 14
03の存在は、メモリセルM00およびM10における所望の動作を妨げる。 The presence of 03 prevents a desired operation of the memory cells M00 and M10. したがって、この等価的なMOS Therefore, the equivalent MOS
トランジスタ1403の発生を防ぐために、分離酸化膜1402の幅Wbを小さな値に選択することができない。 To prevent the transistor 1403, it is not possible to select the width Wb of the isolation oxide film 1402 to a small value. このことは、メモリセルアレイにおける集積度が低下されることを意味する。 This means that the integration degree of the memory cell array is reduced.

【0105】図147は、負電圧を利用したフラッシュメモリの動作を示す回路図である。 [0105] Figure 147 is a circuit diagram showing the operation of the flash memory using a negative voltage. 図147(a)はプログラムのために与えられる電圧を示し、一方、図14 Figure 147 (a) shows the voltage applied to the program, while FIG. 14
7(b)は消去のために与えられる電圧を示す。 7 (b) shows the voltage applied for erase.

【0106】図147(a)を参照して、メモリセルM [0106] Referring to FIG. 147 (a), the memory cell M
00のフローティングゲートに電子を注入するため、ビット線BL0に5Vの電圧が与えられ、一方、ワード線WL11に−10Vの負電圧が与えられる。 For injecting electrons into 00 of the floating gate, the voltage of 5V is applied to the bit line BL0, while the negative voltage of -10V is applied to the word line WL11. 一方、選択されないワード線WL12には、5Vの電圧が与えられる。 On the other hand, the word line WL12 is not selected, the voltage of 5V is applied. 言い換えると、図示されていないXデコーダは、− In other words, X-decoder, not shown, -
10Vおよび5Vの電圧を出力する必要があることになる。 So that it is necessary to output a voltage of 10V and 5V.

【0107】図147(b)を参照して、選択されたセクタSE1内にストアされたデータを消去するため、ワード線WL11およびWL12に10Vの正電圧が与えられ、一方、ビット線BL0およびBL1は高インピーダンス状態にもたらされる。 [0107] Referring to FIG. 147 (b), in order to erase the stored within a sector SE1 selected data, the word line WL11 and WL12 are given positive voltage of 10V, whereas the bit lines BL0 and BL1 It is brought to a high impedance state. 一方、選択されないセレクタSE2内のワード線WL21およびWL22には、− On the other hand, the word lines WL21 and WL22 in the selector SE2 unselected, -
8Vの負電圧が与えられる。 It is given a negative voltage of 8V. 言い換えると、図示されていないXデコーダは、10Vの正電圧および−8Vの負電圧を出力する必要がある。 In other words, X decoder (not shown) is required to output a positive voltage and a negative voltage of -8V of 10V.

【0108】したがって、図示されていないXデコーダは、プログラム動作において15Vの電圧差を有する出力電圧を出力し、一方、消去動作において18Vの電圧差を有する出力電圧を出力する必要がある。 [0108] Thus, X decoder (not shown) outputs an output voltage having a voltage difference of 15V at the program operation, whereas, it is necessary to output an output voltage having a voltage difference of 18V in the erasing operation. したがって、出力電圧の電圧差が大きいため、Xデコーダを半導体基板上のより小さな占有領域内に形成することが難しくなっている。 Therefore, since a large voltage difference between the output voltage, it has become difficult to form an X-decoder in a smaller occupied area on the semiconductor substrate.

【0109】(6) 外部電源 プログラム時には、各メモリセルのドレインに5V〜6 [0109] (6) At the time of the external power supply program, 5V~6 to the drain of each memory cell
Vの電圧を印加する必要がある。 It is necessary to apply a voltage of V. 上記のように、チャネルホットエレクトロンによるプログラムは大きなチャネル電流を必要とするので、3Vまたは5Vの単一の外部電源を用いて内部昇圧によりこのドレイン電圧を作り出すことは非常に困難である。 As described above, since the program by channel hot electrons requires a large channel current, to produce the drain voltage by an internal boosted using a single external power supply of 3V or 5V is very difficult. もし、それが可能であるとしても、多数のビットを同時にプログラムすることはできず、プログラム時間が膨大となる。 Even if the it is possible, can not be programmed number of bits simultaneously, the program time is enormous.

【0110】しかしNAND型は読出動作において、直列に並んだ8個のメモリトランジスタに電流を通すことにより行なうので読出動作が遅いという欠点を有する。 [0110] However NAND type in the read operation, have the disadvantage that the read operation is slow because done by passing a current to the eight memory transistors arranged in series.

【0111】また、書込、消去時において20Vという比較的高い電圧を用いるので、高集積化が困難という問題があった。 [0111] The writing, since using a relatively high voltage of 20V at the time of erasing, there is a problem that difficulty is high integration.

【0112】この発明の目的は、フラッシュメモリにおいて消去動作に要する時間を短縮し、それによって書換動作に要する時間を短縮することである。 [0112] The purpose of this invention to shorten the time required for the erase operation in the flash memory, thereby to reduce the time required for the writing operation.

【0113】この発明の他の目的は、スタックゲート型メモリセルの過消去によるデプレッション化を防止することである。 [0113] Another object of the present invention is to prevent the depletion of by over erase of stacked gate memory cell.

【0114】この発明のさらに他の目的は、メモリアレイをセクタ分割した場合のディスターブを防止することである。 [0114] Still another object of the present invention is to prevent the disturbance in the case where the memory array and sectored.

【0115】この発明のさらに他の目的は、プログラム時の消費電力を少なくすることである。 [0115] Still another object of the present invention is to reduce power consumption during the program.

【0116】この発明のさらに他の目的は、単一の外部電源により動作可能なフラッシュメモリを提供することである。 [0116] Still another object of the present invention is to provide an operable flash memory with a single external power supply.

【0117】この発明のさらに他の目的は、低消費電力で動作させることができ、ドレインディスターブ現象を低減させることができ、読出動作を高速にすることができ、最大電圧を低くすることができる不揮発性半導体記憶装置を提供することである。 [0117] Still another object of the present invention can be operated with low power consumption, it is possible to reduce the drain disturb phenomenon, the reading operation can be performed at high speed, it is possible to lower the maximum voltage it is to provide a nonvolatile semiconductor memory device.

【0118】 [0118]

【課題を解決するための手段】(1) 第1の発明 第1の発明に係る不揮発性半導体記憶装置は、複数行および複数列に配列された複数のメモリセル、複数行に対応して設けられた複数のワード線、複数列に対応して設けられた複数のビット線、複数のメモリセルに共通に設けられたソース線、電子注入手段および電子引抜き手段を備える。 SUMMARY OF THE INVENTION (1) non-volatile semiconductor memory device according to the first invention the first invention, the plurality of memory cells arranged in a plurality of rows and columns, provided corresponding to the plurality of rows was a plurality of word lines, comprising a plurality of bit lines provided corresponding to the plurality of columns, the source lines provided in common to a plurality of memory cells, the electron injection unit and an electronic withdrawal means.

【0119】複数のメモリセルの各々は、対応するワード線に接続されたコントロールゲート、対応するビット線に接続されたドレイン、ソース線に接続されたソース、およびフローティングゲートを含む。 [0119] Each of the plurality of memory cells includes a corresponding connected to the word line control gate, a drain connected to the corresponding bit line, a source connected to a source line, and a floating gate. 電子注入手段は、消去時に、複数のメモリセルのフローティングゲートに同時に電子を注入する。 Electron injection means, at the time of erasing, simultaneously injecting electrons into the floating gates of the memory cells. 電子引抜き手段は、プログラム時に、選択されたメモリセルのフローティングゲートから電子を引抜く。 Electronic withdrawal means, at program, electrons are extracted from the floating gate of the selected memory cell.

【0120】第1の発明に係る不揮発性半導体記憶装置においては、電子引き抜き手段が電圧印加手段を含む。 [0120] In the nonvolatile semiconductor memory device according to the first invention, the electron ejection means comprises a voltage applying means.
電圧印加手段は、選択されたビット線をデータに従って所定の電位にプリチャージしかつ選択されたワード線に所定の電圧を印加した後、ソース線を一時的に接地し、 Voltage applying means after a predetermined voltage is applied to the precharge vital selected word line to a predetermined potential in accordance with data of the selected bit line, temporarily grounding the source line,
その後、選択されたワード線に負電圧を印加する。 Thereafter, a negative voltage is applied to the selected word line.

【0121】(2) 第2の発明 第2の発明に係る不揮発性半導体記憶装置においては、 [0121] (2) In the nonvolatile semiconductor memory device according to the second aspect the second invention,
複数行および複数列に配列された複数のメモリセル、複数行に対応して設けられた複数のワード線、前記複数列に対応して設けられた複数の主ビット線、および複数のメモリセルに共通に設けられたソース線を備える。 A plurality of memory cells arranged in a plurality of rows and columns, a plurality of word lines provided corresponding to the plurality of rows, said plurality of columns plurality of main bit lines provided in correspondence with, and a plurality of memory cells a source line commonly provided. 複数のメモリセルは、各々が複数行および複数列に配列された複数のメモリセルを含む複数のセクタに分割される。 A plurality of memory cells, each of which is divided into a plurality of sectors including a plurality of memory cells arranged in a plurality of rows and columns.
・その不揮発性半導体記憶装置は、複数のセクタに対応して設けられた複数の副ビット線群、および複数の副ビット線群を選択的に複数の主ビット線に接続する第1の接続手段をさらに備える。 Part nonvolatile semiconductor memory device, a first connection means for connecting a plurality of sub-bit line groups provided corresponding to the plurality of sectors, and selectively to a plurality of main bit line a plurality of sub-bit line group further comprising: a. 複数の副ビット線群の各々は、対応するセクタ内の複数列に対応する複数の副ビット線を含む。 Each of the plurality of sub-bit line group includes a plurality of sub-bit lines corresponding to the plurality of rows in the corresponding sector.

【0122】複数のメモリセルの各々は、対応するワード線に接続されたコントロールゲート、対応する副ビット線に接続されたドレイン、ソース線に接続されたソース、およびフローティングゲートを含む。 [0122] Each of the plurality of memory cells, corresponding connected to the word line control gate, the corresponding drain connected to the sub-bit line, a source connected to a source line, and a floating gate.

【0123】その不揮発性半導体記憶装置は、電子注入手段および電子引抜き手段をさらに備える。 [0123] The nonvolatile semiconductor memory device further comprises an electron injection means and an electronic withdrawal means. 電子注入手段は、消去時に、選択されたセクタ内の複数のメモリセルのコントロールゲートに同時に電子を注入する。 Electron injection means, at the time of erasing, simultaneously inject electrons to the control gates of the memory cells in the selected sector. 電子引抜き手段は、プログラム時に、選択されたメモリセルのコントロールゲートから電子を引抜く。 Electronic withdrawal means, at program, electrons are extracted from the control gate of the selected memory cell.

【0124】第2の発明に係る不揮発性半導体記憶装置においては、複数のメモリセルがウェル内に形成される。 [0124] In the nonvolatile semiconductor memory device according to the second invention, a plurality of memory cells are formed in the well. その不揮発性半導体記憶装置は、正電圧発生手段および負電圧発生手段をさらに備える。 Its non-volatile semiconductor memory device further comprises a positive voltage generating means and negative voltage generating means. 正電圧発生手段は、外部から電源電圧を受け、所定の正電圧を発生する。 Positive voltage generating means receives a supply voltage from the outside, generates a predetermined positive voltage. 負電圧発生手段は、外部から電源電圧を受け、所定の負電圧を発生する。 Negative voltage generating circuit receives the power supply voltage from the outside, generates a predetermined negative voltage.

【0125】電子注入手段は、消去時に、正電圧発生手段からの正電圧および負電圧発生手段からの負電圧を受け、選択されたセクタに対応するワード線に所定の正電圧を印加しかつウェルに所定の負電圧を印加してトンネル現象により選択されたセクタ内の複数のメモリセルのコントロールゲートに電子を注入する第1の電圧印加手段を含む。 [0125] Electronic injection means, during erasing, receives a negative voltage from a positive voltage and a negative voltage generating means from the positive voltage generating means applies a predetermined positive voltage to the word line corresponding to the selected sector and well to include a first voltage applying means for injecting electrons to the control gates of the memory cells in the sector selected by the tunnel effect by applying a predetermined negative voltage.

【0126】電子引抜き手段は、プログラム時に、正電圧発生手段からの正電圧および負電圧発生手段からの負電圧を受け、選択されたワード線に所定の負電圧を印加しかつ選択されたビット線に所定の正電圧を印加してトンネル現象により選択されたメモリセルのコントロールゲートから電子を引抜く第2の電圧印加手段を含む。 [0126] Electronic withdrawal means, when the program receives a positive voltage and a negative voltage from the negative voltage generating means from the positive voltage generating means applies a predetermined negative voltage to the selected word line and selected bit lines in comprising a second voltage applying means for extracting electrons from the control gate of the selected memory cell by a tunnel effect by applying a predetermined positive voltage.

【0127】(3) 第3の発明 第3の発明に係る不揮発性半導体記憶装置は、複数の主ビット線に対応して設けられた複数の容量手段、および第2の接続手段をさらに備える。 [0127] (3) non-volatile semiconductor memory device according to the third aspect the third invention further comprises a plurality of capacitor means provided corresponding to the plurality of main bit lines, and a second connecting means. 第2の接続手段は、プログラム時に、複数の容量手段を複数の主ビット線にそれぞれ接続する。 Second connecting means, when the program, respectively connecting the plurality of capacitor means to a plurality of main bit lines.

【0128】(4) 第4の発明 第4の発明に係る不揮発性半導体記憶装置においては、 [0128] In (4) the non-volatile semiconductor memory device according to the fourth aspect of the invention the fourth invention,
ソース線は、複数のセクタに対応して複数の部分に分離される。 The source line is separated into parts according to the plurality of sectors. その不揮発性半導体記憶装置は、電位設定手段をさらに備える。 Its non-volatile semiconductor memory device further comprises a potential setting means. 電位設定手段は、消去時に、選択されたセクタに対応するソース線の部分と、非選択のセクタに対応するソース線の部分とを互いに異なる電位に設定する。 Potential setting means, at the time of erasing, sets a portion of the source line corresponding to the selected sector, the different potentials and a portion of the source line corresponding to the unselected sectors.

【0129】(5) 第5の発明 第5の発明に係る不揮発性半導体記憶装置は、容量手段および第3の接続手段をさらに備える。 [0129] (5) a non-volatile semiconductor memory device according to the fifth aspect fifth invention further comprises a capacitor means and a third connecting means. 第3の接続手段は、消去時に、容量手段をソース線に接続する。 The third connecting means, at the time of erasing, connecting the capacitive means to a source line.

【0130】(6) 第6の発明 第6の発明に係る不揮発性半導体記憶装置においては、 [0130] (6) In the nonvolatile semiconductor memory device according to a sixth aspect sixth invention is,
電子引抜き手段が、電圧印加手段を含む。 Electronic withdrawal means comprises a voltage applying means. 電圧印加手段は、選択された主ビット線をデータに従って所定の電位にプリチャージしかつ選択されたワード線に所定の電圧を印加した後、ソース線を一時的に接地し、その後、選択されたワード線に負電圧を印加する。 Voltage applying means after a predetermined voltage is applied to the precharge vital selected word line to a predetermined potential in accordance with data of the main bit line selected, temporarily grounding the source lines were then selected applying a negative voltage to the word line.

【0131】(7) 第7の発明 第7の発明に係る不揮発性半導体記憶装置は、行および列に配設された複数のメモリセルを備えたメモリセルアレイを含む。 [0131] (7) a non-volatile semiconductor memory device according to a seventh aspect seventh invention includes a memory cell array including a plurality of memory cells arranged in rows and columns. 各メモリセルは、コントロールゲート,フローティングゲート,ドレインおよびソースを有する。 Each memory cell includes a control gate, a floating gate, a drain and a source.
この不揮発性半導体記憶装置はさらに、各々がメモリセルアレイ内の対応する1つの列内に設けられた複数の主ビット線と、各々がメモリセルアレイ内の対応する1つの列内のメモリセルのドレインに接続された複数の副ビット線と、各々が外部から与えられるアドレス信号に応答して、複数の主ビット線の対応する1本を複数の副ビット線の対応する1本に接続する複数のスイッチングトランジスタと、各々がメモリセルアレイ内の対応する1 The nonvolatile semiconductor memory device further includes a plurality of main bit lines, each provided in the corresponding one of the columns in the memory cell array, each to the drain of the corresponding one of the memory cells in a column in the memory cell array a plurality of sub-bit lines connected, in response to the address signal, each externally applied plurality of switching to be connected to one corresponding of the corresponding one of the plurality of sub-bit lines of the plurality of main bit lines a transistor, each corresponding in the memory cell array 1
つの行内のメモリセルのコントロールゲートに接続された複数のワード線と、複数のメモリセルのソースに接続されたソース線と、セルへの書き込み時外部から与えられるアドレス信号に応答して、複数のワード線に選択的に負電圧を与え、セルの消去時に外部から与えられるアドレス信号に応答して前記複数のワード線に選択的に正の高電圧を与える行デコーダ手段とを含む。 A plurality of word lines One of which is connected to control gates of a row of memory cells, a source line connected to sources of the plurality of memory cells, in response to an address signal supplied from the write during external to the cell, a plurality of gives selectively a negative voltage to the word line, and a row decoder means for selectively providing a positive high voltage in response to erasing of the cell externally applied address signal to the plurality of word lines.

【0132】(8) 第8の発明 第8の発明に係る不揮発性半導体記憶装置は、行および列に配設された複数のメモリセルを備えたメモリセルアレイを含む。 [0132] (8) a non-volatile semiconductor memory device according to the eighth aspect of the invention eighth includes a memory cell array including a plurality of memory cells arranged in rows and columns. 各メモリセルは、コントロールゲート,フローティングゲート,ドレインおよびソースを有する。 Each memory cell includes a control gate, a floating gate, a drain and a source.
この不揮発性半導体記憶装置は、さらに、各々がメモリセルアレイ内の対応する1つの行内のメモリセルのコントロールゲートに接続された複数のワード線と、予め定められた正電圧を発生する手段と、予め定められた負電圧を発生する手段と、外部から与えられるアドレス信号に応答して、複数のワード線の1本を選択する行デコーダ手段と、正電圧,負電圧および外部から与えられるワード線電圧を受けるように接続され、外部から与えられるテストモード信号に応答して、外部から与えられるワード線電圧を行デコーダ手段に与えるスイッチング回路手段とを含む。 The nonvolatile semiconductor memory device further includes means for generating a plurality of word lines each connected to the control gate of a corresponding one row of the memory cells in the memory cell array, a positive predetermined voltage, previously means for generating a negative voltage that is determined in response to externally applied address signal, a row decoder means for selecting one of a plurality of word lines, a positive voltage, the word line voltage applied from the negative voltage and external connected to receive and responsive to a test mode signal supplied from the outside, and a switching circuit means for providing a word line voltage externally applied to the row decoder means. 行デコーダ手段は、P形およびN形の電界効果トランジスタを含む第1の相補型回路を含む。 Row decoder means includes a first complementary circuit including a field effect transistor of the P-type and N-type. スイッチング回路手段は、P型およびN型の電界効果トランジスタを含む第2の相補型回路を含む。 Switching circuit means includes a second complementary circuit comprising a field effect transistor of the P-type and N-type. 外部から与えられるワード線電圧は、第1および第2の相補型回路を介して、行デコーダ手段により選択されたワード線に与えられる。 Word line voltage applied from the outside, through the first and second complementary circuit is applied to the word line selected by the row decoder means.

【0133】(9) 第9の発明 請求項9に記載の不揮発性半導体記憶装置は、第1および第2素子形成領域を含む主表面を有する半導体基板と、第1素子形成領域に形成され、コントロールゲートとフローティングゲートによって電気的に書込消去可能な複数のメモリトランジスタと、メモリトランジスタ上に形成され、分岐線を有し、分岐線が複数のメモリトランジスタの各ドレイン領域と電気的に接続された副ビット線と、第1素子形成領域に形成されたセレクトゲートトランジスタとを備えている。 [0133] (9) a non-volatile semiconductor memory device according to the invention of claim 9 of the ninth, a semiconductor substrate having a main surface including a first and second device forming region, is formed in the first element formation region, a plurality of memory transistors of electrically writable erased by the control gate and the floating gate, is formed on the memory transistor has a branch line, the branch line is connected to the drain region and electrically the plurality of memory transistors and the sub bit lines, and a select gate transistor formed in the first element formation region. 副ビット線はセレクトゲートトランジスタの一方のソース/ドレイン領域と電気的に接続されている。 Sub bit line is one of the source / drain region electrically connected to the select gate transistor. 請求項1に記載の不揮発性半導体記憶装置はさらに、副ビット線上に形成され、セレクトゲートトランジスタの他方のソース/ドレイン領域と電気的に接続された主ビット線と、第1素子形成領域を囲むように半導体基板中に形成された第1ウェル領域と、 Claim 1 further nonvolatile semiconductor memory device according to, formed on the sub-bit line, enclosing the other of the source / drain region and electrically connected to the main bit lines of the select gate transistor, the first element forming region a first well region formed in the semiconductor substrate so as,
第1ウェル領域を含むように半導体基板中に形成され、 Formed in a semiconductor substrate to include a first well region,
第1ウェル領域と異なる導電型の第2ウェル領域とを備えている。 And a second well region of a different conductivity type as the first well region. 第1ウェル領域に電圧を印加したとき、第1 When a voltage is applied to the first well region, a first
ウェル領域と第2ウェル領域との接合が逆バイアス状態となる。 Junction between the well region and the second well region is reverse biased. 第2ウェル領域によって第1素子形成領域と第2素子形成領域とが絶縁分離される。 A first element forming region and the second element formation region is dielectrically isolated by the second well region.

【0134】(10) 第10の発明 請求項10に記載の不揮発性半導体記憶装置は、請求項1に記載の不揮発性半導体記憶装置に加え、さらに、第1ウェル領域に電圧を印加し、コントロールゲートに第1ウェル領域に印加した電圧と異なる符号の電圧を印加し、チャネル領域全面でのFN(Fowler Nor [0134] (10) a non-volatile semiconductor memory device according to the invention of claim 10 of the 10, in addition to the non-volatile semiconductor memory device according to claim 1, further, a voltage is applied to the first well region, the control the voltage applied to the first well region a gate different sign of the voltage applied, FN in the channel region entirely (Fowler Nor
dheim)トンネリング(チャネルFN)によって、 By dheim) tunneling (channel FN),
キャリアをフローティングゲートに注入することにより、メモリトランジスタを消去状態にし、主ビット線に電圧を印加し、コントロールゲートに主ビット線に印加した電圧と異なる符号の電圧を印加し、ドレイン領域とフローティングゲートとの重なり部分でのFN(Fow By injecting carriers into the floating gate, the memory transistor in the erased state, a voltage is applied to the main bit line, applying a different sign of the voltage and voltage applied to the main bit line to the control gate, the drain region and the floating gate FN in the overlap between (Fow
ler Nordheim)トンネリング(ドレインF ler Nordheim) tunneling (drain F
N)によって、キャリアをフローティングゲートから引抜くことにより、メモリトランジスタを書込状態にしている。 By N), by pulling the carrier from the floating gate, and a memory transistor in the write state.

【0135】 [0135]

【作用】第1〜第10の発明に係る不揮発性半導体記憶装置においては、消去時に、複数のメモリセルのフローティングゲートに電子が注入される。 In the nonvolatile semiconductor memory device according to the action invention of the first to tenth, the erasing, electrons are injected into the floating gate of the memory cells. それにより、複数のメモリセルのしきい値電圧が上昇する。 Thereby, the threshold voltages of the memory cell is raised.

【0136】プログラム時には、選択されたメモリセルのフローティングゲートから電子が引抜かれる。 [0136] when the program is, electrons are pulled out from the floating gate of the selected memory cell. それにより、選択されたメモリセルのしきい値電圧が下降する。 Thereby, the threshold voltage of the selected memory cell drops.

【0137】したがって、消去前書込動作を行なうことなく、複数のメモリセルを一括消去することができる。 [0137] Thus, without performing the pre-erase write operation, it is possible to batch-erase the plurality of memory cells.
また、過消去によりメモリセルがデプレッション化されることも回避される。 Further, the memory cell is also avoided being depletion by over-erased.

【0138】第1の発明に係る不揮発性半導体記憶装置においては、選択されたビット線が所定電位にプリチャージされかつ選択されたワード線に所定の電位が印加された後、ソース線が一時的に接地される。 [0138] In the nonvolatile semiconductor memory device according to the first invention, specifically after the selected bit line a predetermined potential is applied to the precharged and the selected word line to a predetermined potential, the source line temporary It is grounded in. それにより、 Thereby,
しきい値電圧が所定の値以下に下降してプログラムされたメモリセルには電流が流れる。 Threshold voltage current flows through the memory cells programmed lowered below a predetermined value. したがって、ビット線の電圧が低下する。 Accordingly, the voltage of the bit line is lowered.

【0139】一方、しきい値電圧が所定の値以下に下降していないメモリセルには電流が流れない。 [0139] On the other hand, no current flows through the memory cell threshold voltage is not lowered below a predetermined value. それにより、ビット線の電圧は保持される。 Thereby, the voltage of the bit line is maintained. したがって、次にワード線に負電圧が印加されると、しきい値電圧が高いメモリセルのみがプログラムされる。 Therefore, the next time a negative voltage to the word line is applied, the threshold voltage is high only memory cell is programmed. その結果、プログラム時のベリファイ動作が不必要となる。 As a result, the verify operation at the time of the program is unnecessary.

【0140】第2〜第6の発明に係る不揮発性半導体記憶装置においては、主および副ビット線構成により、消去単位の細分化が可能となる。 [0140] In the nonvolatile semiconductor memory device according to the second to sixth aspect of the present invention, the main and sub-bit line structure, it is possible to subdivide the erase unit. また、プログラム時にセクタ間でのディスターブが回避される。 In addition, disturbance of between sectors is avoided during the program.

【0141】第2の発明に係る不揮発性半導体基板においては、トンネル現象により消去およびプログラムが行なわれる。 [0141] In the nonvolatile semiconductor substrate according to the second invention, the erase and program is performed by a tunnel effect. したがって、消去時およびプログラム時の消費電力が低減される。 Therefore, power consumption during the erase time and the program can be reduced. それにより、単一電源により供給される外部電源電圧から内部で正電圧および負電圧を発生することが可能となる。 Thereby, it is possible to generate a positive voltage and a negative voltage internally from an external power supply voltage supplied by a single power source.

【0142】第3の発明に係る不揮発性半導体記憶装置においては、プログラム時に、各主ビット線の電圧により容量手段に電荷が蓄積される。 [0142] In the nonvolatile semiconductor memory device according to the third invention, when the program, the charge in the capacitor means by the voltage of the main bit lines is stored. そのため、複数の主ビット線を高速にスイッチングしたときに、各主ビット線の電圧の減少が抑えられる。 Therefore, when switching a plurality of main bit line at high speed, reduction of the voltage of each main bit line is suppressed. したがって、安定にかつ短時間でプログラムが行なわれる。 Accordingly, stable and short time program is performed.

【0143】第4の発明に係る不揮発性半導体記憶装置においては、消去時に、選択されたセクタ内のメモリセルのソース電位と非選択のセクタ内のメモリセルのソース電位とを互いに異ならせることによって、選択されたセクタ内のメモリセルを安定に消去することができ、かつ非選択のセクタ内のメモリセルのデータ保護を確実に行なうことができる。 [0143] nonvolatile semiconductor memory device according to the fourth invention, at the time of erasing, by varying the source potential of the memory cell in the source potential and the non-selected sector of memory cells in the selected sectors to each other , can be performed memory cells in the selected sector can be erased stably and reliably data protection memory cells in the unselected sectors.

【0144】第5の発明に係る不揮発性半導体記憶装置においては、消去時に、容量手段をソース線に接続することによって、各メモリセルのソース電位のリーク時間を長くすることができる。 [0144] In the nonvolatile semiconductor memory device according to the fifth invention, at the time of erasing, by connecting the capacitive means to a source line, it is possible to lengthen the leakage time of the source potential of each memory cell. したがって、メモリセルの消去を安定に行なうことができる。 Therefore, it is possible to erase the memory cell stably.

【0145】第6の発明に係る不揮発性半導体記憶装置においては、選択された主ビット線が所定電位にプリチャージされかつ選択されたワード線に所定の電圧が印加された後、ソース線が一時的に接地される。 [0145] In the nonvolatile semiconductor memory device according to the sixth invention, after the main bit line selected predetermined voltage is applied to the precharged and the selected word line to a predetermined potential, the source line temporary to be grounded. それにより、しきい値電圧が所定の値以下に下降してプログラムされたメモリセルには電流が流れる。 Thus, current flows through the memory cell threshold voltage is programmed lowered below a predetermined value. したがって、主ビット線の電圧が低下する。 Accordingly, the voltage of the main bit line is lowered.

【0146】一方、しきい値電圧が所定の値以下に下降していないメモリセルには電流が流れない。 [0146] On the other hand, no current flows through the memory cell threshold voltage is not lowered below a predetermined value. それにより、主ビット線の電圧は保持される。 Thereby, the voltage of the main bit line is held. したがって、次にワード線に負電圧が印加されると、しきい値電圧が高いメモリセルのみがプログラムされる。 Therefore, the next time a negative voltage to the word line is applied, the threshold voltage is high only memory cell is programmed. その結果、プログラム時のベリファイ動作が不必要となる。 As a result, the verify operation at the time of the program is unnecessary.

【0147】第7の発明に係る不揮発性半導体記憶装置においては、行デコーダ手段が複数のワード線に選択的に負電圧を与える。 [0147] In the nonvolatile semiconductor memory device according to the seventh invention, the row decoder means selectively providing a negative voltage to the plurality of word lines. したがって、行デコーダ手段によって選択されたワード線および選択されないワード線に与えられる電圧の差が減少され得る。 Therefore, the difference in voltage applied to the word lines unselected word lines and selected by row decoder means can be reduced. その結果、行デコーダ手段をより少ない占有領域内に形成することができる。 As a result, it is possible to form the row decoder means less occupied area.

【0148】第8の発明に係る不揮発性半導体記憶装置においては、テストモード動作において、外部から与えられるワード線電圧が第1および第2の相補型回路を介してワード線に伝えられるので、電圧経路において電圧レベルが減少されず、したがって選択されたワード線に所望の電圧を与えることができる。 [0148] In the nonvolatile semiconductor memory device according to the eighth invention, in the test mode operation, the word line voltage applied from the outside is transmitted to the word line via the first and second complementary circuit, the voltage the voltage level is not reduced in the path, thus it can provide the desired voltage to the selected word line. したがって、ワード線に関するテストを所望のワード線電圧の条件の下で行なうことができる。 Therefore, it is possible to perform the test for the word lines under the conditions of a desired word line voltage.

【0149】請求項9に記載の不揮発性半導体記憶装置によれば、第2ウェル領域は第1ウェル領域に電圧を印加したとき、第1ウェル領域と第2ウェル領域との接合は逆バイアス状態となる。 [0149] According to the nonvolatile semiconductor memory device according to claim 9, the second well region when a voltage is applied to the first well region, the junction between the first well region and the second well region reverse bias state to become. このため第1ウェル領域に電圧を印加しても電流は第2素子形成領域には流れない。 Therefore current even when a voltage is applied to the first well region does not flow into the second element forming region.

【0150】したがって、請求項9に記載の不揮発性半導体記憶装置では、第1ウェル領域に電圧を印加できる。 [0150] Thus, in the nonvolatile semiconductor memory device according to claim 9, a voltage can be applied to the first well region. コントロールゲートに第1ウェル領域に印加した電圧と異なる符号の電圧を印加すると、半導体基板内の最大電圧を低くしながらも、第1ウェル領域とコントロールゲートとの電位差は相対的に大きくでき、チャネルF Upon application of a first well region in the applied voltage is different from the sign of the voltage to the control gate, while lower maximum voltage in the semiconductor substrate, the potential difference between the first well region and the control gate can be relatively large, the channel F
Nを起こすことができる。 N can cause. したがってチャネルFNによってフローティングゲートにキャリアを注入することが可能となる。 Thus it is possible to inject carriers into the floating gate by channel FN. 請求項10に記載の不揮発性半導体記憶装置はこれを消去動作に利用している。 The nonvolatile semiconductor memory device according to claim 10 makes use of this for the erase operation.

【0151】また請求項9に記載の不揮発性半導体記憶装置によれば、複数のメモリトランジスタの各ドレイン領域には副ビット線が接続されている。 [0151] According to the nonvolatile semiconductor memory device according to claim 9, each drain region of the plurality of memory transistors sub bit line is connected. このため読出動作時には、他のメモリトランジスタを動作させることは不要なので、NAND型に比べ読出動作を高速に行なえる。 The reading operation for this, since it is not necessary to operate the other memory transistors, perform a read operation at high speed compared with the NAND type.

【0152】さらに請求項9に記載の不揮発性半導体記憶装置によれば、ビット線を主ビット線と副ビット線とに分割している。 [0152] Further according to the nonvolatile semiconductor memory device according to claim 9, divides the bit lines and the sub-bit line main bit line. そして主ビット線と副ビット線とをセレクトゲートトランジスタによって導通させている。 And are the main bit lines and sub-bit lines is conducted by the select gate transistor. このため一方の副ビット線と他方の副ビット線とは主ビット線を共通にしながらも、電気的に分離することができる。 While a common main bit line is this for one of the sub-bit line and the other of the sub-bit line can be electrically isolated. したがって一方の副ビット線を用いて書込動作をしているとき、他方の副ビット線は一方の副ビット線と電気的に分離できるので、他方の副ビット線に接続されているメモリトランジスタ群はこの書込動作ではドレインディスターブは生じない。 Thus while the write operation by using one of the sub-bit line, the other of the sub-bit line may one electrically isolated from the sub-bit line, the memory transistor group connected to the other of the sub-bit line It does not occur drain disturb in this write operation.

【0153】請求項9に記載の不揮発性半導体記憶装置は、データの書込動作をドレインFNによって行なうことができる。 [0153] The nonvolatile semiconductor memory device according to claim 9, the data writing operation can be performed by the drain FN. このため高い効率で書込動作を行なうことができビット線に流れる電流を小さくすることができる。 Therefore it is possible to reduce the current flowing in the bit line can be performed write operation with high efficiency. ビット線の電流を小さくできるので、ビット線の材料として抵抗値の大きいものを採用することができ、したがって、アルミ以外の材料を用いてビット線を形成することができる。 Since the current of the bit line can be reduced, it is possible to adopt a large resistance as the material of the bit lines, thus, it is possible to form the bit line using a material other than aluminum. したがってビット線を主ビット線と副ビット線との2層構造にすることが可能となる。 Thus it is possible to two-layer structure of a main bit line and sub bit line of the bit line.

【0154】また請求項9に記載の不揮発性半導体記憶装置は、ドレインFNによってメモリトランジスタを書込状態にできる。 [0154] The nonvolatile semiconductor memory device according to claim 9, capable of memory transistors in the write state by the drain FN. したがってチャネルホットエレクトロンを用いて書込動作を行なうNOR型に比べ書込効率を向上させることができ、よって消費電力を低くすることができる。 Thus using channel hot electrons can be improved compared writing efficiency NOR type for writing operation, thus can reduce the power consumption.

【0155】 [0155]

【実施例】まず、以下に説明する第1〜第11の実施例におけるプログラムおよび消去動作としきい値電圧との関係を従来例と比較して説明する。 [Example] First, the relationship between the program and erase operations and threshold voltage in the first to eleventh embodiments described below will be described in comparison with a conventional example.

【0156】従来例では、図1の(b)に示すように、 [0156] In the conventional example, as shown in (b) of FIG. 1,
プログラム動作によりメモリセルのしきい値電圧が上昇し、消去動作によりメモリセルのしきい値電圧が下降する。 The threshold voltage of the memory cell is raised by a program operation, the threshold voltage of the memory cell is lowered by the erasing operation. これに対して、実施例では、図1の(a)に示すように、プログラム動作によりメモリセルのしきい値電圧が下降し、消去動作によりメモリセルのしきい値電圧が上昇する。 In contrast, in the embodiment, as shown in FIG. 1 (a), the threshold voltage of the memory cell is lowered by a program operation, the threshold voltage of the memory cell is raised by an erase operation.

【0157】すなわち、従来例では、図2の(b)に示すように、消去状態にあるメモリセルではフローティングゲートから電子が放出されており、そのしきい値電圧は低くなっている。 [0157] That is, in the conventional example, as shown in FIG. 2 (b), and electrons are emitted from the floating gate in the memory cell in the erased state, its threshold voltage is low. また、プログラム状態にあるメモリセルではフローティングゲートに電子が注入されており、そのしきい値電圧は高くなっている。 Further, in the memory cell in the programmed state are electrons injected into the floating gate, the threshold voltage is higher.

【0158】これに対して、実施例では、図2の(a) [0158] In contrast, in the embodiment, shown in FIG. 2 (a)
に示すように、消去状態にあるメモリセルではフローティングゲートに電子が注入されており、そのしきい値電圧は高くなっている。 As shown, in the memory cell in the erased state are electrons injected into the floating gate, the threshold voltage is higher. また、プログラム状態にあるメモリセルではフローティングゲートから電子が放出されており、そのしきい値電圧は低くなっている。 Further, in the memory cell in the programmed state are electrons are emitted from the floating gate, the threshold voltage is low.

【0159】消去状態がデータ“1”に対応し、プログラム状態がデータ“0”に対応する点は、実施例および従来例において同様である。 [0159] erased state corresponds to data "1", the point at which the program state corresponds to data "0" is the same in the examples and the conventional example.

【0160】このように、実施例では、消去動作により各メモリセルのしきい値電圧が高くなるので、図3に示すように、消去前書込動作を行なうことなく、一括消去動作によりすべてのメモリセルのしきい値電圧を電源電圧Vccよりも高くすることができる。 [0160] Thus, in the embodiment, since the threshold voltage of each memory cell is increased by an erase operation, as shown in FIG. 3, without carrying out the pre-erase write operation, all the batch erase operation the threshold voltage of the memory cell can be made higher than the power supply voltage Vcc.

【0161】また、図4に示すように、複数のメモリセルのしきい値電圧にばらつきがあっても、一括消去動作により一部のメモリセルがデプレッション化することはない。 [0161] Further, as shown in FIG. 4, even if there are variations in the threshold voltages of the memory cells, not a part of the memory cell is the depletion by batch erase operation.

【0162】(1) 第1の実施例(図5〜図8) (a) フラッシュメモリの全体の構成(図5) 図5は、第1の実施例によるフラッシュメモリの全体の構成を示すブロック図である。 [0162] (1) First Embodiment (FIGS. 5 to 8) (a) the overall configuration of a flash memory (FIG. 5) FIG. 5 is a block diagram showing the overall structure of a flash memory according to the first embodiment it is a diagram. 図5のフラッシュメモリの全体の構成は各動作における電圧の印加条件が異なる点を除いて、図131の従来のフラッシュメモリと同様である。 Overall structure of a flash memory of Figure 5 except for the conditions of voltage application are different in each operation is similar to conventional flash memory of FIG. 131. 図5のフラッシュメモリもチップCH上に形成される。 Flash memory of FIG. 5 are also formed on a chip CH.

【0163】(b) メモリセルのプログラムおよび消去(図6) 図6の(a)にプログラム時におけるメモリセルへの電圧印加条件を示す。 [0163] showing the voltage application condition to the memory cell at the time of program (b) program and erase the memory cell (FIG. 6) in FIG. 6 (a). また、図6の(b)に消去時におけるメモリセルへの電圧印加条件を示す。 Also shows the voltage application condition to the memory cells during erasing in Fig. 6 (b).

【0164】プログラム時には、図6の(a)に示すように、ドレイン1002に高電圧Vpp(通常12V程度)を印加し、コントロールゲート1006に0Vを印加し、ソース1003をフローティング状態にする。 [0164] During program, as shown in FIG. 6 (a), a high voltage Vpp (usually about 12V) is applied to the drain 1002, the 0V is applied to the control gate 1006, the source 1003 to a floating state. それにより、フローティングゲート1005とドレイン1 As a result, floating gate 1005 and the drain 1
002との間に高電界が発生し、トンネル現象によりフローティングゲート1005からドレイン1002に電子が放出される。 A high electric field is generated between the 002, electrons are emitted from the floating gate 1005 to drain 1002 by a tunnel effect. その結果、メモリセルのしきい値電圧が下降する。 As a result, the threshold voltage of the memory cell is lowered.

【0165】消去時には、図6の(b)に示すように、 [0165] In erasing, as shown in (b) of FIG. 6,
ドレイン1002に0Vを印加し、コントロールゲート1006に高電圧Vpp(通常12V程度)を印加し、 0V is applied to the drain 1002, the high voltage Vpp (usually about 12V) is applied to the control gate 1006,
ソース1003に所定の高電圧V SL (6V)を印加する。 Applying a predetermined high voltage V SL (6V) to the source 1003. それにより、ソース1003の近傍でアバランシェ降伏によるホットエレクトロンまたはチャネルホットエレクトロンが発生する。 Thus, hot electrons or channel hot electrons are generated by avalanche breakdown near the source 1003. これらのホットエレクトロンは、コントロールゲート1006の高電圧Vppにより加速され、絶縁膜1004によるエネルギ障壁を飛越えて、フローティングゲート1005に注入される。 These hot electrons are accelerated by the high voltage Vpp of the control gate 1006, over flying the energy barrier due to the insulating film 1004, it is injected into the floating gate 1005. その結果、メモリセルのしきい値電圧が上昇する。 As a result, the threshold voltage of the memory cell is raised.

【0166】このように、プログラム時にはトンネル現象によりフローティングゲート1005からドレイン1 [0166] The drain 1 this manner, the floating gate 1005 by a tunnel effect at the time of program
002に電子が放出される。 002 electrons are emitted to. そのため、チャネル方向または基板方向の電界を弱めるために、ドレイン1002 Therefore, in order to weaken the electric field in the channel direction or the direction of the substrate, the drain 1002
に沿ってN -型不純物領域1002bが設けられている。 Along the N - -type impurity regions 1002b is provided.

【0167】また、消去時にはホットエレクトロンによりソース1003の近傍からフローティングゲート10 [0167] In addition, the floating gate 10 from the vicinity of the source 1003 by hot electrons at the time of erasing
05に電子が注入される。 05 electrons are injected into. そのため、チャネル方向または基板方向に、より高電界が発生するように、ソース1 Therefore, in the channel direction or the direction of the substrate, so a higher electric field is generated, the source 1
003に沿ってP +型不純物領域1003bが設けられている。 P + -type impurity regions 1003b is provided along the 003.

【0168】なお、P -ウェル1008はP -型半導体基板であってもよい。 [0168] Incidentally, P - well 1008 P - may be a type semiconductor substrate. (c) フラッシュメモリの動作(図7) 次に、フラッシュメモリの一括消去動作、プログラム動作および読出動作を図7を参照しながら説明する。 (C) of flash memory operation (Fig. 7) Next, batch erase operation of the flash memory, the program and read operations will be described with reference to FIG. 図7 Figure 7
には、メモリアレイ1010に含まれる一部のメモリセルM11〜M13,M21〜M23,M31〜M33が示されている。 The part of the memory cell M11~M13 included in the memory array 1010, M21 to M23, it is shown M31~M33.

【0169】(i) 一括消去動作(図7の(a)) まず、制御信号バッファ1120を介して制御回路11 [0169] (i) batch erase operation first (in FIG. 7 (a)), controlled via the control signal buffer 1120 circuit 11
30に、一括消去動作を指定する制御信号が与えられる。 30 is given a control signal specifying a batch erase operation. また、Vpp/Vcc切換回路1090には外部から高電圧Vppが与えられる。 Further, high voltage Vpp is applied from the outside to the Vpp / Vcc switching circuit 1090.

【0170】Vpp/Vcc切換回路1090は、Xデコーダ1030に高電圧Vppを与える。 [0170] Vpp / Vcc switching circuit 1090 provides a high voltage Vpp to the X decoder 1030. Xデコーダ1 X decoder 1
030は、すべてのワード線WL〜WL3を選択し、それらに高電圧Vppを印加する。 030 selects all the word lines WL~WL3, applies a high voltage Vpp to them. Yデコーダ1040 Y decoder 1040
は、Yゲート1050に含まれるすべてのYゲートトランジスタをオンさせる。 Turns on all of the Y gate transistor included in the Y gate 1050. 書込回路1080は、Yゲート1050を介して0Vをすべてのビット線BL1〜BL Write circuit 1080, all the bit lines and 0V via the Y gate 1050 BL1~BL
3に印加する。 It applied to the 3. ソース制御回路1110は、ソース線S Source control circuit 1110, a source line S
Lに所定の高電圧V SL (V SL <Vpp)を印加する。 Applying a predetermined high voltage V SL (V SL <Vpp) to L.

【0171】このようにして、すべてのメモリセルM1 [0171] In this way, all of the memory cell M1
1〜M33に、図6の(b)に示されるように電圧が印加される。 The 1~M33, a voltage is applied as shown in (b) of FIG. その結果、すべてのメモリセルM11〜M3 As a result, all of the memory cell M11~M3
3が消去される。 3 is erased.

【0172】(ii) プログラム動作(図7の(b)) ここでは、メモリセルM12をプログラムするものと仮定する。 [0172] (ii) a program operation, where (in FIG. 7 (b)) is assumed to program the memory cell M12. すなわち、メモリセルM12にデータ“0”を書込み、他のメモリセルにデータ“1”を書き込む。 That is, the write data "0" to the memory cell M12, data "1" is written to another memory cell.

【0173】まず、制御信号バッファ1120を介して制御回路1130に、プログラム動作を指定する制御信号が与えられる。 [0173] First, the control circuit 1130 via the control signal buffer 1120, control signal is provided for specifying the program operation. また、Vpp/Vcc切換回路109 Further, Vpp / Vcc switching circuit 109
0には外部から高電圧Vppが与えられる。 0 high voltage Vpp is given from the outside in.

【0174】Xデコーダ1030は、アドレスバッファ1020から与えられるXアドレス信号に応答してワード線WL2を選択し、選択されたワード線WL2に0V [0174] X decoder 1030 selects the word line WL2 in response to an X address signal from address buffer 1020, 0V to the selected word line WL2
を印加し、非選択のワード線WL1,WL3には電源電圧Vccを印加する。 Was applied to the word lines WL1, WL3 unselected applying a power supply voltage Vcc.

【0175】Vpp/Vcc切換回路1090は、書込回路1080に高電圧Vppを与える。 [0175] Vpp / Vcc switching circuit 1090 provides a high voltage Vpp to the write circuit 1080. 外部からデータ入出力バッファ1070を介して書込回路1080に順次データが与えられる。 It is given sequential data to the write circuit 1080 from the outside via the data input and output buffer 1070. このとき、Yデコーダ1040 In this case, Y-decoder 1040
は、アドレスバッファ1020から与えられるYアドレス信号に応答してYゲート1050内のYゲートトランジスタを順次オンさせる。 In response to the Y address signal applied from address buffer 1020 are sequentially turned on Y-gate transistors in Y gate 1050. 書込回路1080は、Yゲート1050を介してビット線BL1に高電圧Vppを印加し、かつビット線BL2,BL3に電源電圧Vccを印加する。 Write circuit 1080, a high voltage Vpp is applied to the bit line BL1 via the Y gate 1050, and applies the power supply voltage Vcc to the bit line BL2, BL3. ソース制御回路1110は、ソース線SLをフローティング状態にする。 Source control circuit 1110, a source line SL in a floating state.

【0176】このようにして、メモリセルM12に、図6の(a)に示されるように電圧が印加される。 [0176] In this way, the memory cell M12, the voltage is applied as shown in (a) of FIG. このとき、他のメモリセルは次のいずれかの状態になっている。 At this time, the other memory cell is in one of the following states:.

【0177】(A) ドレインに高電圧Vppが印加され、コントロールゲートに電源電圧Vccが印加され、 [0177] High voltage Vpp is applied to (A) a drain, the power supply voltage Vcc is applied to the control gate,
ソースはフローティング状態となっている。 The source is in a floating state.

【0178】(B) ドレインに電源電圧Vccが印加され、コントロールゲートに0Vが印加され、ソースはフローティング状態になっている。 [0178] power supply voltage Vcc is applied to (B) the drain, 0V is applied to the control gate, the source is in a floating state.

【0179】(C) ドレインに電源電圧Vccが印加され、コントロールゲートに電源電圧Vccが印加され、ソースはフローティング状態になっている。 [0179] power supply voltage Vcc is applied to the (C) the drain, the power supply voltage Vcc is applied to the control gate, the source is in a floating state.

【0180】その結果、メモリセルM12のフローティングゲートとドレインとの間のみに高電界が発生し、メモリセルM12のみがプログラムされる。 [0180] As a result, a high electric field is generated only between the floating gate and the drain of the memory cell M12, only the memory cell M12 is programmed.

【0181】(iii) 読出動作(図7の(c)) 読出動作は、図137を用いて説明した動作とほぼ同様である。 [0181 (iii) The read operation (in FIG. 7 (c)) read operation is almost the same as operation described with reference to Figure 137. ここでは、メモリセルMC12からデータを読出すものと仮定する。 It is assumed here that read data from the memory cell MC12. まず、制御信号バッファ1120 First, the control signal buffer 1120
を介して制御回路1130に、読出動作を指定する制御信号が与えられる。 The control circuit 1130 via a control signal designating the read operation is given.

【0182】Xデコーダ1030は、アドレスバッファ1020から与えられるXアドレス信号に応答して、ワード線WL2を選択し、それに電源電圧Vccを印加する。 [0182] X decoder 1030, in response to an X address signal from address buffer 1020 selects the word line WL2, it applies the power supply voltage Vcc. このとき、他のワード線WL1,WL3は0Vに保たれる。 At this time, the other word lines WL1, WL3 are maintained at 0V. Yデコーダ1040は、アドレスバッファ10 Y decoder 1040, an address buffer 10
20から与えられるYアドレス信号に応答して、Yゲート1050内の1つのYゲートトランジスタをオンさせる。 In response to the Y address signal applied from 20 to turn on the one Y-gate transistors in Y gate 1050. ソース制御回路1110はソース線SLを接地する。 Source control circuit 1110 grounds the source line SL.

【0183】それにより、ビット線BL1に読出電圧V [0183] As a result, the read voltage V to the bit line BL1
rが現れる。 r appears. この読出電圧Vrがセンスアンプ1060 This read voltage Vr is the sense amplifier 1060
により検知および増幅され、データ入出力バッファ10 It is detected and amplified by data input-output buffer 10
70を介して外部に出力される。 Is output to the outside via 70.

【0184】(d) 書換動作(図8) このフラッシュメモリにおけるデータの書換動作を図8 [0184 (d) The writing operation (Figure 8) Figure 8 a rewrite operation of data in the flash memory
のフローチャートを参照しながら説明する。 It will be described with reference to the flowchart of.

【0185】まず、すべてのメモリセルにデータ“1” [0185] First, the data on all of the memory cell "1"
が記憶されているか否かを判別する(ステップS1)。 There determines whether it is stored (step S1).
すべてのメモリセルにデータ“1”が記憶されていないときには、一括消去動作を行なう(ステップS2)。 When all memory cell data "1" is not stored, performing the batch erase operation (step S2). その後、プログラム動作を行なう(ステップS3)。 Thereafter, the program operation (step S3). このように、従来例のような書込前消去動作を行なうことなく、データの書換を行なうことができる。 Thus, it is possible to conventional without performing the pre-write erase operation, such as, rewriting of data.

【0186】(e) 変形例 プログラム時に、非選択のビット線BL2,BL3をフローティング状態にしてもよい。 [0186] (e) when modification program may be a bit line BL2, BL3 unselected floating. このとき、非選択のメモリセルは次のいずれかの状態になっている。 At this time, the memory cells in unselected has become one of the following states:.

【0187】(A) ドレインに高電圧Vppが印加され、コントロールゲートに電源電圧Vccが印加され、 [0187] High voltage Vpp is applied to (A) a drain, the power supply voltage Vcc is applied to the control gate,
ソースはフローティング状態になっている。 The source is in a floating state.

【0188】(B) ドレインはフローティング状態になっており、コントロールゲートに0Vが印加され、ソースはフローティング状態になっている。 [0188] (B) The drain is in a floating state, 0V is applied to the control gate, the source is in a floating state.

【0189】(C) ドレインはフローティング状態になっており、コントロールゲートに電源電圧Vccが印加され、ソースはフローティング状態になっている。 [0189] (C) The drain is in a floating state, the power supply voltage Vcc is applied to the control gate, the source is in a floating state.

【0190】この場合にも、メモリセルM12のフローティングゲートとドレインとの間のみに高電界が発生し、トンネル現象によりメモリセルM12のみがプログラムされる。 [0190] Also in this case, a high electric field is generated only between the floating gate and the drain of the memory cell M12, only the memory cell M12 is programmed by a tunnel effect.

【0191】プログラム時に、ソース線SLに電源電圧Vccを印加してもよい。 [0191] At the time of the program, it may be applied to the power supply voltage Vcc to the source line SL. このとき、メモリセルM12 In this case, the memory cell M12
のドレインには高電圧Vppが印加され、コントロールゲートには0Vが印加され、ソースには電源電圧Vcc The drain high voltage Vpp is applied, 0V is applied to the control gate, the source power supply voltage Vcc
が印加される。 There is applied. 他のメモリセルは次のいずれかの状態になっている。 Other memory cell is in one of the following states:.

【0192】(A) ドレインに高電圧Vppが印加され、コントロールゲートに電源電圧Vccが印加され、 [0192] High voltage Vpp is applied to (A) a drain, the power supply voltage Vcc is applied to the control gate,
ソースに電源電圧Vccが印加されている。 Power supply voltage Vcc is applied to the source.

【0193】(B) ドレインに電源電圧Vccが印加され、コントロールゲートに0Vが印加され、ソースに電源電圧Vccが印加されている。 [0193] (B) power supply voltage Vcc is applied to the drain, 0V is applied to the control gate, the power supply voltage Vcc is applied to the source.

【0194】(C) ドレインに電源電圧Vccが印加され、コントロールゲートに電源電圧Vccが印加され、ソースに電源電圧Vccが印加されている。 [0194] power supply voltage Vcc is applied to the (C) the drain, the power supply voltage Vcc is applied to the control gate, the power supply voltage Vcc is applied to the source.

【0195】この場合にも、メモリセルM12のフローティングゲートとドレインとの間のみに高電界が発生し、トンネル現象によりメモリセルM12のみがプログラムされる。 [0195] Also in this case, a high electric field is generated only between the floating gate and the drain of the memory cell M12, only the memory cell M12 is programmed by a tunnel effect.

【0196】プログラム時に、非選択のビット線BL [0196] at the time of program, the non-selected bit line BL
2,BL3をフローティング状態にしかつソース線SL 2, BL3 One only to a floating state source line SL
に電源電圧Vccを印加してもよい。 The power supply voltage Vcc may be applied to. このとき、メモリセルM12のドレインには高電圧Vppが印加され、コントロールゲートには0Vが印加され、ソースには電源電圧Vccが印加される。 At this time, the drain of the memory cell M12 high voltage Vpp is applied, 0V is applied to the control gate, the source power supply voltage Vcc is applied. また、他のメモリセルは次のいずれかの状態になっている。 Also, the other memory cell is in one of the following states:.

【0197】(A) ドレインに高電圧Vppが印加され、コントロールゲートに電源電圧Vccが印加され、 [0197] High voltage Vpp is applied to (A) a drain, the power supply voltage Vcc is applied to the control gate,
ソースに電源電圧Vccが印加されている。 Power supply voltage Vcc is applied to the source.

【0198】(B) ドレインはフローティング状態になっており、コントロールゲートに0Vが印加され、ソースに電源電圧Vccが印加されている。 [0198] (B) The drain is in a floating state, 0V is applied to the control gate, the power supply voltage Vcc is applied to the source.

【0199】(C) ドレインはフローティング状態となっており、コントロールゲートに電源電圧Vccが印加され、ソースに電源電圧Vccが印加されている。 [0199] (C) The drain is in a floating state, the power supply voltage Vcc is applied to the control gate, the power supply voltage Vcc is applied to the source.

【0200】この場合にも、メモリセルM12のフローティングゲートとドレインとの間のみに高電界が発生し、トンネル現象によりメモリセルM12のみがプログラムされる。 [0200] Also in this case, a high electric field is generated only between the floating gate and the drain of the memory cell M12, only the memory cell M12 is programmed by a tunnel effect.

【0201】また、一括消去動作後にベリファイ動作を行なってもよい。 [0201] In addition, it may be subjected to verify operation after a batch erase operation. さらに、一括消去動作前に、すべてのメモリセルのコントロールゲートに0Vを印加しかつP Furthermore, prior batch erase operation, 0V is applied to the control gates of all memory cells vital P
-ウェル(またはP -型半導体基板)に高電圧Vppを印加することによって、すべてのメモリセルのコントロールゲートから電子を引抜き、その後、ベリファイ動作を行ないながら一括消去動作を行なってもよい。 - well (or P - type semiconductor substrate) by applying a high voltage Vpp, the pull electrons from the control gate of all the memory cells, then, may perform batch erase operation while performing a verify operation. それにより、一括消去されたメモリセルのしきい値電圧のばらつきをさらに小さくすることができる。 Thereby, it is possible to further reduce variations in the threshold voltages of the memory cells erased together.

【0202】(f) 第1の実施例の効果 従来のフラッシュメモリでは電子がドレイン側からフローティングゲートに注入される。 [0202] (f) electrons in effect conventional flash memory of the first embodiment is injected from the drain side to the floating gate. そのため、読出動作時にビット線の電位が高くなると、選択されているメモリセルにドレインから電子が注入され、ソフトライトが起こる可能性がある。 Therefore, when the potential of the bit line becomes higher in the read operation, electrons from the drain are injected into the memory cell selected, there is a possibility that the soft light occurs.

【0203】これに対して、第1の実施例のフラッシュメモリでは、電子がソース側からフローティングゲートに注入される。 [0203] In contrast, in the flash memory of the first embodiment, electrons are injected into the floating gate from the source side. そのため、読出動作時に、ソフトライトが起こりにくい。 Therefore, in the read operation, less prone to soft light.

【0204】なお、ベリファイ動作を行ないながらプログラム動作を行なってもよい。 [0204] It should be noted, may be subjected to the program operation while performing the verification operation. それにより、プログラムされたメモリセルのしきい値電圧のばらつきを小さくすることができる。 Thereby, it is possible to reduce variations in the threshold voltage of a programmed memory cell.

【0205】(2) 第2の実施例(図9,図10) 第2の実施例によるフラッシュメモリの全体の構成は、 [0205] (2) Second Embodiment (FIGS. 9, 10) overall structure of a flash memory according to the second embodiment,
図5に示される構成と同様である。 Is the same as that shown in FIG.

【0206】(a) メモリセルのプログラムおよび消去(図9) 図9の(a)にプログラム時におけるメモリセルへの電圧印加条件を示す。 [0206] showing the voltage application condition to the memory cell at the time of program (a) program and erase the memory cell (Fig. 9) in FIG. 9 (a). また、図9(b)に消去時におけるメモリセルへの電圧印加条件を示す。 Also shows the voltage application condition to the memory cells during erasing in Figure 9 (b). プログラム時の電圧印加条件は、図6の(a)に示した電圧印加条件と同様である。 Voltage application condition at the time of program are the same as the voltage application condition shown in FIG. 6 (a).

【0207】消去時には、図9の(b)に示すように、 [0207] In erasing, as shown in (b) of FIG. 9,
ドレイン1002に0Vを印加し、コントロールゲート1006に高電圧Vpp(通常12V程度)を印加し、 0V is applied to the drain 1002, the high voltage Vpp (usually about 12V) is applied to the control gate 1006,
ソース1003に0Vを印加する。 0V is applied to source 1003. それにより、ソース1003とドレイン1002との間の領域にチャネルc Thereby, the channel c in the region between the source 1003 and drain 1002
hが形成され、そのチャネルchとフローティングゲート1005との間に高電界が発生する。 h is formed, a high electric field is generated between the channel ch and the floating gate 1005. トンネル現象によりチャネルchからフローティングゲート1005に電子が注入される。 Electrons are injected from the channel ch to the floating gate 1005 by a tunnel effect. その結果、メモリセルのしきい値電圧が上昇する。 As a result, the threshold voltage of the memory cell is raised.

【0208】この実施例では、プログラム時にはトンネル現象によりフローティングゲート1005からドレイン1002に電子が放出される。 [0208] In this embodiment, at the time of program electrons from the floating gate 1005 to drain 1002 is released by a tunnel effect. そのため、チャネル方向または基板方向の電界を弱めるために、ドレイン10 Therefore, in order to weaken the electric field in the channel direction or the direction of the substrate, the drain 10
02に沿ってN -型不純物領域1002cが設けられている。 The type impurity regions 1002c are provided - N along 02.

【0209】なお、ソース1003に沿ってN -型不純物領域1003cを設けてもよい。 [0209] Incidentally, N along the source 1003 - may be provided -type impurity region 1003c. このように、ドレイン側およびソース側の両方にN -型不純物領域1002 Thus, both the drain side and the source side the N - -type impurity regions 1002
c,1003cを設けると、製造工程が少なくなる。 c, the provision of the 1003c, the manufacturing process is reduced.

【0210】(b) フラッシュメモリの動作(図1 [0210] (b) of flash memory operation (Fig. 1
0) 次に、フラッシュメモリの一括消去動作、プログラム動作および読出動作を図10を参照しながら説明する。 0) Next, batch erase operation of the flash memory will be described with reference to FIG. 10 the program and read operations. プログラム動作および読出動作は第1の実施例と同様である。 Program and read operations are the same as in the first embodiment. したがって、以下、一括消去動作を説明する。 Accordingly, the following describes the batch erase operation.

【0211】まず、制御信号バッファ1120を介して制御回路1130に、一括消去動作を指定する制御信号が与えられる。 [0211] First, the control circuit 1130 via the control signal buffer 1120 is supplied with a control signal specifying a batch erase operation. また、Vpp/Vcc切換回路1090 Further, Vpp / Vcc switching circuit 1090
には外部から高電圧Vppが与えられる。 High voltage Vpp is given from the outside in.

【0212】Vpp/Vcc切換回路1090は、Xデコーダ1030に高電圧Vppを与える。 [0212] Vpp / Vcc switching circuit 1090 provides a high voltage Vpp to the X decoder 1030. Xデコーダ1 X decoder 1
030は、すべてのワード線WL1〜WL3を選択し、 030, select all of the word line WL1~WL3,
それらに高電圧Vppを印加する。 Applying the high voltage Vpp to them. Yデコーダ1040 Y decoder 1040
は、Yゲート1050に含まれるすべてのYゲートトランジスタをオンさせる。 Turns on all of the Y gate transistor included in the Y gate 1050. 書込回路1080はYゲート1 Write circuit 1080 Y gate 1
050を介して0Vをすべてのビット線BL1〜BL3 All of the bit line and 0V via a 050 BL1~BL3
に印加する。 Applied to. ソース制御回路1110はソース線SLに0Vを印加する。 Source control circuit 1110 applies 0V to the source line SL.

【0213】このようにして、すべてのメモリセルM1 [0213] In this way, all of the memory cell M1
1〜M33に、図9の(b)に示されるように電圧が印加される。 The 1~M33, a voltage is applied as shown in (b) of FIG. 9. その結果、すべてのメモリセルM11〜M3 As a result, all of the memory cell M11~M3
3が消去される。 3 is erased.

【0214】なお、一括消去動作時に、P -ウェル(またはP -型半導体基板)に積極的に負の電圧を印加してもよい。 [0214] At the time of collective erasing operation, P - well (or P - type semiconductor substrate) may be a negative voltage is applied positively.

【0215】データの書換えは、図8に示される手順で行なわれる。 [0215] Data rewriting is performed in the procedure shown in FIG. したがって、従来例のような消去前書込動作を行なうことなく、データの書換えを行なうことができる。 Therefore, it is possible to conventional without performing a pre-erase write operation, such as, rewritten data.

【0216】(3) 第3の実施例(図11〜図14) 図11は、第3の実施例によるフラッシュメモリの全体の構成を示すブロック図である。 [0216] (3) Third Embodiment (FIGS. 11 to 14) FIG. 11 is a block diagram showing the overall structure of a flash memory according to the third embodiment. 図11のフラッシュメモリが図5のフラッシュメモリと異なるのは次の点である。 Flash memory of Figure 11 is different from the flash memory of FIG. 5 in the following points.

【0217】外部から与えられる負電圧−Veeを受け、所定の負電圧を発生する負電圧制御回路1140がさらに設けられている。 [0217] receives a negative voltage -Vee an externally applied negative voltage control circuit 1140 for generating a predetermined negative voltage is further provided. また、Xデコーダ1030は、 In addition, X decoder 1030,
図12に示すように、複数の高電圧スイッチ1302 As shown in FIG. 12, a plurality of high voltage switch 1302
(図132参照)の代わりに、複数のワード線WLにそれぞれ接続される複数の電位制御スイッチ1303を含む。 Instead of (see FIG. 132), including a plurality of potential control switch 1303 connected to a plurality of word lines WL. 各電位制御スイッチ1303は、Vpp/Vcc切換回路1090から与えられる高電圧Vppまたは電源電圧Vccあるいは負電圧制御回路1140から与えられる負電圧−Veeを対応するワード線WLに印加する。 Each potential control switch 1303 applies a negative voltage -Vee given from Vpp / Vcc switching circuit 1090 high voltage Vpp or the supply voltage Vcc or negative voltage control circuit 1140 is supplied from the corresponding word line WL.

【0218】(b) メモリセルのプログラムおよび消去(図13) 図13の(a)にプログラム時におけるメモリセルへの電圧印加条件を示す。 [0218] showing the voltage application condition to the memory cell at the time of program (b) program and erase the memory cell (FIG. 13) FIG. 13 (a). また、図13の(b)に消去時におけるメモリセルへの電圧印加条件を示す。 Also shows the voltage application condition to the memory cells during erasing in FIG. 13 (b).

【0219】プログラム時には、図13の(a)に示すように、ドレイン1002に電源電圧Vcc(通常5V [0219] During program, as shown in (a) of FIG. 13, the drain 1002 power supply voltage Vcc (usually 5V
程度)を印加し、コントロールゲート1006に負電圧−Vee(−12V)を印加し、ソース1003をフローティング状態にする。 Extent) by applying a negative voltage -Vee the (-12V) is applied to the control gate 1006, the source 1003 to a floating state. それにより、フローティングゲート1005とドレイン1002との間に高電界が発生し、トンネル現象によりフローティングゲート1005 Thereby, a high electric field is generated between the floating gate 1005 and the drain 1002, floating gate 1005 by a tunnel effect
からドレイン1002に電子が放出される。 Electrons are emitted to the drain 1002 from. その結果、 as a result,
メモリセルのしきい値電圧が下降する。 The threshold voltage of the memory cell is lowered.

【0220】消去時の電圧印加条件は、図6の(b)に示した電圧印加条件と同様である。 [0220] voltage application condition at the time of erasing is the same as the voltage application condition shown in FIG. 6 (b).

【0221】このように、プログラム時にはトンネル現象によりフローティングゲート1005からドレイン1 [0221] The drain 1 this manner, the floating gate 1005 by a tunnel effect at the time of program
002に電子が放出される。 002 electrons are emitted to. そのため、チャネル方向または基板方向の電界を弱めるために、ドレイン1002 Therefore, in order to weaken the electric field in the channel direction or the direction of the substrate, the drain 1002
に沿ってN -型不純物領域1002dが設けられている。 Along the N - -type impurity regions 1002d is provided.

【0222】また、消去時にはホットエレクトロンによりソース1003の近傍からフローティングゲート10 [0222] In addition, the floating gate 10 from the vicinity of the source 1003 by hot electrons at the time of erasing
05に電子が注入される。 05 electrons are injected into. そのため、チャネル方向または基板方向に、より高電界が発生するように、ソース1 Therefore, in the channel direction or the direction of the substrate, so a higher electric field is generated, the source 1
003に沿ってP +型不純物領域1003dが設けられている。 P + -type impurity regions 1003d are provided along the 003.

【0223】(c) フラッシュメモリの動作(図1 [0223] (c) of flash memory operation (Fig. 1
4) 次に、フラッシュメモリの一括消去動作、プログラム動作および読出動作を図14を参照しながら説明する。 4) Next, batch erase operation of the flash memory, the program and read operations will be described with reference to FIG. 14. 一括消去動作および読出動作は、第1の実施例と同様である。 Batch erase and read operations are the same as in the first embodiment. したがって、以下、プログラム動作を説明する。 Thus, the following be described a program operation.

【0224】ここでは、メモリセルM12をプログラムするものと仮定する。 [0224] Here, it is assumed to program the memory cell M12. すなわち、メモリセルM12にデータ“0”を書込み、他のメモリセルにデータ“1”を書き込む。 That is, the write data "0" to the memory cell M12, data "1" is written to another memory cell.

【0225】まず、制御信号バッファ1120を介して制御回路1130に、プログラム動作を指定する制御信号が与えられる。 [0225] First, the control circuit 1130 via the control signal buffer 1120, control signal is provided for specifying the program operation. また、負電圧制御回路1140には外部から負電圧−Veeが与えられる。 The negative voltage -Vee is externally supplied to the negative voltage control circuit 1140.

【0226】Xデコーダ1030は、アドレスバッファ1020から与えられるXアドレス信号に応答してワード線WL2を選択し、選択されたワード線WL2に負電圧制御回路1140からの負電圧−Veeを印加し、非選択のワード線WL1,WL3には0Vを印加する。 [0226] X decoder 1030 selects the word line WL2 in response to an X address signal from address buffer 1020, a negative voltage is applied to -Vee from the negative voltage control circuit 1140 to the selected word line WL2, the word lines WL1, WL3 unselected applying a 0V.

【0227】Vpp/Vcc切換回路1090は、書込回路1080に電源電圧Vccを与える。 [0227] Vpp / Vcc switching circuit 1090 provides a power supply voltage Vcc to the write circuit 1080. 外部からデータ入出力バッファ1070を介して書込回路1080に順次データが与えられる。 It is given sequential data to the write circuit 1080 from the outside via the data input and output buffer 1070. このとき、Yデコーダ104 In this case, Y decoder 104
0は、アドレスバッファ1020から与えられるYアドレス信号に応答して、Yゲート1050内のYゲートトランジスタを順次オンさせる。 0 in response to the Y address signal applied from address buffer 1020, thereby sequentially turning on the Y-gate transistors in Y gate 1050. 書込回路1080は、Y Write circuit 1080, Y
ゲート1050を介してビット線BL1に電源電圧Vc Supply voltage Vc to the bit line BL1 via the gate 1050
cを印加し、ビット線BL2,BL3に0Vを印加する。 The c is applied, 0V is applied to the bit line BL2, BL3. ソース制御回路1110は、ソース線SLをフローティング状態にする。 Source control circuit 1110, a source line SL in a floating state.

【0228】このようにして、メモリセルM12に、図13の(a)に示されるように電圧が印加される。 [0228] Thus, the memory cell M12, the voltage is applied as shown in FIG. 13 (a). このとき、他のメモリセルは次のいずれかの状態になっている。 At this time, the other memory cell is in one of the following states:.

【0229】(A) ドレインに電源電圧Vccが印加され、コントロールゲートに0Vが印加され、ソースはフローティング状態になっている。 [0229] power supply voltage Vcc is applied to (A) a drain, 0V is applied to the control gate, the source is in a floating state.

【0230】(B) ドレインに0Vが印加され、コントロールゲートに負電圧−Veeが印加され、ソースはフローティング状態になっている。 [0230] 0V is applied to (B) the drain, a negative voltage -Vee is applied to the control gate, the source is in a floating state.

【0231】(C) ドレインに0Vが印加され、コントロールゲートに0Vが印加され、ソースはフローティング状態になっている。 [0231] 0V is applied to the (C) drain, 0V is applied to the control gate, the source is in a floating state.

【0232】(e) 変形例 プログラム時に、非選択のビット線BL2,BL3をフローティング状態にしてもよい。 [0232] (e) when modification program may be a bit line BL2, BL3 unselected floating. このとき、非選択のメモリセルは次のいずれかの状態になっている。 At this time, the memory cells in unselected has become one of the following states:.

【0233】(A) ドレインに電源電圧Vccが印加され、コントロールゲートに0Vが印加され、ソースはフローティング状態になっている。 [0233] power supply voltage Vcc is applied to (A) a drain, 0V is applied to the control gate, the source is in a floating state.

【0234】(B) ドレインはフローティング状態になっており、コントロールゲートに負電圧−Veeが印加され、ソースはフローティング状態になっている。 [0234] (B) The drain is in a floating state, a negative voltage -Vee is applied to the control gate, the source is in a floating state.

【0235】(C) ドレインはフローティング状態になっており、コントロールゲートに0Vが印加され、ソースはフローティング状態になっている。 [0235] (C) The drain is in a floating state, 0V is applied to the control gate, the source is in a floating state.

【0236】この場合も、メモリセルM12のフローティングゲートとドレインとの間のみに高電界が発生し、 [0236] Also in this case, a high electric field is generated only between the floating gate and the drain of the memory cell M12,
トンネル現象によりメモリセルM12のみがプログラムされる。 Only the memory cell M12 is programmed by a tunnel effect.

【0237】プログラム時に、非選択のビット線をフローティング状態にしかつソース線SLに0Vを印加してもよい。 [0237] at the time of the program, it may be applied to 0V to the bit line of the non-selected One only in a floating state source line SL. このとき、メモリセルM12のドレインには電源電圧Vccが印加され、コントロールゲートには負電圧−Veeが印加され、ソースには0Vが印加される。 At this time, the drain of the memory cell M12 power supply voltage Vcc is applied, a negative voltage -Vee is applied to the control gate, 0V is applied to the source.
他のメモリセルは次のいずれかの状態になっている。 Other memory cell is in one of the following states:.

【0238】(A) ドレインに電源電圧Vccが印加され、コントロールゲートに0Vが印加され、ソースに0Vが印加されている。 [0238] power supply voltage Vcc is applied to (A) a drain, 0V is applied to the control gate, 0V is applied to the source.

【0239】(B) ドレインはフローティング状態になっており、コントロールゲートに負電圧−Veeが印加され、ソースに0Vが印加されている。 [0239] (B) The drain is in a floating state, a negative voltage -Vee is applied to the control gate, and 0V is applied to the source.

【0240】(C) ドレインはフローティング状態になっており、コントロールゲートに0Vが印加され、ソースに0Vが印加されている。 [0240] (C) The drain is in a floating state, 0V is applied to the control gate, and 0V is applied to the source.

【0241】この場合も、メモリセルM12のフローティングゲートとドレインとの間のみに高電界が発生し、 [0241] Also in this case, a high electric field is generated only between the floating gate and the drain of the memory cell M12,
トンネル現象によりメモリセルM12のみがプログラムされる。 Only the memory cell M12 is programmed by a tunnel effect.

【0242】第3の実施例において、一括消去動作を図10に示される第2の実施例と同様に行なってもよい。 [0242] In the third embodiment, may be performed as in the second embodiment shown in FIG. 10 the batch erase operation.
各メモリセルには、図9の(b)に示したように電圧が印加される。 Each memory cell, a voltage is applied as shown in (b) of FIG. 9.

【0243】この場合には、フローティングゲートへの電子の注入およびフローティングゲートからの電子の放出をトンネル現象を利用して行なうことになるので、消費電力が低減される。 [0243] In this case, since the electron emission from the electron injection and the floating gate to the floating gate will be performed by utilizing the tunnel phenomenon, power consumption is reduced. そのため、外部から与えられる電源電圧から高電圧および負電圧を内部で発生することができる。 Therefore, it is possible to generate a high voltage and a negative voltage within the power supply voltage externally applied.

【0244】(4) 第4の実施例(図15〜図16) 第4の実施例によるフラッシュメモリの全体の構成は図5に示される構成と同様である。 [0244] (4) Fourth Embodiment (FIGS. 15 16) the overall structure of a flash memory according to the fourth embodiment is similar to that shown in Figure 5. また、プログラム時および消去時のメモリセルへの電圧印加条件は、図6の(a)および(b)に示した電圧印加条件と同様である。 Further, the voltage application condition to the programming and erasing of the memory cell is the same as the voltage application condition shown in (a) and (b) in FIG. 6. 第4の実施例は、制御方法においてのみ第1の実施例と異なる。 The fourth embodiment differs from the first embodiment only in control method.

【0245】(a) フラッシュメモリの動作(図1 [0245] (a) of flash memory operation (Fig. 1
5) 次に、フラッシュメモリのページ一括消去動作、プログラム動作および読出動作を図15を参照しながら説明する。 5) Next, the page batch erase operation of the flash memory, the program and read operations will be described with reference to FIG. 15. プログラム動作および読出動作は、第1の実施例と同様である。 Program and read operations are the same as in the first embodiment. したがって、以下、ページ一括消去動作を説明する。 Accordingly, the following describes the page batch erase operation.

【0246】1つのワード線に接続されるすべてのメモリセルをページと呼ぶ。 [0246] referred to as one of the all of the memory cells connected to the word line and page. ページ一括消去動作は、ページ単位で一括消去が行なわれる。 Page batch erase operation, batch erase a page-by-page basis is carried out. ここでは、ワード線WL Here, the word line WL
2に対応するページの一括消去動作を説明する。 A batch erase operation of the page corresponding to the 2 will be described.

【0247】まず、制御信号バッファ1120を介して制御回路1130に、ページ一括消去動作を指定する制御信号が与えられる。 [0247] First, the control signal buffer 1120 control circuit 1130 via a control signal for designating a page batch erase operation is given. また、Vpp/Vcc切換回路1 Further, Vpp / Vcc switching circuit 1
090には外部から高電圧Vppが与えられる。 090 high voltage Vpp is given from the outside in.

【0248】Vpp/Vcc切換回路1090は、Xデコーダ1030に高電圧Vppを与える。 [0248] Vpp / Vcc switching circuit 1090 provides a high voltage Vpp to the X decoder 1030. Xデコーダ1 X decoder 1
030は、アドレスバッファ1020から与えられるX 030 is given from the address buffer 1020 X
アドレス信号に応答して、ワード線WL2を選択し、選択されたワード線WL2に高電圧Vppを印加し、非選択のワード線WL1,WL3に0Vを印加する。 In response to an address signal, selects a word line WL2, the high voltage Vpp is applied to the selected word line WL2, and 0V is applied to the word lines WL1, WL3 unselected. Yデコーダ1040は、Yゲート1050に含まれるすべてのYゲートトランジスタをオンさせる。 Y decoder 1040 turns on all of the Y gate transistor included in the Y gate 1050. 書込回路1080 Write circuit 1080
は、Yゲート1050を介して0Vをすべてのビット線BL1〜BL3に印加する。 Via the Y gate 1050 applies 0V to all the bit lines BL1 to BL3. ソース制御回路1110 Source control circuit 1110
は、ソース線SLに所定の高電圧V SL (V SL <Vpp) The source line SL at a predetermined high voltage V SL (V SL <Vpp)
を印加する。 It is applied to.

【0249】このようにして、ワード線WL2に接続されるメモリセルM12,M22,M32に、図6の(b)に示されるように電圧が印加される。 [0249] In this way, the memory cell M12, M22, M32 connected to the word line WL2, a voltage is applied as shown in (b) of FIG. その結果、 as a result,
メモリセルM12,M22,M32が消去される。 The memory cell M12, M22, M32 is erased.

【0250】非選択のワード線WL1,WL3に接続される各メモリセルにおいては、ドレイン1002に0V [0250] In each memory cell connected to the word line WL1, WL3 unselected, 0V to a drain 1002
が印加され、ソース1003に高電圧V SLが印加され、 There is applied a high voltage V SL is applied to the source 1003,
コントロールゲート1006に0Vが印加される。 0V is applied to the control gate 1006. そのため、ホットエレクトロンが絶縁膜1004によるエネルギ障壁を飛越えてフローティングゲート1005に注入される可能性は少ない。 Therefore, the possibility that hot electrons are injected into the floating gate 1005 across flying the energy barrier due to the insulating film 1004 is small. したがって、選択されたワード線WL2に接続されるメモリセルのみが一括消去される。 Therefore, only the memory cells are collectively erased connected to the selected word line WL2.

【0251】このように、第4の実施例では、メモリアレイ単位でなく、ページ単位で一括消去動作が行なわれる。 [0251] Thus, in the fourth embodiment, instead of the memory array units, batch erase operation on a page basis is performed.

【0252】(b) 書換動作(図16) 第4の実施例によるフラッシュメモリにおけるデータの書換動作を図16のフローチャートを参照しながら説明する。 [0252] (b) writing operation (Fig. 16) will be described with reference to the flowchart of FIG. 16 a rewrite operation of data in the flash memory according to the fourth embodiment.

【0253】まず、すべてのメモリセルにデータ“1” [0253] First, the data on all of the memory cell "1"
が記憶されているか否かを判別する(ステップS1 There determines whether it is stored (step S1
1)。 1). すべてのメモリセルにデータ“1”が記憶されていないときには、書換えるべきページに関してページ一括消去動作を行なう(ステップS12)。 When all memory cell data "1" is not stored, performing a page batch erase operation with respect to the page to be rewritten (step S12). その後、プログラム動作を行なう(ステップS13)。 Thereafter, the program operation (step S13).

【0254】このように、従来例のような書込前消去動作を行なうことなく、ページ単位でデータの書換えを行なうことができる。 [0254] Thus, without performing the pre-write erase operation as in the prior art, can be rewritten data in units of pages.

【0255】(5) 第5の実施例(図17) 第5の実施例によるフラッシュメモリの全体の構成は、 [0255] (5) Fifth embodiment (FIG. 17) the overall structure of a flash memory according to the fifth embodiment,
図5に示される構成と同様である。 Is the same as that shown in FIG. また、プログラム時および消去時のメモリセルへの電圧印加条件は、図9の(a)および(b)に示した電圧印加条件と同様である。 Further, the voltage application condition to the programming and erasing of the memory cell is the same as the voltage application condition shown in (a) and (b) of FIG. 9. 第5の実施例は、制御方法においてのみ第2の実施例と異なる。 The fifth embodiment differs from the second embodiment only in control method.

【0256】第5の実施例によるフラッシュメモリのページ一括消去動作、プログラム動作および読出動作を図17を参照しながら説明する。 [0256] Page collective erasing operation of the flash memory according to the fifth embodiment, the program and read operations will be described with reference to FIG. 17. プログラム動作および読出動作は第2の実施例と同様である。 Program and read operations are the same as in the second embodiment. したがって、以下、ページ一括消去動作を説明する。 Accordingly, the following describes the page batch erase operation. ここでは、ワード線WL2に対応するページの一括消去動作を説明する。 Here, a description will be given a batch erase operation of the page corresponding to the word line WL2.

【0257】まず、制御信号バッファ1120を介して制御回路1130に、ページ一括消去動作を指定する制御信号が与えられる。 [0257] First, the control signal buffer 1120 control circuit 1130 via a control signal for designating a page batch erase operation is given. また、Vpp/Vcc切換回路1 Further, Vpp / Vcc switching circuit 1
090には外部から高電圧Vppが与えられる。 090 high voltage Vpp is given from the outside in.

【0258】Vpp/Vcc切換回路1090は、Xデコーダ1030に高電圧Vppを与える。 [0258] Vpp / Vcc switching circuit 1090 provides a high voltage Vpp to the X decoder 1030. Xデコーダ1 X decoder 1
030は、アドレスバッファ1020から与えられるX 030 is given from the address buffer 1020 X
アドレス信号に応答して、ワード線WL2を選択し、その選択されたワード線WL2に高電圧Vppを印加し、 In response to an address signal, selects a word line WL2, the high voltage Vpp is applied to the word line WL2 that are selected,
非選択のワード線WL1,WL3に0Vを印加する。 0V is applied to the word lines WL1, WL3 unselected. Y
デコーダ1040は、Yゲート1050に含まれるすべてのYゲートトランジスタをオンさせる。 The decoder 1040 turns on all of the Y gate transistor included in the Y gate 1050. 書込回路10 Write circuit 10
80は、Yゲート1050を介して0Vをすべてのビット線BL1〜BL3に印加する。 80 via the Y gate 1050 applies 0V to all the bit lines BL1 to BL3. ソース制御回路111 The source control circuit 111
0は、ソース線SLに0Vを印加する。 0, 0V is applied to source line SL.

【0259】このようにして、ワード線WL2に接続されるメモリセルM12,M22,M32に、図9の(b)に示されるように電圧が印加される。 [0259] Thus, the memory cell M12, M22, M32 connected to the word line WL2, a voltage is applied as shown in (b) of FIG. 9. その結果、 as a result,
メモリセルM12,M22,M32が消去される。 The memory cell M12, M22, M32 is erased.

【0260】非選択のワード線WL1,WL3に接続される各メモリセルにおいては、ドレイン1002、ソース1003およびコントロールゲート1006に0Vが印加される。 [0260] In each of the memory cells connected to the word line WL1, WL3 unselected, 0V is applied to the drain 1002, the source 1003 and control gate 1006. そのため、フローティングゲート1005 Therefore, floating gate 1005
とソース1003との間には高電界は発生せず、トンネル現象により電子がフローティングゲート1005に注入されることはない。 A high electric field between the source 1003 is not generated, no electrons are injected into the floating gate 1005 by a tunnel effect. したがって、選択されたワード線に接続されたメモリセルのみが一括消去される。 Therefore, only the memory cells are collectively erased connected to the selected word line.

【0261】このように、第5の実施例においても、メモリアレイ単位ではなく、ページ単位で一括消去を行なうことができる。 [0261] Thus, also in the fifth embodiment, instead of the memory array units, can be performed batch erase a page basis.

【0262】データの書換えは、図16に示される手順で行なわれる。 [0262] Data rewriting is performed in the procedure shown in FIG. 16. したがって、従来例のような消去前書込動作を行なうことなく、ページ単位でデータの書換えを行なうことができる。 Therefore, without performing a pre-erase write operation as in the prior art, it can be rewritten data in units of pages.

【0263】(6) 第6の実施例(図18〜図33) (a) フラッシュメモリの全体の構成(図18,図1 [0263] (6) Sixth Embodiment (FIGS. 18 to 33) (a) the overall configuration of a flash memory (FIG. 18, FIG. 1
9) 図18は、第6の実施例によるフラッシュメモリの全体の構成を示すブロック図である。 9) Figure 18 is a block diagram showing the overall structure of a flash memory according to the sixth embodiment. また、図19は、メモリアレイおよびそれに関連する部分の詳細な構成を示す回路図である。 Further, FIG. 19 is a circuit diagram showing a detailed configuration of a portion related memory array and its.

【0264】図18のフラッシュメモリが図131に示す従来のフラッシュメモリと異なるのは次の点である。 [0264] flash memory 18 is different from the conventional flash memory shown in FIG. 131 in the following points.
メモリアレイ1010aが複数のセクタに分割されている。 Memory array 1010a is divided into a plurality of sectors. 図18の例では、メモリアレイ1010aがセクタSE1,SE2に分割されている。 In the example of FIG. 18, the memory array 1010a is divided into sectors SE1, SE2. メモリアレイ101 Memory array 101
0aは、セクタSE1,SE2にそれぞれ対応するセレクトゲートSG1,SG2を含む。 0a includes select gates SG1, SG2 respectively corresponding to sectors SE1, SE2.

【0265】メモリアレイ1010aは、P -ウェル1 [0265] memory array 1010a is, P - well 1
008内に形成される。 It is formed in the 008. 図131に示すVpp/Vcc Vpp / Vcc shown in FIG. 131
切換回路1090は設けられず、高電圧発生回路121 Switching circuit 1090 is not provided, the high voltage generating circuit 121
0,1220、負電圧発生回路1230,1240、ウェル電位発生回路1250およびセレクトゲートデコーダ1260がさらに設けられる。 0,1220, the negative voltage generating circuit 1230 and 1240, well potential generation circuit 1250 and a select gate decoder 1260 is further provided. 高電圧発生回路121 High voltage generating circuit 121
0,1220は外部から電源電圧Vcc(たとえば5 0,1220 power from an external voltage Vcc (e.g. 5
V)を受け、高電圧(たとえば10V)を発生する。 It received a V), for generating a high voltage (for example 10V). 負電圧発生回路1230,1240は、外部から電源電圧Vccを受け、負電圧(たとえば−10V)を発生する。 Negative voltage generating circuit 1230 and 1240, receives the power supply voltage Vcc from the outside, generates a negative voltage (e.g. -10 V). ウェル電位発生回路1250は消去時にP -ウェル1008に負電圧(たとえば−5V)を印加する。 Well potential generation circuit 1250 P at the time of erasing - applying a negative voltage to the well 1008 (e.g. -5V). セレクトゲートデコーダ1260は、アドレスバッファ10 Select gate decoder 1260, an address buffer 10
20からのアドレス信号の一部に応答して、セレクトゲートSG1,SG2を選択的に活性化する。 In response to some of the address signals from 20 selectively activates the select gates SG1, SG2.

【0266】次に図19を参照する。 [0266] Referring now to FIG. 19. メモリアレイ10 The memory array 10
10aには複数の主ビット線が配列される。 A plurality of main bit lines are arranged in 10a. 図19には2つの主ビット線MB0,MB1が示される。 Two main bit lines MB0, MB1 is shown in Figure 19. 主ビット線MB0,MB1はそれぞれYゲートトランジスタYG The main bit line MB0, MB1 respectively Y gate transistor YG
0,YG1を介してセンスアンプ1060および書込回路1080に接続される。 0, is connected to the sense amplifier 1060 and a write circuit 1080 via the YG1.

【0267】各主ビット線に対応して複数の副ビット線が配列される。 [0267] corresponding to each main bit line a plurality of sub-bit lines are arranged. 図19の例では、主ビット線MB0に対応して2つの副ビット線SB01,SB02が設けられ、主ビット線MB1に対応して2つの副ビット線SB In the example of FIG. 19, corresponding to the main bit line MB0 two sub bit lines SB01, SB02 are provided, two sub-bit line SB corresponding to the main bit line MB1
11,SB12が設けられる。 11, SB12 is provided.

【0268】複数の副ビット線に交差するように複数のワード線が配列される。 [0268] a plurality of word lines so as to intersect the plurality of sub-bit lines are arranged. 図19の例では、副ビット線S In the example of FIG. 19, the sub-bit line S
B01,SB11に交差するようにワード線WL0,W B01, the word line WL0 so as to intersect to SB11, W
L1が配列され、副ビット線SB02,SB12に交差するようにワード線WL2,WL3が配列される。 L1 is arranged, the word lines WL2, WL3 so as to cross the sub-bit line SB02, SB12 are arranged.

【0269】副ビット線SB01,SB02,SB1 [0269] sub-bit line SB01, SB02, SB1
1,SB12とワード線WL0〜WL3との交点にはそれぞれメモリセルM00〜M03,M10〜M13が設けられる。 1, SB12 and word lines WL0~WL3 each of the cross point memory cell with M00~M03, M10~M13 is provided. メモリセルM00,M01,M10,M11 The memory cell M00, M01, M10, M11
はセクタSE1に含まれ、メモリセルM02,M03, Is included in the sector SE1, the memory cell M02, M03,
M12,M13はセクタSE2に含まれる。 M12, M13 is included in the sector SE2.

【0270】各メモリセルのドレインは対応する副ビット線に接続され、コントロールゲートは対応するワード線に接続され、ソースはソース線SLに接続される。 [0270] The drain of each memory cell is connected to the corresponding sub-bit line, a control gate connected to a corresponding word line and a source connected to a source line SL.

【0271】セレクトゲートSG1はセレクトゲートトランジスタSG01,SG11を含み、セレクトゲートSG2はセレクトゲートトランジスタSG02,SG1 [0271] select gate SG1 includes select gate transistor SG01, SG11, select gate SG2 is select gate transistor SG02, SG1
2を含む。 Including the 2. 副ビット線SB01,SB02はそれぞれセレクトゲートトランジスタSG01,SG02を介して主ビット線MB0に接続され、副ビット線SB11,S Sub bit line SB01, SB02 is connected to the main bit line MB0 via the select gate transistor SG01, SG02 respectively, the sub-bit line SB11, S
B12はそれぞれセレクトゲートトランジスタSG1 Each of the B12 select gate transistor SG1
1,SG12を介して主ビット線MB1に接続される。 1, is connected to the main bit line MB1 via the SG12.
セレクトゲートデコーダ1260のセレクトゲート線S Select gate line S of the select gate decoder 1260
GL1はセレクトゲートトランジスタSG01,SG1 GL1 the select gate transistor SG01, SG1
1に接続され、セレクトゲート線SGL2はセレクトゲートトランジスタSG02,SG12に接続される。 It is connected to one select gate line SGL2 is connected to the select gate transistor SG02, SG12.

【0272】(b) メモリセルのプログラムおよび消去(図20) 図20の(a)にプログラム時におけるメモリセルへの電圧印加条件を示す。 [0272] showing the voltage application condition to the memory cell in (b) program and erase the memory cell (FIG. 20) when the program in the FIG. 20 (a). また、図20の(b)に消去時におけるメモリセルへの電圧印加条件を示す。 Also shows the voltage application condition to the memory cells during erasing in FIG. 20 (b).

【0273】プログラム時には、図20の(a)に示すように、ドレイン1002に正電圧(たとえば5V)を印加し、コントロールゲート1006に負電圧(たとえば−10V)を印加し、ソース1003をフローティング状態にし、P -ウェル1008に0Vを印加する。 [0273] During program, as shown in (a) of FIG. 20, a positive voltage (e.g., 5V) is applied to the drain 1002, to apply a negative voltage (e.g., -10 V) to the control gate 1006, floating source 1003 to, P - to apply a 0V to the well 1008. それにより、フローティングゲート1005とドレイン1 As a result, floating gate 1005 and the drain 1
002との間に高電界が発生し、トンネル現象によりフローティングゲート1005がドレイン1002に電子が放出される。 A high electric field is generated between the 002, floating gate 1005 electrons are emitted to the drain 1002 by a tunnel effect. その結果、メモリセルのしきい値電圧が下降する。 As a result, the threshold voltage of the memory cell is lowered.

【0274】消去時には、図20の(b)に示すように、ドレイン1002をフローティング状態にし、コントロールゲート1006に高電圧(たとえば10V)を印加し、ソース1003をフローティング状態にし、P [0274] At the time of erasing, as shown in (b) of FIG. 20, the drain 1002 in a floating state, a high voltage (e.g. 10V) is applied to the control gate 1006, the source 1003 to a floating state, P
-ウェル1008に負電圧(たとえば−5V)を印加する。 - applying a negative voltage (e.g., -5V) to the wells 1008. それにより、コントロールゲート1006とP -ウェル1008との間に高電圧(この場合15V)が印加され、ソース1003とフローティングゲート1005 Thereby, control gate 1006 and P - high voltage (in this case 15V) is applied between the well 1008, a source 1003 and the floating gate 1005
との間に高電界が発生する。 A high electric field is generated between the. その結果、トンネル現象によりソース1003からフローティングゲート1005 As a result, the floating gate 1005 from source 1003 by a tunnel effect
に電子が注入され、メモリセルのしきい値電圧が上昇する。 Electrons are injected, the threshold voltage of the memory cell is raised to.

【0275】このように、プログラム時にはトンネル現象によりフローティングゲート1005からドレイン1 [0275] The drain 1 this manner, the floating gate 1005 by a tunnel effect at the time of program
002に電子が放出される。 002 electrons are emitted to. そのため、チャネル方向または基板方向の電界を弱めるために、ドレイン1002 Therefore, in order to weaken the electric field in the channel direction or the direction of the substrate, the drain 1002
に沿ってN -型不純物領域1002eが設けられる。 -Type impurity region 1002e are provided - N along.

【0276】なお、ソース1003に沿ってN -型不純物領域1003eを設けてもよい。 [0276] Incidentally, N along the source 1003 - may be provided -type impurity regions 1003e. このように、ドレイン側およびソース側の両方にN -型不純物領域1002 Thus, both the drain side and the source side the N - -type impurity regions 1002
e,1003eを設けると、製造工程が少なくなる。 e, when provided 1003e, the manufacturing process is reduced.

【0277】(c) フラッシュメモリの動作(図2 [0277] (c) of flash memory operation (Fig. 2
1) 次に、フラッシュメモリのセクタ一括消去動作、プログラム動作および読出動作を図21を参照しながら説明する。 1) Next, the sector collective erasing operation of the flash memory, the program and read operations will be described with reference to FIG. 21.

【0278】(i) セクタ一括消去動作 ここでは、セクタSE1を一括消去するものと仮定する。 [0278] (i) sector batch erase operation here, it is assumed that collectively erasing the sector SE1. まず、制御信号バッファ1120を介して制御回路1130に、セクタ一括消去動作を指定する制御信号が与えられる。 First, the control circuit 1130 via the control signal buffer 1120, control signal designating a sector batch erase operation is given. それにより、高電圧発生回路1220および負電圧発生回路1230が活性化される。 Thereby, the high voltage generating circuit 1220 and the negative voltage generating circuit 1230 is activated.

【0279】高電圧発生回路1220はXデコーダ10 [0279] High voltage generation circuit 1220 X decoder 10
30に高電圧(10V)を与える。 Providing a high voltage (10V) to 30. Xデコーダ1030 X decoder 1030
は、セクタSE1のワード線WL0,WL1に高電圧(10V)を印加し、セクタSE2のワード線WL2, A high voltage (10V) is applied to the word lines WL0, WL1 of sector SE1, the word line WL2 of the sector SE2,
WL3に0Vを印加する。 0V is applied to WL3. 負電圧発生回路1230はY Negative voltage generating circuit 1230 Y
デコーダ1040およびウェル電位発生回路1250に負電圧を与える。 Provide a negative voltage to the decoder 1040 and the well potential generation circuit 1250. Yデコーダ1040はYゲート105 Y decoder 1040 Y gate 105
0内のYゲートトランジスタYG0,YG1に負電圧(−5V)を印加する。 Y gate transistors in 0 YG0, applying a negative voltage (-5V) to YG1. それにより、主ビット線MB As a result, the main bit line MB
0,MB1はフローティング状態になる。 0, MB1 becomes a floating state. ソース制御回路10はソース線SLをフローティング状態にする。 Source control circuit 10 to the source line SL in a floating state. また、ウェル電位発生回路1250はP -ウェル1008 Also, well potential generation circuit 1250 P - well 1008
に負電圧(−5V)を印加する。 Applying a negative voltage (-5V) to. セレクトゲートデコーダ1260はセレクトゲート線SG1,SG2に0Vを印加する。 Select gate decoder 1260 applies 0V to the select gate lines SG1, SG2.

【0280】このようにして、セクタSE1内のメモリセルM00,M01,M10,M11に、図20の(b)に示されるように電圧が印加される。 [0280] Thus, the memory cell M00, M01, M10, M11 in the sector SE1, a voltage is applied as shown in (b) of FIG. 20. その結果、 as a result,
セクタSE1内のすべてのメモリセルが消去される。 All of the memory cells in the sector SE1 is erased.

【0281】このとき、非選択のセクタSE2内の各メモリセルにおいて、コントロールゲートとP -ウェルとの間に印加される電圧は5Vである。 [0281] At this time, in each memory cell in the sector SE2 unselected control gate and the P - voltage applied between the well is 5V. したがって、トンネル現象は発生しない。 Accordingly, the tunnel phenomenon does not occur. また、この電位条件は読出時の電位条件とほぼ同じであるので、データへのディスターブがほとんど起きない。 In addition, since this potential condition is substantially the same as the potential conditions at the time of reading, hardly occur disturbance to the data.

【0282】(ii) プログラム動作(図21の(b)) ここでは、メモリセルM00をプログラムするものと仮定する。 [0282] (ii) a program operation, where (in FIG. 21 (b)) is assumed to program the memory cell M00. すなわち、メモリセルM00にデータ“0”を書込み、メモリセルM10にデータ“1”を書き込む。 That is, the write data "0" to the memory cell M00, data "1" is written to the memory cell M10.

【0283】まず、制御信号バッファ1120を介して制御回路1130に、プログラム動作を指定する制御信号が与えられる。 [0283] First, the control circuit 1130 via the control signal buffer 1120, control signal is provided for specifying the program operation. それにより、高電圧発生回路1210 Thereby, the high voltage generating circuit 1210
および負電圧発生回路1240が活性化される。 And the negative voltage generating circuit 1240 is activated.

【0284】負電圧発生回路1240はXデコーダ10 [0284] Negative voltage generating circuit 1240 X decoder 10
30に負電圧を与える。 It gives a negative voltage to 30. Xデコーダ1030は、アドレスバッファ1020から与えられるXアドレス信号に応答してワード線WL0を選択し、選択されたワード線W X decoder 1030 selects the word line WL0 in response to an X address signal from address buffer 1020, the selected word line W
L0に負電圧(−10V)を印加し、非選択のワード線WL1〜WL3に0Vを印加する。 Applying a negative voltage (-10 V) to L0, 0V is applied to unselected word lines WL1 to WL3.

【0285】高電圧発生回路1210はYデコーダ10 [0285] High voltage generation circuit 1210 Y decoder 10
40、書込回路1080およびセレクトゲートデコーダ1260に高電圧を与える。 40, providing a high voltage to the write circuit 1080 and the select gate decoder 1260. まず、外部からデータ入出力バッファ1070を介してデータ“0”が書込回路1 First, through the data output buffer 1070 from an external data "0" is write circuit 1
080に与えられ、ラッチされる。 Given 080 and latched. Yデコーダ1040 Y decoder 1040
は、アドレスバッファ1020から与えられるYアドレス信号に応答してYゲート1050内のYゲートトランジスタYG0に高電圧(たとえば7V)を印加し、YゲートトランジスタYG1に0Vを印加する。 A high voltage (e.g., 7V) is applied to the Y gate transistor YG0 in Y gate 1050 in response to the Y address signal applied from address buffer 1020, and applies 0V to the Y gate transistor YG1. それにより、YゲートトランジスタYG0がオンする。 Thereby, Y gate transistor YG0 is turned on.

【0286】書込回路1080はYゲートトランジスタYG0を介して主ビット線MB0にデータ“0”に対応するプログラム電圧(5V)を印加する。 [0286] write circuit 1080 applies a programming voltage (5V) corresponding to data "0" to the main bit line MB0 through the Y gate transistor YG0. また、セレクトゲートデコーダ1260は、セレクトゲート線SGL In addition, the select gate decoder 1260, the select gate line SGL
1に高電圧(たとえば(7V)を印加し、セレクトゲート線SGL2に0Vを印加する。それにより、副ビット線SB01,SB11がそれぞれ主ビット線MB0,M A high voltage (e.g., (7V) is applied to the 1, 0V is applied to the select gate line SGL2. Thereby, the sub-bit line SB01, SB11 each main bit line MB0, M
B1に接続される。 It is connected to B1. ソース制御回路1110は、ソース線SLをフローティング状態にする。 Source control circuit 1110, a source line SL in a floating state. ウェル電位発生回路1250はP -ウェル1008に0Vを印加する。 Well potential generation circuit 1250 P - 0V is applied to the well 1008.

【0287】このようにして、メモリセルM00に、図20の(a)に示されるように電圧が印加される。 [0287] Thus, the memory cell M00, the voltage is applied as shown in (a) of FIG. 20. その結果、メモリセルM00のしきい値電圧が下降する。 As a result, the threshold voltage of the memory cell M00 is lowered.

【0288】一定時間(たとえば1m秒)経過後、外部からデータ入出力バッファ1070を介してデータ“1”が書込回路1080に与えられ、ラッチされる。 [0288] predetermined time (for example, 1m sec) has elapsed, via the data output buffer 1070 from an external data "1" is applied to the write circuit 1080 is latched.
Yデコーダ1040は、アドレスバッファ1020から与えられるYアドレス信号に応答してYゲート1050 Y decoder 1040, Y gate 1050 in response to the Y address signal applied from address buffer 1020
内のYゲートトランジスタYG1に高電圧(7V)を印加し、YゲートトランジスタYG0に0Vを印加する。 A high voltage (7V) is applied to the Y gate transistors YG1 of the inner, 0V is applied to the Y gate transistor YG0.
それにより、YゲートトランジスタYG1がオンする。 Thereby, Y gate transistor YG1 is turned on.
書込回路1080は、YゲートトランジスタYG1を介して主ビット線MB1にデータ“1”に対応する0Vを印加する。 Write circuit 1080 applies a 0V corresponding to the data "1" to the main bit line MB1 via the Y gate transistor YG1. したがって、メモリセルM10のしきい値電圧は高いまま維持される。 Therefore, the threshold voltage of the memory cell M10 is remain high.

【0289】プログラム動作の際にベリファイ動作を行なってもよい。 [0289] may be subjected to verify operation at the time of program operation. このベリファイ動作を図22のフローチャートを参照しながら説明する。 The verify operation will be described with reference to the flowchart of FIG. 22.

【0290】上記のように、選択されたワード線WL0 [0290] As described above, the selected word line WL0
に負電圧(−10V)を印加し、選択されたセレクトゲート線SGL1に高電圧(7V)を印加する(ステップS21)。 Applying a negative voltage (-10 V), the application of a high voltage (7V) to the select gate line SGL1 selected (step S21). また、ソース線SLをフローティング状態にし(ステップS22)、データ“0”の主ビット線MB Further, the source line SL in a floating state (step S22), and the main bit lines MB of data "0"
0に5Vを印加し、データ“1”の主ビット線MB1に0Vを印加する(ステップS23)。 0 5V is applied to, 0V is applied to the main bit line MB1 of data "1" (step S23). それにより、メモリセルM00のしきい値電圧が下降する。 Thereby, the threshold voltage of the memory cell M00 is lowered. このとき、メモリセルM10のしきい値電圧は高く維持される。 At this time, the threshold voltage of the memory cell M10 is kept high.

【0291】一定時間(たとえば1m秒)経過後、制御回路1130によりベリファイ動作が開始される。 [0291] After a predetermined time (e.g., 1m sec) elapses, the verification operation is started by the control circuit 1130. それにより、ベリファイ電圧発生回路1100が活性化される。 Thus, the verify voltage generating circuit 1100 is activated. ベリファイ電圧発生回路1100はXデコーダ10 Verify voltage generating circuit 1100 X decoder 10
30に通常の電源電圧Vccよりも低いベリファイ電圧を供給する。 30 supplies normal low verify voltage than the power supply voltage Vcc to. その結果、選択されたワード線WL0にベリファイ電圧が印加される(ステップS24)。 As a result, the verify voltage is applied to the selected word line WL0 (Step S24). ソース制御回路1110によりソース線SLが接地される(ステップS25)。 The source line SL is grounded by the source control circuit 1110 (step S25). それにより、読出動作が行なわれる(ステップS26)。 Thereby, the read operation is performed (step S26).

【0292】メモリセルM00のしきい値電圧がベリファイ電圧よりも高いと、主ビット線MB0には電流が流れない。 [0292] When the threshold voltage of the memory cell M00 is higher than the verify voltage, no current flows through the main bit line MB0. そのため、センスアンプ1060がデータ“1”を検知する。 Therefore, the sense amplifier 1060 detects the data "1". この場合、制御回路1130はプログラムが不十分であると判断し、再びプログラム動作およびベリファイ動作を行なう(ステップS27,S21 In this case, the control circuit 1130 determines that the program is insufficient, performs the program operation and verify operation again (step S27, S21
〜S26)。 ~S26).

【0293】メモリセルM00のしきい値電圧がベリファイ電圧よりも低くなれば、主ビット線MB0に電流が流れる。 [0293] Once the threshold voltage of the memory cell M00 is lower than the verify voltage, current flows through the main bit line MB0. そのため、センスアンプ1060がデータ“0”を検知する。 Therefore, the sense amplifier 1060 detects the data "0". この場合、制御回路1130はプログラムが十分であると判断し、メモリセルM00についてのプログラム動作を終了する。 In this case, the control circuit 1130 determines that the program is sufficient, and finishes the program operation for the memory cell M00.

【0294】Xデコーダ1030に与えられるXアドレス信号が順次インクリメントされ、ワード線WL1,W [0294] X address signal applied to the X decoder 1030 is sequentially incremented, the word lines WL1, W
L2,WL3に関して順次プログラム動作およびベリファイ動作が行なわれる(ステップS28,S29)。 L2, sequential program and verify operations with respect to WL3 is performed (step S28, S29).

【0295】(iii) 読出動作(図21の(c)) ここでは、メモリセルM00からデータを読出すものと仮定する。 [0295 (iii) The read operation ((c) in FIG. 21) where it is assumed that the read out data from the memory cell M00. まず、制御信号バッファ1120を介して制御回路1130に、読出動作を指定する制御信号が与えられる。 First, the control circuit 1130 via the control signal buffer 1120, control signal specifying a reading operation is given.

【0296】Xデコーダ1030は、アドレスバッファ1020から与えられるXアドレス信号に応答してワード線WL0を選択し、それに電源電圧Vcc(5V)を印加する。 [0296] X decoder 1030 selects the word line WL0 in response to an X address signal from address buffer 1020, it applies the power supply voltage Vcc (5V). このとき、ワード線WL1,WL2,WL3 At this time, the word lines WL1, WL2, WL3
は0Vに保たれる。 It is kept at 0V. セレクトゲートデコーダ1260 Select gate decoder 1260
は、セレクトゲート線SGL1に5Vを印加し、セレクトゲート線SGL2に0Vを印加する。 Is, the 5V is applied to the select gate line SGL1, 0V is applied to select gate line SGL2. Yデコーダ10 Y decoder 10
40は、アドレスバッファ1020から与えられるYアドレス信号に応答してYゲート1050内のYゲートトランジスタYG0をオンさせる。 40, in response to the Y address signal applied from address buffer 1020 to turn on the Y gate transistor YG0 in Y gate 1050. ソース制御回路111 The source control circuit 111
0はソース線SLを接地する。 0 to ground the source line SL.

【0297】それにより、主ビット線MBOに読出電圧Vrが現れる。 [0297] As a result, the read voltage Vr appears on the main bit line MBO. この読出電圧Vrがセンスアンプ106 This read voltage Vr is the sense amplifier 106
0により検知され、データ入出力バッファ1070を介して外部に出力される。 It is detected by 0, outputted from the data output buffer 1070 to the outside.

【0298】(d) メモリセルの断面構造(図23) 図23はこの実施例のフラッシュメモリに用いられるメモリセルの断面構造を示す図である。 [0298 (d) The cross-sectional structure of a memory cell (FIG. 23) FIG. 23 is a view showing a sectional structure of a memory cell used in a flash memory of this embodiment. 図23に示す構造をトリプルウェル構造と呼ぶ。 The structure shown in FIG. 23 is referred to as a triple-well structure.

【0299】P -型半導体基板1001の所定領域にN [0299] P - N in a predetermined area of the type semiconductor substrate 1001
-ウェル1009が形成され、N -ウェル1009内にP -ウェル1008が形成される。 - well 1009 is formed, N - P in the well 1009 - well 1008 is formed. -ウェル1008 P - well 1008
内の所定領域に所定間隔をもって2つのN +型不純物領域が形成される。 Two N + -type impurity regions at predetermined intervals in a predetermined area of the inner is formed. +型不純物領域の一方がドレイン1 N + one drain type impurity region 1
002を構成し、他方がソース1003を構成する。 Configure the 002, on the other hand it constitutes a source 1003. ソース1002とドレイン1003との間の領域上に、極めて薄い酸化膜等の絶縁膜1004(約100Å)を介してフローティングゲート1005が形成され、さらにその上に絶縁膜を介してコントロールゲート1006が形成される。 On a region between the source 1002 and drain 1003, floating gate 1005 is formed via an insulating film 1004 such as a very thin oxide film (about 100 Å), further a control gate 1006 on via an insulating film that is formed It is. このようにして、メモリセルMCが形成される。 In this way, the memory cell MC is formed.

【0300】CMOS回路領域1300は、P -ウェル内に形成されたNチャネルトランジスタおよびN -ウェル内に形成されたPチャネルトランジスタを含む。 [0300] CMOS circuit region 1300, P - including P-channel transistor formed in the well - N-channel transistors and N formed in the well.

【0301】(e) 高集積化 図24は、第6の実施例における2つの隣接したメモリセルの構造図である。 [0301] (e) high integration Figure 24 is a structural view of two adjacent memory cells in the sixth embodiment. 図24に示されるように、2つのメモリセルM00およびM10は、Pウェル1008上に形成された分離酸化膜1400により分離される。 As shown in FIG. 24, two memory cells M00 and M10 are separated by an isolation oxide film 1400 formed on the P-well 1008.

【0302】プログラム動作において、選択されたメモリセルM10のドレイン1002′に5Vの電圧が与えられ、一方、選択されないメモリセルM00のドレイン1002に0Vの電圧が与えられる。 [0302] In the program operation, a voltage of 5V is applied to the drain 1002 'of the memory cell M10 selected, whereas a voltage of 0V is applied to the drain 1002 of the memory cell M00 is not selected. これに加えて、コントロールゲートを形成する第2アルミ配線層1006 In addition, the second aluminum wiring layer 1006 to form the control gate
に−10Vの負電圧が与えられる。 Negative voltage of -10V is applied to. したがって、分離酸化膜1400をゲート酸化膜として、MOSトランジスタ1401が等価的に存在することになる。 Thus, the isolation oxide film 1400 as a gate oxide film, so that the MOS transistor 1401 is present equivalently.

【0303】この等価NMOSトランジスタ1401 [0303] The equivalent NMOS transistor 1401
は、ゲート電極を介して−10Vの負電圧を受ける。 Receives a negative voltage of -10V through a gate electrode. したがって、この等価トランジスタ1401は、上記のプログラム動作において導通することがあり得ず、したがって、分離酸化膜1400の幅Waを図146に示した幅Wbと比較してより小さな値に選択することができ、 Therefore, the equivalent transistor 1401, not obtained may conduct in the program operation, therefore, that the width Wa of the isolation oxide film 1400 as compared to the width Wb shown in FIG. 146 to select a smaller value can,
したがって、より高い集積度が得られる。 Therefore, a higher integration density is obtained.

【0304】図25は、第6の実施例におけるメモリセルアレイの半導体基板上のレイアウト図である。 [0304] Figure 25 is a layout diagram of the semiconductor substrate of the memory cell array in the sixth embodiment. すでに説明したように、第6の実施例ではプログラム動作および消去動作がトンネル現象を利用して行なわれるので、 As already described, since the program and erase operations in the sixth embodiment is performed by utilizing the tunnel phenomenon,
副ビット線を介して流れる電流が極めて少なくなる。 Current flowing through the sub bit line is extremely small. したがって、セクタ選択のためのセレクトゲートトランジスタSG0およびSG1のチャネル幅を、図145に示した例と比較してより小さな値に選択することができる。 Therefore, the channel width of the select gate transistors SG0 and SG1 for sector selection can be selected to a smaller value as compared with the example shown in FIG. 145. したがって、より高集積化に適したレイアウトが得られる。 Therefore, more layout suitable for high integration can be obtained.

【0305】図26は、第6の実施例のメモリセルアレイにおいて与えられる電圧を示す回路図である。 [0305] Figure 26 is a circuit diagram showing a voltage applied in the memory cell array of the sixth embodiment. 図26 Figure 26
(a)は、プログラム動作において与えられる電圧を示し、一方、図26(b)は、消去動作において与えられる電圧を示す。 (A) shows the voltage applied in the program operation, whereas, FIG. 26 (b) shows the voltage applied in the erase operation.

【0306】図26(a)に示されるように、プログラム動作において、図示されていないXデコーダが−10 [0306] As shown in FIG. 26 (a), in the program operation, X decoder (not shown) -10
Vおよび0Vの出力電圧を出力する。 And it outputs the output voltage V and 0V. 言い換えると、X In other words, X
デコーダは10Vの電圧差を有する出力電圧を出力する。 Decoder outputs an output voltage having a voltage difference of 10V.

【0307】一方、図26(b)に示すように、Xデコーダは、消去動作において、10Vおよび0Vの出力電圧を必要とする。 [0307] On the other hand, as shown in FIG. 26 (b), X decoder in the erasing operation, and require the output voltage of 10V and 0V. 言い換えると、Xデコーダは、10V In other words, X decoder, 10V
の電圧差を有する出力電圧を出力する。 And it outputs an output voltage having a voltage difference.

【0308】図26に示した出力電圧差(すなわち10 [0308] The output voltage difference shown in FIG. 26 (i.e. 10
V)と図147に示した出力電圧差(すなわち15Vおよび18V)を比較するとわかるように、第6の実施例におけるXデコーダの出力電圧差が減少されている。 V) and the output voltage difference shown in FIG. 147 (ie as seen by comparing 15V and 18V), the output voltage difference between the X-decoder in the sixth embodiment is reduced. このことは、Xデコーダの集積度を向上させるのに貢献する。 This contributes to improving the integration of the X-decoder. すなわち、第6の実施例ではXデコーダの出力電圧差が小さくなるので、Xデコーダを半導体基板上のより少ない占有領域内に形成することが可能となる。 That is, since the output voltage difference between the X decoder in the sixth embodiment is reduced, it is possible to form the X-decoder to less occupied area on the semiconductor substrate.

【0309】(f) 高電圧発生回路(図27,図2 [0309] (f) a high voltage generating circuit (27, FIG. 2
8) 図27の(a)に高電圧発生回路の等価回路を示す。 8) shows an equivalent circuit of the high voltage generating circuit in FIG. 27 (a). 高電圧発生回路は、複数のダイオードD210および複数のキャパシタンスC210を含む。 High voltage generating circuit includes a plurality of diodes D210 and a plurality of capacitances C210. キャパシタンスC2 Capacitance C2
10には2相のクロック信号φ,/φが与えられる。 Clock signals of two phases in 10 φ, / φ are given. それにより、チャージポンプが構成される。 As a result, the charge pump is configured.

【0310】各ダイオードD210は、通常、図27の(b)に示すように、Nチャネルトランジスタにより構成される。 [0310] Each diode D210 is generally as shown in (b) of FIG. 27, constituted by N-channel transistor. Nチャネルトランジスタのバックゲートは接地されている。 The back gate of the N channel transistor is grounded.

【0311】しかし、電源電圧Vccが低い場合(たとえば3V)には、バックゲート効果により高電圧を得ることが困難になる。 [0311] However, when the power supply voltage Vcc is low (e.g., 3V), it is difficult to obtain a high voltage by the back gate effect. バックゲート効果とは、ソース電圧と相対的にバックゲート電圧が下がると、しきい値電圧が上昇することである。 The back gate effect, the source voltage and relatively back gate voltage is lowered, is that the threshold voltage rises.

【0312】そこで、この実施例では、図28に示す構造が用いられる。 [0312] Therefore, in this embodiment, the structure shown in FIG. 28 is used. -型半導体基板1001に複数のN P - -type plurality of N in the semiconductor substrate 1001
-ウェル1211が形成され、各N -ウェル1211内にP +型不純物領域1212およびN +型不純物領域1 - well 1211 is formed, the N - P + -type impurity regions in the well 1211 1212 and the N + -type impurity regions 1
213が形成される。 213 is formed. これらのP +型不純物領域121 These P + -type impurity regions 121
2およびN +型不純物領域1213がダイオードを構成する。 2 and N + -type impurity region 1213 constitutes a diode.

【0313】この構成によると、各ダイオードがバックゲートを有さないので、バックゲート効果は起こらない。 [0313] According to this configuration, since each diode does not have a back gate, back gate effect does not occur.

【0314】しかしながら、場合により、図28に示した構造を有する高電圧発生回路において、図29に示すような寄生トランジスタ(バイポーラトランジスタ)が存在し得る。 [0314] However, if, in the high voltage generating circuit having the structure shown in FIG. 28, there may be a parasitic transistor (bipolar transistor) as shown in FIG. 29. 図29を参照して、pnp型の寄生トランジスタ1411および1412が、P +型不純物領域1 Referring to FIG. 29, the parasitic transistors 1411 and 1412 of the pnp type, P + -type impurity regions 1
212,N -ウェル1211およびP -型半導体基板1 212, N - well 1211 and P - type semiconductor substrate 1
001により形成され得る。 It may be formed by 001. したがって、これらの寄生トランジスタ1411,1412,…の存在により、図30に示した回路が等価的に形成され得る。 Accordingly, these parasitic transistors 1411, 1412, by ... presence of the circuit shown in FIG. 30 may be formed equivalently.

【0315】図30は、図29に示した寄生トランジスタ1411,1412,…により構成される回路の等価回路図である。 [0315] Figure 30 is a parasitic transistor 1411, 1412 shown in FIG. 29 is an equivalent circuit diagram of a circuit by .... 図30からわかるように、カスケードされた寄生トランジスタ1411,1412,…により、 As can be seen from Figure 30, the parasitic transistor 1411, 1412 it is cascaded, ... by,
微小な何らかのリーク電流I LEAKが増幅され、過大な電流Inが引き起こされる。 Small some leakage current I LEAK is amplified, excessive current In caused. すなわち、各寄生トランジスタ1411,1412,…の電流増幅率をhfeとすると、次式により決定される過大な電流Inが流れることになる。 That is, each parasitic transistor 1411, 1412 and ... and hfe the current amplification factor of, will flow excessive current In which is determined by the following equation.

【0316】 I 1 =(1+hfe)・I LEAK In=(1+hfe) n・I LEAKしたがって、高電圧発生回路において過大な電流Inが流れるのを防ぐため、図31に示した構造が提案される。 [0316] I 1 = (1 + hfe) · I LEAK In = (1 + hfe) n · I LEAK Therefore, in order to prevent the flow of excessive current In in the high voltage generating circuit, the structure shown in FIG. 31 is proposed.

【0317】図31は、第6の実施例によるフラッシュメモリに用いられる高電圧発生回路の別の構造を示す断面図である。 [0317] Figure 31 is a sectional view showing another structure of the high voltage generating circuit used in the flash memory according to the sixth embodiment. 図31に示されるように、トリプルウェル構造が高電圧発生回路に適用される。 As shown in FIG. 31, a triple-well structure is applied to the high voltage generating circuit. これにより、図2 As a result, as shown in FIG. 2
9に示したような寄生トランジスタ1411,141 Parasitic transistor such as that shown in 9 1411,141
2,…が存在するのが防がれ、安定した昇圧動作が行なわれ得る。 2, ... it is prevented that there is a stable boosting operation can be performed.

【0318】(g) 負電圧発生回路(図32,図3 [0318] (g) a negative voltage generating circuit (Fig. 32, Fig. 3
3) 図32の(a)に負電圧発生回路の等価回路を示す。 3) (a) of FIG. 32 shows an equivalent circuit of the negative voltage generating circuit. 負電圧発生回路は、複数のダイオードD230および複数のキャパシタンスC230を含む。 Negative voltage generating circuit includes a plurality of diodes D230 and a plurality of capacitances C230. キャパシタンスC2 Capacitance C2
30には2相のクロック信号φ,/φが与えられる。 Clock signals of two phases in 30 φ, / φ are given. それにより、チャージポンプが構成される。 As a result, the charge pump is configured.

【0319】各ダイオードD230は、通常、図32の(b)に示すように、Pチャネルトランジスタにより構成される。 [0319] Each diode D230 is generally as shown in (b) of FIG. 32, constituted by P-channel transistors. Pチャネルトランジスタのバックゲートは接地されている。 The back gate of the P-channel transistor is connected to ground.

【0320】しかし、電源電圧Vccが低い場合(たとえば3V)には、バックゲート効果により低い負電圧を得ることが困難になる。 [0320] However, if the power supply voltage Vcc is low (for example 3V), it is difficult to obtain a low negative voltage by the back gate effect.

【0321】そこで、この実施例では、図33に示すトリプルウェル構造が用いられる。 [0321] Therefore, in this embodiment, a triple-well structure shown in FIG. 33 is used. -型半導体基板10 P - type semiconductor substrate 10
01にN -ウェル1231が形成され、N -ウェル12 01 N - well 1231 is formed, N - well 12
31内に複数のP -ウェル1232が形成され、各P - Multiple in 31 P - well 1232 is formed, the P -
ウェル1232内にN +型不純物領域1233およびP In the well 1232 N + -type impurity regions 1233 and P
+型不純物領域1234が形成される。 + -Type impurity regions 1234 are formed. これらのN +型不純物領域1233およびP +型不純物領域1234がダイオードを構成する。 These N + -type impurity regions 1233 and P + -type impurity region 1234 constitutes a diode.

【0322】この構成によると、各ダイオードがバックゲートを有さないので、バックゲート効果は起こらない。 [0322] According to this configuration, since each diode does not have a back gate, back gate effect does not occur. また、図23に示したように、メモリセルもN -ウェル内に形成されるので、製造工程は増加しない。 Further, as shown in FIG. 23, the memory cell is also N - since it is formed in the well, the manufacturing process does not increase.

【0323】(7) 第7の実施例(図34,図35) 図34は第7の実施例によるフラッシュメモリのメモリアレイおよびそれに関連する部分の詳細な構成を示す回路図である。 [0323] (7) Example (FIGS. 34 and 35) of the seventh FIG. 34 is a circuit diagram showing a detailed configuration of the memory array and parts related thereto of a flash memory according to the seventh embodiment. 図7の実施例によるフラッシュメモリの全体の構成は、図18に示す構成と同様である。 Overall structure of a flash memory according to the embodiment of FIG. 7 is the same as that shown in FIG. 18.

【0324】第7の実施例が第6の実施例と異なるのは、主ビット線MB0,MB1にそれぞれトランスファゲートトランジスタTG0,TG1を介してキャパシタンスC0,C1が接続されている点である。 [0324] The seventh embodiment is different from the sixth embodiment is that the capacitance C0, C1 are connected to the main bit line MB0, MB1 through the transfer gate transistor TG0, TG1. キャパシタンスC0,C1にはウェル電位VBが与えられる。 Well potential VB is applied to the capacitance C0, C1. トランスファゲートトランジスタTG0,TG1には制御回路1130から制御信号CG1が与えられる。 The transfer gate transistor TG0, TG1 control signal CG1 is supplied from the control circuit 1130. 他の部分の構成は、図19に示される構成と同様である。 Configuration of other portions are the same as the configuration shown in FIG. 19.

【0325】1つのメモリセルについてのプログラム時間がたとえば1m秒であると仮定すると、図34に示すような2ビット構成ではプログラムに2m秒必要となる。 [0325] When the program time for one memory cell is assumed to be for example 1m sec is required 2m sec program is 2-bit configuration as shown in FIG. 34. 実際には、1つのワード線に接続されるメモリセルの数は数百〜数千であるので、データの書換えには膨大な時間がかかる。 In fact, since the number of memory cells connected to one word line is several hundred to several thousand, the rewriting of the data takes a lot of time. 各主ビット線ごとにデータラッチを設けることにより複数のビット線に接続されるメモリセルに同時にプログラムを行なってもよい。 It may be performed simultaneously programmed in memory cells connected to a plurality of bit lines by providing a data latch for each main bit line. しかし、レイアウトが困難となる。 However, it is difficult to layout.

【0326】そこで、第7の実施例に示すように、キャパシタンスC0,C1が設けられる。 [0326] Therefore, as shown in the seventh embodiment, the capacitance C0, C1 are provided.

【0327】プログラム時に、制御信号CG1に応答してトランスファゲートトランジスタTG0,TG1がオンする。 [0327] During program, the transfer gate transistor TG0, TG1 is turned on in response to a control signal CG1. また、Yデコーダ1040は、Yアドレス信号に応答してYゲートトランジスタYG0,YG1をたとえば数十μ秒の周期で高速にスイッチングする。 Further, Y-decoder 1040 switches the Y gate transistor YG0, YG1 in response to a high speed with a period of for example several tens μ sec to the Y address signal. このとき、書込回路1080にはYアドレス信号に従ってデータが順次与えられる。 At this time, data is applied sequentially in accordance with the Y address signal to the write circuit 1080. それにより、主ビット線MB0, As a result, the main bit line MB0,
MB1を介してキャパシタンスC0,C1がデータに従って充電される。 Capacitance C0, C1 is charged in accordance with the data via MB1. この動作が1m秒の間繰返される。 This operation is repeated between 1m seconds.

【0328】一般に、フローティングゲートからの電子のトンネルに要する電流は数ナノアンペア以下であるので、キャパシタンスC0,C1に蓄積された電荷によりトンネルに要する消費電流を供給することができる。 [0328] In general, since the current required for electron tunneling from the floating gate is several nano amperes or less, it is possible to supply the current consumption required for the tunnel by the charge accumulated in the capacitance C0, C1.

【0329】図35に示すように、たとえば250μ秒ごとにYゲートトランジスタYG0,YG1をスイッチングした場合、主ビット線MB0には、250μ秒〜5 [0329] As shown in FIG. 35, for example, when switching the Y gate transistor YG0, YG1 every 250 [mu] sec, the main bit line MB0, 250 [mu] s to 5
00μ秒の期間および750μ秒〜1m秒の期間プログラム電圧は印加されない。 Period and the period program voltage of 750μ sec ~1m sec 00μ seconds is not applied. しかし、これらの期間には、 However, in these periods,
主ビット線MB0およびキャパシタンスC0に蓄積された電荷により主ビット線MB0の電圧が保持される。 Voltage of the main bit line MB0 is maintained by electrical charges accumulated in the main bit line MB0 and capacitance C0. したがって、主ビット線MB0,MB1に接続されたメモリセルをプログラムするのに要する時間は1m秒となる。 Therefore, the time required to program the main bit line MB0, MB1 to the memory cell connected becomes 1m sec.

【0330】ここで、主ビット線MB0にプログラム電圧が印加されない期間の電圧減少量ΔVは、キャパシタンスC0の値およびYゲートトランジスタのスイッチング周波数で決まる。 [0330] Here, the voltage decrease amount ΔV of the period in which the program voltage is not applied to the main bit line MB0, determined by the switching frequency of the values ​​and the Y gate transistor capacitance C0. キャパシタンスC0の値が大きいほど、またはスイッチング周波数が大きいほど、プログラム電圧の減少は抑えられ、安定かつ高速にプログラムが行なわれる。 The larger the value of the capacitance C0, or the larger the switching frequency, a decrease in the program voltage is suppressed, the program is carried out stably and at high speed.

【0331】キャパシタンスC0,C1をMOS容量で形成する場合、主ビット線MB0,MB1をゲートに接続することが好ましい。 [0331] When forming a capacitance C0, C1 in MOS capacitor, it is preferable to connect the main bit line MB0, MB1 gate. もし、主ビット線MB0,MB If, the main bit line MB0, MB
1をMOS容量の拡散層に接続すると、たとえば高温時に、接合リークなどにより、充電されたプログラム電圧が短時間で放電してしまう可能性があるからである。 Connecting 1 to the diffusion layer of the MOS capacitor, for example, at high temperatures, due to junction leakage, there is a possibility that the charging program voltage will be discharged in a short time.

【0332】プログラム時および消去時の電圧印加条件は第6の実施例と同様である。 [0332] Voltage application conditions programming and erasing are the same as the sixth embodiment. また、セクタ一括消去動作およびプログラム動作も第6の実施例と同様である。 Moreover, the sector batch erase and program operations are also similar to those of the sixth embodiment.

【0333】(8) 第8の実施例(図36〜図51) (a) フラッシュメモリの全体の構成(図36,図3 [0333] (8) The eighth embodiment (FIGS. 36 to 51) (a) the overall configuration of a flash memory (FIG. 36, FIG. 3
7) 図36は、第8の実施例によるフラッシュメモリの全体の構成を示すブロック図である。 7) Figure 36 is a block diagram showing the overall structure of a flash memory according to the eighth embodiment. また、図37は、メモリアレイおよびそれに関連する部分の詳細な構成を示す回路図である。 Further, FIG. 37 is a circuit diagram showing a detailed configuration of a portion related memory array and its.

【0334】図36のフラッシュメモリが図18に示す第6の実施例のフラッシュメモリと異なるのは次の点である。 [0334] flash memory 36 is different from the flash memory of the sixth embodiment shown in FIG. 18 in the following points. ソース制御回路1110の代わりにソースデコーダ1270が設けられる。 Source decoder 1270 instead of the source control circuit 1110 is provided. また、負電圧発生回路123 The negative voltage generating circuit 123
0はYデコーダ1040の代わりにセレクトゲートデコーダ1260およびソースデコーダ1270に負電圧を与える。 0 gives a negative voltage to the select gate decoder 1260 and the source decoder 1270 in place of the Y-decoder 1040.

【0335】図37に示すように、セクタSE1内のメモリセルM00,M01,M10,M11のソースはソース線SL1に接続され、セクタSE2内のメモリセルM02,M03,M12,M13のソースはソース線S [0335] As shown in FIG. 37, the source of the memory cell M00, M01, M10, M11 in the sector SE1 is connected to a source line SL1, the memory cells in the sector SE2 M02, M03, M12, M13 source of the source line S
L2に接続される。 It is connected to L2. ソースデコーダ1270の出力端子はソース線SL1,SL2に接続される。 Output terminals of the source decoder 1270 is connected to a source line SL1, SL2.

【0336】消去時には、選択されたセクタ内の各メモリセルのソースはフローティング状態となっている。 [0336] At the time of erasing, the source of each memory cell in the selected sector is in a floating state. ソースにリーク経路が存在すると、ソース電位が上昇し、 A leak path exists source, the source potential rises,
ソースとフローティングゲートとの間の電界が小さくなる。 The electric field between the source and the floating gate is reduced.

【0337】そこで、消去時にソース電位を安定にするために、ソース線SL1,SL2にそれぞれトランスファゲートトランジスタTG11,TG12を介してキャパシタンスC11,C12を接続してもよい。 [0337] Therefore, in order to stabilize the source potential at the time of erasing, may be connected to capacitance C11, C12 to the source lines SL1, SL2 via the transfer gate transistor TG11, TG12.

【0338】キャパシタンスC11,C12にはウェル電位VBが与えられる。 [0338] well potential VB is applied to the capacitance C11, C12. トランスファゲートトランジスタTG11,TG12には制御回路1130から制御信号CG2が与えられる。 The transfer gate transistors TG11, TG12 control signal CG2 is supplied from the control circuit 1130.

【0339】消去時に、制御信号CG2に応答してトランスファゲートトランジスタTG11,TG12がオンする。 [0339] The erasing is turned on transfer gate transistors TG11, TG12 in response to a control signal CG2. それにより、ソース電位の変化が小さくなる。 Thereby, variation of the source potential is smaller.

【0340】第8の実施例におけるプログラム動作および読出動作は第6の実施例と同様であるので、以下、セクタ一括消去動作を説明する。 [0340] The program operation and the read operation in the eighth embodiment is similar to the sixth embodiment, it will be described below sector batch erase operation.

【0341】第6の実施例では、消去時に、図20の(b)に示されるように電圧が印加される。 [0341] In the sixth embodiment, the erasing voltage is applied as shown in (b) of FIG. 20. しかし、非常に短い時間(たとえば数m秒)で消去が行なわれると、メモリセルの下部における反転層の形成が電圧印加に追従することができず、メモリセルの下部に空乏層が形成される。 However, if the erasure in a very short time (for example, several m sec) is performed, it is impossible to form the inversion layer in the lower portion of the memory cell follows the voltage application, a depletion layer is formed below the memory cell .

【0342】このような場合、選択されたセクタ内のメモリセルへの電圧印加条件と非選択のセクタ内のメモリセルへの電圧印加条件とを異ならせることが好ましい。 [0342] In this case, it is preferable to vary the voltage application condition to the memory cells in the sector of voltage application condition and the non-selected to the memory cells in the selected sector.

【0343】電圧印加条件は、フローティングゲート1 [0343] voltage application conditions, the floating gate 1
005の下の絶縁膜1004(トンネル絶縁膜)にゲートバーズビークがない場合とゲートバーズビークがある場合とで異なる。 The insulating film 1004 below the 005 (tunnel insulating film) differs between when there is a case the gate bird's beak is no gate bird's beak. ここで、ゲートバーズビークとは、図43にgbで示すように、製造時に、フローティングゲート1005の下のトンネル絶縁膜によりフローティングゲート1005の下面の周縁部が浸蝕されている状態をいう。 Here, the gate bird's beak, as shown by gb in FIG. 43, at the time of manufacture, the lower surface of the peripheral portion of the floating gate 1005 by the tunnel insulating film under the floating gate 1005 refers to a state of being eroded. これにより、フローティングゲート1005の周縁部の下方でトンネル絶縁膜の厚さが厚くなる。 Thus, the thickness of the tunnel insulating film becomes thick at the lower periphery of the floating gate 1005.

【0344】まず、ゲートバーズビークがないかあるいは小さい場合の電圧印加条件を説明し、次に、ゲートバーズビークが大きい場合の電圧印加条件を説明する。 [0344] First, it describes the voltage application condition when there are no gate bird's beak or small, will be described a voltage applied condition when the gate bird's beak is large.

【0345】(b) ゲートバーズビークがない場合(図38〜図42) (i) メモリセルの消去(図38,図39) 図38において、Cgはコントロールゲート1006とフローティングゲート1005との間の容量、Cfはフローティングゲート1005とP -ウェル1008と間の容量、Cbは空乏層による容量、Cdはドレイン10 [0345] (b) if there is no gate bird's beak (FIGS. 38 to 42) (i) erasing the memory cell (FIG. 38, FIG. 39) in FIG. 38, Cg is between the control gate 1006 and the floating gate 1005 capacity, Cf is the floating gate 1005 and the P - capacity between the wells 1008, Cb is the capacitance due to the depletion layer, Cd is the drain 10
02とフローティングゲート1005との間の容量、C 02 and the capacitance between the floating gate 1005, C
sはソース1003とフローティングゲート1005との間の容量を示す。 s represents the capacitance between the source 1003 and the floating gate 1005. また、Ctは容量Cfと容量Cbとの合成容量を示す。 Further, Ct indicates the combined capacitance of the capacitor Cf and the capacitor Cb.

【0346】今、コントロールゲート1006に正電圧VCGを印加し、P -ウェル1008に負電圧VBを印加する。 [0346] Now, a positive voltage VCG is applied to the control gate 1006, P - to apply a negative voltage VB to the well 1008. この場合、ドレイン1002およびソース10 In this case, the drain 1002 and source 10
03はフローティング状態になっているので、ドレイン電圧Vdおよびソース電圧Vsはほぼ負電圧VBとなる。 03 Since in a floating state, the drain voltage Vd and source voltage Vs is substantially a negative voltage VB. このときのフローティングゲート1005の電位をVFGとし、初期の蓄積電荷を0とすると、電荷保存則から次式が成立する。 The potential of the floating gate 1005 in this case the VFG, the initial accumulated charge to 0, the following equation holds from the principle of conservation of charge.

【0347】 (VCG−VFG)・Cg=(VFG−VB)・(Cs+Ct+Cd) …(1) 式(1)を展開すると次式のようになる。 [0347] (VCG-VFG) · Cg = (VFG-VB) · (Cs + Ct + Cd) ... (1) equation (1) When you expand expressed by the following equation.

【0348】 VFG={VCG・Cg+(Cs+Ct+Cd)・VB}/(Cs+Ct +Cd+Cg) …(2) さらに式(2)を展開すると、次式のようになる。 [0348] If VFG = {VCG · Cg + (Cs + Ct + Cd) · VB} / (Cs + Ct + Cd + Cg) ... (2) Further expanding the formula (2), the following equation.

【0349】 VFG={VCG+(Cs+Ct+Cd)・VB/Cg}/{(Cs+Ct +Cd)/Cg+1} …(3) ここで、Cs,CdはCgと比較して小さいので、無視することができる。 [0349] VFG = {VCG + (Cs + Ct + Cd) · VB / Cg} / {(Cs + Ct + Cd) / Cg + 1} ... (3) where, Cs, since Cd is small compared to Cg, can be ignored. したがって、式(3)は次式のようになる。 Therefore, Equation (3) becomes the following equation.

【0350】 VFG=(VCG+Ct・VB/Cg)/(Ct/Cg+1) …(4) 空乏層が広がると、容量Cbが小さくなり、容量Ctも小さくなる。 [0350] VFG = (VCG + Ct · VB / Cg) / (Ct / Cg + 1) ... (4) When the depletion layer expands, capacity Cb is reduced, capacity Ct becomes smaller. したがって、フローティングゲート100 Therefore, floating gate 100
5の電位VFGはコントロールゲート1006の電位V 5 of potential VFG the potential of the control gate 1006 V
CGに近付く。 Closer to the CG. しかし、フローティング状態のドレイン1002およびソース1003の電位は、ほぼP -ウェル1008の電位と同じである。 However, the potential of the drain 1002 and source 1003 in the floating state, approximately P - is the same as the potential of the well 1008.

【0351】この場合、フローティングゲート1005 [0351] In this case, the floating gate 1005
とドレイン1002またはソース1003との間の電界Eは次式で表される。 And the electric field E between the drain 1002 and the source 1003 is expressed by the following equation.

【0352】 E=(VFG−VB)/TOX …(5) ここで、VFGはフローティングゲート1005の電位、VBはP -ウェル1008の電位、TOXはトンネル絶縁膜の厚さを表す。 [0352] E = (VFG-VB) / TOX ... (5) where, VFG is the potential of the floating gate 1005, VB is P - potential wells 1008, TOX represents the thickness of the tunnel insulating film.

【0353】フローティングゲート1005の電位VF [0353] potential of the floating gate 1005 VF
Gが上昇するので、フローティングゲート1005とドレイン1002との間の電界およびフローティングゲート1005とソース1003との間の電界が大きくなる。 Since G is increased, the electric field between the electric field and the floating gate 1005 and the source 1003 between the floating gate 1005 and the drain 1002 is increased. したがって、ドレイン1002またはソース100 Therefore, the drain 1002 or the source 100
3の端部でのトンネル効果が向上する。 Tunneling at 3 end is improved. そのため、消去効率が向上する。 Therefore, to improve the erasing efficiency.

【0354】このような効果は選択されたセクタでは好ましいが、非選択のセクタでは好ましくない。 [0354] While preferred in such an effect were selected sector is not preferable in the unselected sectors.

【0355】そこで、選択されたセクタ内のメモリセルのソース1003は、図39の(a)に示すように、フローティング状態にし、非選択のセクタ内のメモリセルのソース1003には、図39の(b)に示すように、 [0355] Therefore, the source 1003 of the memory cells in the selected sector, as shown in (a) of FIG. 39, in a floating state, the source 1003 of the memory cells in the unselected sectors, in FIG. 39 as shown in (b),
-ウェル1008の電位と同じ電位またはP -ウェル1008の電位よりも高い電位を供給する。 P - supplying a potential higher than the potential of the well 1008 - the same potential or P and the potential of the well 1008.

【0356】それにより、非選択のセクタ内のメモリセルでは、ソース1003とドレイン1002との間にチャネルchが形成され、そのチャネルchの電位はソース1003から与えられる。 [0356] Thus, the memory cells in the unselected sectors, the channel ch is formed between the source 1003 and the drain 1002, the potential of the channel ch is given from source 1003. そのため、フローティングゲート1005の電位は、フローティングゲート100 Therefore, the potential of the floating gate 1005, floating gate 100
5とチャネルchとの間の容量結合により低下し、トンネル絶縁膜にかかる電界が緩和される。 5 and decreased by capacitive coupling between the channel ch, electric field is alleviated according to the tunnel insulating film. その結果、非選択のセクタ内のメモリセルのデータが安定に保護される。 As a result, the data of the memory cells in unselected sectors are protected stably.

【0357】(ii) フラッシュメモリのセクタ一括消去動作(図40) 図40を参照しながらゲートバーズビークがない場合のフラッシュメモリのセクタ一括消去動作を説明する。 [0357] (ii) sector collective erasing operation of the flash memory (FIG. 40) with reference to FIG. 40 illustrating a sector collective erasing operation of the flash memory in the absence of gate bird's beak. ここで、セクタSE1を一括消去するものと仮定する。 Here, it is assumed that collectively erasing the sector SE1.

【0358】セクタSE1内のワード線WL0,WL1 [0358] in the sector SE1 of the word line WL0, WL1
に10Vが印加され、セクタSE2内のワード線WL 10V is applied to the word lines WL in the sector SE2
2,WL3に0Vが印加される。 0V is applied to the 2, WL3. また、セレクトゲート線SGL1,SGL2には0Vが印加される。 Also, 0V is applied to the select gate line SGL1, SGL2. -ウェル1008には−5Vが印加される。 P - -5V is applied to the well 1008. ソース線SL1はフローティング状態にされ、ソース線SL2には−5V The source line SL1 is in a floating state, -5V to the source line SL2
が印加される。 There is applied.

【0359】それにより、セクタSE2内のメモリセルのデータを安定に保護しつつ、セクタSE1内のメモリセルを一括消去することができる。 [0359] Thus, while protecting the data of the memory cells in the sector SE2 stable, the memory cells in the sector SE1 can be erased collectively.

【0360】(iii) ソースデコーダ(図41,図42) 図41は、ゲートバーズビークがない場合に用いられるソースデコーダ1270の構成を示す図である。 [0360 (iii) The source decoder (FIG. 41, FIG. 42) FIG. 41 is a diagram showing a structure of a source decoder 1270 used when there is no gate bird's beak. また、 Also,
図42は、図41のソースデコーダ1270の各部の電圧を示す図である。 Figure 42 is a diagram illustrating each part of the voltage of the source decoder 1270 of FIG. 41. 図41には、ソース線SL1に関連する部分のみが示される。 Figure 41, only the parts related to the source line SL1 is shown. ソース線SL2に関連する部分の構成は、入力端子AD0,AD1,AD2に与えられる入力信号が異なる点を除いて、図41に示される構成と同様である。 Structure of a portion related to the source line SL2, except that the input signal applied to the input terminal AD0, AD1, AD2 are different, it is similar to that shown in Figure 41.

【0361】PチャネルトランジスタP1,P2,P3 [0361] P-channel transistors P1, P2, P3
のバックゲートは端子VDDに接続され、NチャネルトランジスタN1,N2,N3,N4のバックゲートは端子VBBに接続される。 The back gate is connected to the terminal VDD, and the back gate of the N-channel transistors N1, N2, N3, N4 is connected to the terminal VBB.

【0362】消去時には、端子VDDに0Vが印加され、端子VBBにウェル電位と同じ負電圧(−5V)が印加される。 [0362] At the time of erasing, 0V is applied to terminal VDD, and the same negative voltage as the well potential (-5V) is applied to the terminal VBB. また、端子VBB2にはウェル電位と同じ負電圧(−5V)またはウェル電位よりも高い負電圧が印加される。 Further, a negative voltage higher than the same negative voltage (-5V) or well potential and well potential is applied to the terminal VBB2.

【0363】セクタSE1の選択時には、入力端子AD [0363] At the time of selection of the sector SE1 is, input terminal AD
0〜AD2のすべてに0Vの入力信号が与えられる。 Input signal of 0V is applied to all of the 0~AD2. したがって、トランジスタN4がオフし、ソース線SL1 Therefore, the transistor N4 is turned off, the source line SL1
はフローティング状態となる。 It becomes a floating state. セクタSE1の非選択時には、入力端子AD0〜AD2のいずれかに−5Vの入力信号が与えられる。 When unselected sector SE1 is, -5V input signal is applied to one input terminal AD0~AD2. したがって、トランジスタN4がオンし、ソース線SL1に−5Vが印加される。 Thus, the transistor N4 is turned on, -5V is applied to the source line SL1.

【0364】プログラム時および読出時には、端子VD [0364] At the time of the program and at the time of reading, terminal VD
Dに電源電圧Vcc(5V)が印加され、端子VBBに0Vが印加され、端子VBB2に0Vが印加される。 Supply voltage Vcc (5V) is applied to the D, 0V is applied to the terminal VBB, 0V is applied to the terminal VBB2.

【0365】プログラム時には、入力端子AD0〜AD [0365] At the time of program, input terminal AD0~AD
2のすべてに5Vの入力信号が与えられる。 Input signal of 5V is applied to all of the 2. したがって、トランジスタN4がオフし、ソース線SL1はフローティング状態になる。 Thus, the transistor N4 is turned off, the source line SL1 is in a floating state.

【0366】読出時には、入力端子AD0〜AD2のすべてに0Vの入力信号が印加される。 [0366] At the time of reading, the input signal of 0V is applied to all of the input terminal AD0~AD2. したがって、トランジスタN4がオンし、ソース線SL1に0Vが印加される。 Thus, the transistor N4 is turned on, 0V is applied to the source line SL1.

【0367】(c) ゲートバーズビークがある場合(図43〜図47) (i) メモリセルの消去(図43,図44) 図43に示すように、ゲートバーズビークgbが大きいと、ドレイン1002およびソース1003を形成する拡散層が薄いトンネル絶縁膜の下まで延びない場合が生じる。 [0367] (c) If there is a gate bird's beak (FIGS. 43 to 47) (i) erasing the memory cell (FIG. 43, FIG. 44) as shown in FIG. 43, when the gate bird's beak gb is large, the drain 1002 and if the diffusion layer forming the source 1003 does not extend to the bottom of the thin tunnel insulating film is caused. この場合、ドレイン1002とフローティングゲート1005との間およびソース1003とフローティングゲート1005との間でトンネル効果は生じない。 In this case, there is no tunneling between and between the source 1003 and the floating gate 1005 and the drain 1002 and the floating gate 1005.
したがって、P -ウェル1008とフローティングゲート1005との間のトンネル効果により消去が行なわれる。 Therefore, P - erased by tunneling between the well 1008 and the floating gate 1005 is performed.

【0368】フローティングゲート1005とP -ウェル1008との間の電界Eは次式で表される。 [0368] Floating gate 1005 and P - electric field E between the wells 1008 is represented by the following equation.

【0369】 E=(VFG−VB)/(TOX+Id) …(6) ここで、VFGはフローティングゲート1005の電位、VBはP -ウェル1008の電位、TOXはトンネル絶縁膜の厚さ、Idは空乏層の厚さを表す。 [0369] E = (VFG-VB) / (TOX + Id) ... (6) where, VFG is the potential of the floating gate 1005, VB is P - potential wells 1008, TOX thickness of the tunnel insulating film, Id is depleted It represents the thickness of the layer. このように、ドレイン1002およびソース1003をフローティング状態にすると、空乏層により電界が弱められて消去効率が落ちる。 Thus, when the drain 1002 and source 1003 to a floating state, the erasing efficiency fall field is weakened by the depletion layer.

【0370】このような場合、選択されたセクタ内のメモリセルのソース1003には、図44の(a)に示すように、P -ウェル1008の電位と同じ負電圧(−5 [0370] In this case, the source 1003 of the memory cells in the selected sector, as shown in (a) of FIG. 44, P - same negative voltage as the potential of the well 1008 (-5
V)を印加し、非選択のセクタ内のメモリセルのソース1003は、図44の(b)に示すように、フローティング状態にする。 Applying a V), the source 1003 of the memory cells in the unselected sectors, as shown in (b) of FIG. 44, to float.

【0371】それにより、選択されたセクタ内のメモリセルでは、ソース1003とドレイン1002との間にチャネルchが形成され、そのチャネルchの電位はソース1003から与えられる。 [0371] Thus, the memory cells in the selected sectors, the channel ch is formed between the source 1003 and the drain 1002, the potential of the channel ch is given from source 1003. そのため、チャネルch For this reason, the channel ch
とフローティングゲート1005との間のトンネル絶縁膜に充分な電界が印加され、チャネルchとフローティングゲート1005との間でトンネル現象が起こる。 A floating electric field sufficient to the tunnel insulating film between the gate 1005 is applied to the tunnel phenomenon occurs between the channel ch and the floating gate 1005. その結果、選択されたセクタ内のメモリセルの消去効率が向上する。 As a result, improved erase efficiency of the memory cells in the selected sector.

【0372】一方、非選択のセクタ内のメモリセルのソース1003はフローティング状態となっているので、 [0372] On the other hand, since the source 1003 of the memory cells in the non-selected sector is in a floating state,
ソース1003とドレイン1002との間にチャネルは形成されず、メモリセルの下部に空乏層が形成される。 Channel between the source 1003 and drain 1002 is not formed, the depletion layer in the lower portion of the memory cell is formed.
そのため、フローティングゲート1005とP -ウェル1008との間の電界が緩和される。 Therefore, the floating gate 1005 and the P - electric field between the well 1008 is relieved.

【0373】(ii) フラッシュメモリのセクタ一括消去動作(図45) 図45を参照しながらゲートバーズビークがある場合のフラッシュメモリのセクタ一括消去動作を説明する。 [0373] (ii) describing the sector batch erase operation of the flash memory when there is a reference while the gate bird's beak flash memory sector batch erase operation (Figure 45) Figure 45. ここで、セクタSE1を一括消去するものと仮定する。 Here, it is assumed that collectively erasing the sector SE1.

【0374】セクタSE1内のワード線WL0,WL1 [0374] in the sector SE1 of the word line WL0, WL1
に10Vが印加され、セクタSE2内のワード線WL 10V is applied to the word lines WL in the sector SE2
2,WL3に0Vが印加される。 0V is applied to the 2, WL3. また、セレクトゲート線SGL1,SGL2には0Vが印加される。 Also, 0V is applied to the select gate line SGL1, SGL2. -ウェル1008には−5Vが印加される。 P - -5V is applied to the well 1008. ソース線SL1には−5Vが印加され、ソース線SL2はフローティング状態にされる。 The source line SL1 -5V is applied, the source line SL2 is in a floating state.

【0375】それにより、セクタSE2内のメモリセルのデータを安定に保護しつつ、セクタSE1内のメモリセルを一括消去することができる。 [0375] Thus, while protecting the data of the memory cells in the sector SE2 stable, the memory cells in the sector SE1 can be erased collectively.

【0376】(iii) ソースデコーダ(図46,図47) 図46は、ゲートバーズビークがある場合に用いられるソースデコーダ1270の構成を示す図である。 [0376 (iii) The source decoder (46, 47) FIG. 46 is a diagram showing a structure of a source decoder 1270 used when there is a gate bird's beak. 図47 Figure 47
は、図46のソースデコーダ1270の各部の電圧を示す図である。 Is a diagram illustrating each part of the voltage of the source decoder 1270 of FIG. 46. 図48は、ソース線SL1に関連する部分のみが示される。 Figure 48, only a portion related to the source line SL1 is shown. ソース線SL2に関連する部分の構成は、入力端子AD0,AD1,AD2に与えられる入力信号が異なる点を除いて、図46に示される構成と同様である。 Structure of a portion related to the source line SL2, except that the input signal applied to the input terminal AD0, AD1, AD2 are different, it is similar to that shown in Figure 46.

【0377】PチャネルトランジスタP1,P2,P [0377] P-channel transistors P1, P2, P
3,P4のバックゲートは端子VDDに接続され、NチャネルトランジスタN1,N2,N3,N5,N6のバックゲートは端子VBBに接続される。 3, P4 of the back gate is connected to the terminal VDD, and the back gate of the N-channel transistors N1, N2, N3, N5, N6 are connected to the terminal VBB.

【0378】消去時には、端子VDDに0Vが印加され、端子VBBにはウェル電位と同じ負電圧(−5V) [0378] In erasing, 0V is applied to terminal VDD, and the terminal VBB same negative voltage as the well potential (-5V)
が印加される。 There is applied.

【0379】セクタSE1の選択時には、入力端子AD [0379] At the time of selection of the sector SE1 is, input terminal AD
0〜AD2のすべてに0Vの入力信号が与えられる。 Input signal of 0V is applied to all of the 0~AD2. したがって、トランジスタN6がオンし、ソース線SL1 Therefore, the transistor N6 is turned on, the source line SL1
には−5Vが印加される。 -5V is applied to. セクタSE1の非選択時には、入力端子AD0〜AD2のいずれかに−5Vの入力信号が与えられる。 When unselected sector SE1 is, -5V input signal is applied to one input terminal AD0~AD2. したがって、トランジスタN6がオフし、ソース線SL1はフローティング状態となる。 Thus, the transistor N6 is turned off, the source line SL1 is floating.

【0380】プログラム時および読出時には、端子VD [0380] At the time of the program and at the time of reading, terminal VD
Dに電源電圧Vcc(5V)が印加され、端子VBBに0Vが印加される。 D power supply voltage Vcc (5V) is applied to, 0V is applied to the terminal VBB.

【0381】プログラム時には、入力端子AD0〜AD [0381] At the time of program, input terminal AD0~AD
2のすべてに0Vの入力信号が与えられる。 Input signal of 0V is applied to all of the 2. したがって、トランジスタN6がオフし、ソース線SL1はフローティング状態になる。 Thus, the transistor N6 is turned off, the source line SL1 is in a floating state.

【0382】読出時には、入力端子AD0〜AD2のすべてに5Vの入力信号が与えられる。 [0382] At the time of reading, the input signal of 5V is applied to all of the input terminal AD0~AD2. したがって、トランジスタN6がオンし、ソース線SL1に0Vが印加される。 Thus, the transistor N6 is turned on, 0V is applied to the source line SL1.

【0383】(d) ウェル電位が低い場合(図48〜 [0383] (d) If the well potential is low (Fig. 48
図51) (i) メモリセルの消去(図48) 上記の説明では、消去時にP -ウェルに印加する電圧を−5Vと仮定してきた。 Clear Figure 51) (i) the memory cell (FIG. 48) In the above description, P at the time of erasing - has been assumed the voltage applied to the well and -5V. さらに消去効率を向上するためにウェル電位をより下げた場合、非選択のセクタでのディスターブが問題となってくる。 If further lowered more the well potential to improve the erase efficiency, disturbance of unselected sector becomes a problem.

【0384】たとえば、ゲートバーズビークが大きい場合には、図46に示したように、選択されたセクタのソース線にはウェル電位と同じ端子VBBの負電圧(−5 [0384] For example, when the gate bird's beak is large, as shown in FIG. 46, a negative voltage of the same terminal VBB as well potential to the source line of the selected sector (-5
V)が印加され、非選択のセクタのソース線はフローティング状態となる。 V) is applied to the source lines of the non-selected sectors are set in the floating state.

【0385】しかし、ウェル電位がより下がると、非選択のセクタ内のメモリセルにおいて、フローティングゲートとP -ウェルとの間の電界が大きくなる。 [0385] However, if the well potential drops more in the memory cell in the unselected sectors, the floating gate and the P - electric field between the well increases. その結果、非選択のセクタ内のメモリセルのデータを確実に保護することができなくなる。 As a result, it is impossible to reliably protect the data of the memory cells in the unselected sectors.

【0386】そこで、非選択のセクタのソース線にはウェル電位よりも高い電圧を印加する。 [0386] Therefore, the source line of the non-selected sectors to apply a voltage higher than the well potential. たとえば、図48 For example, Figure 48
に示すように、P -ウェル1008の電位を−10Vとする。 As shown in, P - the potential of the well 1008 and -10 V. この場合、選択されたセクタ内のメモリセルのソース1003には、図48の(a)に示すように、ウェル電位と同じ−10Vを印加し、非選択のセクタ内のメモリセルのソース1003には−5Vを印加する。 In this case, the source 1003 of the memory cells in the selected sector, as shown in (a) of FIG. 48, by applying the same -10V as well potential, the source 1003 of the memory cells in the unselected sector It applies a -5V.

【0387】それにより、非選択のセクタ内のメモリセルにおいて、チャネルとコントロールゲート1006との間の電位差を5Vにすることができる。 [0387] Thereby, in the memory cells in the unselected sectors, the potential difference between the channel and the control gate 1006 may be to 5V.

【0388】(ii) フラッシュメモリのセクタ一括消去動作(図49) 図49を参照しながらウェル電位が低い場合のフラッシュメモリのセクタ一括消去動作を説明する。 [0388] (ii) sector collective erasing operation of the flash memory is well potential with reference to (Figure 49) Figure 49 illustrating a sector batch erase operation of the flash memory is lower. ここで、セクタSE1を一括消去するものと仮定する。 Here, it is assumed that collectively erasing the sector SE1.

【0389】セクタSE1内のワード線WL0,WL1 [0389] in the sector SE1 of the word line WL0, WL1
に10Vが印加され、セクタSE2内のワード線WL 10V is applied to the word lines WL in the sector SE2
2,WL3に0Vが印加される。 0V is applied to the 2, WL3. また、セレクトゲート線SGL1,SGL2には0Vが印加される。 Also, 0V is applied to the select gate line SGL1, SGL2. -ウェル1008には−10Vが印加される。 P - a well 1008 -10V is applied. ソース線SL1 Source line SL1
には−10Vが印加され、ソース線SL2には−5Vが印加される。 -10V is applied to, the source line SL2 -5V is applied.

【0390】それにより、セクタSE2内のメモリセルのデータを安定に保護しつつ、セクタSE1内のメモリセルを一括消去することができる。 [0390] Thus, while protecting the data of the memory cells in the sector SE2 stable, the memory cells in the sector SE1 can be erased collectively.

【0391】(iii) ソースデコーダ(図50,図51) 図50は、ウェル電位が低い場合に用いられるソースデコーダ1270の構成を示す図である。 [0391 (iii) The source decoder (FIG. 50, FIG. 51) FIG. 50 is a diagram showing a structure of a source decoder 1270 used when the well potential is low. 図51は、図5 Figure 51 is 5
0のソースデコーダ1270の各部の電圧を示す図である。 It is a diagram illustrating each part of the voltage of the source decoder 1270 0. 図50には、ソース線SL1に関連する部分のみが示される。 FIG 50, only a part related to the source line SL1 is shown. ソース線SL2に関連する部分の構成は、入力端子AD0,AD1,AD2に与えられる入力信号が異なる点を除いて、図50に示される構成と同様である。 Structure of a portion related to the source line SL2, except that the input signal applied to the input terminal AD0, AD1, AD2 are different, it is similar to that shown in Figure 50.

【0392】PチャネルトランジスタP1,P2,P [0392] P-channel transistors P1, P2, P
3,P5のバックゲートは端子VDDに接続され、NチャネルトランジスタN1,N2,N3のバックゲートは端子VBBに接続される。 3, P5 of the back gate is connected to the terminal VDD, and the back gate of the N-channel transistors N1, N2, N3 is connected to the terminal VBB.

【0393】消去時には、端子VDDに−5Vが印加され、端子VBBにウェル電位と同じ負電圧(−10V) [0393] In erasing, -5V is applied to the terminal VDD, and the same negative voltage as the well potential to the terminal VBB (-10 V)
が印加される。 There is applied. また、制御線CSLに0Vが印加され、 Also, 0V is applied to the control line CSL,
制御線DSLに−10Vが印加される。 -10V is applied to the control line DSL.

【0394】セクタSE1の選択時には、入力端子AD [0394] At the time of selection of the sector SE1 is, input terminal AD
0〜AD2のすべてに0Vの入力信号が与えられる。 Input signal of 0V is applied to all of the 0~AD2. したがって、ソース線SL1に−10Vが印加される。 Therefore, -10 V is applied to the source line SL1. セクタSE1の非選択時には、入力端子AD0〜AD2のいずれかに−10Vの入力信号が与えられる。 When unselected sector SE1, the input signal of -10V is applied to one input terminal AD0~AD2. したがって、ソース線SL1に−5Vが印加される。 Therefore, -5V is applied to the source line SL1. なお、非選択時のソース線の電位は、消去時に端子VDDに与える電位を変えることにより自由に選択することができる。 The potential of the source line at the time of non-selection can be freely selected by changing the potential applied to the terminal VDD at the time of erasing.

【0395】プログラム時および読出時には、端子VD [0395] At the time of the program and at the time of reading, terminal VD
Dに電源電圧Vcc(5V)が印加され、端子VBBに0Vが印加される。 D power supply voltage Vcc (5V) is applied to, 0V is applied to the terminal VBB.

【0396】プログラム時には、制御線CSLに0Vが印加され、制御線DSLに5Vが印加される。 [0396] During program, 0V is applied to the control line CSL, 5V is applied to the control line DSL. したがって、ソース線SL1はフローティング状態になる。 Therefore, the source line SL1 enters a floating state.

【0397】読出時には、制御線CSLに5Vが印加され、制御線DSLに0Vが印加される。 [0397] At the time of reading, 5V is applied to the control line CSL, 0V is applied to the control line DSL. また、入力端子AD0〜AD2のすべてに5Vの入力信号が与えられる。 The input signal of 5V is applied to all input terminals AD0~AD2. したがって、ソース線SL1に0Vが印加される。 Therefore, 0V is applied to the source line SL1.

【0398】(9) 第9の実施例(図52〜図56) (a) フラッシュメモリの全体の構成(図52,図5 [0398] (9) Ninth Embodiment (FIGS. 52 to 56) (a) the overall configuration of a flash memory (FIG. 52, FIG. 5
3) 図52は、第9の実施例によるフラッシュメモリの全体の構成を示すブロック図である。 3) Figure 52 is a block diagram showing the overall structure of a flash memory according to the ninth embodiment. また、図53は、メモリアレイおよびそれに関連する部分の詳細な構成を示す回路図である。 Further, FIG. 53 is a circuit diagram showing a detailed configuration of a portion related memory array and its.

【0399】図52のフラッシュメモリが図36に示す第8の実施例のフラッシュメモリと異なるのは次の点である。 [0399] Flash memory in FIG. 52 is different from the flash memory of the eighth embodiment shown in FIG. 36 in the following points. ソースデコーダ1270の代わりにソーススイッチ1281,1282が設けられている。 Source switch 1281,1282 are provided instead of the source decoder 1270. 負電圧発生回路1230はセレクトゲートデコーダ1260に負電圧を与える。 Negative voltage generating circuit 1230 provides a negative voltage to the select gate decoder 1260.

【0400】図53に示すように、ソーススイッチ12 [0400] As shown in FIG. 53, the source switch 12
81はセレクトゲート線SGL1上の電位を受け、ソース線SL1の電位を制御する。 81 receives the potential of the select gate line SGL1, controlling the potential of the source line SL1. ソーススイッチ1282 Source switch 1282
はセレクトゲート線SGL2上の電位を受け、ソース線SL2の電位を制御する。 Receives the potential on the select gate line SGL2, controls the potential of the source line SL2. ソーススイッチ1281,1 Source switch 1281,1
282は制御回路1130からの制御信号CG3により制御される。 282 is controlled by a control signal CG3 from the control circuit 1130.

【0401】第9の実施例におけるプログラム動作および読出動作は第6の実施例と同様であるので、以下、消去動作を説明する。 [0401] The program and read operations in the ninth embodiment is similar to the sixth embodiment, it will be described below erase operation.

【0402】(b) フラッシュメモリのセクタ一括消去動作(図54) 図54を参照しながら第9の実施例によるフラッシュメモリのセクタ一括消去動作を説明する。 [0402] (b) illustrating a sector collective erasing operation of the flash memory according to the ninth embodiment with reference to the flash memory sector batch erase operation (Figure 54) Figure 54. ここで、セクタSE1の一括消去を行なうものと仮定する。 Here, it is assumed to perform batch erase of the sector SE1.

【0403】第8の実施例で説明したように、より消去効率を向上するために、P -ウェル1008には−10 [0403] As described in the eighth embodiment, in order to further improve the erasing efficiency, P - is the well 1008 -10
Vが印加される。 V is applied. セクタSE1内のワード線WL0,W Word line WL0 in the sector SE1, W
L1には10Vが印加され、セクタSE2内のワード線WL2,WL3には0Vが印加される。 L1 10V is applied to, 0V is applied to the word line WL2, WL3 in the sector SE2. また、セレクトゲート線SGL1に−10Vが印加され、セレクトゲート線SGL2に−5Vが印加される。 Further, -10 V is applied to the select gate line SGL1, -5V is applied to the select gate line SGL2. ソース線SL1にはソーススイッチ1281により−10Vが印加され、 -10V is applied by the source switch 1281 to the source line SL1,
ソース線SL2はソーススイッチ1282により−5V Source line SL2 is -5V by the source switch 1282
が印加される。 There is applied.

【0404】それにより、セクタSE2にディスターブを起こすことなく、セクタSE1を効率的に一括消去することができる。 [0404] Thus, without causing a disturbance in the sector SE2, it is possible that the sector SE1 efficiently erased collectively.

【0405】(c) セレクトゲートデコーダおよびソーススイッチ(図55,図56) 図55は、第9の実施例のフラッシュメモリに用いられるセレクトゲートデコーダおよびソーススイッチの構成を示す回路図である。 [0405] (c) select gate decoder and the source switch (55, 56) Figure 55 is a circuit diagram showing a select gate decoder and the source switch configuration used in the flash memory of the ninth embodiment. 図56は、図55のセレクトゲートデコーダおよびソーススイッチの各部の電圧を示す図である。 Figure 56 is a diagram illustrating a select gate decoder and each part of the voltage source switch of Figure 55. 図55には、セレクトゲートデコーダ1260 The Figure 55, select gate decoder 1260
のセレクトゲート線SGL1に関連する部分およびソース線SL1に接続されるソーススイッチ1281のみが示される。 Only the source switch 1281 are shown connected to the portion and the source line SL1 related to the select gate line SGL1. セレクトゲートデコーダ1260のセレクトゲート線SGL2に関連する部分およびソーススイッチ1282の構成は、入力端子AD0,AD1,AD2に与えられる入力信号が異なる点を除いて、図55に示される構成と同様である。 Configuration of the part and the source switch 1282 relating to the select gate line SGL2 of the select gate decoder 1260, except that the input signal applied to the input terminal AD0, AD1, AD2 are different, is similar to that shown in Figure 55 .

【0406】PチャネルトランジスタP21〜P25のバックゲートは端子VDDに接続され、NチャネルトランジスタN21〜N28のバックゲートは端子VBBに接続される。 [0406] The back gate of the P-channel transistor P21~P25 is connected to the terminal VDD, and the back gate of the N-channel transistor N21~N28 is connected to the terminal VBB. 図53に示す制御信号CG3は、制御線A Control signal CG3 shown in FIG. 53, control line A
SL,BSLにより与えられる。 SL, it is given by BSL.

【0407】消去時には、端子VDDに0Vが印加され、端子VBBに−10Vが印加される。 [0407] At the time of erasing, 0V is applied to the terminal VDD, -10V is applied to the terminal VBB. 端子VBB2 Terminal VBB2
には−5Vが印加され、端子VSGには−10Vが印加される。 -5V is applied to, the terminal VSG -10 V is applied. 制御線ASLには0Vが印加され、制御線BS 0V is applied to the control line ASL, the control line BS
Lには−10Vが印加される。 -10V is applied to the L.

【0408】セクタSE1の選択時には、入力端子AD [0408] At the time of selection of the sector SE1 is, input terminal AD
0〜AD2のすべてに0Vの入力信号が与えられる。 Input signal of 0V is applied to all of the 0~AD2. したがって、トランジスタN25,P25がオンし、セレクトゲート線SGL1に端子VSGの電位(−10V) Accordingly, the transistors N25, P25 are turned on, the terminal VSG to the select gate line SGL1 potential (-10 V)
が与えられる。 It is given. また、制御線ASLの電位が0Vであるので、トランジスタN27がオンし、ソース線SL1にも端子VSGの電位(−10V)が与えられる。 The potential of the control line ASL is because it is 0V, the transistor N27 is turned on, the potential of the terminal VSG to the source line SL1 (-10 V) is applied.

【0409】セクタSE1の非選択時には、入力端子A [0409] at the time of non-selection of the sector SE1, the input terminal A
D0〜AD2のいずれかに−10Vの入力信号が与えられる。 Input signal of -10V is applied to one of the D0~AD2. したがって、トランジスタN26がオンし、セレクトゲート線SGL1に端子VBB2の電位(−5V) Thus, the transistor N26 is turned on, the potential of the terminal VBB2 to the select gate line SGL1 (-5V)
が与えられる。 It is given. また、トランジスタN27を介してソース線SL1にも端子VBB2の電位(−5V)が与えられる。 The potential of the terminal VBB2 (-5V) is applied to the source line SL1 via the transistor N27. なお、端子VBB2に印加される電圧を変更することによって、非選択のセクタのソース線の電位を自由に変更することができる。 Incidentally, by changing the voltage applied to the terminal VBB2, the potential of the source line of the non-selected sector can be freely changed.

【0410】プログラム時には、端子VDDに電源電圧Vcc(7V)が印加され、端子VBB,VBB2に0 [0410] During program, the power supply voltage Vcc (7V) is applied to the terminal VDD, and the terminal VBB, VBB2 0
Vが印加される。 V is applied. 端子VSGには7vが印加され、制御線ASL,BSLには0Vが印加される。 The terminal VSG 7v is applied, the control line ASL, 0V is applied to the BSL.

【0411】セクタSE1の選択時には、トランジスタN25,P25がオンし、セレクトゲート線SGL1に端子VSGの電位(7V)が与えられる。 [0411] At the time of selection of the sector SE1, the transistors N25, P25 is turned on, the terminal VSG of potential (7V) is applied to the select gate line SGL1. このとき、トランジスタN27,N28はオフしているので、ソース線SL1はフローティング状態となる。 At this time, since the transistors N27, N28 are off, the source line SL1 is floating. セクタSE1の非選択時には、トランジスタN26がオンし、セレクトゲート線SGL1に端子VBB2の電位(0V)が与えられる。 When unselected sector SE1, the transistor N26 is turned on, the potential of the terminal VBB2 (0V) is applied to the select gate line SGL1. このときも、トランジスタN27,N28がオフしているので、ソース線SL1はフローティング状態となる。 At this time, since the transistors N27, N28 are turned off, the source line SL1 is floating.

【0412】読出時には、端子VDDに電源電圧Vcc [0412] At the time of reading, the power supply voltage Vcc to the terminal VDD
(5V)が印加され、端子VBB,VBB2に0Vが印加される。 (5V) is applied, 0V is applied to the terminal VBB, VBB2. 端子VSGには5Vが印加される。 The terminal VSG 5V is applied. 制御線A Control line A
SLには0Vが印加され、制御線BSLには5Vが印加される。 SL 0V is applied to, 5V is applied to the control line BSL.

【0413】セクタSE1の選択時には、トランジスタN25,P25がオンし、セレクトゲート線SGL1に端子VSGの電位(5V)が与えられる。 [0413] At the time of selection of the sector SE1, the transistors N25, P25 is turned on, the terminal VSG of potential (5V) is supplied to the select gate line SGL1. このとき、トランジスタN28がオンしているので、ソース線SL1 At this time, since the transistor N28 is turned on, the source line SL1
は接地される。 It is grounded. セクタSE1の非選択時には、トランジスタN26がオンし、セレクトゲート線SGL1に端子VBB2の電位(0V)が与えられる。 When unselected sector SE1, the transistor N26 is turned on, the potential of the terminal VBB2 (0V) is applied to the select gate line SGL1. このときも、トランジスタN28がオンしているので、ソース線SL1 Also at this time, since the transistor N28 is turned on, the source line SL1
は接地される。 It is grounded.

【0414】このように、図37に示したソースデコーダ1270を必要とせずに、消去時に、選択されたセクタのソース線にウェル電位を印加し、非選択のセクタのソース線にウェル電位よりも高い電位を印加することができる。 [0414] Thus, without requiring the source decoder 1270 shown in FIG. 37, at the time of erasing, the well potential is applied to the source line of the selected sector, rather than the well potential to the source line of the non-selected sectors it can be applied to high potential.

【0415】(10) 第10の実施例(図57) 第10の実施例によるフラッシュメモリの特徴は、プログラム時にベリファイ動作を必要としないことである。 [0415] (10) Tenth Embodiment (FIG. 57), wherein the flash memory according to the tenth embodiment of is that it does not require a verification operation during a program.
第10の実施例のフラッシュメモリの構成は、第6〜第9のいずれかの実施例のフラッシュメモリの構成と同様である。 Structure of a flash memory of the tenth embodiment is similar to the configuration of the flash memory of the sixth to ninth one embodiment of. また、一括消去動作および読出動作も、第6〜 Further, batch erase and read operations also, sixth to
第9の実施例と同様である。 Is the same as the ninth embodiment.

【0416】図57のフローチャートを参照しながら第10の実施例によるフラッシュメモリのプログラム動作を説明する。 [0416] illustrating the program operation of the flash memory according to the tenth embodiment with reference to the flowchart of FIG. 57.

【0417】まず、選択されたワード線の電位をベリファイレベルに設定し、選択されたセレクトゲート線に高電圧を印加する(ステップS31)。 [0417] First, to set the potential of the selected word line to verify level, a high voltage is applied to the select gate line selected (step S31). それにより、選択されたセレクトゲートトランジスタがオンする。 As a result, the select gate transistor that has been selected is turned on. そして、ソース線をフローティング状態にする(ステップS Then, the source line in the floating state (step S
32)。 32). データ“0”に対応する主ビット線を5Vにプリチャージし、データ“1”に対応する主ビット線を0 The main bit line corresponding to the data "0" is precharged to 5V, the main bit line corresponding to the data "1" 0
Vに保つ(ステップS33)。 Keep to V (step S33).

【0418】その後、ソース線をある一定期間接地する(ステップS34)。 [0418] After that, for a certain period of time ground there is a source line (step S34). もし選択されたセクタ内のメモリセルのしきい値電圧がベリファイレベルよりも高いと、 If the threshold voltage of the memory cell in the selected sector is higher than the verify level,
データ“0”に対応する主ビット線の電位は上記のプリチャージレベルに保たれる。 The potential of the main bit line corresponding to the data "0" is maintained at the precharge level of the. もし選択されたセクタ内のメモリセルのしきい値電圧がベリファイレベルよりも低いと、データ“0”に対応する主ビット線はメモリセルを介して放電される。 If the threshold voltage of the memory cell in the selected sector is lower than the verify level, the main bit line corresponding to the data "0" is discharged through the memory cell.

【0419】その後、ソース線をフローティング状態にし(ステップS35)、選択されたワード線に負電圧を印加する(ステップS36)。 [0419] Then, the source line in the floating state (step S35), and applying a negative voltage to the selected word line (step S36). それにより、5Vにプリチャージされている主ビット線に接続されたメモリセルのみがプログラムされる。 Thereby, only the memory cells connected to the main bit line is precharged to 5V is programmed.

【0420】上記のプログラムサイクルを指定回数だけ繰返した後(ステップS37)、Xアドレスをインクリメントし、次のワード線に関して上記のプログラムサイクルを繰返す(ステップS38,S39)。 [0420] After repeated specified number the program cycle (step S37), it increments the X address and repeats the above-described program cycle for the next word line (step S38, S39). 上記のプログラムサイクルを選択されたセクタ内のすべてのワード線に関して繰返すと、プログラム動作が終了する(ステップS38)。 Repeating for all the word lines in the selected sector the program cycle, the program operation ends (step S38).

【0421】上記の方法によると、主ビット線へのプログラム電圧の印加後、逐一ベリファイ動作を行なうことなく高速にプログラム動作を行なうことができる。 [0421] According to the above method, after the application of the program voltage to the main bit line, it is possible to perform the program operation at high speed without minutely perform a verify operation.

【0422】プリチャージレベルを安定に保持するために、第2の実施例に示したように、主ビット線にトランスファゲートトランジスタを介してキャパシタンスを接続し、プログラム時にこれらのトランスファゲートトランジスタをオンさせてもよい。 [0422] In order to hold the precharge level stable, as shown in the second embodiment, to connect the capacitance through the transfer gate transistor to the main bit lines, to turn on these transfer gate transistors during the program it may be.

【0423】なお、上記の方法は、他の実施例のフラッシュメモリにも、同様に適用することができる。 [0423] The above method is also the flash memory according to another embodiment can be applied similarly.

【0424】(11) 第11の実施例(図58) 第11の実施例によるフラッシュメモリの特徴も、プログラム時にベリファイ動作を必要としないことである。 [0424] (11) the eleventh embodiment (FIG. 58), wherein the flash memory according to the eleventh embodiment is also that it does not require a verification operation during a program.
第11の実施例のフラッシュメモリの構成は、第6〜第9のいずれかの実施例のフラッシュメモリの構成と同様である。 Structure of a flash memory of the eleventh embodiment is similar to the configuration of the flash memory of the sixth to ninth one embodiment of. また、一括消去動作および読出動作も、第6〜 Further, batch erase and read operations also, sixth to
第9の実施例と同様である。 Is the same as the ninth embodiment.

【0425】図58を参照しながら第11の実施例によるフラッシュメモリのプログラム動作を説明する。 [0425] illustrating the program operation of the flash memory according to the eleventh embodiment with reference to FIG. 58.

【0426】まず、選択されたワード線の電位をベリファイレベルに設定し、選択されたセレクトゲート線に高電圧を印加する(ステップS41)。 [0426] First, to set the potential of the selected word line to verify level, a high voltage is applied to the select gate line selected (step S41). それにより、選択されたセレクトゲートトランジスタがオンする。 As a result, the select gate transistor that has been selected is turned on. そして、ソース線をフローティング状態にする(ステップS Then, the source line in the floating state (step S
42)。 42). データ“0”に対応する主ビット線を5Vにプリチャージし、データ“1”に対応する主ビット線を0 The main bit line corresponding to the data "0" is precharged to 5V, the main bit line corresponding to the data "1" 0
Vに保つ(ステップS43)。 Keep to V (step S43).

【0427】その後、ソース線をある一定期間接地する(ステップS44)。 [0427] After that, for a certain period of time ground there is a source line (step S44). もし選択されたセクタ内のメモリセルのしきい値電圧がベリファイレベルよりも高いと、 If the threshold voltage of the memory cell in the selected sector is higher than the verify level,
データ“0”に対応する主ビット線の電位は上記のプリチャージレベルに保たれる。 The potential of the main bit line corresponding to the data "0" is maintained at the precharge level of the. もし選択されたセクタ内のメモリセルのしきい値電圧がベリファイレベルよりも低いと、データ“0”に対応する主ビット線はメモリセルを介して放電される。 If the threshold voltage of the memory cell in the selected sector is lower than the verify level, the main bit line corresponding to the data "0" is discharged through the memory cell.

【0428】その後、すべての主ビット線の電位が0V [0428] After that, the potential of all of the main bit line is 0V
となっていないならば(ステップS45)、ソース線をフローティング状態にし(ステップS46)、選択されたワード線に負電圧を印加する(ステップS47)。 If not the (step S45), the source lines in a floating state (step S46), and applying a negative voltage to the selected word line (step S47). それにより、5Vにプリチャージされている主ビット線に接続されたメモリセルのみがプログラムされる。 Thereby, only the memory cells connected to the main bit line is precharged to 5V is programmed.

【0429】上記のプログラムサイクルをすべてのビット線の電位が0Vになるまで繰返した後(ステップS4 [0429] After the potentials of all the program cycle of the bit line is repeated until 0V (step S4
5)、Xアドレスをインクリメントし、次のワード線に関して上記のプログラムサイクルを繰返す(ステップS 5), increments the X address and repeats the above-described program cycle for the next word line (Step S
48,S49)。 48, S49). 上記のプログラムサイクルを選択されたセクタ内のすべてのワード線に関して行なうと、プログラム動作が終了する(ステップS48)。 When performed for all the word lines in the selected sector the program cycle, the program operation ends (step S48).

【0430】上記の方法によると、主ビット線へのプログラム電圧の印加後、逐一ベリファイ動作を行なうことなく高速にプログラム動作を行なうことができ、かつプログラム動作を自動的に終了することができる。 [0430] According to the above method, after the application of the program voltage to the main bit line, the program operation can be performed at high speed without minutely perform a verify operation, and a program operation may be automatically terminated.

【0431】なお、上記の方法は他の実施例のフラッシュメモリにも同様に適用することができる。 [0431] The above method can be similarly applied to a flash memory according to another embodiment.

【0432】(12) 第12の実施例(図59〜図6 [0432] (12) Twelfth embodiment (FIGS. 59 to 6
4) 図59は、第12の実施例によるフラッシュメモリの全体の構成を示すブロック図である。 4) Figure 59 is a block diagram showing the overall structure of a flash memory according to the twelfth embodiment. 図59に示したフラッシュメモリにおいても、図18に示したフラッシュメモリと類似の態様でプログラム動作および消去動作が行なわれる。 Even in the flash memory shown in FIG. 59, the program operation and the erase operation is performed in the flash memory a similar embodiment shown in FIG. 18.

【0433】図59を参照して、このフラッシュメモリは、プリデコーダ1451ないし1454と、グローバルデコーダ1455と、セレクトゲートデコーダ145 [0433] Referring to FIG. 59, the flash memory, and to no pre-decoder 1451 1454, the global decoder 1455, the select gate decoder 145
6と、ウェル電位制御回路1457および1458と、 6, a well potential control circuit 1457 and 1458,
ソース線ドライバ1459および1460と、セクタに分割されたメモリセルアレイ1461および1462 A source line driver 1459 and 1460, the memory cell array 1461 and 1462 that is divided into sectors
と、ローカルデコーダ1463および1464とを含む。 When, and a local decoder 1463 and 1464.

【0434】図60は、図59に示したメモリセルアレイおよびその周辺回路の回路図である。 [0434] Figure 60 is a circuit diagram of a memory cell array and its peripheral circuit shown in FIG. 59. 図60において、グローバルデコーダ1455,ローカルデコーダ1 In Figure 60, the global decoder 1455, local decoder 1
464,メモリセルアレイ,ソース線ドライバ1460 464, a memory cell array, a source line driver 1460
およびセレクトゲートデコーダ1456についての詳細な回路が示されている。 And detailed circuit is shown for select gate decoder 1456. 図60において、“2AL”は第2アルミ配線層により形成された配線を示し、“2P In Figure 60, "2AL" indicates the wiring formed by the second aluminum interconnection layer, "2P
OL”は第2ポリシリコン層により形成された配線を示す。 OL "denotes a wiring formed by the second polysilicon layer.

【0435】次の表1は、消去動作,プログラム動作および読出動作において図59および図60に示した回路に与えられる電圧を示している。 [0435] The following table 1 shows the voltage applied to the circuit shown in FIGS. 59 and 60 in the erasing operation, the program and read operations.

【0436】 [0436]

【表1】 [Table 1]

【0437】第12の実施例では、すでに述べた様々な利点に加えて、次のような追加の利点も得られる。 [0437] In the twelfth embodiment, in addition to the various advantages already mentioned, also obtained additional advantages:.

【0438】図61は、図60に示したワード線WL0 [0438] Figure 61 is a word line shown in FIG. 60 WL0
0ないしWL07およびWL10ないしWL17とローカルデコーダ1464の出力線WL0ないしWL7との間の接続態様を示す半導体基板上のレイアウト図である。 0 to a layout diagram of a semiconductor substrate showing a connection form between the WL07 and WL10 through WL17 and output lines WL0 through WL7 of the local decoder 1464. 図61を参照して、各ワード線WL00ないしWL Referring to FIG. 61, the word lines WL00 to WL
07およびWL10ないしWL17は、第2ポリシリコン層により形成される。 07 and WL10 to WL17 is formed by the second polysilicon layer. 一方、ローカルデコーダ146 On the other hand, local decoder 146
4の各出力線は、第2アルミ配線層により形成される。 Each output line of the 4 is formed by the second aluminum wiring layer.
各ワード線と対応する出力信号線との間の接続は、スルーホールを介して行なわれる。 The connection between the output signal line corresponding to each word line is made via the through hole. 図61に示した接続態様は、図60に示した回路図においても示されていることが指摘される。 Connection mode shown in FIG. 61, be pointed out that is also shown in the circuit diagram shown in FIG. 60.

【0439】図60および図61に示した接続態様を用いることにより、ワード線とローカルデコーダの出力線との間の接続が簡単化され、したがって配線密度が低下され、その結果高い集積度が得られる。 [0439] By using the connection mode shown in FIGS. 60 and 61, connected between the output line of the word line and the local decoder is simplified, thus the wiring density is lowered, resulting high level of integration is obtained It is.

【0440】図62は、図60に示した2つのメモリセル1491および1492の間の分離を示す断面構造図である。 [0440] Figure 62 is a sectional view showing a separation between the two memory cells 1491 and 1492 shown in FIG. 60. 図60に示したメモリセル1491および14 Memory cell shown in FIG. 60 1491 and 14
92は、それぞれのセクタにおいて他方のセクタに最も近い位置に置かれている。 92 is placed at a position closest to the other sectors in each sector. これらのトランジスタ149 These transistors 149
1および1492を分離するため、図62に示すように、半導体基板内に分離酸化膜1490が形成される。 To separate the first and 1492, as shown in FIG. 62, an isolation oxide film 1490 in the semiconductor substrate is formed.
2つの隣接するトランジスタ1491および1492を分離するために必要となる分離酸化膜1490の幅Wc Width Wc of the isolation oxide film 1490 which is required to separate the two adjacent transistors 1491 and 1492
は、図63に示すようなフィールドシールドのためのトランジスタ1495および1496を用いる場合と比較して少なくて足りる。 Is sufficient less as compared with the case of using a transistor 1495 and 1496 for the field shield as shown in FIG. 63. すなわち、図63に示した例では、分離のためのトランジスタ1495および1496 That is, in the example shown in FIG. 63, the transistor for isolation 1495 and 1496
を形成するのみ大きな幅Wdが必要となるが、分離酸化膜1490を用いることによりより少ない幅Wcで近接する2つのトランジスタ1491および1492を分離することができる。 Greater width Wd only form but is required, it is possible to separate the two transistors 1491 and 1492 to close a smaller width Wc By using the isolation oxide film 1490. これにより、より高い集積度が得られる。 Thereby, a higher integration density is obtained.

【0441】図64は、第12の実施例において用いられるワード線電圧制御回路およびプリデコーダの回路図である。 [0441] Figure 64 is a circuit diagram of a word line voltage control circuit and the predecoder used in the twelfth embodiment of the. 図64に示したワード線電圧制御回路1470 Word line voltage control circuit shown in FIG. 64 1470
は、図59において簡単化のために省略されている。 It is omitted for simplicity in FIG. 59.

【0442】図64を参照して、ワード線電圧制御回路1470は、VPP発生器1471と、VBB発生器1 [0442] With reference to FIG. 64, the word line voltage control circuit 1470, a VPP generator 1471, VBB generator 1
472と、電圧検出器1473と、インバータ1474 And 472, a voltage detector 1473, an inverter 1474
と、VPPスイッチング回路1475と、VPPスイッチング回路1476と、CMOSトランスミッションゲート1477および1478とを含む。 When includes a VPP switching circuit 1475, a VPP switching circuit 1476, a CMOS transmission gates 1477 and 1478.

【0443】プリデコーダ1452は、CMOSトランスミッションゲートを構成するPMOSトランジスタ1 [0443] predecoder 1452, PMOS transistor 1 constituting the CMOS transmission gate
481およびNMOSトランジスタ1482を含む。 481 and an NMOS transistor 1482.

【0444】図64に示したワード線電圧制御回路14 [0444] Word line voltage control circuit 14 shown in FIG. 64
70およびプリデコーダ1452において、消去動作, In 70 and predecoder 1452, the erase operation,
プログラム動作および読出動作を実行するため前述の表1に示した電圧が与えられる。 Voltage shown in Table 1 described above are given to execute a program and read operations.

【0445】一般に、フラッシュメモリのメモリセルのしきい電圧の分布を検査するため、テストのための外部電圧V EWが与えられる。 [0445] Generally, for examining the distribution of the threshold voltage of the memory cell of the flash memory, is given external voltage V EW for testing. 図64に示されるように、テストモード動作において、外部電圧V EWは、ワード線電圧制御回路1470におけるCMOSトランスミッションゲート1478およびプリデコーダ1452におけるC As shown in FIG. 64, C in the test mode operation, the external voltage V EW is, CMOS transmission gates 1478 and predecoder 1452 in the word line voltage control circuit 1470
MOSトランスミッションゲート(トランジスタ148 MOS transmission gate (transistor 148
1および1482により構成される)を介して図60に示したワード線WL00ないしWL17に与えられる。 Word line WL00 not shown in FIG. 60 via the configured) by 1 and 1482 to be given to WL 17.
外部電圧V EWの電圧経路がCMOS回路のみにより構成されているので、MOSトランジスタのしきい電圧による電圧の損失が生じない。 Since the voltage path of the external voltage V EW is constituted by only a CMOS circuit, it is not caused the loss of voltage by the threshold voltage of the MOS transistor. 言い換えると、より広い範囲で変化する外部電圧V EWを電圧レベルの変化なしにワード線に与えることができ、所望のテストが行なわれ得る。 In other words, it is possible to give the word line external voltage V EW without the change in the voltage level which varies in a wider range, desired test can be performed.

【0446】(13) 第13実施例 図65はこの発明に従った不揮発性半導体記憶装置の第13実施例の模式図である。 [0446] (13) 13th Embodiment Figure 65 is a schematic view of a thirteenth embodiment of the nonvolatile semiconductor memory device according to the present invention. 半導体基板80はメモリトランジスタ領域と周辺領域とに分けられている。 The semiconductor substrate 80 is divided into a memory transistor region and a peripheral region. メモリトランジスタ領域には、メモリトランジスタ87a、8 The memory transistor area, the memory transistor 87a, 8
7b、87c、87dが間を隔てて形成されている。 7b, 87c, are formed at intervals 87d is. 半導体基板80の主表面のうち、メモリトランジスタ領域には、n型のソース領域84a、84b、n型のドレイン領域85a、85bが間を隔てて形成されている。 Of the main surface of the semiconductor substrate 80, the memory transistor region, n-type source region 84a, 84b, n-type drain region 85a, 85b are formed at intervals. ソース領域84aはメモリトランジスタ87aと87bのソース領域となり、ソース領域84bはメモリトランジスタ87cと87dのソース領域となる。 The source region 84a becomes a source region of the memory transistor 87a and 87b, the source region 84b is the source region of the memory transistor 87c and 87d.

【0447】またドレイン領域85aはメモリトランジスタ87bと87cのドレイン領域となり、ドレイン領域85bはメモリトランジスタ87dのドレイン領域となる。 [0447] The drain region 85a becomes a drain region of the memory transistor 87b and 87c, the drain region 85b becomes a drain region of the memory transistor 87d. なお88はコントロールゲートを示し、89はフローティングゲートを示している。 Note 88 indicates a control gate, 89 denotes a floating gate.

【0448】半導体基板80の主表面のうち、メモリトランジスタ領域には、n型のソース/ドレイン領域83 [0448] Among the main surface of the semiconductor substrate 80, the memory transistor region, n-type source / drain regions 83
a、83bを有するセレクトゲートトランジスタ86が形成されている。 a, a select gate transistor 86 having 83b are formed. ソース/ドレイン領域83bはメモリトランジスタ87aのドレイン領域の役割もしている。 Source / drain region 83b is also the role of the drain region of the memory transistor 87a.

【0449】メモリトランジスタ87a、87b、87 [0449] memory transistor 87a, 87b, 87
c、87d上には多結晶シリコンからなる副ビット線9 c, is on 87d formed of polycrystalline silicon sub-bit line 9
0が形成されている。 0 is formed. 副ビット線90はソース/ドレイン領域83bと接続されている。 The sub-bit line 90 is connected to the source / drain region 83 b. 副ビット線90から分岐した分岐線91aはドレイン領域85aと接続され、 Branch line 91a branched from the sub-bit line 90 is connected to the drain region 85a,
分岐線91bはドレイン領域85bと接続されている。 Branch line 91b is connected to the drain region 85b.
副ビット線90上にはアルミニウムからなる主ビット線92が形成されている。 On top sub-bit line 90 main bit line 92 made of aluminum is formed. 主ビット線92は、ソース/ドレイン領域83aに接続されている。 The main bit line 92 is connected to the source / drain region 83a.

【0450】半導体基板80中にはメモリトランジスタ領域を囲むようにpウェル領域82が形成されており、 [0450] A p-well region 82 so as to surround the memory transistor region is formed in the semiconductor substrate 80,
pウェル領域82を囲むようにnウェル領域81が形成されている。 n-well region 81 is formed to surround the p-well region 82. 周辺領域にはMOSトランジスタ93が形成されている。 MOS transistor 93 is formed in the peripheral region. この発明に従った不揮発性半導体記憶装置のさらに詳細な説明を第14実施例を用いて行なう。 Performing more detailed description of the non-volatile semiconductor memory device in accordance with the invention using the fourteenth embodiment.

【0451】(14) 第14実施例 図66(a)はこの発明に従った不揮発性半導体記憶装置の第14実施例のメモリトランジスタ部の一部の断面図である。 [0451] (14) Fourteenth embodiment Figure 66 (a) is a partial sectional view of the memory transistor of the fourteenth embodiment of the nonvolatile semiconductor memory device in accordance with the present invention. p型シリコン基板201にはpウェル領域2 The p-type silicon substrate 201 p-well region 2
10が間を隔てて形成されている。 10 are formed at intervals are. pウェル領域210 p-well region 210
上には、メモリトランジスタ250〜257、261、 In the above, the memory transistor 250~257,261,
262、セレクトゲートトランジスタ259、260が形成されている。 262, select gate transistor 259 and 260 are formed. pウェル領域210には、各メモリトランジスタのn型のソース領域223、n型のドレイン領域224が形成されている。 The p-well region 210, n-type source region 223, n-type drain region 224 of each memory transistor is formed. 249はn型の不純物領域を示している。 249 denotes an n-type impurity regions.

【0452】各メモリトランジスタ、セレクトゲートトランジスタはシリコン酸化膜247で覆われている。 [0452] Each of the memory transistor, the select gate transistor is covered with a silicon oxide film 247. ソース領域223上はシリコン酸化膜247によって塞がれている。 On the source region 223 is blocked by the silicon oxide film 247. これに対しドレイン領域224および不純物領域249上はシリコン酸化膜で塞がれていない。 In contrast on the drain region 224 and the impurity region 249 is not blocked by the silicon oxide film. 各メモリトランジスタはフローティングゲート219およびコントロールゲート220を備えている。 Each memory transistor has a floating gate 219 and control gate 220.

【0453】メモリトランジスタ250〜257の各ドレイン領域224は1本の副ビット線227aによって電気的に接続されている。 [0453] Each drain region 224 of the memory transistor 250 to 257 are electrically connected by a single sub bit line 227a. メモリトランジスタ261、 Memory transistor 261,
262のドレイン領域224は1本の副ビット線227 Drain region 224 of the 262 1 sub-bit line 227
bによって電気的に接続されている。 It is electrically connected by b. 不純物領域249 Impurity region 249
は接続導電層248と電気的に接続されている。 It is electrically connected to the connection conductive layer 248. また、 Also,
フィールド酸化膜206上にはダミーゲート242を有するダミーゲートトランジスタ258が形成されている。 The field oxide film 206 dummy gate transistor 258 having a dummy gate 242 is formed. ダミーゲートトランジスタの詳細は後で説明する。 Details of the dummy gate transistor will be described later.

【0454】副ビット線227aおよび227b上には層間絶縁膜245が形成され、層間絶縁膜245上には主ビット線233が形成されている。 [0454] The on sub-bit lines 227a and 227b are formed the interlayer insulating film 245, and the main bit line 233 is formed on the interlayer insulating film 245. 主ビット線233 The main bit line 233
は接続導電層248と電気的に接続されている。 It is electrically connected to the connection conductive layer 248. 主ビット線233上には層間絶縁膜246が形成され、層間絶縁膜246上にはアルミニウム配線238が間を隔てて形成されている。 On the main bit line 233 is formed an interlayer insulating film 246, is formed on the interlayer insulating film 246 is formed at intervals aluminum wiring 238.

【0455】一方、シリコン基板201中にはpウェル領域210を覆うようにnウェル領域207が形成されている。 [0455] On the other hand, n-well region 207 is formed to cover the p-well region 210 in the silicon substrate 201.

【0456】図66(b)は図66(a)に示すメモリトランジスタの等価回路図である。 [0456] Figure 66 (b) is an equivalent circuit diagram of the memory transistor shown in FIG. 66 (a). 8個のメモリトランジスタの各ドレイン領域は副ビット線と接続され、ソース領域はソース線に接続されている。 Each drain regions of the eight memory transistors is connected to the sub-bit line, the source region is connected to the source line. 選択ゲート1によって主ビット線と副ビット線との導通/遮断が行なわれる。 Conduction / disconnection between the main bit lines and sub-bit lines is performed by the selection gate 1. ワード線1〜8はコントロールゲートのことである。 Word line 1-8 is that the control gate.

【0457】図67は、この発明に従った不揮発性半導体記憶装置の第14実施例のメモリトランジスタの断面構造図である。 [0457] Figure 67 is a sectional view of the memory transistor of the fourteenth embodiment of the nonvolatile semiconductor memory device in accordance with the present invention. pウェル領域210とフローティングゲート219との間にはゲート酸化膜213が形成され、 A gate oxide film 213 is formed between the p-well region 210 and the floating gate 219,
フローティングゲート219とコントロールゲート22 Floating gate 219 and the control gate 22
0の間にはONO膜215が形成されている。 ONO film 215 is formed between the 0.

【0458】次にこの発明に従った不揮発性半導体記憶装置の第14実施例の動作を図66(b)と図67を用いて説明する。 [0458] will be described with reference to FIGS. 67 and FIG. 66 (b) the operation of the fourteenth embodiment of the nonvolatile semiconductor memory device in accordance with the present invention. まず消去動作について説明する。 First erase operation will be described. 従来例で説明したNOR型およびNAND型は電子を引き抜くことにより消去状態にしていたが、この第14実施例では電子を注入することにより消去状態にしている。 NOR type and NAND type described in the prior examples had been erased state by pulling out the electrons, in this fourteenth embodiment are in the erased state by injecting electrons. すなわち、メモリトランジスタ250〜257を一括消去する場合、主ビット線233をフローティング状態に保ち、セレクトゲートトランジスタ259をOFFする。 In other words, if you want to bulk erase the memory transistors 250-257, keeping the main bit line 233 to a floating state, to turn OFF the select gate transistor 259.
これにより副ビット線227aもフローティング状態となる。 Thus the sub-bit line 227a also becomes floating state. そしてソース線およびpウェル領域210aに− Then the source line and p-well regions 210a -
10V程度の電圧を印加する。 Applying a voltage of about 10V. そして、ワード線1〜ワード線8に10V程度の電圧を印加する。 Then, applying a voltage of about 10V to the word line 1 word line 8. これにより図67のに示すようにチャネル領域にある電子がトンネル効果の1つであるチャネルFN現象によってフローティングゲート219に注入される。 Thereby electrons in the channel region as shown in FIG. 67 are injected into the floating gate 219 by channel FN phenomenon is one of the tunneling effect. これが消去状態“1”でありV thの値は〜6V程度である。 This is the value of is V th in the erased state "1" is about ~6V.

【0459】次に書込動作について説明する。 [0459] Next, the writing operation will be described. たとえばメモリトランジスタ257を書込状態“0”にするとき、セレクトゲートトランジスタ259をONし、主ビット線233に5V程度の電圧を印加する。 For example, when the memory transistor 257 to the write state "0", and ON the select gate transistor 259, a voltage of about 5V to the main bit line 233. これにより副ビット線227aの電圧も5V程度になる。 Thus the voltage of the sub-bit line 227a also becomes about 5V. そしてp And p
ウェル領域210aを接地電位に保ち、ソース線をOP Maintaining the well region 210a to the ground potential, the source line OP
ENにする。 To EN. さらに、ワード線8に−10V程度の電圧を印加し、ワード線1〜ワード線7は接地電位に保つ。 Further, a voltage of about -10V is applied to the word lines 8, the word line 1 to the word line 7 is kept at ground potential.
これにより、図67のに示すように、メモリトランジスタ257のフローティングゲート219に蓄積された電子はトンネル効果の1つであるドレインFN現象によってドレイン領域224に引き抜かれる。 Thus, as shown in FIG. 67, the electrons accumulated in the floating gate 219 of the memory transistor 257 is withdrawn to the drain region 224 by the drain FN phenomenon which is one of the tunneling effect. これによりメモリトランジスタ257が書込状態“0”となり、このときV thの値は1V程度になる。 Thus the memory transistor 257 is programmed state "0", the value of the time V th is about 1V.

【0460】次に読出動作を説明する。 [0460] will now be described read operation. たとえばメモリトランジスタ257を読出すとき、セレクトゲートトランジスタ259をONし、主ビット線233に1V程度の電圧を印加する。 For example, when reading the memory transistor 257, and turns ON the select gate transistors 259 to apply a voltage of about 1V to the main bit line 233. そしてソース線およびpウェル領域210aを接地電位に保つ。 Then the source line and p-well region 210a keeps the ground potential. そしてワード線8に3〜5 And to the word line 8 3-5
V程度の電圧を印加し、ワード線1〜ワード線7を接地電位にする。 Applying a voltage of about V, the word line 1 to the word line 7 to the ground potential. このときメモリトランジスタ257が消去状態“1”のときはチャネルが形成されずビット線に電流が流れない。 At this time, when the memory transistor 257 is in the erase state "1" no current flows in the bit line without a channel is formed. これに対し書込状態“0”のときはチャネルが形成されビット線に電流が流れる。 In contrast current flows in the bit line channel is formed when the written state "0". これにより書込状態/消去状態の判定を行なう。 Thus a determination of the write state / erased state.

【0461】この第14実施例ではpウェル領域210 [0461] p-well region 210 in the fourteenth embodiment
に負の電圧を印加させている。 And by applying a negative voltage to. pウェル領域210の周りにはnウェル領域207があるので、負の電圧を印加してもpウェル領域210とnウェル領域207とは逆バイアス状態となり、pウェル領域210に電圧を印加しても周辺回路形成領域に電圧が印加されることはない。 Since around the p-well region 210 is n-well region 207, the p-well region 210 and the n-well region 207 by applying a negative voltage becomes a reverse bias state, by applying a voltage to the p-well region 210 It is not that the voltage in the peripheral circuit region is also applied.

【0462】また、消去動作のとき、pウェル領域に負の電圧を印加し、ワード線に正の電圧を印加することにより、最大電圧の値を小さくしながらも、pウェル領域210とコントロールゲート220間の電位差を相対的に大きくし、チャネルFN効果を起こすことを可能にしている。 [0462] Also, during an erase operation, a negative voltage is applied to the p-well region, by applying a positive voltage to the word line, while decreasing the value of the maximum voltage, the p-well region 210 and control gate the potential difference between 220 and relatively large, it is made possible to cause the channel FN effect.

【0463】また、図66(a)に示すようにメモリトランジスタ250〜257の各ドレイン領域224には副ビット線227aが接続されている。 [0463] Further, the sub-bit line 227a is connected to the drain region 224 of the memory transistors 250-257, as shown in FIG. 66 (a). このため読出動作の際には読出電流を多くとることができるのでNAN Therefore, since the time of read operation can take much read current NAN
D型に比べて読出動作を高速に行なえる。 Perform a read operation at a high speed as compared to the D-type.

【0464】さらに、図67に示すように書込動作をドレインFNを用いているので、チャネルホットエレクトロンを用いる場合に比べ高い効率で書込動作を行なうことができ、これにより消費電力の低減を図れる。 [0464] Further, because of the use of drain FN write operation as shown in FIG. 67, a high efficiency can be performed write operations compared to using the channel hot electron, thereby to reduce power consumption achieved.

【0465】次に図66(a)に示す構造の平面的配置状態を説明する。 [0465] Next will be described a planar arrangement of the structure shown in FIG. 66 (a). 図68はコントロールゲート220を形成した状態までにおける平面図である。 Figure 68 is a plan view in up state of forming a control gate 220. 図68をA− Figure 68 A-
A線で切断した状態が、図66(a)においてコントロールゲート220までの状態を示している。 State taken along the line A is shows a state up to the control gate 220 in FIG. 66 (a). コントロールゲート220、選択ゲート234、ダミーゲート24 Control gate 220, select gate 234, the dummy gate 24
2、ソース線223aは縦方向に延びている。 2, the source line 223a extends in a longitudinal direction. ソース線223aは図66(a)に示すソース領域223をつなげたものである。 Source line 223a is obtained by connecting the source region 223 shown in FIG. 66 (a). フィールド酸化膜206とドレイン領域224が交互に形成されている。 Field oxide film 206 and the drain region 224 are formed alternately. なお、選択ゲート2 The selection gate 2
34上にある配線層(メモリトランジスタのコントロールゲートにあたる)は図示を省略している。 Wiring layers that are on the 34 (corresponding to the control gate of the memory transistor) are not shown.

【0466】図69は図68の上に副ビット線227 [0466] Figure 69 is sub-bit line on the Figure 68 227
a、227bを形成した状態を示している。 a, it shows the state of forming a 227b. ソース線2 Source line 2
23aは配線層241と電気的に接続されている。 23a is electrically connected to the wiring layer 241. 配線層241は副ビット線227a、227bと同時に形成されたものである。 Wiring layer 241 is sub-bit line 227a, it is those which are 227b formed at the same time.

【0467】また、選択ゲート234はポリパッド23 [0467] In addition, the selection gate 234 polypads 23
6と電気的に接続されている。 6 and are electrically connected. ポリパッド236も副ビット線227a、227bと同時に形成されたものである。 Polypad 236 also sub-bit line 227a, and is formed simultaneously with 227b. なお、副ビット線227a、227bとドレイン領域224とのコンタクトは図示が省略されている。 Incidentally, the sub-bit lines 227a, contacts between 227b and drain region 224 are not shown. また、接続導電層248と不純物領域249とのコンタクトも図示が省略されている。 Also shown a contact between the connecting conductive layer 248 and the impurity region 249 is omitted.

【0468】図70は図69の上に主ビット線233を形成した状態を示している。 [0468] Figure 70 shows a state of forming a main bit line 233 to the top of Figure 69. 主ビット線233は接続導電層248と電気的に接続されている。 The main bit line 233 is electrically connected to the connection conductive layer 248. アルミ電極23 Aluminum electrode 23
7a、237b、237c、237dは主ビット線23 7a, 237b, 237c, 237d are main bit line 23
3と同時に形成されたものである。 3 and is formed at the same time. アルミ電極237a Aluminum electrode 237a
は一方のポリパッド236と電気的に接続され、アルミ電極237bは他方のポリパッド236と電気的に接続されている。 Is electrically connected to one of polypad 236, aluminum electrodes 237b are other polypad 236 and electrically connected. アルミ電極237cは配線層241と電気的に接続されている。 Aluminum electrodes 237c are electrically connected to the wiring layer 241. またアルミ電極237dはダミーゲート242と電気的に接続されている。 The aluminum electrode 237d are dummy gate 242 and electrically connected.

【0469】図71は図70の上にアルミ配線238a [0469] FIG. 71 is aluminum wiring in the top of FIG. 70 238a
〜238gを形成した状態を示している。 It shows a state of forming a ~238G. アルミ配線2 Aluminum wiring 2
38aはアルミ電極237aと電気的に接続され、アルミ配線238bはアルミ電極237bと電気的に接続され、アルミ配線238eはアルミ電極237cと電気的に接続され、アルミ配線238f、238gはアルミ電極237bと電気的に接続されている。 38a is connected to the aluminum electrode 237a and electrically, the aluminum wiring 238b is connected to the aluminum electrode 237b electrically, the aluminum wiring 238e is connected to the aluminum electrode 237c electrically, aluminum wiring 238f, 238 g is an aluminum electrode 237b It is electrically connected.

【0470】次に、この発明に従った不揮発性半導体記憶装置の第14実施例の全体の構成および動作の第1〜 [0470] Next, first to the overall structure and operation of the fourteenth embodiment of the nonvolatile semiconductor memory device according to the invention
第7の例を表2を参照しながら説明する。 The seventh example will be described with reference to Table 2.

【0471】この不揮発性半導体記憶装置に含まれるメモリセルマトリックスは、以下に説明するように複数のセクタに分割されている。 [0471] Memory cell matrix included in the nonvolatile semiconductor memory device is divided into a plurality of sectors as described below. 表2には、選択されたセクタ内のメモリセル(メモリトランジスタ)および非選択のセクタ内のメモリセル(メモリトランジスタ)への電圧印加条件が示される。 Table 2, the voltage application condition to the memory cells in the selected sector (memory transistor) and the non-selected memory cells in the sector (the memory transistor) is shown. 表2において、Vdはドレイン電圧、Vgはコントロールゲート電圧、Vsはソース電圧、Vbbはウェル電圧を示す。 In Table 2, Vd represents drain voltage, Vg is the control gate voltage, Vs is the source voltage, Vbb is the well voltage.

【0472】 [0472]

【表2】 [Table 2]

【0473】<1> 第1の例 (a) 不揮発性半導体記憶装置の全体の構成 図72は、第1の例による不揮発性半導体記憶装置の全体の構成を示すブロック図である。 [0473] <1> overall configuration diagram 72 of a first example (a) a non-volatile semiconductor memory device is a block diagram showing an overall configuration of a nonvolatile semiconductor memory device according to the first example.

【0474】メモリセルマトリックス70はセクタSE [0474] memory cell matrix 70 sector SE
1,SE2に分割されている。 It is divided into 1, SE2. メモリセルマトリックス70は、セクタSE1,SE2にそれぞれ対応するセレクトゲートSG1,SG2を含む。 Memory cell matrix 70 includes a select gate SG1, SG2 respectively corresponding to sectors SE1, SE2. メモリセルマトリックス70はPウェル領域71内に形成される。 The memory cell matrix 70 is formed in the P-well region 71.

【0475】メモリセルマトリックス70には2つの主ビット線MB0,MB1が配列される。 [0475] The memory cell matrix 70 two main bit line MB0, MB1 is arranged. 主ビット線MB The main bit line MB
0,MB1はそれぞれYゲート72内のYゲートトランジスタYG0,YG1を介してセンスアンプ52および書込回路53に接続される。 0, MB1 is connected to the sense amplifier 52 and write circuit 53 via the Y gate transistor YG0, YG1 in Y gate 72, respectively.

【0476】主ビット線MB0に対応して2つの副ビット線SB01,SB02が設けられ、主ビット線MB1 [0476] The main bit line MB0 to corresponding two sub bit lines SB01, SB02 are provided, the main bit line MB1
に対応して2つの副ビット線SB11,SB12が設けられる。 Two sub-bit lines SB11, SB12 are provided corresponding to.

【0477】副ビット線SB01,SB11に交差するようにワード線WL0,WL1が配列され、副ビット線SB02,SB12に交差するようにワード線WL2, [0477] Word lines WL0, WL1 to cross the sub-bit line SB01, SB11 are arranged, the word line WL2 to cross the sub-bit line SB02, SB12,
WL3が配列される。 WL3 are arranged.

【0478】副ビット線SB01,SB02,SB1 [0478] sub-bit line SB01, SB02, SB1
1,SB12とワード線WL0〜WL3との交点にはそれぞれメモリセル(メモリトランジスタ)M00〜M0 1, SB12 and each of the intersections of the word lines WL0~WL3 memory cells (memory transistors) M00~M0
3,M10〜M13が設けられる。 3, M10~M13 is provided. メモリセルM00, The memory cell M00,
M01,M10,M11はセクタS1に含まれ、メモリセルM02,M03,M12,M13はセクタSE2に含まれる。 M01, M10, M11 are included in sector S1, the memory cell M02, M03, M12, M13 are included in sector SE2.

【0479】各メモリセルのドレインは対応する副ビット線に接続され、コントロールゲートは対応するワード線に接続され、ソースはソース線SLに接続される。 [0479] The drain of each memory cell is connected to the corresponding sub-bit line, a control gate connected to a corresponding word line and a source connected to a source line SL.

【0480】セレクトゲートSG1はセレクトゲートトランジスタSG01,SG11を含み、セレクトゲートSG2はセレクトゲートトランジスタSG02,SG1 [0480] select gate SG1 includes select gate transistor SG01, SG11, select gate SG2 is select gate transistor SG02, SG1
2を含む。 Including the 2. 副ビット線SB01,SB02はそれぞれセレクトゲートトランジスタSG01,SG02を介して主ビット線MB0に接続され、副ビット線SB11,S Sub bit line SB01, SB02 is connected to the main bit line MB0 via the select gate transistor SG01, SG02 respectively, the sub-bit line SB11, S
B12はそれぞれセレクトゲートトランジスタSG1 Each of the B12 select gate transistor SG1
1,SG12を介して主ビット線MB1に接続される。 1, is connected to the main bit line MB1 via the SG12.

【0481】アドレスバッファ58は、外部から与えられるアドレス信号を受け、Xアドレス信号をXデコーダ59に与え、Yアドレス信号をYデコーダ57に与える。 [0481] The address buffer 58 receives an address signal externally applied, giving a X address signal to the X-decoder 59 provides the Y address signal to the Y-decoder 57. Xデコーダ59は、Xアドレス信号に応答して複数のワード線WL0〜WL3のうちいずれかを選択する。 X decoder 59 selects one of a plurality of word lines WL0~WL3 in response to an X address signal.
Yデコーダ57は、Yアドレス信号に応答して複数の主ビット線MB0,MB1のいずれかを選択する選択信号を発生する。 Y decoder 57 generates a selection signal in response to the Y address signal to select one of a plurality of main bit line MB0, MB1.

【0482】Yゲート72内のYゲートトランジスタは、それぞれ選択信号に応答して主ビット線MB0,M [0482] Y-gate transistors in Y gate 72, in response to each selection signal main bit line MB0, M
B1をセンスアンプ52および書込回路53に接続する。 Connecting B1 to the sense amplifier 52 and write circuit 53.

【0483】読出時には、センスアンプ52が、主ビット線MB0または主ビット線MB1上に読出されたデータを検知し、データ入出力バッファ51を介して外部に出力する。 [0483] At the time of reading, the sense amplifier 52, detects the data read onto the main bit line MB0 or ​​main bit line MB1, is output via the data output buffer 51 to the outside.

【0484】書込時には、外部から与えられるデータがデータ入出力バッファ51を介して書込回路53に与えられ、書込回路53はそのデータに従って主ビット線M [0484] During writing, data applied from outside is applied to the write circuit 53 via the data output buffer 51, the write circuit 53 main bit lines according to the data M
B0,MB1にプログラム電圧を与える。 B0, MB1 give the program voltage to.

【0485】高電圧発生回路54,55は外部から電源電圧Vcc(たとえば5V)を受け、高電圧を発生する。 [0485] high voltage generating circuit 54 and 55 receives the power supply voltage Vcc from the outside (for example 5V), for generating a high voltage. 負電圧発生回路56は外部から電源電圧Vccを受け、負電圧を発生する。 Negative voltage generating circuit 56 receives the power supply voltage Vcc from the outside, generates a negative voltage. ベリファイ電圧発生回路60 Verify voltage generating circuit 60
は、外部から与えられる電源電圧Vccを受け、ベリファイ時に、選択されたワード線に所定のベリファイ電圧を与える。 Receives the power supply voltage Vcc supplied from the outside, at the time of verification, it gives a predetermined verify voltage to the selected word line. ウェル電位発生回路61は、消去時に、pウェル領域71に負電圧を印加する。 Well potential generation circuit 61, at the time of erasing, a negative voltage is applied to the p-well region 71. ソース制御回路62 Source control circuit 62
は、消去時に、ソース線SLに高電圧を与える。 It is, at the time of erasing, providing a high voltage to the source line SL. セレクトゲートデコーダ63は、アドレスバッファ58からのアドレス信号の一部に応答して、セレクトゲートSG Select gate decoder 63 is responsive to a portion of the address signal from address buffer 58, a select gate SG
1,SG2を選択的に活性化する。 1, SG2 selectively activates.

【0486】書込/消去制御回路50は、外部から与えられる制御信号に応答して、各回路の動作を制御する。 [0486] Write / erase control circuit 50, in response to an externally applied control signal, for controlling the operation of each circuit.

【0487】(b) 不揮発性半導体記憶装置の動作 次に、不揮発性半導体記憶装置のセクタ消去動作、書込動作および読出動作を表1を参照しながら説明する。 [0487] (b) operation of the nonvolatile semiconductor memory device Next, a sector erase operation of the non-volatile semiconductor memory device, the write and read operations will be described with reference to Table 1.

【0488】(i) セクタ消去動作 ここでは、セクタSE1を一括消去するものと仮定する。 [0488] (i) sector erase operation here, it is assumed that collectively erasing the sector SE1. まず、書込/消去制御回路50にセクタ一括消去動作を指定する制御信号が与えられる。 First, the control signal for designating a sector batch erase operation to the write / erase control circuit 50 is provided. それにより、高電圧発生回路55および負電圧発生回路56が活性化される。 Thereby, the high voltage generating circuit 55 and the negative voltage generating circuit 56 is activated.

【0489】高電圧発生回路55はXデコーダ59に高電圧(10V)を与える。 [0489] high voltage generating circuit 55 provides a high voltage (10V) to the X-decoder 59. Xデコーダ59は、セクタS X decoder 59, sector S
E1のワード線WL0,WL1に高電圧(10V)を印加し、セクタSE2のワード線WL2,WL3に0Vを印加する。 A high voltage (10V) is applied to the word lines WL0, WL1 of the E1, 0V is applied to word line WL2, WL3 sector SE2. 負電圧発生回路56はYデコーダ57およびウェル電位発生回路61に負電圧を与える。 Negative voltage generating circuit 56 applies a negative voltage to the Y decoder 57 and the well potential generation circuit 61. Yデコーダ57はYゲート72内のYゲートトランジスタYG0, Y decoder 57 Y gate transistor YG0 in Y gate 72,
YG1に負電圧を印加する。 A negative voltage is applied to the YG1. それにより、主ビット線M As a result, the main bit line M
B0,MB1はフローティング状態になる。 B0, MB1 becomes a floating state. ソース制御回路62はソース線SLをフローティング状態にする。 Source control circuit 62 to the source line SL in a floating state.
また、ウェル電位発生回路61はpウェル領域71に負電圧(−8V)を印加する。 Also, well potential generation circuit 61 applies a negative voltage (-8 V) to the p-well region 71. セレクトゲートデコーダ6 Select gate decoder 6
3はセレクトゲートSG1,SG2をオフ状態にする。 3 to turn off the select gate SG1, SG2.

【0490】このようにして、選択セクタSE1内のメモリセルおよび非選択セクタSE2内のメモリセルに、 [0490] In this way, the memory cells of the memory cell and the non-selected sector within SE2 in the selected sector SE1,
表2の(E1)に示されるように電圧が印加される。 A voltage is applied as shown in Table 2 (E1). その結果、セクタSE1内のすべてのメモリセルは消去される。 As a result, all of the memory cells in the sector SE1 is erased.

【0491】(ii) 書込動作 ここでは、メモリセルM00をプログラムするものと仮定する。 [0491] (ii) where the write operation is assumed to program the memory cell M00. すなわち、メモリセルM00にデータ“0”を書込み、メモリセルM10はデータ“1”を保持する。 That is, the write data "0" to the memory cell M00, the memory cell M10 holds data "1".

【0492】まず、書込/消去制御回路50に、プログラム動作を指定する制御信号が与えられる。 [0492] First, the write / erase control circuit 50, a control signal is provided for specifying the program operation. それにより、高電圧発生回路54および負電圧発生回路56が活性化される。 Thereby, the high voltage generating circuit 54 and the negative voltage generating circuit 56 is activated.

【0493】負電圧発生回路56はXデコーダ59に負電圧を与える。 [0493] Negative voltage generating circuit 56 applies a negative voltage to the X-decoder 59. Xデコーダ59は、アドレスバッファ5 X decoder 59, an address buffer 5
8から与えられるXアドレス信号に応答してワード線W Word line W in response to the X address signal applied from the 8
L0を選択し、選択されたワード線WL0に負電圧(− Select L0, selected word line WL0 negative voltage (-
8V)を印加し、非選択のワード線WL1〜WL3に0 8V) is applied to, 0 to a non-selected word lines WL1~WL3
Vを印加する。 Applying a V.

【0494】高電圧発生回路54はYデコーダ57、書込回路53およびセレクトゲートデコーダ63に高電圧を与える。 [0494] high voltage generating circuit 54 provides a high voltage to the Y decoder 57, write circuit 53 and the select gate decoder 63. まず、外部からデータ入出力バッファ51を介してデータ“0”が書込回路53に与えられ、ラッチされる。 First, through the data input buffer 51 from an external data "0" is applied to the write circuit 53 and latched. Yデコーダ57は、アドレスバッファ58から与えられるYアドレス信号に応答してYゲート72内のYゲートトランジスタYG0に高電圧を印加し、YゲートトランジスタYG1に0Vを印加する。 Y decoder 57, a high voltage is applied to the Y gate transistor YG0 in Y gate 72 in response to the Y address signal applied from address buffer 58, 0V is applied to the Y gate transistor YG1. それにより、 Thereby,
YゲートトランジスタYG0がオンする。 Y gate transistor YG0 is turned on.

【0495】書込回路53はYゲートトランジスタYG [0495] write circuit 53 Y gate transistor YG
0を介して主ビット線MB0にデータ“0”に対応するプログラム電圧(5V)を印加する。 Through 0 to apply the program voltage corresponding to the data "0" to the main bit line MB0 (5V). また、セレクトゲートデコーダ63は、セレクトゲートSG1をオン状態にし、セレクトゲートSG2をオフ状態にする。 The select gate decoder 63, the select gate SG1 on, to turn off the select gate SG2. それにより、副ビット線SB01,SB11がそれぞれ主ビット線MB0,MB1に接続される。 Thereby, the sub-bit line SB01, SB11 is connected to the main bit line MB0, MB1 respectively. ソース制御回路62 Source control circuit 62
は、ソース線SLをフローティング状態にする。 Is, to the source line SL in a floating state. ウェル電位発生回路61はpウェル領域71に0Vを印加する。 Well potential generation circuit 61 applies 0V to the p-well region 71.

【0496】このようにして、メモリセルM00に、表2の(P1)の左欄に示されるように電圧が印加される。 [0496] In this way, the memory cell M00, the voltage is applied as shown in the left column of Table 2 (P1). その結果、メモリセルM00のしきい値電圧が下降する。 As a result, the threshold voltage of the memory cell M00 is lowered.

【0497】一定時間(たとえば1m秒)経過後、外部からデータ入出力バッファ51を介してデータ“1”が書込回路53に与えられ、ラッチされる。 [0497] predetermined time (for example, 1m sec) has elapsed, via the data output buffer 51 from an external data "1" is applied to the write circuit 53 and latched. Yデコーダ5 Y decoder 5
7は、アドレスバッファ58から与えられるYアドレス信号に応答してYゲート72内のYゲートトランジスタYG1に高電圧を印加し、YゲートトランジスタYG0 7, a high voltage is applied to the Y gate transistors YG1 in Y gate 72 in response to the Y address signal applied from address buffer 58, Y gate transistor YG0
に0Vを印加する。 0V is applied to. それにより、YゲートトランジスタYG1がオンする。 Thereby, Y gate transistor YG1 is turned on. 書込回路53は、YゲートトランジスタYG1を介して主ビット線MB1にデータ“1”に対応する0Vを印加する。 Write circuit 53 applies a 0V corresponding to the data "1" to the main bit line MB1 via the Y gate transistor YG1.

【0498】このようにして、メモリセルM10に、表2の(P1)の右欄に示されるように電圧が印加される。 [0498] In this way, the memory cell M10, the voltage is applied as shown in the right column of Table 2 (P1). その結果、メモリセルM10のしきい値電圧は高いまま維持される。 As a result, the threshold voltage of the memory cell M10 is remain high.

【0499】(iii) 読出動作 ここでは、メモリセルM00からデータを読出すものと仮定する。 [0499 (iii) The here read operation, assume that data is read out from the memory cell M00. まず、書込/消去制御回路50に、読出動作を指定する制御信号が与えられる。 First, the write / erase control circuit 50, a control signal specifying a reading operation is given.

【0500】Xデコーダ59は、アドレスバッファ58 [0500] X decoder 59, an address buffer 58
から与えられるXアドレス信号に応答してワード線WL In response to the X address signal applied from the word line WL
0を選択し、それに3Vを印加する。 Select 0, it is applied to 3V. このとき、ワード線WL1〜WL3は0Vに保たれる。 At this time, the word line WL1~WL3 is kept at 0V. セレクトゲートデコーダ63は、セレクトゲートSG1をオン状態にし、 Select gate decoder 63, the select gate SG1 on,
セレクトゲートSG2をオフ状態にする。 To turn off the select gate SG2. Yデコーダ5 Y decoder 5
7は、アドレスバッファ58から与えられるYアドレス信号に応答してYゲート72内のYゲートトランジスタYG0をオンさせる。 7, in response to the Y address signal applied from address buffer 58 to turn on the Y gate transistor YG0 in Y gate 72. ソース制御回路62はソース線S Source control circuit 62 is a source line S
Lを接地する。 To ground the L.

【0501】このようにして、選択されたメモリセルM [0501] In this way, the memory cell M, which is selected
00に、表2の(R1)の左欄に示されるように電圧が印加される。 00, a voltage is applied as shown in the left column of Table 2 (R1). それにより、M00の内容が“1”であれば主ビット線MB0に読出電流が流れる。 Thus, read current flows through the main bit line MB0 if the content of M00 is "1". この読出電流がセンスアンプ52により検知され、データ入出力バッファ51を介して外部に出力される。 The read current is sensed by the sense amplifier 52 is output via the data output buffer 51 to the outside. このとき、非選択のメモリセルには、表2の(R1)の右欄に示されるように電圧が印加される。 In this case, the non-selected memory cells, a voltage is applied as shown in the right column of Table 2 (R1).

【0502】<2> 第2の例 (a) 不揮発性半導体記憶装置の全体の構成 図73は、第2の例による不揮発性半導体記憶装置の全体の構成を示すブロック図である。 [0502] <2> overall configuration diagram 73 of a second example (a) a non-volatile semiconductor memory device is a block diagram showing an overall configuration of a nonvolatile semiconductor memory device according to the second embodiment.

【0503】図73の不揮発性半導体記憶装置が図72 [0503] nonvolatile semiconductor memory device of FIG. 73 FIG. 72
の不揮発性半導体記憶装置と異なるのは、負電圧発生回路56が消去時にソース制御回路62に負電圧を与える点である。 Of different from the nonvolatile semiconductor memory device is that the negative voltage generating circuit 56 provides a negative voltage to the source control circuit 62 at the time of erasing.

【0504】他の部分の構成は、図72に示される構成と同様である。 [0504] Other parts configuration is similar to that shown in Figure 72. (b) 不揮発性半導体記憶装置の動作 第2の例の不揮発性半導体記憶装置の書込動作および読出動作は第1の例と同様である。 (B) writing operation and the reading operation of the nonvolatile semiconductor memory device of the operation the second embodiment of the nonvolatile semiconductor memory device is the same as in the first example. また、セクタ一括消去動作では、ソース制御回路62によりソース線SLに負電圧(−8V)が印加される点が第1の例と異なる。 Moreover, in the sector collective erasing operation, that a negative voltage to the source line SL (-8 V) is applied by the source control circuit 62 is different from that of the first embodiment.

【0505】一括消去時に、選択セクタ内のメモリセルには、表2の(E2)の左欄に示されるように電圧が印加され、非選択セクタ内のメモリセルには表2の(E [0505] when collective erasure, the memory cells in the selected sectors, a voltage is applied as shown in the left column of Table 2 (E2), the memory cell in the unselected sector in Table 2 (E
2)の右欄に示されるように電圧が印加される。 A voltage is applied as shown in the right column of 2).

【0506】<3> 第3の例 (a) 不揮発性半導体記憶装置の全体の構成 図74は、第3の例による不揮発性半導体記憶装置の全体の構成を示すブロック図である。 [0506] <3> overall configuration diagram 74 of a third example (a) a non-volatile semiconductor memory device is a block diagram showing an overall configuration of a nonvolatile semiconductor memory device according to the third embodiment.

【0507】第3の例の不揮発性半導体記憶装置が第1 [0507] third example the non-volatile semiconductor memory device of the first
の例の不揮発性半導体記憶装置と異なるのは次の点である。 Example differs from the non-volatile semiconductor memory device of the in the following points. ソース制御回路62の代わりにソースデコーダ10 Source decoder instead of the source control circuit 62 10
2が設けられる。 2 is provided. また、負電圧発生回路56はYデコーダ57の代わりにセレクトゲートデコーダ63およびソースデコーダ102に負電圧を与える。 The negative voltage generating circuit 56 applies a negative voltage to the select gate decoder 63 and source decoder 102 in place of the Y-decoder 57.

【0508】セクタSE1内のメモリセルM00,M0 [0508] memory cells in the sector SE1 M00, M0
1,M10,M11のソースはソース線SL1に接続され、セクタSE2内のメモリセルM02,M03,M1 1, M10, M11 sources are connected to a source line SL1, the memory cells in the sector SE2 M02, M03, M1
2,M13のソースはソース線SL2に接続される。 2, M13 sources are connected to a source line SL2. ソースデコーダ102の出力端子はソース線SL1,SL Output terminals of the source decoder 102 source lines SL1, SL
2に接続される。 It is connected to the 2.

【0509】(b) 不揮発性半導体記憶装置の動作 第3の例の不揮発性半導体記憶装置の書込動作および読出動作は第1の例と同様である。 [0509] (b) writing operation and the reading operation of the nonvolatile semiconductor memory device of the operation the third embodiment of the nonvolatile semiconductor memory device is the same as in the first example. セクタ一括消去動作では、ソースデコーダ102が、選択セクタに対応するソース線をフローティング状態にし、非選択セクタに対応するソース線に負電圧(−8V)を印加する。 The sector collective erasing operation, source decoder 102, the source line corresponding to the selected sector to the floating state, applying a negative voltage (-8 V) to the source line corresponding to the unselected sectors. たとえば、セクタSE1の一括消去時には、ソース線SL1がフローティング状態にされ、ソース線SL2に−8Vが印加される。 For example, when collective erasure of sectors SE1, the source line SL1 is floated, -8 V is applied to the source line SL2.

【0510】このようにして、選択セクタ内のメモリセルには、表2の(E3)の左欄に示されるように電圧が印加され、非選択セクタ内のメモリセルには表2の(E [0510] Thus, the memory cells in the selected sectors, a voltage is applied as shown in the left column of Table 2 (E3), the memory cell in the unselected sector in Table 2 (E
3)の右欄に示されるように電圧が印加される。 A voltage is applied as shown in the right column of 3).

【0511】その結果、非選択セクタ内のメモリセルのデータを安定に保護しつつ、選択セクタ内のメモリセルを一括消去することができる。 [0511] As a result, the data of the memory cells in the unselected sector while protecting stable and can be collectively erased memory cells in the selected sector.

【0512】<4> 第4の例 (a) 不揮発性半導体記憶装置の全体の構成 図75は、第4の例による不揮発性半導体記憶装置の全体の構成を示すブロック図である。 [0512] <4> overall configuration diagram 75 of the fourth embodiment (a) non-volatile semiconductor memory device is a block diagram showing an overall configuration of a nonvolatile semiconductor memory device according to the fourth embodiment.

【0513】第4の例の不揮発性半導体記憶装置が図7 [0513] The fourth example non-volatile semiconductor memory device of FIG. 7
4に示す第3の例の不揮発性半導体記憶装置と異なるのは次の点である。 The third example differs from the non-volatile semiconductor memory device of that shown in 4 in the following points. 負電圧発生回路56は、消去時にウェル電位発生回路61のみに負電圧を与え、セレクトゲートデコーダ63およびソースデコーダ102には負電圧を与えない。 Negative voltage generating circuit 56 gives a negative voltage only to the well potential generation circuit 61 at the time of erasing, the select gate decoder 63 and source decoder 102 does not have a negative voltage.

【0514】(b) 不揮発性半導体記憶装置の動作 第4の例の不揮発性半導体記憶装置の書込動作および読出動作は第1の例と同様である。 [0514] (b) writing operation and the reading operation of the nonvolatile semiconductor memory device of the operation the fourth example of the nonvolatile semiconductor memory device is the same as in the first example.

【0515】一括消去動作時には、ソースデコーダ10 [0515] at the time of collective erasing operation, source decoder 10
2が、選択セクタに対応するソース線をフローティング状態にし、非選択セクタに対応するソース線に0Vを印加する。 2, the source line corresponding to the selected sector to the floating state, 0V is applied to the source lines corresponding to the unselected sectors. たとえば、セクタSE1の一括消去時には、ソース線SL1がフローティング状態にされ、ソース線S For example, at the time of collective erasure of the sector SE1, the source line SL1 is in a floating state, the source line S
L2には0Vが印加される。 0V is applied to L2.

【0516】このようにして、選択セクタ内のメモリセルには、表2の(E4)の左欄に示されるように電圧が印加され、非選択セクタ内のメモリセルには、表2の(E4)の右欄に示されるように電圧が印加される。 [0516] Thus, the memory cells in the selected sectors, the voltage as shown in the left column of Table 2 (E4) is applied to the memory cells in the unselected sector, in Table 2 ( a voltage is applied as shown in the right column of E4).

【0517】その結果、非選択セクタ内のメモリセルのデータを安定に保護にしつつ、選択セクタ内のメモリセルを一括消去することができる。 [0517] As a result, the data of the memory cells in the unselected sector while stably protected, it is possible to batch-erase the memory cells in the selected sector.

【0518】<5> 第5の例 (a) 不揮発性半導体記憶装置の全体の構成 図76は、第5の例による不揮発性半導体記憶装置の全体を構成を示すブロック図である。 [0518] <5> overall configuration diagram 76 of the fifth example (a) a non-volatile semiconductor memory device is a block diagram showing the configuration of the whole of the nonvolatile semiconductor memory device according to a fifth embodiment.

【0519】第5の例の不揮発性半導体記憶装置が図7 [0519] nonvolatile semiconductor memory device of the fifth embodiment in FIG. 7
5に示す第4の例の不揮発性半導体記憶装置と異なるのは次の点である。 Fourth example differs from the non-volatile semiconductor memory device of that shown in 5 in the following points. 2つの負電圧発生回路56a、56b Two negative voltage generating circuit 56a, 56b
が設けられている。 It is provided. 負電圧発生回路56aはウェル電位発生回路61、セレクトゲートデコーダ63およびソースデコーダ102に負電圧を与える。 Negative voltage generating circuit 56a provides a negative voltage to the well potential generation circuit 61, select gate decoder 63 and source decoder 102. 負電圧発生回路5 Negative voltage generation circuit 5
6bはXデコーダ59に負電圧を与える。 6b gives a negative voltage to the X-decoder 59. 他の部分の構成は図75に示される構成と同様である。 Configuration of other portions is similar to that shown in Figure 75.

【0520】(b) 不揮発性半導体記憶装置の動作 第5の例の不揮発性半導体記憶装置の書込動作および読出動作は第1の例と同様である。 [0520] (b) writing operation and the reading operation of the nonvolatile semiconductor memory device of the operation the fifth example of the nonvolatile semiconductor memory device is the same as in the first example.

【0521】セクタ一括消去動作時には、ソースデコーダ102が、選択セクタに対応するソース線をフローティング状態にし、非選択セクタに対応するソース線に− [0521] when the sector collective erasing operation, source decoder 102, the source line corresponding to the selected sector to the floating state, the source line corresponding to the unselected sector -
4Vを印加する。 It is applied to 4V. たとえば、セクタSE1の一括消去時には、ソース線SL1がフローティング状態にされ、ソース線SL2には−4Vが印加される。 For example, when collective erasure of sectors SE1, the source line SL1 is in a floating state, the source line SL2 -4 V is applied.

【0522】このようにして、選択セクタ内のメモリセルには、表2の(E5)の左欄に示されるように電圧が印加され、非選択セクタ内のメモリセルには、表2の(E5)に示されるように電圧が印加される。 [0522] Thus, the memory cells in the selected sectors, the voltage as shown in the left column of Table 2 (E5) is applied to the memory cells in the unselected sector, in Table 2 ( a voltage is applied as shown in E5).

【0523】その結果、非選択セクタ内のメモリセルのデータを安定に保護しつつ、選択セクタ内のメモリセルを一括消去することができる。 [0523] As a result, the data of the memory cells in the unselected sector while protecting stable and can be collectively erased memory cells in the selected sector.

【0524】<6> 第6の例 第6の例による不揮発性半導体記憶装置の全体の構成は、図74に示される構成と同様である。 [0524] <6> whole structure of a nonvolatile semiconductor memory device according to the sixth embodiment The sixth embodiment of is the same as the structure shown in FIG. 74. また、第6の例の不揮発性半導体記憶装置の書込動作および読出動作は、第1の例と同様である。 The writing operation and the reading operation of the nonvolatile semiconductor memory device of the sixth embodiment is the same as the first example.

【0525】一括消去動作時には、ソースデコーダ10 [0525] at the time of collective erasing operation, source decoder 10
2が、選択セクタに対応するソース線に−8Vを印加し、非選択セクタに対応するソース線に0Vを印加する。 2, applies a -8V to the source line corresponding to the selected sectors, 0V is applied to the source lines corresponding to the unselected sectors. たとえば、セクタSE1の一括消去時には、ソース線SL1に−8Vが印加され、ソース線SL2に0Vが印加される。 For example, when collective erasure of a sector SE1 is, -8 V to the source line SL1 is applied, 0V is applied to the source line SL2.

【0526】このようにして、選択セクタ内のメモリセルには、表2の(E6)の左欄に示されるように電圧が印加され、非選択セクタ内のメモリセルには、表2の(E6)の右欄に示されるように電圧が印加される。 [0526] Thus, the memory cells in the selected sectors, the voltage as shown in the left column of Table 2 (E6) is applied to the memory cells in the unselected sector, in Table 2 ( a voltage is applied as shown in the right column of E6).

【0527】その結果、非選択セクタ内のメモリセルのデータを安定に保護しつつ、選択セクタ内のメモリセルを一括消去することができる。 [0527] As a result, the data of the memory cells in the unselected sector while protecting stable and can be collectively erased memory cells in the selected sector.

【0528】<7> 第7の例 第7の例による不揮発性半導体記憶装置の全体の構成は、図76に示される構成と同様である。 [0528] <7> overall configuration of a nonvolatile semiconductor memory device according to the seventh embodiment The seventh embodiment of is the same as the structure shown in FIG. 76. また、第7の例の不揮発性半導体記憶装置の書込動作および読出動作は、第1の例と同様である。 The writing operation and the reading operation of the nonvolatile semiconductor memory device of the seventh embodiment is the same as the first example.

【0529】セクタ一括消去動作時には、ソースデコーダ102が、選択セクタに対応するソース線に−8Vを印加し、非選択セクタに対応するソース線に−4Vを印加する。 [0529] when the sector collective erasing operation, source decoder 102 applies a -8V to the source line corresponding to the selected sector, applying a -4V to the source line corresponding to the unselected sectors. たとえば、セクタSE1の選択時には、ソース線SL1に−8Vが印加され、ソース線SL2に−4V For example, upon selection of the sector SE1 is, -8 V is applied to the source line SL1, -4 V to the source line SL2
が印加される。 There is applied.

【0530】このようにして、選択セクタ内のメモリセルに、表2の(E7)の左欄に示されるように電圧が印加され、非選択セクタ内のメモリセルに、表2の(E [0530] Thus, the memory cells in the selected sectors, the voltage as shown in the left column of Table 2 (E7) is applied, the memory cells in the unselected sector, in Table 2 (E
7)の右欄に示されるように電圧が印加される。 A voltage is applied as shown in the right column of 7).

【0531】その結果、非選択セクタ内のメモリセルのデータを安定に保護しつつ、選択セクタ内のメモリセルを一括消去することができる。 [0531] As a result, the data of the memory cells in the unselected sector while protecting stable and can be collectively erased memory cells in the selected sector.

【0532】<8> 各例の利点 第1および第2の例では、非選択セクタが基板からある程度ディスターブを受けるが、ソースデコーダは不要であり、負電圧発生回路は1つだけでよい。 [0532] <8> Benefits first and second examples of the embodiment, although the non-selected sector receives some disturbance from the substrate, the source decoder is not required, the negative voltage generating circuit need only one.

【0533】第3の例では、非選択セクタが基板から受けるディスターブは小さい。 [0533] In a third example, disturb unselected sector receives from the substrate is small. また、負電圧発生回路は1 Moreover, the negative voltage generating circuit 1
つだけでよい。 One need only. さらに、消去時のソースの接合耐圧は低くてよい。 Further, the junction breakdown voltage of the source of the erasing may be lower. ただし、ソースデコーダが必要である。 However, there is a need for source decoder.

【0534】第4および第6の例では、非選択セクタが基板から受けるディスターブは最も小さい。 [0534] In the example of the fourth and sixth, disturb unselected sector receives from the substrate smallest. また負電圧発生回路は1つだけでよい。 The negative voltage generating circuit need only one. ただし、ソースデコーダが必要であり、ソースの接合耐圧が8Vだけ必要である。 However, it is necessary to source decoder, the junction breakdown voltage of the source is required only 8V.

【0535】第5および第7の例では、非選択セクタが基板から受けるディスターブはやや小さく、ソースの接合耐圧も〜4Vと小さくてよい。 [0535] In the example of the fifth and seventh, disturb unselected sector receives from the substrate is slightly smaller may reduce the junction breakdown voltage of the source also ~4V. ただし、ソースデコーダが必要であり、2つの負電圧発生回路が必要である。 However, it is necessary to source decoder requires two negative voltage generating circuit.

【0536】次に、図66(a)に示すこの発明に従った不揮発性半導体記憶装置の第14実施例の製造方法について、図77〜図95を用いて説明する。 [0536] Next, the manufacturing method of the fourteenth embodiment of the nonvolatile semiconductor memory device according to the present invention shown in FIG. 66 (a), will be described with reference to FIG. 77 to FIG 95. 図77〜図95は、上記の構造を有する不揮発性半導体記憶装置の製造方法における第1工程〜第19工程を示す断面図である。 Figure 77 to Figure 95 are sectional views showing a first step to nineteenth step in the manufacturing method of the nonvolatile semiconductor memory device having the above structure.

【0537】まず図77を参照して、p型シリコン基板201主表面に、300Å程度の膜厚を有する下敷き酸化膜202を形成する。 [0537] First, referring to FIG. 77, the p-type silicon substrate 201 main surface, to form an underlying oxide film 202 having a thickness of about 300 Å. そして、この下敷き酸化膜20 Then, the underlying oxide film 20
2上に、CVD(Chemical Vapour D On 2, CVD (Chemical Vapour D
eposition)法を用いて、500Å程度の膜厚の多結晶シリコン膜203を形成する。 Eposition) method is used to form a polycrystalline silicon film 203 of 500Å about thickness. この多結晶シリコン膜203上に、CVD法などを用いて、1000Å On the polycrystalline silicon film 203, by using a CVD method, 1000 Å
程度のシリコン窒化膜204を形成する。 Forming a degree of silicon nitride film 204. そして、このシリコン窒化膜204上に、素子分離領域を露出するようにレジスト205を形成する。 Then, on the silicon nitride film 204, a resist 205 so as to expose an isolation region. このレジスト205をマスクとして異方性エッチングを行なうことによって、 By performing anisotropic etching using the resist 205 as a mask,
素子分離領域上のシリコン窒化膜204および多結晶シリコン膜203をエッチングする。 The silicon nitride film 204 and the polycrystalline silicon film 203 on the element isolation region is etched.

【0538】その後、レジスト205を除去し、シリコン窒化膜204をマスクとして用いて選択酸化を行なうことによって、図78に示されるように、フィールド酸化膜206を形成する。 [0538] Thereafter, the resist 205 is removed, by performing selective oxidation using the silicon nitride film 204 as a mask, as shown in FIG. 78, a field oxide film 206. そして、上記の多結晶シリコン膜203およびシリコン窒化膜204を除去する。 Then, to remove the polycrystalline silicon film 203 and the silicon nitride film 204.

【0539】次に、図79に示されるように、メモリトランジスタ領域および周辺回路領域の一部に、3.0M [0539] Next, as shown in FIG. 79, a portion of the memory transistor region and the peripheral circuit region, 3.0 M
eV,2.0×10 13 cm -3の条件で、リン(P)をイオン注入する。 eV, under the conditions of 2.0 × 10 13 cm -3, the phosphorus (P) is ion-implanted. そして、1000℃の温度で1時間の不純物ドライブを行なう。 Then, the impurities drive 1 hour at a temperature of 1000 ° C.. それにより、nウェル207が形成される。 Thereby, n-well 207 is formed. その後、図80に示されるように、メモリセル形成領域を覆うようにレジスト209を形成し、このレジスト209をマスクとして用いて、リン(P)を1.2MeV,1.0×10 13 cm -3の条件でイオン注入し、さらに、リン(P)を180KeV,3.5×1 Thereafter, as shown in FIG. 80, a resist 209 to cover the memory cell formation region, using the resist 209 as a mask, 1.2 MeV phosphorus (P), 1.0 × 10 13 cm - implanted with 3 conditions, further, 180 KeV phosphorus (P), 3.5 × 1
12 cm -3の条件でイオン注入する。 0 12 In the conditions of cm -3 ion implantation. それにより、周辺回路領域の一部にnウェル(図示せず)が形成される。 Thereby, n-well on a part of the peripheral circuit region (not shown) is formed.

【0540】次に、図81を参照して、メモリトランジスタ領域に、700KeV,1.0×10 13 cm -3の条件でボロン(B)をイオン注入し、さらに180Ke [0540] Next, with reference to FIG. 81, the memory transistor region, 700 keV, boron (B) is ion-implanted under the conditions of 1.0 × 10 13 cm -3, further 180Ke
V,3.5×10 12 cm -3の条件でボロン(B)をイオン注入する。 V, and boron (B) is ion-implanted under the conditions of 3.5 × 10 12 cm -3. それにより、pウェル210が形成される。 Thus, p-well 210 is formed.

【0541】そして、各メモリトランジスタのしきい値電圧制御のための不純物注入を行なった後、図82を参照して、p型シリコン基板201主表面上全面に、熱酸化処理を施すことによって150Å程度の膜厚のゲート絶縁膜211を形成する。 [0541] Then, after performing the impurity implantation for controlling a threshold voltage of each memory transistor, 150 Å with reference to FIG. 82, the p-type silicon substrate 201 main surface on the entire surface by thermal oxidation process forming a gate insulating film 211 of the extent of film thickness. そして、このゲート絶縁膜2 Then, the gate insulating film 2
11上における選択ゲートトランジスタ(後述)形成領域を覆うようにレジスト212を形成する。 Selection gate transistors on 11 to form a resist 212 to cover the (later) region. このレジスト212をマスクして用いて、エッチングを行なうことによって上記のゲート絶縁膜211の選択ゲートトランジスタ形成領域以外の部分を除去する。 The resist 212 used as a mask, removing portions other than the selected gate transistor forming region of the gate insulating film 211 by etching.

【0542】上記のレジスト212を除去し、再び熱酸化処理を施すことによって、p型シリコン基板201上全面に100Å程度の膜厚のゲート絶縁膜213を形成する。 [0542] removing the resist 212 described above, again by carrying out a thermal oxidation process to form a gate insulating film 213 of 100Å about a thickness in the upper p-type silicon substrate 201 the entire surface. それにより、選択ゲートトランジスタ形成領域には、約250Å程度の膜厚を有するゲート絶縁膜21 Thereby, the select gate transistor forming region, a gate insulating film having a film thickness of about 250 Å 21
1,213が形成されることになる。 So that 1,213 is formed. そして、このゲート絶縁膜211,213上に、CVD法などを用いて第1の多結晶シリコン膜214を1200Å程度の膜厚に形成する。 Then, on the gate insulating film 211 and 213 to form a first polycrystalline silicon film 214 by CVD or the like to a thickness of about 1200 Å. そして、この第1の多結晶シリコン膜厚21 Then, the first polysilicon film thickness 21
4上に、所定形状(この場合であれば紙面に垂直方向に断続的に複数のレジストパターンが形成される)のレジスト212aを堆積し、このレジスト212aをマスクとして用いて第1の多結晶シリコン膜214をエッチングする。 On the 4, a predetermined shape the resist 212a was deposited (in this in the case is intermittent plurality of resist patterns in a direction perpendicular to the paper surface is formed), a first polycrystalline silicon using the resist 212a as a mask the film 214 is etched.

【0543】その後、図84に示されるように、上記の第1の多結晶シリコン膜214上に、CVD法などを用いて100Å程度の膜厚の高温酸化膜を形成し、この高温酸化膜上にCVD法などを用いてシリコン窒化膜を1 [0543] Thereafter, as shown in Figure 84, on the first polycrystalline silicon film 214 above, by using a CVD method to form a 100Å about the thickness of the high-temperature oxidation film, the high-temperature oxidation film the silicon nitride film by CVD or the like to 1
00Å程度の厚みに形成し、さらにこのシリコン窒化膜上にCVD法を用いて150Å程度の厚みの高温酸化膜を形成する。 It was formed to a thickness of about Å, to form a high-temperature oxidation film of 150Å thickness of about using the CVD method on the silicon nitride film. それにより、ONO膜215が形成される。 Thereby, ONO film 215 is formed.

【0544】次に、図85を参照して、上記のONO膜215上に、CVD法を用いて、不純物が導入された多結晶シリコン層を1200Å程度の厚みに形成する。 [0544] Next, with reference to FIG. 85, on the above-described ONO film 215 by using a CVD method to form a polycrystalline silicon layer doped with an impurity to a thickness of about 1200 Å. そしてこの多結晶シリコン層上にスパッタリング法を用いて、タングステンシリサイド(WSi)層を1200Å And by using a sputtering method on the polycrystalline silicon layer, 1200 Å a tungsten silicide (WSi) layer
程度の厚みに形成する。 It is formed on the degree of thickness. これらにより、コントロールゲート電極となる導電層216が形成される。 These conductive layers 216 serving as the control gate electrode is formed. この導電層216上にCVD法を用いて、2000Å程度の膜厚を有する高温酸化膜217を形成する。 By a CVD method on the conductive layer 216, to form a high temperature oxide film 217 having a thickness of about 2000 Å. そして、メモリトランジスタ領域および周辺部のトランジスタ形成領域上に位置する高温酸化膜217上に、レジスト218を形成し、このレジスト218をマスクとしてエッチングを行なうことによって、周辺回路で用いるトランジスタの電極を形成する。 Then, formed on the high temperature oxide film 217 located in the memory transistor region and a peripheral portion of the transistor forming region, a resist 218 is formed, by etching using the resist 218 as a mask, the electrode of the transistor used in the peripheral circuit to.

【0545】次に、図86を参照して、上記の高温酸化膜217上に、図86において横方向に断続的にレジスト218aを形成する。 [0545] Next, with reference to FIG. 86, on the above-mentioned high-temperature oxidation film 217 is formed intermittently resist 218a in the lateral direction in FIG. 86. そして、このレジスト218a Then, the resist 218a
をマスクとして用いて、高温酸化膜217、導電膜21 Using as a mask, a high temperature oxide film 217, the conductive films 21
6、ONO膜215、第1の多結晶シリコン膜214をエッチングする。 6, ONO film 215, the first polysilicon film 214 is etched. それにより、フローティングゲート電極219およびコントロールゲート電極220が形成される。 Thereby, the floating gate electrode 219 and the control gate electrode 220 is formed.

【0546】次に、図87(a)を参照して、図86に示される状態のフラッシュメモリ上に、さらにレジスト221を塗布し、メモリトランジスタのソース領域となる部分を露出させるようにこのレジスト221をパターニングする。 [0546] Next, with reference to FIG. 87 (a), on the state of the flash memory shown in FIG. 86, the resist 221 is coated, the resist so as to expose a portion to be a source region of the memory transistor 221 is patterned. 図87(b)は、図87(a)に示される状態のフラッシュメモリの一部平面を示す平面図である。 Figure 87 (b) is a plan view showing a partial plan of the flash memory in the state shown in FIG. 87 (a). そして、図87(b)におけるB−B線に沿って見た断面が、図87(a)に示されることになる。 The cross-section taken along the line B-B in FIG. 87 (b) it is, so that as shown in FIG. 87 (a). このようにパターニングされたレジスト221をマスクとして用いて、ドライエッチングを行なうことによってソース領域上に形成されているフィールド酸化膜206を除去する。 Thus by using the resist 221 is patterned as a mask, to remove the field oxide film 206 formed on the source region by performing a dry etching.

【0547】そして、レジスト218a,211を除去した後、図88に示されるように、選択ゲートトランジスタのみを露出させるようにレジストパターン221a [0547] Then, after removing the resist 218a, 211, as shown in FIG. 88, a resist pattern 221a so as to expose only the selected gate transistor
を形成する。 To form. そして、このレジストパターン221aをマスクとして用いて、リン(P)を60KeV,3.0 Then, using the resist pattern 221a as a mask, 60 KeV phosphorus (P), 3.0
×10 13 cm -3の条件でイオン注入する。 It is ion-implanted under the conditions of × 10 13 cm -3. それにより、 Thereby,
選択ゲートトランジスタのソース/ドレイン領域22 The source of the select gate transistor / drain region 22
3,224を形成する。 To form a 3,224. そして、上記のレジスト221 Then, the resist 221
aを除去する。 To remove a.

【0548】その後、図89を参照して、選択ゲートトランジスタとなるトランジスタを覆い他のメモリセルを露出するようにレジストパターン221bを形成する。 [0548] Then, referring to FIG. 89, a resist pattern 221b so as to expose the other memory cell covers the transistor serving as a selection gate transistor.
そして、このレジスト221bをマスクとして用いて、 Then, using the resist 221b as a mask,
35KeV,5.5×10 15 cm -3の条件で、砒素(A 35 KeV, under the conditions of 5.5 × 10 15 cm -3, arsenic (A
s)をイオン注入する。 s) is ion-implanted. それにより、メモリトランジスタのソース/ドレイン領域およびソース線が形成されることになる。 Thereby, so that the source / drain regions and the source line of the memory transistor is formed. そして、レジスト221bを除去する。 Then, to remove the resist 221b.

【0549】次に、図90を参照して、メモリトランジスタ領域に、CVD法を用いて、2000Å程度の膜厚を有する高温酸化膜を形成する。 [0549] Next, with reference to FIG. 90, the memory transistor region by using a CVD method to form a high-temperature oxide film having a thickness of about 2000 Å. そして、この高温酸化膜を異方性エッチングすることによって、選択ゲートトランジスタの側壁あるいはメモリトランジスタの側壁にサイドウォール225を形成する。 Then, by anisotropically etching the high-temperature oxidation film, to form a side wall 225 on the side wall of the side wall or the memory transistor of the selection gate transistors. そして、このサイドウォール225をマスクとして用いて、35KeV, Then, using the side wall 225 as a mask, 35KeV,
4.0×10 15 cm -3の条件で、砒素(As)をイオン注入する。 In the conditions of 4.0 × 10 15 cm -3, ion implantation of arsenic (As). それにより、周辺部のトランジスタのソース/ドレイン領域を形成する。 Thereby forming a source / drain region of the transistor of the peripheral portion.

【0550】その後、図91を参照して、メモリトランジスタ領域に、TEOS(Tetra ethyl o [0550] Then, referring to FIG. 91, the memory transistor region, TEOS (Tetra ethyl o
rtho Silicate)膜などからなるシリコン酸化膜226を堆積する。 rtho Silicate) depositing a silicon oxide film 226 made of a film. そして、30分程度の酸化膜のシンタ処理を行なう。 Then, the annealing treatment of the oxide film of about 30 minutes. そして、図92に示すように、 Then, as shown in FIG. 92,
このシリコン酸化膜226を異方性エッチングすることによって、サイドウォール225aが形成されることになる。 By anisotropically etching the silicon oxide film 226, so that the side wall 225a is formed. このサイドウォール225aの形成によって、メモリセルにおけるソース領域は、シリコン酸化膜によって覆われることになる。 The formation of the sidewall 225a, the source region of the memory cell will be covered with the silicon oxide film.

【0551】次に、図93を参照して、CVD法などを用いて、2000Å程度の膜厚を有する多結晶シリコン層を形成し、この多結晶シリコン層に不純物を導入することによって導電性をもたせる。 [0551] Next, with reference to FIG. 93, by using a CVD method to form a polycrystalline silicon layer having a thickness of about 2000 Å, a conductive by introducing an impurity into the polycrystalline silicon layer imparted. この多結晶シリコン層上に所定形状のレジスト228を塗布し、このレジスト228をマスクとしてパターニングすることによって副ビット線227が形成される。 This on the polysilicon layer by applying a resist 228 having a predetermined shape, the sub-bit line 227 is formed by patterning the resist 228 as a mask.

【0552】次に、図94を参照して、上記のレジスト228を除去した後、副ビット線227上に、CVD法を用いてTEOS膜などからなるシリコン酸化膜229 [0552] Next, with reference to FIG. 94, after removing the resist 228, on the sub-bit line 227, a silicon oxide film made of TEOS film by CVD 229
を形成する。 To form. このシリコン酸化膜229の膜厚は、15 The thickness of the silicon oxide film 229 is 15
00Å程度である。 It is about 00Å. このシリコン酸化膜229上に、C On the silicon oxide film 229, C
VD法などを用いて、膜厚500Å程度のシリコン窒化膜230を形成する。 By using a VD method to form a silicon nitride film 230 having a thickness of about 500 Å. そして、このシリコン窒化膜23 Then, the silicon nitride film 23
0上に、CVD法などを用いて10000Å程度の膜厚を有するBPTEOS膜などからなるシリコン酸化膜2 On 0, the silicon oxide film 2 made of BPTEOS film having a film thickness of about 10000Å by CVD or the like
31を形成する。 31 to the formation. その後、850℃程度の熱処理によりリフローを行ない、HF等によりBPTEOS膜を50 Thereafter, subjected to reflow by heat treatment at about 850 ° C., the BPTEOS film by HF or the like 50
00Å程度エッチバックする。 00Å about is etched back. そして、このシリコン酸化膜231上に所定形状のレジスト232を堆積し、このレジスト232をマスクとして用いて、シリコン酸化膜229,231およびシリコン窒化膜230をエッチングする。 Then, depositing a resist 232 having a predetermined shape on the silicon oxide film 231, using the resist 232 as a mask, to etch the silicon oxide film 229, 231 and the silicon nitride film 230. それにより、副ビット線227と後の工程で形成される主ビット線233との接続のためのコンタクトホール233aが形成されることになる。 Thereby, so that the contact hole 233a for connection to the main bit line 233 formed in the subsequent step and the sub-bit line 227 is formed.

【0553】次に、図95を参照して、上記のコンタクトホール233a内に、CVD法およびエッチバック法を用いて、タングステンプラグ233bを形成する。 [0553] Next, with reference to FIG. 95, within the contact hole 233a, using a CVD method and an etch-back method to form a tungsten plug 233b. そして、このタングステンプラグ233b上およびシリコン酸化膜231上に、スパッタリング法などを用いて、 Then, on the tungsten plug 233b and on the silicon oxide film 231, by sputtering or the like,
5000Å程度の膜厚を有するアルミニウム合金層を形成する。 Forming an aluminum alloy layer having a thickness of about 5000 Å. そして、このアルミニウム合金層上に所定形状のレジスト232aを堆積し、このレジスト232aをマスクとしてアルミニウム合金層をパターニングすることによって主ビット線233が形成される。 Then, the aluminum alloy layer is deposited the resist 232a of a predetermined shape, the main bit line 233 by patterning the aluminum alloy layer of the resist 232a as a mask is formed. その後、レジスト232aを除去し、この主ビット線上に層間絶縁層を形成する。 Thereafter, the resist 232a was removed to form an interlayer insulating layer on the main bit line. そして、スルーホール形成工程を経てこの層間絶縁層上にさらにアルミニウム配線層を形成する。 Then, further forming an aluminum wiring layer on the interlayer insulating layer via a through hole formation step. それにより、図66(a)に示される不揮発性半導体装置が形成されることになる。 Thereby, so that the non-volatile semiconductor device shown in FIG. 66 (a) is formed.

【0554】次に、この発明に従った不揮発性半導体記憶装置の第14実施例のセレクトゲートコンタクト部の製造方法について、図96〜図100を用いて説明する。 [0554] Next, a manufacturing method of the select gate contact portion of the fourteenth embodiment of the nonvolatile semiconductor memory device according to the present invention will be described with reference to FIG. 96 to FIG 100. 図96〜図100は、図68におけるC−C線に沿って見た断面を示す図である。 Figure 96 to Figure 100 is a diagram showing a cross section taken along line C-C in FIG. 68.

【0555】まず、図96を参照して、上記の実施例と同様の工程を経て、高温酸化膜217までを形成する。 [0555] First, referring to FIG. 96, through the same steps as the above embodiment to form to a high temperature oxide film 217.
選択ゲートトランジスタはといえば、その上層に形成されるアルミニウム配線層238とコンタクトホールを介して接続される。 Speaking selection gate transistors and are connected via an aluminum wiring layer 238 is formed on the upper contact hole. したがって、その接続部には、コンタクトホールが形成されることになる。 Thus, the connection portion, so that the contact holes are formed. このコンタクト部が図97に示されている。 The contact portion is shown in Figure 97. 図97を参照して、上記のように高温酸化膜217を堆積した後、エッチングを行なうことによってコンタクト部における高温酸化膜217 Referring to FIG. 97, after depositing a high-temperature oxidation film 217 as described above, high-temperature oxidation film in the contact portion by etching 217
および導電膜216を除去する。 And to remove the conductive film 216. それにより、コンタクトホール251が形成される。 Thereby, contact holes 251 are formed.

【0556】そして、図98を参照して、CVD法などを用いてTEOS膜などからなる酸化膜を全面に形成した後、異方性エッチングを行なうことによって、コンタクトホール251の側壁にシリコン酸化膜235を残存させる。 [0556] Then, referring to FIG. 98, after forming on the entire surface of the oxide film made of TEOS film by CVD or the like, by performing the anisotropic etching, the silicon oxide film on the side wall of the contact hole 251 235 to leave. このとき、このサイドウォールとなるシリコン酸化膜235の形成時に、第1の多結晶シリコン膜21 At this time, when forming the silicon oxide film 235 serving as the side walls, the first polysilicon film 21
4上のONO膜215もエッチングされるため、第1の多結晶シリコン膜214は露出している。 ONO film 215 on 4 for also etched, first polysilicon film 214 is exposed.

【0557】次に、図99を参照して、コンタクトホール251に多結晶シリコンからなるポリパッド236を形成し、同時に副ビット線227を形成する。 [0557] Next, with reference to FIG. 99, to form a polypad 236 made of polycrystalline silicon in the contact holes 251, to form a sub-bit line 227 at the same time. その後、 after that,
図100に示されるように、ポリパッド236上および副ビット線227上に層間絶縁膜245を形成する。 As shown in FIG. 100, the interlayer insulating film 245 on polypads 236 and on the sub-bit line 227. そして、この層間絶縁膜245におけるポリパッド236 Then, polypads 236 in the interlayer insulating film 245
上に位置する部分に、コンタクトホール251aを形成し、このコンタクトホール251aにアルミ電極237 The portion located above, to form a contact hole 251a, an aluminum electrode 237 in the contact hole 251a
を形成する。 To form. このとき、このアルミ電極237の形成と同時に、主ビット線233が形成される。 At this time, simultaneously with the formation of the aluminum electrode 237, the main bit line 233 is formed. このように、 in this way,
選択ゲートトランジスタのコンタクト部にポリパッド2 Polypad 2 to the contact portion of the select gate transistor
36を形成することによって、このコンタクト部におけるアスペクト比を小さくすることができ、かつパターンの重ね合わせのマージンを増大することが可能となる。 By forming a 36, ​​it is possible to reduce the aspect ratio of the contact portion, and it becomes possible to increase the margin for overlapping of the pattern.

【0558】以上のようにして主ビット線233およびアルミニウム電極237が形成された後は、上記の実施例と同様の工程を経て不揮発性半導体記憶装置が形成されることになる。 [0558] The thus mainly the bit line 233 and the aluminum electrode 237 is then formed would nonvolatile semiconductor memory device is formed through the same steps as the above embodiments.

【0559】次に、図101〜図106を用いて、この発明に基づく不揮発性半導体記憶装置の第14実施例のソース線コンタクト部の製造方法について説明する。 [0559] Next, with reference to FIGS. 101 to view 106, the manufacturing method of the source line contact portion of the fourteenth embodiment of the nonvolatile semiconductor memory device according to the present invention will be described. 図101は、図70に示された不揮発性半導体記憶装置の一部を示す平面図である。 Figure 101 is a plan view showing a part of a nonvolatile semiconductor memory device shown in FIG. 70. まず図101を参照して、ソース線223aは、ソース線コンタクト部239において、コンタクト部以外のソース線223aの幅W2よりも大きい幅W1を有するように形成されている。 Referring first to FIG. 101, the source line 223a, in the source line contact portion 239 is formed to have a larger width W1 than the width W2 of the source lines 223a other than the contact portion. 一方、 on the other hand,
この形状を反映して、ドレイン領域の幅は、ソース線コンタクト部239に挟まれる部分においては、W4と小さく、それ以外の部分では、このW4より大きいW3の幅を有している。 Reflecting this shape, the width of the drain region, in the portion sandwiched between the source line contact portion 239 as small as W4, and in the other portion has a width of W4 larger W3. このような幅の違いを利用して、本実施例においては、ソース線コンタクト部239のコンタクトホール形成と、ドレインコンタクト部240におけるコンタクトホール形成とは同時に行なおうとするものである。 Using such a difference in width, in the present embodiment, the contact hole of the source line contact portion 239, a contact hole formed in the drain contact portion 240 are those wishing to make simultaneously.

【0560】以下に、図102〜図106を用いて、詳しく説明する。 [0560] Hereinafter, with reference to FIGS. 102 to view 106 will be described in detail. 図102(I)は、図101におけるD Figure 102 (I) is, D in FIG. 101
−D線に沿った見た断面を示す図である。 It is a diagram illustrating a saw section along the -D lines. 図102(I Figure 102 (I
I)は、図101におけるE−E線に沿って見た断面を示す図である。 I) is a diagram showing a cross section taken along line E-E in FIG. 101. 以下、図103〜図106においても同様とする。 Hereinafter, the same applies to FIGS. 103 to view 106.

【0561】まず、図102を参照して、メモリトランジスタにおけるフローティングゲート電極219、ON [0561] First, referring to FIG. 102, the floating gate electrode 219, ON in the memory transistor
O膜215、コントロールゲート電極220および高温酸化膜217を上記の実施例と同様の工程を経て形成する。 The O film 215, the control gate electrode 220 and the high-temperature oxidation film 217 is formed through the same steps as the above embodiments. このとき、(I)図においては、ソース部の間隔がドレイン部の間隔よりも広くなっており、(II)図においては、ドレイン部の間隔がソース部の間隔よりも広くなっている。 At this time, in the (I) Figure, which is wider than the spacing interval drain portion of the source region, in the (II) Figure spacing drain portion is wider than the distance between the source unit.

【0562】このような状態のメモリトランジスタに、 [0562] in the memory transistor in such a state,
図103に示されるように、上記の実施例と同様の方法でサイドウォール225を形成する。 As shown in FIG. 103, to form a side wall 225 in a manner similar to Examples above. そして、サイドウォール225上に、図104に示されるように、さらに酸化膜226を堆積する。 Then, on the sidewalls 225, as shown in FIG. 104, it is further deposited oxide film 226.

【0563】その後、図105(I)を参照して、上記の酸化膜226に異方性エッチングを施すことによって、ソース線コンタクト部239に、コンタクトホール239aを形成する。 [0563] Then, referring to FIG. 105 (I), by applying anisotropic etching to the oxide film 226 described above, the source line contact portion 239 to form a contact hole 239a. このとき、ソース部の幅がドレイン部の幅よりも広いため、ソース部の方がエッチングされやすくなり、ソース部においてはコンタクトホール2 At this time, since the width of the source portion is wider than the width of the drain portion, towards the source portion is likely to be etched, the source part contact hole 2
39aが形成されるが、ドレイン部においてはコンタクトホールが形成されない。 Although 39a is formed, a contact hole is not formed in the drain part.

【0564】一方、図105(II)を参照して、この場合であれば、ドレイン部の方がソース部よりも幅が広くなっているため、上記の場合と同様の考え方で、ドレイン部のみにコンタクトホール240aが形成されることになる。 [0564] Meanwhile, referring to FIG. 105 (II), if this case, since the direction of the drain portion is wider than the source unit, the same concept as the above case, the drain portion only so that the contact hole 240a is formed. このようにして、コンタクトホール239a In this way, the contact holes 239a
および240aが同時に形成された後、図106に示されるように、メモリトランジスタ上に多結晶シリコンなどからなる副ビット線227および配線層241が形成されることになる。 And after 240a are formed at the same time, as shown in FIG. 106, will be sub-bit lines 227 and the wiring layer 241 made of polycrystalline silicon on the memory transistor is formed.

【0565】以上のように、この実施例によれば、ソース線223aの幅の違いおよびドレイン部の幅の違いを利用して、ソース線コンタクト部239の形成とドレインコンタクト部240の形成とを同時に行なうことが可能となる。 [0565] As described above, according to this embodiment, by utilizing the difference of the width of the difference and the drain portion of the width of the source line 223a, and formation of forming a drain contact portion 240 of the source line contact 239 it is possible to perform at the same time. また、それぞれのコンタクトホール形成のためのマスクも必要としないため、工程の簡略化および製造コストの低減が可能となる。 Further, since each contact hole forming mask does not require for, it becomes possible to reduce the simplified and the manufacturing cost of the process.

【0566】(15) 第15実施例 次に、図107を用いて、この発明に従った不揮発性半導体記憶装置の第15実施例について説明する。 [0566] (15) Next fifteenth embodiment, with reference to FIG. 107, will be described fifteenth embodiment of the nonvolatile semiconductor memory device in accordance with the present invention. 図10 Figure 10
7(a)は、ダミーメモリトランジスタを形成しない場合の副ビット線227形成後の不揮発性半導体記憶装置の断面図であり、図107(b)は、ダミーメモリトランジスタを形成した場合、つまり不揮発性半導体記憶装置の第15実施例の断面図である。 7 (a) is a sectional view of a nonvolatile semiconductor memory device after the sub-bit line 227 formed in the case of not forming the dummy memory transistor, FIG. 107 (b), the case of forming a dummy memory transistor, that is a non-volatile it is a cross-sectional view of a fifteenth embodiment of the semiconductor memory device. まず図107(a) First, FIG. 107 (a)
を参照して、副ビット線227の一方端は選択ゲートトランジスタ234上で切れており、他方端は、フィールド酸化膜206上で切れている。 See, one end of the sub-bit line 227 is cut on the select gate transistor 234 and the other end is cut on the field oxide film 206. このような場合には、 In such a case,
コンタクトエッチング時などにフィールド酸化膜206 Field oxide film 206, such as during contact etching
が膜減りし、分離特性が劣化するといった問題点がある。 There were film reduction, separation characteristics has a problem such that deterioration.

【0567】そこで、第15実施例においては、このフィールド酸化膜206上にダミーメモリトランジスタ2 [0567] Therefore, in the fifteenth embodiment, the dummy memory transistor 2 on the field oxide film 206
42bを形成している。 To form a 42b. それにより、素子間の分離耐圧を劣化させることなくかつ副ビット線227における段差も低減することが可能となる。 Thereby, it becomes possible also to reduce difference in level and the sub-bit lines 227 without degrading the isolation withstand voltage between the elements. このように、第15実施例においては、ダミーメモリトランジスタ242bをフィールド酸化膜206上に形成したが、図107 Thus, in the fifteenth embodiment has formed the dummy memory transistor 242b on the field oxide film 206, FIG. 107
(b)に示されるように、ダミーメモリトランジスタ2 As shown in (b), the dummy memory transistor 2
42aを、p型シリコン基板201上に直接形成してもよい。 42a a may be directly formed on the p-type silicon substrate 201. それにより、ダミーゲート242とp型シリコン基板201との間でFNトンネリングを用いて電子の注入を行なうことが可能となる。 Thereby, it is possible to perform injection of electrons using FN tunneling between the dummy gate 242 and p-type silicon substrate 201. それにより、フィールドシールド効果を持たせることが可能となる。 Thereby, it is possible to provide a field shield effect. また、このダミーメモリトランジスタ242aを挟む副ビット線2 The sub bit lines sandwiching the dummy memory transistor 242a 2
27を用いて、チャネルホットエレクトロンによってダミーゲート242に電子を注入することも可能である。 27 using, it is also possible to inject electrons to the dummy gate 242 by channel hot electrons.
それによっても、上記の場合と同様のフィールドシールド効果が期待できる。 Thereby, the same field shield effect as the above can be expected.

【0568】(16) 第16実施例 次に、図108〜図119を用いて、この発明に従った不揮発性半導体記憶装置の第16実施例について説明する。 [0568] (16) Next sixteenth embodiment, with reference to FIGS. 108 to view 119 will be described sixteenth embodiment of the nonvolatile semiconductor memory device in accordance with the present invention. 図108は、この発明に従った第16実施例における不揮発性半導体記憶装置のメモリトランジスタ部の部分断面図である。 Figure 108 is a partial cross-sectional view of the memory transistor of the nonvolatile semiconductor memory device in the sixteenth embodiment in accordance with the present invention. 図109は、図69におけるF−F線に沿ってみた断面に対応する断面図である。 Figure 109 is a cross-sectional view corresponding to a cross section taken along line F-F in FIG. 69. 図110〜 Figure 110 to
図119は、本実施例における不揮発性半導体記憶装置の製造工程の第10工程〜第19工程を示す断面図である。 Figure 119 is a cross-sectional view illustrating a tenth step to nineteenth step of the manufacturing process of the nonvolatile semiconductor memory device in this embodiment.

【0569】前述の各実施例においては、ソース領域上に位置するフィールド酸化膜206をエッチング除去し、この状態でソース領域に砒素(As)などを注入することによってソース線を形成していた。 [0569] In each embodiment described above, a field oxide film 206 located on the source region is removed by etching, and to form a source line by injecting such as arsenic (As) to the source region in this state. しかし、この場合には、次に説明するような問題点が考えられる。 However, in this case, problems as described below are conceivable. フィールド酸化膜206直下には、素子間の分離特性を向上させるために、予めボロン(B)などがフィールド酸化膜206越しに注入されている。 Immediately below the field oxide film 206, in order to improve the separation characteristics between elements, such as boron (B) is implanted into the field oxide film 206 over previously. したがって、上記のように、フィールド酸化膜206をエッチングした後にソース線形成のための砒素(As)を注入した場合には、フィールド酸化膜206越しに予め注入されているボロン(B)と、ソース線形成のために注入された砒素(As)とがオーバラップする部分が生じることとなる。 Therefore, as described above, when implanting arsenic (As) for the source line forming a field oxide film 206 after etching is boron which is previously injected into the field oxide film 206 over (B), the source implanted arsenic (as) and is that portion overlapping occurs for line formation. それにより、その重なる部分において、キャリア濃度が相殺され、ソース耐圧が低くなるといった問題点が考えられる。 Thus, in a portion thereof overlapping, the carrier concentration is canceled, a problem that the source breakdown voltage becomes lower may be considered.

【0570】そこで、本実施例においては、ソース線形成のために、各ソース領域を電気的に接続するような不純物の導入された多結晶シリコンなどからなる配線層を形成することとしている。 [0570] Therefore, in this embodiment, is set to be a wiring layer made of for the source line formation, such as polycrystalline silicon which has been introduced impurities such as to electrically connect the source regions. それにより、フィールド酸化膜206上にその配線層を形成することができるため、 Thereby, it is possible to form the wiring layer on the field oxide film 206,
ソース線形成領域上に位置するフィールド酸化膜206 Field oxide film 206 located on the source line forming region
を取除く必要がなくなる。 You need to remove the disappears. それにより、上記のような不純物領域の重なりをなくすことができ、ソース耐圧が低下するのを防止することが可能となる。 Thereby, it is possible to eliminate the overlap of impurity regions such as the source breakdown voltage can be prevented from being lowered.

【0571】以下に、図を用いて、本実施例について、 [0571] Hereinafter, with reference to the drawings, the present embodiment,
より具体的に説明する。 More specifically described. まず、図108を参照して、本実施例における特徴部分となるのは、ワード線方向に散在する各ソース領域223を電気的に接続する配線層2 First, referring to FIG. 108, become a characteristic portion in the present embodiment, the wiring layer electrically connects the source regions 223 interspersed in the word line direction 2
62が形成されていることである。 62 is that is formed. それ以外の構造は、 It structures other than the,
上記の各実施例と同様である。 Is the same as the above embodiments. この配線層262は、この場合であれば、多結晶シリコンなどで形成されている。 The wiring layer 262, if this case is formed of a polycrystalline silicon.

【0572】この配線層262は、フィールド酸化膜2 [0572] The wiring layer 262, a field oxide film 2
06で分離されている各ソース領域223を互いに接続している。 Connecting together the source regions 223 are separated by 06. したがって、図109に示されるように、ソース領域223上およびソース領域223に挟まれたフィールド酸化膜206上に、配線層262は延在している。 Accordingly, as shown in Figure 109, on the field oxide film 206 sandwiched between the source region 223 and the source region 223, the wiring layer 262 extends. このように、配線層262を備えることにより、各ソース領域223を電気的に接続することができるため、フィールド酸化膜206の一部をエッチング除去する必要がなくなる。 In this way, by providing the wiring layer 262, since the source regions 223 may be electrically connected, eliminating a portion of the field oxide film 206 needs to be etched away. それにより、上述したように、ソース線耐圧が低下するのを防止することが可能となる。 Thereby, as described above, it becomes possible to prevent the source lines withstand voltage is lowered.

【0573】次に、図110〜図119を用いて、上記の構造を有する不揮発性半導体記憶装置の製造方法について説明する。 [0573] Next, with reference to FIGS. 110 to view 119, the method for fabricating the nonvolatile semiconductor memory device is described having the above structure. まず図110を参照して、上記の第2の実施例と同様の工程を経て、高温酸化膜217、導電膜216、ONO膜215、第1の多結晶シリコン膜21 Referring first to FIG. 110, through the same steps as the second embodiment described above, high-temperature oxidation film 217, the conductive film 216, ONO film 215, first polysilicon film 21
4をエッチングする。 4 is etched. それにより、フローティングゲート電極219およびコントロールゲート電極220が形成される。 Thereby, the floating gate electrode 219 and the control gate electrode 220 is formed. そして、レジスト218aを除去する。 Then, the resist is removed 218a.

【0574】次に、図111に示されるように、選択ゲートトランジスタのみを露出させるようにレジストパターン221aを形成する。 [0574] Next, as shown in FIG. 111, a resist pattern 221a so as to expose only the selection gate transistors. そして、このレジストパターン221aをマスクとして用いて、リン(P)を60K Then, using the resist pattern 221a as a mask, phosphorus (P) 60K
eV,3.0×10 13 cm -2の条件でイオン注入する。 eV, is ion-implanted under the conditions of 3.0 × 10 13 cm -2.
それにより、選択ゲートトランジスタのソース/ドレイン領域223,224を形成する。 Thereby forming a source / drain region 223 and 224 of the select gate transistor. その後、上記のレジスト221aを除去する。 Then, removing the resist 221a.

【0575】次に、図112を参照して、選択ゲートトランジスタとなるトランジスタを覆い、他のメモリトランジスタを露出させるようにレジストパターン221b [0575] Next, with reference to FIG. 112, the resist pattern 221b as to cover the transistor serving as a selection gate transistor, to expose the other memory transistors
を形成する。 To form. そして、このレジストパターン221bをマスクとして用いて、35KeV,5.5×10 15 cm Then, using the resist pattern 221b as a mask, 35KeV, 5.5 × 10 15 cm
-2の条件で、砒素(As)をイオン注入する。 -2 conditions, ion implantation of arsenic (As). それにより、メモリトランジスタのソース/ドレイン領域が形成される。 Thereby, the source / drain region of the memory transistor is formed. その後、レジスト221bを除去する。 After that, the resist is removed 221b.

【0576】次に、図113を参照して、メモリトランジスタ領域にCVD法を用いて、2000Å程度の膜厚を有する高温酸化膜を形成する。 [0576] Next, with reference to FIG. 113, by CVD in the memory transistor region to form a high-temperature oxide film having a thickness of about 2000 Å. そして、この高温酸化膜を異方性エッチングすることによって、選択ゲートトランジスタの側壁あるいはメモリトランジスタの側壁にサイドウォール225を形成する。 Then, by anisotropically etching the high-temperature oxidation film, to form a side wall 225 on the side wall of the side wall or the memory transistor of the selection gate transistors. そして、このサイドウォール225をマスクとして用いて、35KeV, Then, using the side wall 225 as a mask, 35KeV,
4.0×10 15 cm -2の条件で、砒素(As)をイオン注入する。 In the conditions of 4.0 × 10 15 cm -2, ion implantation of arsenic (As). それにより、周辺部のトランジスタのソース/ドレイン領域およびソース領域223、ドレイン領域224を形成する。 Thereby, the source / drain region and the source region 223 of the transistor of the peripheral portion to form a drain region 224.

【0577】次に、図114を参照して、メモリトランジスタ領域に、TEOS(Tetra ethyl O [0577] Next, with reference to FIG. 114, the memory transistor region, TEOS (Tetra ethyl O
rtho Silicate)膜などからなるシリコン酸化膜226を堆積する。 rtho Silicate) depositing a silicon oxide film 226 made of a film. そして、30分程度の酸化膜のシンタ処理を行なう。 Then, the annealing treatment of the oxide film of about 30 minutes. その後、ソース領域223上に位置するシリコン酸化膜226を露出させるようにレジストパターン261を形成する。 Thereafter, a resist pattern 261 to expose the silicon oxide film 226 located on the source region 223. そして、このレジストパターン261をマスクとして用いて、ソース領域22 Then, using this resist pattern 261 as a mask, the source region 22
3上に位置するシリコン酸化膜226、サイドウォール225の一部をエッチングする。 3 silicon oxide film 226 located on, etching a portion of the sidewall 225. それにより、図115 Thus, FIG. 115
に示されるように、ソース領域223上に位置する領域にコンタクトホール268を形成する。 As shown in, to form a contact hole 268 in the region located on the source region 223. そして、レジスト261を除去する。 Then, to remove the resist 261.

【0578】次に、図116を参照して、CVD法などを用いて、上記のコンタクトホール268内表面およびシリコン酸化膜226上に、多結晶シリコン層262を形成する。 [0578] Next, with reference to FIG. 116, the CVD method or the like on the above contact holes 268 in the surface and the silicon oxide film 226, a polycrystalline silicon layer 262. そして、この多結晶シリコン層262上に、 Then, on the polycrystalline silicon layer 262,
CVD法などを用いて、酸化膜263を形成する。 By using a CVD method to form an oxide film 263. そして、ソース領域223上に位置する酸化膜263上に、 Then, on the oxide film 263 located on the source region 223,
レジストパターン264を形成する。 Forming a resist pattern 264. このとき、レジストパターン264の端部は、ソース側に位置するフローティングゲート電極219、コントロールゲート電極2 At this time, the end portion of the resist pattern 264, the floating gate electrode 219 located on the source side, the control gate electrode 2
20の端部上に位置するようにする。 To be positioned on the end of 20. それにより、多結晶シリコン層262と副ビット線227との距離を離すことができ、多結晶シリコン層262と副ビット線22 Thereby, the multi-distance-crystal silicon layer 262 and the sub-bit line 227 can release the polycrystalline silicon layer 262 and the sub-bit line 22
7との所望の耐圧を確保することができる。 It is possible to ensure a desired breakdown voltage of the 7. さらに、コントロールゲート電極220と多結晶シリコン層262 Further, a control gate electrode 220 of polycrystalline silicon layer 262
間の耐圧も所望の値とすることができる。 Breakdown voltage between can also be a desired value.

【0579】そして、図117に示されるように、上記のレジストパターン264をマスクとして用いて酸化膜263および多結晶シリコン層262をエッチングする。 [0579] Then, as shown in FIG. 117, the oxide film 263 and the polycrystalline silicon layer 262 is etched by using the resist pattern 264 as a mask. それにより、ワード線方向に散在する各ソース領域223を電気的に接続する配線層262が形成されることになる。 Thereby, so that the wiring layer 262 for electrically connecting the source region 223 interspersed in the word line direction are formed.

【0580】次に、図118を参照して、レジスト26 [0580] Next, with reference to FIG. 118, the resist 26
4を除去した後、酸化膜226,263上に、CVD法などを用いて酸化膜265を形成する。 4 After removal of, on the oxide film 226,263 to form an oxide film 265 by CVD or the like. そして、ドレイン拡散領域224上に位置する酸化膜265を露出させるようにレジストパターン266を形成する。 Then, a resist pattern 266 to expose the oxide film 265 located on the drain diffusion region 224. そして、 And,
このレジストパターン266をマスクとして用いて、ドレイン領域224上に位置する各酸化膜265,226 Using this resist pattern 266 as a mask, the oxide film located on the drain region 224 265,226
をエッチング除去する。 Removed by etching. それにより、ドレイン領域22 As a result, the drain region 22
4の一部が露出することになる。 Some of 4 is exposed.

【0581】その後、図119を参照して、上記のレジスト266を除去した後、CVD法などを用いて、20 [0581] Then, referring to FIG. 119, after removing the resist 266 by the CVD method or the like 20
00Å程度の膜厚を有する多結晶シリコン層を形成し、 Forming a polycrystalline silicon layer having a thickness of about Å,
この多結晶シリコン層に不純物を導入することによって導電性をもたせる。 Impart a conductivity by introducing an impurity into the polycrystalline silicon layer. そして、この多結晶シリコン層上に所定形状のレジスト228を塗布し、このレジスト22 Then, a resist 228 having a predetermined shape on the polycrystalline silicon layer is coated, the resist 22
8をマスクとして上記の多結晶シリコン層をパターニングすることによって、副ビット線227が形成される。 By 8 patterning the polycrystalline silicon layer above as a mask, the sub-bit line 227 is formed.
以下、前記の第2の実施例と同様の工程を経て不揮発性半導体記憶装置が形成されることになる。 Hereinafter, will be non-volatile semiconductor memory device is formed through the second embodiment the same steps.

【0582】(17) 第17実施例 次に、図120〜図125および図156〜図159を用いて、本発明に基づく第17実施例について説明する。 [0582] (17) Next seventeenth embodiment, with reference to FIGS. 120 to view 125 and FIG 156~ diagram 159 will be described seventeenth embodiment according to the present invention. 図120は、本発明に従った第17実施例における不揮発性半導体記憶装置の部分断面図である。 Figure 120 is a partial cross-sectional view of a nonvolatile semiconductor memory device in the seventeenth embodiment in accordance with the present invention. 図121 FIG. 121
〜図125は、図120に示される不揮発性半導体記憶装置の製造工程の第1工程〜第5工程を示す図である。 Through Figure 125 are views showing first to fifth steps of the manufacturing process of the nonvolatile semiconductor memory device shown in FIG. 120.
図156は、上記の第17実施例における不揮発性半導体記憶装置の従来構造を示す平面図(a)および(a) Figure 156 is a plan view showing a conventional structure of a nonvolatile semiconductor memory device in the seventeenth embodiment of the (a) and (a)
におけるB−B線に沿って見た断面図(b)を示す図である。 It shows line B-B cross-sectional view taken along the (b) in the. 図157は、図156に示される従来の不揮発性半導体記憶装置の書込動作を説明するための部分断面図である。 Figure 157 is a partial sectional view for explaining the write operation of the conventional nonvolatile semiconductor memory device shown in FIG. 156. 図158は、図156に示される不揮発性半導体記憶装置の消去動作を説明するための部分断面図である。 Figure 158 is a partial sectional view for explaining the erasing operation of the nonvolatile semiconductor memory device shown in FIG. 156. 図159は、図156に示される従来の不揮発性半導体記憶装置における問題点を説明するための部分断面図である。 Figure 159 is a partial cross-sectional view for explaining problems in the conventional nonvolatile semiconductor memory device shown in FIG. 156.

【0583】まず、図156〜図159を用いて、本発明に基づく第17実施例における不揮発性半導体記憶装置の従来の構造について説明する。 [0583] First, with reference to FIG 156~ diagram 159, illustrating the conventional structure of the nonvolatile semiconductor memory device in the seventeenth embodiment according to the present invention. 図156(a)および図156(b)を参照して、このタイプの不揮発性半導体記憶装置は、一般的に、バーチャルグランド構成のメモリセルアレイ(Virtual GroundAr Referring to FIGS. 156 (a) and FIG. 156 (b), this type of nonvolatile semiconductor memory device, typically, a memory cell array of virtual ground configuration (Virtual GroundAr
ray)を有する不揮発性半導体記憶装置と呼ばれている。 It is called non-volatile semiconductor memory device having a ray).

【0584】図156(b)を参照して、p型半導体基板301の主表面には、ビット線として機能するn型の高濃度不純物領域302a,302b,302c,30 [0584] Referring to FIG. 156 (b), the main surface of the p-type semiconductor substrate 301, n-type high concentration impurity regions 302a which functions as a bit line, 302b, 302c, 30
2dが互いに略平行に間隔を隔てて形成されている。 2d is formed at a substantially parallel spaced from each other. これらの高濃度不純物領域302a〜302dに挟まれた領域上に、絶縁膜304を介してフローティングゲート305a、305b、305が形成されている。 Sandwiched by regions in these high concentration impurity regions 302a-302d, the floating gate 305a through the insulating film 304, 305b, 305 are formed. そして、これらのフローティングゲート305a,305 Then, these floating gates 305a, 305
b,305を覆うように、絶縁膜306が形成されている。 b, 305 so as to cover the insulating film 306 is formed. この絶縁膜306表面上に、コントロールゲート3 This insulating film 306 on the surface, the control gate 3
07が形成されている。 07 is formed. コントロールゲート307は、 Control gate 307,
図156(a)を参照して、複数のフローティングゲート305上に延在し、高濃度不純物領域302a〜30 Referring to FIGS. 156 (a), extends over a plurality of floating gates 305, high-concentration impurity regions 302a~30
2dと略直交する。 2d and substantially perpendicular.

【0585】次に、図157および図158を用いて、 [0585] Next, with reference to FIGS. 157 and FIG 158,
上記の構造を有する従来の不揮発性半導体記憶装置の従来の動作について説明する。 It is described conventional operation of the conventional nonvolatile semiconductor memory device having the above structure. まず書込動作について説明する。 First, writing operation will be described. 図156(a)および図157を参照して、フローティングゲート305bに書込みを行なう場合について説明する。 Referring to FIGS. 156 (a) and FIG. 157, will be described a case where writing to the floating gate 305b. フローティングゲート305bに書込を行なう際には、このフローティングゲート305b上を延在するコントロールゲート307に12V程度の電圧が印加され、ビット線として機能する高濃度不純物領域3 Floating gate time of writing to 305b, the upper floating gate 305b to extend control gate 307 voltage of about 12V is applied, the high concentration impurity region 3 which functions as a bit line
02bに5V程度の電圧が印加される。 Voltage of about 5V is applied to 02b.

【0586】このとき、高濃度不純物領域302aは、 [0586] At this time, the high concentration impurity region 302a is
フローティング状態に保持される。 It is held in a floating state. 不純物領域302c Impurity region 302c
は、接地電位に保持される。 It is held at the ground potential. それにより、高濃度不純物領域302bから高濃度不純物領域302cに電流が流れる。 Thereby, a current flows from the high concentration impurity regions 302b to the high concentration impurity region 302c. このときに、フローティングゲート305bに電子が注入されることになる。 In this case, so that electrons are injected into the floating gate 305b. それにより、フローティングゲート305bに書込が行なわれる。 Thereby, the writing is performed to the floating gate 305b.

【0587】次に、消去動作について説明する。 [0587] Next, the erase operation will be described. 各フローティングゲート305,305a,305bに書込まれた情報を消去する際には、各コントロールゲート30 Each floating gate 305,305A, when erasing the information written in 305b, each control gate 30
7が接地電位に保持され、各高濃度不純物領域302a 7 is held at the ground potential, the high concentration impurity regions 302a
〜302dに10V程度の電圧が印加される。 Voltage of about 10V is applied to the ~302D. それにより、各フローティングゲート305,305a,305 Thereby, the floating gates 305,305A, 305
bから同時に電子が引き抜かれ、書込まれた情報が消去されることになる。 b electrons simultaneously withdrawn from, so that the information written is erased. この様子が、図158に示されている。 This is shown in Figure 158.

【0588】以上のような構成を有し、動作を行なう従来のバーチャルグランド構成のメモリセルアレイを有する不揮発性半導体記憶装置に本発明に従った動作を行なわせた場合には、次に説明するような問題点が生じることとなる。 [0588] having the above configuration, when to perform an operation in accordance with the present invention is the nonvolatile semiconductor memory device having a memory cell array of the conventional virtual ground configuration in which operation, as described below problem becomes that occurs. その問題点について、図159を用いて説明する。 About the problem it will be described with reference to FIG. 159.

【0589】従来のバーチャルグランド構成のメモリセルアレイを有する不揮発性半導体記憶装置に本発明に従った動作を行なわせた場合には、本発明に従った書込動作を行なった際に問題点が生じることとなる。 [0589] When to perform an operation in accordance with the present invention is the nonvolatile semiconductor memory device having a memory cell array of the conventional virtual ground configuration, a problem arises when the performed write operation in accordance with the present invention and thus. 図159 Figure 159
を参照して、本発明に従った書込動作を行なわせることによってたとえばフローティングゲート305aに情報を書込むには、選択されたコントロールゲート307 See, to write information for example in the floating gate 305a by causing the write operation in accordance with the present invention, a control gate 307, which is selected
に、たとえば−8V程度の電圧が印加される。 To, for example, a voltage of about -8V is applied. このとき、選択されたビット線、この場合であれば、ビット線として機能する高濃度不純物領域302bに5V程度の電圧が印加される。 At this time, the selected bit line, if in this case, a voltage of about 5V is applied to the high concentration impurity region 302b functioning as a bit line. そして、非選択のビット線、この場合であれば、高濃度不純物領域302a,302c,3 The unselected bit lines, if in this case, the high concentration impurity regions 302a, 302c, 3
02dは、接地電位に保持される。 02d is held at the ground potential.

【0590】それにより、図159において矢印で示されるように、フローティングゲート305aから電子が引き抜かれると同時に、フローティングゲート305a [0590] Thereby, as shown by the arrows in FIG. 159, and at the same time electrons are extracted from the floating gate 305a, floating gate 305a
と隣接するフローティングゲート305bからも電子が引き抜かれることになる。 So that electrons are extracted from adjacent floating gates 305b and. それは、高濃度不純物領域3 It is a high concentration impurity region 3
02bの一方の端部がフローティングゲート305aと部分的に重なり、他方の端部がフローティングゲート3 One end portion of 02b overlaps the floating gate 305a and the partial and the other end floating gate 3
05bと部分的に重なるように形成されているからである。 Since it is formed so as to overlap 05b partially.

【0591】このように、高濃度不純物領域302b [0591] Thus, the high concentration impurity regions 302b
と、フローティングゲート305aおよびフローティングゲート305bが部分的に重なるような位置関係に形成されることによって、その重なった部分において、F When, by the floating gate 305a and the floating gate 305b are formed in a positional relationship such as to overlap partially, in the overlapping part, F
N現象によってそれぞれのフローティングゲート305 Each of the floating gate 305 by N phenomenon
a,305bから電子が引き抜かれてしまう。 a, electrons would be withdrawn from the 305b. すなわち、両方のフローティングゲート305a,305bに情報が書込まれたことになる。 That is, both of the floating gates 305a, so that the information is written to 305b. その結果、不揮発性半導体記憶装置の誤動作を引き起こすといった問題点が生じることとなる。 As a result, the problem that causes an erroneous operation of the nonvolatile semiconductor memory device is produced.

【0592】本実施例における不揮発性半導体記憶装置は、上記のような問題点を解決するために考案されたものである。 [0592] nonvolatile semiconductor memory device in this embodiment, was devised in order to solve the above problems. 以下、本実施例における不揮発性半導体記憶装置の構造および動作について、図120〜図125を用いて説明する。 Hereinafter, the structure and operation of the nonvolatile semiconductor memory device according to the present embodiment will be described with reference to FIGS. 120 to view 125.

【0593】図120を参照して、本実施例におけるバーチャルグランド構成のメモリセルアレイを有する不揮発性半導体記憶装置は、ビット線として機能する高濃度不純物領域302a,302b,302c,302dの一方の端部は、フローティングゲート305の下に位置し、他方の端部は、隣接するフローティングゲート30 [0593] Referring to FIG. 120, the non-volatile semiconductor memory device having a memory cell array of virtual ground configuration in this embodiment, the high concentration impurity region 302a which functions as a bit line, 302b, 302c, one end of 302d is located beneath the floating gate 305, the other end is a floating gate 30 adjacent
5の下には位置しないように形成されている。 It is formed so as not located under the 5. 高濃度不純物領域302a,302b,302c,302dの濃度は、好ましくは、10 20 /cm 3以上である。 The high concentration impurity regions 302a, 302b, 302c, concentration 302d is preferably, 10 20 / cm 3 or more.

【0594】より具体的には、図120を参照して、高濃度不純物領域302bの一方端はフローティングゲート305aの下に位置するが、このフローティングゲート305aと隣接するフローティングゲート305bと不純物領域302bとは重ならないようにオフセットされている。 More specifically [0594], referring to FIG. 120, the one end of the high concentration impurity regions 302b located below the floating gate 305a, floating gate 305b and the impurity regions 302b adjacent to the floating gate 305a It is offset so as not to overlap. それ以外の構造に関しては、図156(b) Other structures FIG 156 (b)
に示される従来の構造とほぼ同様である。 It is substantially the same as the conventional structure shown in.

【0595】このように、高濃度不純物領域302bの端部を隣接するフローティングゲート305bと重ならないように形成することによって、たとえばフローティングゲート305aに本発明に従った書込動作を行なう際に、隣接するフローティングゲート305bから電子が引き抜かれるといった状況を回避することが可能となる。 [0595] Thus, by forming the end portion of the high concentration impurity region 302b so as not to overlap with the adjacent floating gate 305b, for example, when performing a write operation in accordance with the present invention in the floating gate 305a, the adjacent electrons from the floating gate 305b is possible to avoid a situation withdrawn to. それにより、より確実に情報の書込を行なうことが可能となる。 Thereby, it is possible to perform writing more reliably information.

【0596】次に、図121〜図125を用いて、図1 [0596] Next, with reference to FIGS. 121 to view 125, FIG. 1
20に示される構造を有する本実施例における不揮発性半導体記憶装置の製造方法について説明する。 A method for manufacturing the nonvolatile semiconductor memory device in this embodiment will be explained with the structure shown in 20. まず図1 First, FIG. 1
21(a)および(b)を参照して、p型半導体基板3 21 with reference to (a) and (b), p-type semiconductor substrate 3
01主表面上に、100Å程度の膜厚を有する絶縁膜3 On the 01 main surface, an insulating film 3 having a thickness of about 100Å
04を形成する。 04 to form a. そして、この絶縁膜304上に、CV Then, on the insulating film 304, CV
D法などを用いて、1000Å程度の膜厚を有する第1 By using a D method, first with a thickness of about 1000Å
多結晶シリコン層305cを堆積する。 Depositing a polycrystalline silicon layer 305c.

【0597】この第1多結晶シリコン305c上に、所望の膜厚を有するレジスト308を塗布する。 [0597] on the first polycrystalline silicon 305c, applying a resist 308 having a desired film thickness. このレジスト308を所定形状にパターニングする。 Patterning the resist 308 into a predetermined shape. このパターニングされたレジスト308をマスクとして用いて、エッチングすることによって第1多結晶シリコン層305 Using the patterned resist 308 as a mask, the first polysilicon layer by etching 305
cをパターニングする。 Patterning the c.

【0598】次に、図122(a)を参照して、上記の第1多結晶シリコン層305cをパターニングした後、 [0598] Next, with reference to FIGS. 122 (a), after patterning the first polycrystalline silicon layer 305c above,
レジスト308をマスクとして用いて、砒素(As)などのn型の不純物をp型半導体基板301の主表面にイオン注入する。 Using the resist 308 as a mask, ion implantation of n-type impurities into the main surface of the p-type semiconductor substrate 301, such as arsenic (As). このとき、不純物の注入角度を所定角度θだけ傾ける。 In this case, tilting the implantation angle of the impurity by a predetermined angle theta. それにより、レジスト308によるシャドーイング効果によって、p型半導体基板301の主表面に、隣合うフローティングゲートのうち一方にのみその端部が部分的に重なるように高濃度不純物領域302 Thereby, the shadowing effect of the resist 308, p-type on the main surface of the semiconductor substrate 301, a high concentration impurity region 302 as its end only to one of the floating gate partially overlap adjacent
a〜302dを形成することが可能となる。 It is possible to form a A~302d.

【0599】上記の傾斜角度θの値は、好ましくは、約7°である。 [0599] value of the inclination angle θ is preferably about 7 °. このようにして、θの角度だけ鉛直方向に対して角度を持たせて砒素(As)をイオン注入することによって、レジスト308に従ってパターニングされた隣り合う第1多結晶シリコン層305cのうち、一方の第1多結晶シリコン層305cとは重なるが他方の第1多結晶シリコン層305cとはオフセットされた高濃度不純物領域302a〜302dが形成されることになる。 In this manner, at an angle by an angle with respect to the vertical direction of θ by arsenic (As) is ion-implanted, of the first polysilicon layer 305c adjacent patterned according resist 308, in one It overlaps the first polycrystalline silicon layer 305c so that the high-concentration impurity regions 302a~302d to the other of the first polycrystalline silicon layer 305c is offset is formed. この状態を平面的に見た様子が図122(b)に示されている。 Picture obtained by viewing the state in a plane is shown in FIG. 122 (b).

【0600】次に、図123を参照して、レジスト30 [0600] Next, with reference to FIG. 123, the resist 30
8を除去した後、CVD法などを用いて、第1多結晶シリコン層305cを覆うように酸化膜309を形成する。 8 after removing the by the CVD method or the like to form an oxide film 309 to cover the first polycrystalline silicon layer 305c. そして、この酸化膜309をエッチバックすることによって、酸化膜309を第1多結晶シリコン層305 Then, by etching back the oxide film 309, the oxide film 309 the first polycrystalline silicon layer 305
cの間に埋込む。 c embedded in between.

【0601】次に、図124を参照して、CVD法などを用いて、上記の酸化膜309上および第1多結晶シリコン層305c上に、絶縁膜306を形成する。 [0601] Next, with reference to FIG. 124, the CVD method or the like on the upper oxide film 309 of the above and the first polycrystalline silicon layer 305c, an insulating film 306. この絶縁膜306上に、CVD法などを用いて、所定膜厚の第2多結晶シリコン層307aを堆積する。 On the insulating film 306 by the CVD method or the like to deposit a second polycrystalline silicon layer 307a having a predetermined thickness. その後、図1 Then, as shown in FIG. 1
25(a)を参照して、上記の第2多結晶シリコン層3 25 (a), the second polycrystalline silicon layer 3 of the
07a上にレジスト310を塗布し、このレジスト31 The resist 310 was applied onto 07a, the resist 31
0を所定形状にパターニングする。 Patterning a 0 to a predetermined shape. この場合であれば、 If in this case,
図125(b)を参照して、高濃度不純物領域302a Figure 125 with reference to (b), the high concentration impurity regions 302a
〜302dと略直交する方向にレジスト310をパターニングする。 Patterning the resist 310 in the direction substantially perpendicular to the ~302D. このようにパターニングされたレジスト3 Resist 3 in this way is patterned
10をマスクとして用いてエッチングすることによって、図125(a)に示されるように、コントロールゲート307,フローティングゲート305a,305 By etching using a 10 as a mask, as shown in FIG. 125 (a), a control gate 307, floating gate 305a, 305
b,305および絶縁膜306を形成する。 Forming a b, 305 and the insulating film 306. その後、レジスト310を除去する。 Thereafter, the resist is removed 310. 以上の工程を経て、図120 Through the above steps, FIG. 120
に示される不揮発性半導体記憶装置が完成する。 Nonvolatile semiconductor memory device is completed as shown in.

【0602】次に、図126を用いて、図120に示された上記の第17実施例の他の態様について説明する。 [0602] Next, with reference to FIG. 126, will be described another aspect of the seventeenth embodiment of the shown in Figure 120.
図120に示される不揮発性半導体記憶装置においては、高濃度不純物領域302a〜302dのみが形成されていた。 In the nonvolatile semiconductor memory device shown in FIG. 120, only the high concentration impurity regions 302a~302d was formed. しかし、本実施例においては、書込動作に関与するn型の高濃度不純物領域302a〜302dを上記の第17実施例と同様の方法を用いて形成し、さらに、n型の低濃度不純物領域303を形成している。 However, in the present embodiment, the high concentration impurity regions 302a~302d of n types involved in the writing operation is formed by using the same method as the seventeenth embodiment described above, furthermore, n-type low-concentration impurity regions of the to form a 303. このように低濃度不純物領域303を設けることによって、不揮発性半導体記憶装置の動作特性を向上させることが可能となる。 By providing the low-concentration impurity regions 303, it is possible to improve the operating characteristics of the nonvolatile semiconductor memory device. この低濃度不純物領域303の形成方法としては、砒素(As)などのn型の不純物を、従来例と同様の注入角度で半導体基板301の主表面にイオン注入することによって形成される。 The method for forming the low-concentration impurity regions 303, the n-type impurity such as arsenic (As), is formed by ion implantation into the main surface of the semiconductor substrate 301 at an implantation angle as in the conventional example.

【0603】注入条件の一例としては、低濃度不純物領域303の形成には、注入量10 11 /cm 2以上の量の砒素(As)を注入する。 [0603] As an example of the implantation conditions, the formation of low-concentration impurity regions 303 are implanted injection volume 10 11 / cm 2 or more in the amount of arsenic (As). それにより、形成される低濃度不純物領域303の濃度は、10 16 /cm 3以上の濃度を有するものとなる。 Thereby, the concentration of the low concentration impurity regions 303 to be formed comes to have a 10 16 / cm 3 or more concentrations. また、このとき、高濃度不純物領域302a〜302dの形成に際しては、砒素(A At this time, when forming the high concentration impurity regions 302a~302d is arsenic (A
s)の注入量は、好ましくは、10 15 /cm 2以上である。 injection volume s) of preferably, 10 15 / cm 2 or more. それにより、高濃度不純物領域302a〜302d Thereby, the high concentration impurity regions 302a~302d
の濃度は、10 20 /cm 3以上のものとなる。 Concentration becomes 10 20 / cm 3 or more.

【0604】次に、図127を参照して、本発明を要約する。 [0604] Next, with reference to FIG. 127, summarizes the present invention. 図127は、本発明に従った不揮発性半導体記憶装置の必須の構成を示した模式図である。 Figure 127 is a schematic diagram showing the essential configuration of a nonvolatile semiconductor memory device according to the present invention. 図127を参照して、半導体基板401の主表面には、間隔を隔てて不純物領域402a,402bが形成されている。 Referring to FIG. 127, the main surface of the semiconductor substrate 401, impurity regions 402a at intervals, 402b are formed. この不純物領域402a,402bの間のチャネル領域40 The impurity regions 402a, the channel region 40 between 402b
9上には絶縁膜403が形成されている、この絶縁膜4 On top 9 is formed an insulating film 403, the insulating film 4
03上にはフローティングゲート404が形成されている。 A floating gate 404 is formed on 03. このフローティングゲート404が電子蓄積手段となる。 The floating gate 404 is an electronic storage means. フローティングゲート404上には絶縁膜405 Insulation on the floating gate 404 film 405
を介してワード線406が形成される。 Word line 406 is formed through. ワード線406 Word line 406
上には層間絶縁膜407が形成され、この層間絶縁膜4 Interlayer insulating film 407 is formed on the upper, the interlayer insulating film 4
07上にはビット線408が形成される。 07 bit line 408 is formed on. ビット線40 Bit line 40
8は、層間絶縁膜407に設けられたコンタクトホール410を介して不純物領域402aと電気的に接続されている。 8 is electrically connected to the impurity regions 402a through a contact hole 410 formed in the interlayer insulating film 407.

【0605】以上の構成を有する不揮発性半導体記憶装置において、本発明に従った特徴的な動作が行なわれることになる。 [0605] In the nonvolatile semiconductor memory device having the above configuration, so that the characteristic operation in accordance with the present invention is performed. まず、本発明に従った不揮発性半導体記憶装置の特徴的な動作においては、初期状態は消去状態となる。 First, in the characteristic operation of the nonvolatile semiconductor memory device according to the present invention, the initial state is an erased state. すなわち、フローティングゲート404に電子が蓄積された状態が消去状態(初期状態)となる。 That is, the state in which electrons are accumulated in the floating gate 404 is an erased state (initial state). フローティングゲート404に電子を蓄積する方法としては、 As a method of storing electrons in the floating gate 404,
まずビット線408をフローティング状態に保持し、半導体基板401にたとえば−10V程度の電圧を印加する。 First, holding the bit lines 408 to a floating state, applying a voltage of, for example, about -10V to the semiconductor substrate 401. このとき、ワード線406に10V程度の電圧を印加する。 At this time, applying a voltage of about 10V to the word line 406. それにより、チャネル領域409全面でのFN Thus, FN in the channel region 409 over the entire surface
現象(チャネルFN)によって、フローティングゲート404内に電子を注入することが可能となる。 By a phenomenon (channel FN), it is possible to inject electrons into the floating gate 404. このとき、消去状態のメモリトランジスタのしきい値電圧V th In this case, the threshold voltage V th of the memory transistor in the erased state
(E)は、読出時にワード線406に印加される電圧V (E), the voltage applied to the word line 406 in the read V
Readよりも高い値となっている。 And has a higher value than the Read.

【0606】上記のようにまず消去状態とした後、所定のメモリトランジスタから電子を引き抜くことによって情報の書込が行なわれることになる。 [0606] After the first erase state as described above, so that the writing of information by extracting electrons from a predetermined memory transistor is performed. 書込みの際には、 At the time of writing,
ビット線408に5V程度の電圧を印加する。 Applying a voltage of about 5V to the bit line 408. このとき、半導体基板401は接地電位に保たれる。 At this time, the semiconductor substrate 401 is maintained at ground potential. そして、 And,
ワード線406に−10V程度の電圧を印加する。 The word line 406 to apply a voltage of about -10 V. それにより、フローティングゲート404から電子が引き抜かれることになる。 Thereby, the electrons are extracted from the floating gate 404. このとき、電子の引き抜きは、フローティングゲート404と不純物領域402aとの重なり部分でのFN現象によって行なわれることになる。 In this case, withdrawal of electrons, will be performed by the FN phenomenon in the overlapping portion between the floating gate 404 and the impurity region 402a. その結果、書込後のメモリトランジスタのしきい値電圧V Threshold voltage V As a result, the memory transistor after the writing
th (p)は、読出時のワード線406に印加される電圧V Readよりも小さい値となる。 th (p) is a value smaller than the voltage V a Read applied to the word line 406 in reading.

【0607】以上説明したように、本発明に従った不揮発性半導体記憶装置の動作においては、メモリトランジスタに電子を注入した状態が消去状態となっており、すべてのメモリトランジスタのうち所定のメモリトランジスタから電子を引き抜くことによって情報が書込まれることになる。 [0607] As described above, in the operation of the nonvolatile semiconductor memory device according to the present invention, a state in which electrons are injected into the memory transistor has a erased state, a predetermined memory transistor of all the memory transistors information by pulling electrons out is to be written. なお、上記の各実施例においては、本発明を不揮発性半導体記憶装置に適用した場合について説明した。 Incidentally, in the above embodiments, the present invention has been described as applied to a nonvolatile semiconductor memory device. しかし、本発明は、不揮発性半導体記憶装置以外の半導体記憶装置にも適用可能である。 However, the present invention is applicable to a semiconductor memory device other than the non-volatile semiconductor memory device.

【0608】 [0608]

【発明の効果】第1〜第8の発明によれば、消去前書込動作を行なうことなく複数のメモリセルを一括消去することができる。 Effects of the Invention According to the invention of the first to eighth, it is possible to batch-erase the plurality of memory cells without erasing previous write operation. したがって、一括消去に要する時間が短縮され、データの書換時間も短縮される。 Thus, reducing the time required for the batch erasing is shortened rewrite time of the data. また、過消去によりメモリセルがデプレッション化することも回避される。 Further, the memory cell is also avoided to depletion by over-erased.

【0609】第1の発明によれば、プログラム時にベリファイ動作が不要となる。 [0609] According to the first invention, the verify operation is not required at the time of program. 第2〜第6の発明によれば、 According to the second to sixth invention,
消去単位の細分化が可能となる。 Subdivision of the erase unit is possible. また、プログラム時にセクタ間でのディスターブが回避される。 In addition, disturbance of between sectors is avoided during the program. さらに、ビットごとにプログラム制御が可能となる。 Furthermore, it is possible to program control for each bit.

【0610】第2の発明によれば、消去時およびプログラム時の消費電力が低減されるので、外部の単一電源を用いて内部で正電圧および負電圧を発生することができる。 [0610] According to the second aspect, the power consumption during the erase time and the program can be reduced, it is possible to generate a positive voltage and a negative voltage internally using a single power source of the external. したがって、単一電源により動作するフラッシュメモリが得られる。 Therefore, the flash memory that operates from a single power supply can be obtained.

【0611】第3の発明によれば、安定かつ高速にプログラムが行なわれる。 [0611] According to the third invention, the program is carried out stably and at high speed. 第4の発明によれば、非選択のセクタ内のメモリセルのデータを確実に保護しつつ、選択されたセクタ内のメモリセルを安定に消去することができる。 According to the fourth invention, while reliably protecting the data of the memory cells in the unselected sector can be erased stably memory cells in the selected sector.

【0612】第5の発明によれば、メモリセルの消去を安定に行なうことができる。 [0612] According to the fifth invention, it is possible to erase the memory cell stably. 第6の発明によれば、プログラム時にベリファイ動作が不要となる。 According to the sixth invention, the verify operation is not required at the time of program.

【0613】第9の発明に従う不揮発性半導体記憶装置によれば、第2ウェル領域は第1ウェル領域に電圧を印加したとき、第1ウェル領域と第2ウェル領域との接合が逆バイアス状態となる。 [0613] According to the nonvolatile semiconductor memory device according to the ninth invention, when the second well region a voltage is applied to the first well region, a reverse bias state junction between the first well region and the second well region Become. このため第1ウェル領域に電圧を印加しても電流は第2素子形成領域には流れない。 Therefore current even when a voltage is applied to the first well region does not flow into the second element forming region.
したがって、第1ウェル領域に電圧を印加し、コントロールゲートに第1ウェル領域に印加した電圧と異なる符号の電圧を印加すると、半導体基板内の最大電圧を低くしながらも、第1ウェル領域とコントロールゲートとの電位差は相対的に大きくでき、チャネルFNを起こすことができ、これを用いて書込/消去動作を行なえる。 Therefore, a voltage is applied to the first well region, when a voltage is applied to the code different from the voltage applied to the first well region to the control gate, while lower maximum voltage in the semiconductor substrate, the first well region and the control the potential difference between the gate can be relatively large, it is possible to cause the channel FN, perform a write / erase operation using the same. 以上説明したように請求項14に記載の不揮発性半導体記憶装置では、半導体装置内の最大電圧を低くすることができるので、周辺回路への負担が軽減され、高集積化に有利である。 The nonvolatile semiconductor memory device according to claim 14, as described above, it is possible to reduce the maximum voltage in the semiconductor device, the burden to the peripheral circuits can be reduced, which is advantageous to high integration.

【0614】また、第9の発明に従う不揮発性半導体記憶装置によれば、複数のメモリトランジスタの各ドレイン領域には副ビット線が接続されている。 [0614] Further, according to the nonvolatile semiconductor memory device according to the ninth invention, the respective drain regions of the plurality of memory transistors sub bit line is connected. このため読出動作時には、読出電流を大きくとることができるので、 Therefore at the time of reading operation, it is possible to increase the read current,
NAND型に比べ読出動作を高速に行なえる。 Perform a read operation at a high speed compared to the NAND type.

【0615】さらに、第9の発明に従う不揮発性半導体記憶装置によればは、ビット線を主ビット線と副ビット線とに分割している。 [0615] Further, the according to the nonvolatile semiconductor memory device according to the ninth invention, divides the bit lines and main bit lines and sub-bit lines. そして、主ビット線と副ビット線とをセレクトゲートトランジスタを介して導通させている。 Then, and the main bit line and sub bit line is conducted through the select gate transistor. このため1つの副ビット線と他の副ビット線とは主ビット線を共通にしながらも、電気的に分離することができる。 Therefore while the common main bit lines and one of the sub-bit line and another sub-bit line may be electrically isolated. したがって1つの副ビット線を用いて書込動作をしているとき、残りの副ビット線は一方の副ビット線と電気的に分離でき、他の副ビット線に接続されているメモリトランジスタ群はこの書込動作ではドレインディスターブは生じない。 While the write operation thus using a single sub bit line, the remaining sub-bit line can be electrically isolated from one of the sub-bit line, the memory transistors connected to the other sub-bit line It does not occur drain disturb in this write operation. したがって第9の発明に従う不揮発性半導体記憶装置によればドレインディスターブの低減を図ることができる。 Therefore it is possible to reduce the drain disturb According to the nonvolatile semiconductor memory device according to the ninth invention.

【0616】さらに第9の発明に従う不揮発性半導体記憶装置は、データの書込動作をドレインFNによって行なうことができる。 [0616] Further non-volatile semiconductor memory device according to the ninth invention, a data writing operation can be performed by the drain FN. このため高い効率で書込動作を行なうことができ、ビット線に流す電流を小さくすることができる。 Therefore it is possible to perform the write operation at high efficiency, it is possible to reduce the current flowing in the bit line. ビット線に流す電流を小さくすることができるので、ビット線の材料として抵抗値の大きいものを採用することができ、したがって、アルミ以外の材料を用いてビット線を形成することができる。 It is possible to reduce the current flowing in the bit line, it is possible to adopt a large resistance as the material of the bit lines, thus, it is possible to form the bit line using a material other than aluminum. したがってビット線を主ビット線と副ビット線との2層構造にすることと微細化が同時に可能となる。 Therefore the miniaturization of the two-layer structure of a main bit line and sub bit line of the bit line becomes possible at the same time.

【0617】さらに第9の発明に従う不揮発性半導体記憶装置は、ドレインFNによってメモリトランジスタを書込状態にできる。 [0617] Further non-volatile semiconductor memory device according to the ninth invention can memory transistors in the write state by the drain FN. したがってチャネルホットエレクトロンを用いて書込動作を行なうNOR型に比べ書込効率を向上させることができ、よって消費電力を低くすることができる。 Thus using channel hot electrons can be improved compared writing efficiency NOR type for writing operation, thus can reduce the power consumption.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】第1〜第11の実施例におけるプログラムおよび消去動作としきい値電圧との関係を従来例と比較して示す図である。 1 is a diagram showing a comparison with the prior art the relationship between the program and erase operations and threshold voltage in the first to eleventh embodiments.

【図2】第1〜第11の実施例における消去状態およびプログラム状態を従来例と比較して示す図である。 Figure 2 is a graph showing by comparison with the conventional example erased state and a programmed state in the first to eleventh embodiments.

【図3】第1〜第11の実施例における一括消去時のしきい値電圧を示す図である。 3 is a diagram showing a threshold voltage during collective erasure in the first to eleventh embodiments.

【図4】第1〜第11の実施例における一括消去動作によるしきい値電圧の変化を示す図である。 4 is a diagram showing a change in threshold voltage due to batch erase operation in the first to eleventh embodiments.

【図5】第1の実施例によるフラッシュメモリの全体の構成を示すブロック図である。 5 is a block diagram showing the overall structure of a flash memory according to the first embodiment.

【図6】第1の実施例におけるプログラム時および消去時のメモリセルへの電圧印加条件を示す図である。 6 is a diagram illustrating a voltage application condition to the programming and erasing of the memory cells in the first embodiment.

【図7】第1の実施例における一括消去動作時、プログラム動作時および読出動作時の電圧印加条件を示す図である。 [7] During batch erase operation in the first embodiment, and shows a voltage application condition at the time of program operation and the read operation.

【図8】第1の実施例における書換動作を説明するためのフローチャートである。 8 is a flowchart for explaining the writing operation in the first embodiment.

【図9】第2の実施例におけるプログラム時および消去時のメモリセルへの電圧印加条件を示す図である。 9 is a diagram illustrating a voltage application condition to the programming and erasing of the memory cells in the second embodiment.

【図10】第2の実施例における一括消去動作時、プログラム動作時および読出動作時の電圧印加条件を示す図である。 [10] During batch erasing operation in the second embodiment, and shows a voltage application condition at the time of program operation and the read operation.

【図11】第3の実施例によるフラッシュメモリの全体の構成を示すブロック図である。 11 is a block diagram showing the overall structure of a flash memory according to the third embodiment.

【図12】図11のフラッシュメモリの含まれるXデコーダの構成を示すブロック図である。 12 is a block diagram showing a configuration of an X-decoder included in the flash memory of FIG. 11.

【図13】第3の実施例におけるプログラム時および消去時のメモリセルへの電圧印加条件を示す図である。 13 is a diagram illustrating a voltage application condition to the programming and erasing of the memory cells in the third embodiment.

【図14】第3の実施例における一括消去動作時、プログラム動作時および読出動作時の電圧印加条件を示す図である。 [14] During batch erase operation in the third embodiment, and shows a voltage application condition at the time of program operation and the read operation.

【図15】第4の実施例におけるページ一括消去動作時、プログラム動作時および読出動作時の電圧印加条件を示す図である。 [Figure 15] when the page batch erase operation in the fourth embodiment, and shows a voltage application condition at the time of program operation and the read operation.

【図16】第4の実施例における書換動作を説明するためのフローチャートである。 16 is a flowchart for explaining the writing operation in the fourth embodiment.

【図17】第5の実施例におけるページ一括消去動作時、プログラム動作時および読出動作時の電圧印加条件を示す図である。 [Figure 17] when the page batch erase operation in the fifth embodiment, and shows a voltage application condition at the time of program operation and the read operation.

【図18】第6の実施例によるフラッシュメモリの全体の構成を示すブロック図である。 18 is a block diagram showing the overall structure of a flash memory according to the sixth embodiment.

【図19】図18のフラッシュメモリに含まれるメモリアレイおよびそれに関連する部分の詳細な構成を示す回路図である。 19 is a circuit diagram showing a detailed configuration of the memory array and parts related thereto are included in the flash memory of FIG. 18.

【図20】第6の実施例におけるプログラム時および消去時のメモリセルへの電圧印加条件を示す図である。 20 is a diagram illustrating a voltage application condition to the programming and erasing of the memory cells in the sixth embodiment.

【図21】第6の実施例におけるセクタ一括消去動作時、プログラム動作時および読出動作時の電圧印加条件を示す図である。 [21] During sector batch erase operation in the sixth embodiment, and shows a voltage application condition at the time of program operation and the read operation.

【図22】第6の実施例におけるプログラム動作およびベリファイ動作を説明するためのフローチャートである。 FIG. 22 is a flowchart for explaining the program operation and verify operation in the sixth embodiment.

【図23】第6の実施例によるフラッシュメモリに用いられるメモリセルの構造を示す断面図である。 23 is a cross-sectional view showing the structure of a memory cell used in a flash memory according to the sixth embodiment.

【図24】第6の実施例における2つの隣接したメモリセルの構造図である。 FIG. 24 is a structural view of two adjacent memory cells in the sixth embodiment.

【図25】第6の実施例におけるメモリセルアレイのレイアウト図である。 Figure 25 is a layout diagram of a memory cell array in the sixth embodiment.

【図26】図6の実施例のメモリセルアレイにおいて与えられる電圧を示す回路図である。 FIG. 26 is a circuit diagram showing a voltage applied in the memory cell array of the embodiment of FIG.

【図27】高電圧発生回路の等価回路を示す回路図である。 FIG. 27 is a circuit diagram showing an equivalent circuit of the high voltage generating circuit.

【図28】第6の実施例によるフラッシュメモリに用いられる高電圧発生回路の一部の構造を示す断面図である。 28 is a cross-sectional view showing a part of the structure of the high voltage generating circuit used in the flash memory according to the sixth embodiment.

【図29】図28に示した構造において寄生トランジスタが存在することを説明するための断面図である。 29 is a sectional view for explaining that the parasitic transistor is present in the structure shown in FIG. 28.

【図30】図29に示した寄生トランジスタにより構成された回路の等価回路図である。 Figure 30 is an equivalent circuit diagram of a circuit formed by a parasitic transistor shown in FIG. 29.

【図31】第6の実施例によるフラッシュメモリに用いられる高電圧発生回路の別の構造を示す断面図である。 31 is a cross-sectional view showing another structure of the high voltage generating circuit used in the flash memory according to the sixth embodiment.

【図32】負電圧発生回路の等価回路を示す回路図である。 FIG. 32 is a circuit diagram showing an equivalent circuit of the negative voltage generating circuit.

【図33】第6の実施例によるフラッシュメモリに用いられる負電圧発生回路の一部の構造を示す断面図である。 33 is a cross-sectional view showing a part of the structure of the negative voltage generating circuit used in the flash memory according to the sixth embodiment.

【図34】第7の実施例によるフラッシュメモリに含まれるメモリアレイおよびそれに関連する部分の詳細な構成を示す回路図である。 FIG. 34 is a circuit diagram showing a detailed configuration of the memory array and parts related thereto are included in the flash memory according to the seventh embodiment.

【図35】第7の実施例におけるプログラム時の主ビット線の電圧の変化を示す図である。 35 is a diagram showing a change in the voltage of the main bit line during the program in the seventh embodiment.

【図36】第8の実施例によるフラッシュメモリの全体の構成を示すブロック図である。 FIG. 36 is a block diagram showing the overall structure of a flash memory according to the eighth embodiment.

【図37】図36のフラッシュメモリに含まれるメモリアレイおよびそれに関連する部分の詳細な構成を示す回路図である。 37 is a circuit diagram showing a detailed configuration of the memory array and parts related thereto are included in the flash memory of FIG. 36.

【図38】ゲートバーズビークがない場合の消去時のメモリセルの状態を説明するための図である。 38 is a diagram for explaining a state of the memory cell at the time of erasing in the absence of gate bird's beak.

【図39】ゲートバーズビークがない場合の消去時の選択セクタのメモリセルおよび非選択セクタのメモリセルへの電圧印加条件を示す図である。 39 is a diagram illustrating a voltage application condition to the memory cells of the memory cell and the non-selected sector of the selected sector during erase when no gate bird's beak.

【図40】ゲートバーズビークがない場合のセクタ一括消去動作時の電圧印加条件を示す図である。 40 is a diagram illustrating a voltage application condition at the time of sector collective erasing operation in the absence of gate bird's beak.

【図41】ゲートバーズビークがない場合に用いられるソースデコーダの構成を示す回路図である。 41 is a circuit diagram showing the structure of a source decoder which is used when no gate bird's beak.

【図42】図41のソースデコーダの各部の電圧を示す図である。 42 is a diagram illustrating each part of the voltage of the source decoder of Fig. 41.

【図43】ゲートバーズビークがある場合の消去時のメモリセルの状態を説明するための図である。 FIG. 43 is a diagram for explaining a state of the memory cell at the time of erasing in the case where there is a gate bird's beak.

【図44】ゲートバーズビークがある場合の消去時の選択セクタのメモリセルおよび非選択セクタのメモリセルへの電圧印加条件を示す図である。 44 is a diagram illustrating a voltage application condition to the memory cell and the non-selected sector memory cells of the erase time of the selected sector when there is a gate bird's beak.

【図45】ゲートバーズビークがある場合のセクタ一括消去動作時の電圧印加条件を示す図である。 45 is a diagram illustrating a voltage application condition at the time of sector collective erasing operation when there is a gate bird's beak.

【図46】ゲートバーズビークがある場合に用いられるソースデコーダの構成を示す回路図である。 FIG. 46 is a circuit diagram showing the structure of a source decoder which is used when there is a gate bird's beak.

【図47】図46のソースデコーダの各部の電圧を示す図である。 47 is a diagram illustrating each part of the voltage of the source decoder of Fig. 46.

【図48】ウェル電位が低い場合の消去時の選択セクタのメモリセルおよび非選択セクタのメモリセルへの電圧印加条件を示す図である。 48 is a diagram illustrating a voltage application condition to the memory cell and the non-selected sector memory cells in the selected sector during erase when well potential is low.

【図49】ウェル電位が低い場合のセクタ一括消去動作時の電圧印加条件を示す図である。 49 is a view showing a voltage application condition at the time of sector collective erasing operation when the well potential is low.

【図50】ウェル電位が低い場合に用いられるソースデコーダの構成を示す回路図である。 [Figure 50] well potential is a circuit diagram showing a configuration of a source decoder used when low.

【図51】図50のソースデコーダの各部の電圧を示す図である。 51 is a diagram illustrating each part of the voltage of the source decoder of Fig. 50.

【図52】第9の実施例によるフラッシュメモリの全体の構成を示すブロック図である。 FIG. 52 is a block diagram showing the overall structure of a flash memory according to the ninth embodiment.

【図53】図52のフラッシュメモリに含まれるメモリアレイおよびそれに関連する部分の詳細な構成を示す回路図である。 FIG. 53 is a circuit diagram showing the detailed structure of a memory array and associated parts to it is included in the flash memory of FIG. 52.

【図54】第9の実施例におけるセクタ一括消去動作時の電圧印加条件を示す図である。 FIG. 54 is a diagram illustrating a voltage application condition at the time of sector collective erasing operation in the ninth embodiment.

【図55】図52のフラッシュメモリに含まれるセレクトゲートデコーダおよびソーススイッチの構成を示す回路図である。 FIG. 55 is a circuit diagram showing a configuration of a select gate decoder and source switch contained in the flash memory of FIG. 52.

【図56】図55のセレクトゲートデコーダおよびソーススイッチの各部の電圧を示す図である。 FIG. 56 is a diagram illustrating a select gate decoder and each part of the voltage source switch of Figure 55.

【図57】第10の実施例によるフラッシュメモリにおけるプログラム動作を説明するためのフローチャートである。 FIG. 57 is a flowchart for explaining a program operation of the flash memory according to the tenth embodiment.

【図58】第11の実施例によるフラッシュメモリにおけるプログラム動作を説明するためのフローチャートである。 FIG. 58 is a flowchart for explaining a program operation of the flash memory according to the eleventh embodiment.

【図59】第12の実施例によるフラッシュメモリの全体の構成を示すブロック図である。 FIG. 59 is a block diagram showing the overall structure of a flash memory according to the twelfth embodiment.

【図60】図59に示したメモリセルアレイおよびその周辺回路の回路図である。 It is a circuit diagram of a memory cell array and its peripheral circuit shown in FIG. 60 FIG. 59.

【図61】図60に示したワード線とローカルデコーダの出力線との間の接続態様を示す半導体基板上のレイアウト図である。 FIG. 61 is a layout diagram of a semiconductor substrate showing a connection mode between the output line of the word line and the local decoder shown in FIG. 60.

【図62】図60に示した2つのメモリセル1491および1492の間の分離を示す断面構造図である。 62 is a sectional view showing a separation between the two memory cells 1491 and 1492 shown in FIG. 60.

【図63】図60に示した2つのメモリセル1491および1492の間の分離をフィールドシールドトランジスタにより行なう場合の断面構造図である。 FIG. 63 is a sectional view of a case where the separation between the two memory cells 1491 and 1492 of FIG. 60 is performed by a field shield transistor.

【図64】第12の実施例において用いられるワード線電圧制御回路およびプリデコーダの回路図である。 FIG. 64 is a circuit diagram of a word line voltage control circuit and the predecoder used in the twelfth embodiment of the.

【図65】この発明に従った不揮発性半導体記憶装置の第13実施例のメモリトランジスタ部の一部の断面図である。 Figure 65 is a fragmentary cross-sectional view of the memory transistor portion of the thirteenth embodiment of the nonvolatile semiconductor memory device in accordance with the present invention.

【図66】(a)はこの発明に従った不揮発性半導体記憶装置の第14実施例のメモリトランジスタ部の一部の断面図であり、(b)はその等価回路図である。 [Figure 66 (a) is a partial sectional view of the memory transistor of the fourteenth embodiment of the nonvolatile semiconductor memory device according to the invention, and (b) is an equivalent circuit diagram.

【図67】この発明に従った不揮発性半導体記憶装置の第14実施例のメモリトランジスタの断面構造図である。 FIG. 67 is a sectional view of the memory transistor of the fourteenth embodiment of the nonvolatile semiconductor memory device in accordance with the present invention.

【図68】図66(a)に示す構造のコントロールゲートを形成した状態までにおける平面図である。 Figure 68 is a plan view in up state of forming the control gate of the structure shown in FIG. 66 (a).

【図69】図66(a)に示す構造の副ビット線を形成した状態までにおける平面図である。 Figure 69 is a plan view in to the state of forming the sub-bit line of the structure shown in FIG. 66 (a).

【図70】図66(a)に示す構造の主ビット線を形成した状態までにおける平面図である。 Is a plan view in up state of forming a main bit line of the structure shown in FIG. 70 FIG. 66 (a).

【図71】図66(a)に示す構造のアルミ配線を形成した状態までにおける平面図である。 Figure 71 is a plan view in to the state of forming the aluminum wiring structure shown in FIG. 66 (a).

【図72】この発明に従った不揮発性半導体記憶装置の第14実施例の全体の構成の第1の例を示すブロック図である。 Figure 72 is a block diagram showing a first example of the overall configuration of a fourteenth embodiment of the nonvolatile semiconductor memory device in accordance with the present invention.

【図73】この発明に従った不揮発性半導体記憶装置の第14実施例の全体の構成の第2の例を示すブロック図である。 Figure 73 is a block diagram showing a second example of the overall configuration of a fourteenth embodiment of the nonvolatile semiconductor memory device in accordance with the present invention.

【図74】この発明に従った不揮発性半導体記憶装置の第14実施例の全体の構成の第3の例を示すブロック図である。 Figure 74 is a block diagram showing a third example of the overall configuration of a fourteenth embodiment of the nonvolatile semiconductor memory device in accordance with the present invention.

【図75】この発明に従った不揮発性半導体記憶装置の第14実施例の全体の構成の第4の例を示すブロック図である。 Figure 75 is a block diagram showing a fourth example of the overall configuration of a fourteenth embodiment of the nonvolatile semiconductor memory device in accordance with the present invention.

【図76】この発明に従った不揮発性半導体記憶装置の第14実施例の全体の構成の第5の例を示すブロック図である。 Figure 76 is a block diagram showing a fifth example of the overall configuration of a fourteenth embodiment of the nonvolatile semiconductor memory device in accordance with the present invention.

【図77】この発明に従った不揮発性半導体記憶装置の第14実施例のメモリトランジスタ部の製造方法の第1 [Figure 77] first manufacturing method of the memory transistor of the fourteenth embodiment of the nonvolatile semiconductor memory device according to the invention
工程を示す断面図である。 Step is a sectional view showing a.

【図78】この発明に従った不揮発性半導体記憶装置の第14実施例のメモリトランジスタ部の製造方法の第2 [Figure 78] The second manufacturing method of the memory transistor of the fourteenth embodiment of the nonvolatile semiconductor memory device according to the invention
工程を示す断面図である。 Step is a sectional view showing a.

【図79】この発明に従った不揮発性半導体記憶装置の第14実施例のメモリトランジスタ部の製造方法の第3 [Figure 79] A third method of manufacturing the memory transistor of the fourteenth embodiment of the nonvolatile semiconductor memory device according to the invention
工程を示す断面図である。 Step is a sectional view showing a.

【図80】この発明に従った不揮発性半導体記憶装置の第14実施例のメモリトランジスタ部の製造方法の第4 [Figure 80] A fourth manufacturing method of the memory transistor of the fourteenth embodiment of the nonvolatile semiconductor memory device according to the invention
工程を示す断面図である。 Step is a sectional view showing a.

【図81】この発明に従った不揮発性半導体記憶装置の第14実施例のメモリトランジスタ部の製造方法の第5 [Figure 81] A fifth method of manufacturing a memory transistor of the fourteenth embodiment of the nonvolatile semiconductor memory device according to the invention
工程を示す断面図である。 Step is a sectional view showing a.

【図82】この発明に従った不揮発性半導体記憶装置の第14実施例のメモリトランジスタ部の製造方法の第6 [Figure 82] a sixth manufacturing method of the memory transistor of the fourteenth embodiment of the nonvolatile semiconductor memory device according to the invention
工程を示す断面図である。 Step is a sectional view showing a.

【図83】この発明に従った不揮発性半導体記憶装置の第14実施例のメモリトランジスタ部の製造方法の第7 [Figure 83] seventh manufacturing method of the memory transistor of the fourteenth embodiment of the nonvolatile semiconductor memory device according to the invention
工程を示す断面図である。 Step is a sectional view showing a.

【図84】この発明に従った不揮発性半導体記憶装置の第14実施例のメモリトランジスタ部の製造方法の第8 [Figure 84] Eighth production method of the memory transistor of the fourteenth embodiment of the nonvolatile semiconductor memory device according to the invention
工程を示す断面図である。 Step is a sectional view showing a.

【図85】この発明に従った不揮発性半導体記憶装置の第14実施例のメモリトランジスタ部の製造方法の第9 [Figure 85] A ninth method of manufacturing a memory transistor of the fourteenth embodiment of the nonvolatile semiconductor memory device according to the invention
工程を示す断面図である。 Step is a sectional view showing a.

【図86】この発明に従った不揮発性半導体記憶装置の第14実施例のメモリトランジスタ部の製造方法の第1 [Figure 86] first manufacturing method of the memory transistor of the fourteenth embodiment of the nonvolatile semiconductor memory device according to the invention
0工程を示す断面図である。 It is a cross-sectional view showing the 0 process.

【図87】この発明に従った不揮発性半導体記憶装置の第14実施例のメモリトランジスタ部の製造方法の第1 [Figure 87] first manufacturing method of the memory transistor of the fourteenth embodiment of the nonvolatile semiconductor memory device according to the invention
1工程を示す断面図である。 It is a cross-sectional view showing one step.

【図88】この発明に従った不揮発性半導体記憶装置の第14実施例のメモリトランジスタ部の製造方法の第1 [Figure 88] first manufacturing method of the memory transistor of the fourteenth embodiment of the nonvolatile semiconductor memory device according to the invention
2工程を示す断面図である。 It is a cross-sectional view showing the two steps.

【図89】この発明に従った不揮発性半導体記憶装置の第14実施例のメモリトランジスタ部の製造方法の第1 [Figure 89] first manufacturing method of the memory transistor of the fourteenth embodiment of the nonvolatile semiconductor memory device according to the invention
3工程を示す断面図である。 It is a sectional view showing a third step.

【図90】この発明に従った不揮発性半導体記憶装置の第14実施例のメモリトランジスタ部の製造方法の第1 [Figure 90] first manufacturing method of the memory transistor of the fourteenth embodiment of the nonvolatile semiconductor memory device according to the invention
4工程を示す断面図である。 It is a sectional view showing a fourth step.

【図91】この発明に従った不揮発性半導体記憶装置の第14実施例のメモリトランジスタ部の製造方法の第1 [Figure 91] first manufacturing method of the memory transistor of the fourteenth embodiment of the nonvolatile semiconductor memory device according to the invention
5工程を示す断面図である。 5 process is a sectional view showing.

【図92】この発明に従った不揮発性半導体記憶装置の第14実施例のメモリトランジスタ部の製造方法の第1 [Figure 92] first manufacturing method of the memory transistor of the fourteenth embodiment of the nonvolatile semiconductor memory device according to the invention
6工程を示す断面図である。 It is a cross-sectional view showing the six steps.

【図93】この発明に従った不揮発性半導体記憶装置の第14実施例のメモリトランジスタ部の製造方法の第1 [Figure 93] first manufacturing method of the memory transistor of the fourteenth embodiment of the nonvolatile semiconductor memory device according to the invention
7工程を示す断面図である。 It is a sectional view showing a seventh step.

【図94】この発明に従った不揮発性半導体記憶装置の第14実施例のメモリトランジスタ部の製造方法の第1 [Figure 94] first manufacturing method of the memory transistor of the fourteenth embodiment of the nonvolatile semiconductor memory device according to the invention
8工程を示す断面図である。 It is a cross-sectional view showing the eighth step.

【図95】この発明に従った不揮発性半導体記憶装置の第14実施例のメモリトランジスタ部の製造方法の第1 [Figure 95] first manufacturing method of the memory transistor of the fourteenth embodiment of the nonvolatile semiconductor memory device according to the invention
9工程を示す断面図である。 It is a sectional view showing a ninth step.

【図96】この発明に従った不揮発性半導体記憶装置の第14実施例のセレクトゲートコンタクト部の製造方法の第1工程を示す断面図である。 Figure 96 is a cross-sectional view showing a first step of the manufacturing method of the select gate contact portion of the fourteenth embodiment of the nonvolatile semiconductor memory device in accordance with the present invention.

【図97】この発明に従った不揮発性半導体記憶装置の第14実施例のセレクトゲートコンタクト部の製造方法の第2工程を示す断面図である。 Figure 97 is a sectional view showing a second step of the manufacturing method of the select gate contact portion of the fourteenth embodiment of the nonvolatile semiconductor memory device in accordance with the present invention.

【図98】この発明に従った不揮発性半導体記憶装置の第14実施例のセレクトゲートコンタクト部の製造方法の第3工程を示す断面図である。 Figure 98 is a cross-sectional view showing a third step of the manufacturing method of the select gate contact portion of the fourteenth embodiment of the nonvolatile semiconductor memory device in accordance with the present invention.

【図99】この発明に従った不揮発性半導体記憶装置の第14実施例のセレクトゲートコンタクト部の製造方法の第4工程を示す断面図である。 Figure 99 is a cross-sectional view showing a fourth step of the manufacturing method of the select gate contact portion of the fourteenth embodiment of the nonvolatile semiconductor memory device in accordance with the present invention.

【図100】この発明に従った不揮発性半導体記憶装置の第14実施例のセレクトゲートコンタクト部の製造方法の第5工程を示す断面図である。 Figure 100 is a sectional view showing a fifth step of the manufacturing method of the select gate contact portion of the fourteenth embodiment of the nonvolatile semiconductor memory device in accordance with the present invention.

【図101】この発明に従った不揮発性半導体記憶装置の第14実施例のソース線コンタクト部の平面図である。 Figure 101 is a plan view of a source line contact portion of the fourteenth embodiment of the nonvolatile semiconductor memory device in accordance with the present invention.

【図102】この発明に従った不揮発性半導体記憶装置の第14実施例のソース線コンタクト部の製造方法の第1工程を示す断面図である。 Figure 102 is a cross-sectional view showing a first step of the manufacturing method of the source line contact portion of the fourteenth embodiment of the nonvolatile semiconductor memory device in accordance with the present invention.

【図103】この発明に従った不揮発性半導体記憶装置の第14実施例のソース線コンタクト部の製造方法の第2工程を示す断面図である。 Figure 103 is a sectional view showing a second step of the manufacturing method of the source line contact portion of the fourteenth embodiment of the nonvolatile semiconductor memory device in accordance with the present invention.

【図104】この発明に従った不揮発性半導体記憶装置の第14実施例のソース線コンタクト部の製造方法の第3工程を示す断面図である。 Figure 104 is a cross-sectional view showing a third step of the manufacturing method of the source line contact portion of the fourteenth embodiment of the nonvolatile semiconductor memory device in accordance with the present invention.

【図105】この発明に従った不揮発性半導体記憶装置の第14実施例のソース線コンタクト部の製造方法の第4工程を示す断面図である。 Figure 105 is a cross-sectional view showing a fourth step of the manufacturing method of the source line contact portion of the fourteenth embodiment of the nonvolatile semiconductor memory device in accordance with the present invention.

【図106】この発明に従った不揮発性半導体記憶装置の第14実施例のソース線コンタクト部の製造方法の第5工程を示す断面図である。 Figure 106 is a sectional view showing a fifth step of the manufacturing method of the source line contact portion of the fourteenth embodiment of the nonvolatile semiconductor memory device in accordance with the present invention.

【図107】この発明に従った不揮発性半導体記憶装置の第15実施例のメモリトランジスタ部の断面図である。 Figure 107 is a cross-sectional view of the memory transistor of the fifteenth embodiment of the nonvolatile semiconductor memory device in accordance with the present invention.

【図108】この発明に従った不揮発性半導体記憶装置の第16実施例のメモリトランジスタ部の一部の断面図である。 Figure 108 is a partial sectional view of the memory transistor of the sixteenth embodiment of the nonvolatile semiconductor memory device in accordance with the present invention.

【図109】図69におけるF−F線に沿って見た断面に対応する断面を示す図である。 Figure 109 is a diagram showing a cross section corresponding to the cross section taken along line F-F in FIG. 69.

【図110】この発明に従った不揮発性半導体記憶装置の第16実施例のメモリトランジスタ部の製造方法の第10工程を示す断面図である。 Figure 110 is a cross-sectional view showing a tenth step of the manufacturing method of the memory transistor of the sixteenth embodiment of the nonvolatile semiconductor memory device in accordance with the present invention.

【図111】この発明に従った不揮発性半導体記憶装置の第16実施例のメモリトランジスタ部の製造方法の第11工程を示す断面図である。 Figure 111 is a sectional view showing an eleventh step of the manufacturing method of the memory transistor of the sixteenth embodiment of the nonvolatile semiconductor memory device in accordance with the present invention.

【図112】この発明に従った不揮発性半導体記憶装置の第16実施例のメモリトランジスタ部の製造方法の第12工程を示す断面図である。 Figure 112 is a cross-sectional view showing a twelfth step of the manufacturing method of the memory transistor of the sixteenth embodiment of the nonvolatile semiconductor memory device in accordance with the present invention.

【図113】この発明に従った不揮発性半導体記憶装置の第16実施例のメモリトランジスタ部の製造方法の第13工程を示す断面図である。 Figure 113 is a cross-sectional view showing a thirteenth step of the manufacturing method of the memory transistor of the sixteenth embodiment of the nonvolatile semiconductor memory device in accordance with the present invention.

【図114】この発明に従った不揮発性半導体記憶装置の第16実施例のメモリトランジスタ部の製造方法の第14工程を示す断面図である。 Figure 114 is a cross-sectional view showing a fourteenth step of the manufacturing method of the memory transistor of the sixteenth embodiment of the nonvolatile semiconductor memory device in accordance with the present invention.

【図115】この発明に従った不揮発性半導体記憶装置の第16実施例のメモリトランジスタ部の製造方法の第15工程を示す断面図である。 Figure 115 is a cross-sectional view showing a fifteenth step of the manufacturing method of the memory transistor of the sixteenth embodiment of the nonvolatile semiconductor memory device in accordance with the present invention.

【図116】この発明に従った不揮発性半導体記憶装置の第16実施例のメモリトランジスタ部の製造方法の第16工程を示す断面図である。 Figure 116 is a cross-sectional view showing a 16th step of the manufacturing method of the memory transistor of the sixteenth embodiment of the nonvolatile semiconductor memory device in accordance with the present invention.

【図117】この発明に従った不揮発性半導体記憶装置の第16実施例のメモリトランジスタ部の製造方法の第17工程を示す断面図である。 Figure 117 is a cross-sectional view showing a seventeenth process of the manufacturing method of the memory transistor of the sixteenth embodiment of the nonvolatile semiconductor memory device in accordance with the present invention.

【図118】この発明に従った不揮発性半導体記憶装置の第16実施例のメモリトランジスタ部の製造方法の第18工程を示す断面図である。 Figure 118 is a cross-sectional view showing a 18th step of the manufacturing method of the memory transistor of the sixteenth embodiment of the nonvolatile semiconductor memory device in accordance with the present invention.

【図119】この発明に従った不揮発性半導体記憶装置の第16実施例のメモリトランジスタ部の製造方法の第19工程を示す断面図である。 Figure 119 is a cross-sectional view showing a nineteenth process of the manufacturing method of the memory transistor of the sixteenth embodiment of the nonvolatile semiconductor memory device in accordance with the present invention.

【図120】この発明に従った不揮発性半導体記憶装置の第17実施例を示す部分断面図である。 Figure 120 is a partial cross-sectional view showing a seventeenth embodiment of the nonvolatile semiconductor memory device in accordance with the present invention.

【図121】(a)はこの発明に従った不揮発性半導体記憶装置の第17実施例のメモリトランジスタ部の製造方法の第1工程を示す部分断面図である。 [Figure 121] (a) is a partial sectional view showing a first step of the manufacturing method of the memory transistor of the seventeenth embodiment of the nonvolatile semiconductor memory device in accordance with the present invention. (b)はこの場合の平面図である。 (B) is a plan view of the case.

【図122】(a)はこの発明に従った不揮発性半導体記憶装置の第17実施例のメモリトランジスタ部の製造方法の第2工程を示す部分断面図である。 [Figure 122] (a) is a partial sectional view showing a second step of the manufacturing method of the memory transistor of the seventeenth embodiment of the nonvolatile semiconductor memory device in accordance with the present invention. (b)はこの場合の平面図である。 (B) is a plan view of the case.

【図123】この発明に従った不揮発性半導体記憶装置の第17実施例のメモリトランジスタ部の製造方法の第3工程を示す部分断面図である。 Figure 123 is a partial cross-sectional view showing a third step of the manufacturing method of the memory transistor of the seventeenth embodiment of the nonvolatile semiconductor memory device in accordance with the present invention.

【図124】この発明に従った不揮発性半導体記憶装置の第17実施例のメモリトランジスタ部の製造方法の第4工程を示す部分断面図である。 Figure 124 is a partial cross-sectional view showing a fourth step of the manufacturing method of the memory transistor of the seventeenth embodiment of the nonvolatile semiconductor memory device in accordance with the present invention.

【図125】(a)はこの発明に従った不揮発性半導体記憶装置の第17実施例のメモリトランジスタ部の製造方法の第5工程を示す部分断面図である。 [Figure 125] (a) is a partial sectional view showing a fifth step of the manufacturing method of the memory transistor of the seventeenth embodiment of the nonvolatile semiconductor memory device in accordance with the present invention. (b)はこの場合の平面図である。 (B) is a plan view of the case.

【図126】この発明に従った不揮発性半導体記憶装置の第17実施例の他の態様を示す部分断面図である。 Figure 126 is a partial sectional view showing another embodiment of the seventeenth embodiment of the nonvolatile semiconductor memory device in accordance with the present invention.

【図127】この発明に従った不揮発性半導体記憶装置の特徴的な動作を説明するための模式図である。 Figure 127 is a schematic diagram for explaining the characteristic operation of the nonvolatile semiconductor memory device according to the present invention.

【図128】従来のフラッシュメモリに用いられるスタックゲート型メモリセルの構造を示す断面図である。 Figure 128 is a sectional view showing the structure of a stacked gate type memory cells used in the conventional flash memory.

【図129】従来のフラッシュメモリにおけるプログラムおよび消去動作としきい値電圧との関係を示す図である。 Figure 129 is a diagram showing the relationship between the program and erase operations and threshold voltage in the conventional flash memory.

【図130】従来のフラッシュメモリにおけるプログラム時および消去時のメモリセルへの電圧印加条件を示す図である。 Figure 130 is a diagram showing a voltage application condition to the programming and erasing of a memory cell in a conventional flash memory.

【図131】従来のフラッシュメモリの全体の構成を示すブロック図である。 Figure 131 is a block diagram showing the overall configuration of a conventional flash memory.

【図132】図131のフラッシュメモリに含まれるX X contained in the flash memory of FIG. 132] Figure 131
デコーダの構成を示すブロック図である。 Is a block diagram showing the configuration of the decoder.

【図133】従来のフラッシュメモリにおけるプログラム動作時の電圧印加条件を示す図である。 Figure 133 is a diagram showing a voltage application condition at the time of programming operation in the conventional flash memory.

【図134】従来のフラッシュメモリにおける消去前書込動作を説明するためのフローチャートである。 Figure 134 is a flowchart for explaining a pre-erase write operation in the conventional flash memory.

【図135】従来のフラッシュメモリにおける一括消去動作を説明するためのフローチャートである。 Is a flow chart for FIG. 135 will be explained collectively erase operation in the conventional flash memory.

【図136】従来のフラッシュメモリにおける一括消去動作時の電圧印加条件を示す図である。 Figure 136 is a diagram showing a voltage application condition at the time of collective erasing operation of a conventional flash memory.

【図137】従来のフラッシュメモリにおける読出動作時の電圧印加条件を示す図である。 Figure 137 is a diagram showing a voltage application condition at the time of a read operation in a conventional flash memory.

【図138】従来のフラッシュメモリにおけるプログラム動作時、消去動作時および読出動作時における各線の電圧を示す図である。 [Figure 138] During a program operation of a conventional flash memory is a diagram showing each line of the voltage during the erasing operation and the reading operation.

【図139】従来のフラッシュメモリにおいて消去前書込動作を行なうことなく一括消去動作を行なった場合のしきい値電圧を示す図である。 Figure 139 is a diagram showing a threshold voltage when subjected to batch erase operation without the conventional flash memory performing pre-erase write operation.

【図140】従来のフラッシュメモリにおいて消去前書込動作を行なった後一括消去動作を行なった場合のしきい値電圧を示す図である。 Figure 140 is a diagram showing a threshold voltage when subjected to batch erase operation after performing a pre-erase write operation in the conventional flash memory.

【図141】従来のフラッシュメモリにおける書換動作を説明するためのフローチャートである。 It is a flowchart for explaining a rewriting operation of FIG. 141] conventional flash memory.

【図142】従来のフラッシュメモリにおいて一括消去動作を行なった場合のしきい値電圧の変化を示す図である。 [Figure 142] In a conventional flash memory is a diagram showing changes in threshold voltage when subjected to batch erase operation.

【図143】選択トランジスタを含むメモリセルの構造を示す断面図である。 Figure 143 is a cross-sectional view showing a structure of a memory cell including the select transistor.

【図144】セクタ分割時のディスターブを説明するための図である。 Figure 144 is a diagram for explaining a disturbance during sectored.

【図145】主ビット線および副ビット線を有する従来のフラッシュメモリのメモリセルアレイのレイアウト図である。 Figure 145 is a layout diagram of a memory cell array of a conventional flash memory having a main bit line and sub bit line.

【図146】従来のフラッシュメモリのメモリセルの構造図である。 Figure 146 is a structure diagram of a memory cell of a conventional flash memory.

【図147】従来のフラッシュメモリのメモリセルアレイにおいて与えられる電圧を示す回路図である。 Figure 147 is a circuit diagram showing a voltage applied in the memory cell array of the conventional flash memory.

【図148】フラッシュメモリの一般的な構成を示すブロック図である。 Figure 148 is a block diagram showing a general configuration of a flash memory.

【図149】NOR型のメモリセルマトリックスの概略構成を示す等価回路図である。 Figure 149 is an equivalent circuit diagram showing a schematic configuration of a NOR type memory cell matrix.

【図150】NOR型のメモリトランジスタの断面構造図である。 Figure 150 is a sectional view of a NOR-type memory transistor.

【図151】NOR型の平面的配置を示す概略平面図である。 Figure 151 is a schematic plan view illustrating a planar layout of the NOR type.

【図152】図151のA−A線に沿う部分断面図である。 Figure 152 is a partial cross-sectional view taken along line A-A of FIG. 151.

【図153】NAND型フラッシュメモリのメモリセルマトリックスの一部の等価回路図である。 Figure 153 is an equivalent circuit diagram of a portion of a memory cell matrix of the NAND flash memory.

【図154】NAND型フラッシュメモリのメモリセルマトリックスの一部の断面図である。 Figure 154 is a cross-sectional view of part of a memory cell matrix of the NAND flash memory.

【図155】NAND型フラッシュメモリのメモリトランジスタの断面構造図である。 Figure 155 is a sectional view of the memory transistor of the NAND type flash memory.

【図156】(a)は従来のバーチャルグランド構成のメモリセルアレイを有する不揮発性半導体記憶装置の概略構成を示す平面図である。 [Figure 156] (a) is a plan view showing a schematic configuration of a nonvolatile semiconductor memory device having a memory cell array of the conventional virtual ground configuration. (b)は(a)におけるB (B) it is B in (a)
−B線に沿って見た断面図である。 It is a sectional view taken along the -B line.

【図157】図156に示される不揮発性半導体記憶装置の従来の書込動作を説明するための図である。 Figure 157 is a diagram for explaining a conventional write operation of the nonvolatile semiconductor memory device shown in FIG. 156.

【図158】図156に示される不揮発性半導体記憶装置の従来の消去動作を説明するための図である。 Figure 158 is a diagram for explaining a conventional erase operation of the nonvolatile semiconductor memory device shown in FIG. 156.

【図159】図156に示される従来の不揮発性半導体記憶装置に本発明に従った動作を行なわせた場合の問題点を説明するための図である。 Figure 159 is a diagram for the problem will be described in the case of an operation in accordance with the present invention was made in the conventional nonvolatile semiconductor memory device shown in FIG. 156.

【符号の説明】 80 半導体基板 81 nウェル領域 82 pウェル領域 83a、b ソース/ドレイン領域 84a、b ソース領域 85a、b ドレイン領域 86 セレクトゲートトランジスタ 87a、b、c、d メモリトランジスタ 88 コントロールゲート 89 フローティングゲート 90 副ビット線 91a、b 分岐線 92 主ビット線 93 MOSトランジスタ 1001 P -型半導体基板 1002 ドレイン 1003 ソース 1004 絶縁膜 1005 フローティングゲート 1006 コントロールゲート 1008 P -ウェル 1010,10a メモリアレイ 1020 アドレスバッファ 1030 Xデコーダ 1040 Yデコーダ 1050 Yゲート 1060 センスアンプ 1070 データ入出力バッファ 1080 書込回路 1090 V [Description of reference numerals] 80 semiconductor substrate 81 n-well region 82 p-well region 83a, b the source / drain regions 84a, b the source regions 85a, b drain region 86 select gate transistors 87a, b, c, d the memory transistor 88 the control gate 89 floating gate 90 sub-bit lines 91a, b branch line 92 main bit line 93 MOS transistors 1001 P - type semiconductor substrate 1002 drain 1003 source 1004 insulating film 1005 floating gate 1006 control gates 1008 P - well 1010,10a memory array 1020 address buffer 1030 X decoder 1040 Y-decoder 1050 Y gate 1060 sense amplifiers 1070 data output buffer 1080 writing circuit 1090 V pp/Vcc切換回路 100 ベリファイ電圧発生回路 1110 ソース制御回路 1120 制御信号バッファ 1130 制御回路 1140 負電圧制御回路 1210,1220 高電圧発生回路 1230,1240 負電圧発生回路 1250 ウェル電位発生回路 1260 セレクトゲートデコーダ 1270 ソースデコーダ 1281,1282 ソーススイッチ BL1,BL2,BL3 ビット線 WL0,WL1,WL2,WL3 ワード線 M11,M12,M13,M21,M22,M23,M pp / Vcc switching circuit 100 verify voltage generating circuit 1110 source control circuit 1120 control signal buffer 1130 control circuit 1140 negative voltage control circuit 1210 and 1220 a high voltage generator circuit 1230 and 1240 the negative voltage generating circuit 1250-well potential generation circuit 1260 select gate decoder 1270 source decoder 1281,1282 source switch BL1, BL2, BL3 bit lines WL0, WL1, WL2, WL3 word lines M11, M12, M13, M21, M22, M23, M
31,M32,M33メモリセル SL ソース線 SE1,SE2 セクタ MB0,MB1 主ビット線 SB01,SB02,SB11,SB12 副ビット線 SL1,SL2 ソース線 SGL1,SGL2 セレクトゲート線 なお、各図中同一符号は同一または相当部分を示す。 31, M32, M33 memory cell SL source line SE1, SE2 sector MB0, MB1 main bit line SB01, SB02, SB11, SB12 sub bit lines SL1, SL2 source line SGL1, SGL2 select gate lines Each drawing in the same reference numerals are the same or an equivalent part.

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 特願平4−238546 (32)優先日 平4(1992)9月7日 (33)優先権主張国 日本(JP) (31)優先権主張番号 特願平4−344807 (32)優先日 平4(1992)12月24日 (33)優先権主張国 日本(JP) 特許法第30条第1項適用申請有り (72)発明者 中山 武志 兵庫県伊丹市瑞原4丁目1番地 三菱電 機株式会社エル・エス・アイ研究所内 (72)発明者 二ツ谷 知士 兵庫県伊丹市瑞原4丁目1番地 三菱電 機株式会社エル・エス・アイ研究所内 (72)発明者 九ノ里 勇一 兵庫県伊丹市瑞原4丁目1番地 三菱電 機株式会社エル・エス・アイ研究所内 (72)発明者 味香 夏夫 兵庫県伊丹市瑞原4丁目1番地 三菱電 機株式会社エル・ ────────────────────────────────────────────────── ─── of the front page continued (31) priority claim number Japanese Patent Application No. 4-238546 (32) priority date flat 4 (1992) September 7 (33) priority Country Japan (JP) (31) priority claim number Japanese Patent application No. 4-344807 (32) priority date flat 4 (1992) December 24 (33) priority Country Japan (JP) There first term applied application Article 30 of the Patent Law (72) inventor Nakayama Takeshi Hyogo Prefecture Itami Mizuhara 4-chome address 1 Mitsubishi electric Corporation El es eye in the Laboratory (72) inventor Futatsuya Chishi Hyogo Prefecture Itami Mizuhara 4-chome address 1 Mitsubishi electric Corporation El es eye research house (72) inventor Kyunosato Yuichi Hyogo Prefecture Itami Mizuhara 4-chome address 1 Mitsubishi electric Corporation El es eye in the Laboratory (72) inventor Ajika summer husband, Hyogo Prefecture Itami Mizuhara 4-chome address 1 Mitsubishi electric machine Co., Ltd. El ス・アイ研究所内 (72)発明者 小野田 宏 兵庫県伊丹市瑞原4丁目1番地 三菱電 機株式会社エル・エス・アイ研究所内 (72)発明者 大井 誠 兵庫県伊丹市瑞原4丁目1番地 三菱電 機株式会社エル・エス・アイ研究所内 (72)発明者 福本 敦 兵庫県伊丹市瑞原4丁目1番地 三菱電 機株式会社エル・エス・アイ研究所内 (56)参考文献 特開 平1−130570(JP,A) 特開 平1−189096(JP,A) 特開 昭63−63197(JP,A) 特開 平1−241093(JP,A) 特開 昭62−120697(JP,A) 特開 平3−283654(JP,A) 特開 平3−245566(JP,A) 特開 平1−173654(JP,A) 特開 平3−285358(JP,A) 特開 平2−128477(JP,A) 特開 平4−137558(JP,A) (58)調査した分野(Int.Cl. 6 ,DB名) H01L 27/115 H01C 16/04 H01L 21/8247 H01L 29/788 H01L 29/792 Vinegar eye the laboratory (72) inventor Hiroshi Onoda Hyogo Prefecture Itami Mizuhara 4-chome address 1 Mitsubishi Electric Corporation El es Eye in the Laboratory (72) inventor Makoto Ohi Mitsubishi Hyogo Prefecture Itami Mizuhara address 4-chome 1 electric Co., Ltd. El es eye in the Laboratory (72) inventor Atsushi Fukumoto Hyogo Prefecture Itami Mizuhara 4-chome address 1 Mitsubishi electric Corporation El es eye in the Laboratory (56) reference Patent flat 1-130570 (JP, A) Patent Rights 1-189096 (JP, A) JP Akira 63-63197 (JP, A) Patent Rights 1-241093 (JP, A) JP Akira 62-120697 (JP, A) JP open flat 3-283654 (JP, A) Patent Rights 3-245566 (JP, A) Patent Rights 1-173654 (JP, A) Patent Rights 3-285358 (JP, A) Patent Rights 2-128477 ( JP, a) JP flat 4-137558 (JP, a) (58 ) investigated the field (Int.Cl. 6, DB name) H01L 27/115 H01C 16/04 H01L 21/8247 H01L 29/788 H01L 29 / 792

Claims (10)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】 複数行および複数列に配列された複数のメモリセルと、 前記複数行に対応して設けられた複数のワード線と、 前記複数列に対応して設けられた複数のビット線と、 前記複数のメモリセルに共通に設けられたソース線とを備え、 前記複数のメモリセルの各々は、対応するワード線に接続されたコントロールゲート、対応するビット線に接続されたドレイン、前記ソース線に接続されたソース、およびフローティングゲートを含み、 消去時に、複数のメモリセルのフローティングゲートに同時に電子を注入する電子注入手段と、 プログラム時に、選択されたメモリセルのフローティングゲートから電子を引抜く電子引抜き手段とをさらに備え、 前記電子引き抜き手段は、 選択されたビット線をデータに従って所定の電位にプリ 1. A plurality of rows and a plurality of memory cells arranged in a plurality of rows, a plurality of word lines provided corresponding to said plurality of rows, a plurality of bit lines provided corresponding to said plurality of rows When, and source lines provided in common to said plurality of memory cells, each of said plurality of memory cells, corresponding connected to the word line control gate, a drain connected to the corresponding bit line, said includes a source connected to the source line, and a floating gate, pull the erasing, and an electron injection means for simultaneously injecting electrons into the floating gates of the memory cells, at the time of program, the electrons from the floating gate of the selected memory cell further comprising an electronic withdrawal means to pull, the electron ejection means, pre to a predetermined potential in accordance with data of the selected bit line ャージしかつ選択されたワード線に所定の電圧を印加した後、ソース線を一時的に接地し、その後、前記選択されたワード線に負電圧を印加する電圧印加手段を含む、不揮発性半導体記憶装置。 After a predetermined voltage is applied to the Yaji vital selected word line, temporarily grounding the source lines, then, comprises a voltage applying means for applying a negative voltage to the selected word line, the nonvolatile semiconductor memory apparatus.
  2. 【請求項2】 複数行および複数列に配列された複数のメモリセルと、 前記複数行に対応して設けられた複数のワード線と、 前記複数列に対応して設けられた複数の主ビット線と、 前記複数のメモリセルに共通に設けられたソース線とを備え、 前記複数のメモリセルは、各々が複数行および複数列に配列された複数のメモリセルを含む複数のセクタに分割され、 前記複数のセクタに対応して設けられ、各々が対応するセクタ内の複数列に対応する複数の副ビット線を含む複数の副ビット線群と、 前記複数の副ビット線群を選択的に前記複数の主ビット線に接続する第1の接続手段とをさらに備え、 前記複数のメモリセルの各々は、対応するワード線に接続されたコントロールゲート、対応する副ビット線に接続されたドレイン、前記ソー Wherein a plurality of memory cells arranged in a plurality of rows and columns, a plurality of word lines provided corresponding to said plurality of rows, a plurality of main bit provided corresponding to said plurality of rows comprising a line, a source line provided in common to said plurality of memory cells, said plurality of memory cells is divided into a plurality of sectors including a plurality of memory cells arranged in a plurality of rows and columns provided corresponding to said plurality of sectors, and a plurality of sub-bit line group including a plurality of sub-bit lines corresponding to the plurality of rows in a sector, each corresponding selectively to the plurality of sub-bit line groups further comprising a first connection means for connecting to said plurality of main bit lines, each of said plurality of memory cells, the corresponding connected to a word line to be control gate, the corresponding drain connected to the sub bit lines, the source 線に接続されたソース、 A source connected to the line,
    およびフローティングゲートを含み、 消去時に、選択されたセクタ内の複数のメモリセルのコントロールゲートに同時に電子を注入する電子注入手段と、 プログラム時に、選択されたメモリセルのコントロールゲートから電子を引抜く電子引抜き手段とをさらに備え、 前記複数のメモリセルはウェル内に形成され、 外部から電源電圧を受け、所定の正電圧を発生する正電圧発生手段と、 外部から前記電源電圧を受け、所定の負電圧を発生する負電圧発生手段とをさらに備え、 前記電子注入手段は、 消去時に、前記正電圧発生手段からの正電圧および前記負電圧発生手段からの負電圧を受け、選択されたセクタに対応するワード線に所定の正電圧を印加しかつ前記ウェルに所定の負電圧を印加してトンネル現象により選択されたセクタ内の And includes a floating gate, at the time of erasing, electrons withdrawn and an electron injection means for simultaneously injecting electrons into the control gate of the memory cells in the selected sector, during the program, the electrons from the control gate of the selected memory cell anda withdrawal means, said plurality of memory cells are formed in the well, receives power supply voltage from the outside, receives a positive voltage generating means for generating a predetermined positive voltage, the power supply voltage from the outside, the predetermined negative further comprising a negative voltage generating means for generating a voltage, the electron injection unit, during the erase receives a negative voltage from a positive voltage and the negative voltage generating means from said positive voltage generating means, corresponding to the selected sector to a predetermined word line positive voltage is applied to and in the sector selected by the tunnel effect by applying a predetermined negative voltage to the well 複数のメモリセルのコントロールゲートに電子を注入する第1の電圧印加手段を含み、 前記電子引抜き手段は、 プログラム時に、前記正電圧発生手段からの正電圧および前記負電圧発生手段からの負電圧を受け、選択されたワード線に所定の負電圧を印加しかつ選択されたビット線に所定の正電圧を印加してトンネル現象により選択されたメモリセルのコントロールゲートから電子を引抜く第2の電圧印加手段を含む、不揮発性半導体記憶装置。 Includes a first voltage applying means for injecting electrons into the control gate of the plurality of memory cells, said electronic withdrawal means, at program, a negative voltage from a positive voltage and the negative voltage generating means from said positive voltage generating means receiving, selected word line by applying a predetermined negative voltage and the selected bit line to a predetermined positive voltage is applied to pull out electrons from the control gate of the selected memory cell by tunneling second voltage including application means, the nonvolatile semiconductor memory device.
  3. 【請求項3】 複数行および複数列に配列された複数のメモリセルと、 前記複数行に対応して設けられた複数のワード線と、 前記複数列に対応して設けられた複数の主ビット線と、 前記複数のメモリセルに共通に設けられたソース線とを備え、 前記複数のメモリセルは、各々が複数行および複数列に配列された複数のメモリセルを含む複数のセクタに分割され、 前記複数のセクタに対応して設けられ、各々が対応するセクタ内の複数列に対応する複数の副ビット線を含む複数の副ビット線群と、 前記複数の副ビット線群を選択的に前記複数の主ビット線に接続する第1の接続手段とをさらに備え、 前記複数のメモリセルの各々は、対応するワード線に接続されたコントロールゲート、対応する副ビット線に接続されたドレイン、前記ソー 3. A plurality of rows and a plurality of memory cells arranged in a plurality of rows, a plurality of word lines provided corresponding to said plurality of rows, a plurality of main bit provided corresponding to said plurality of rows comprising a line, a source line provided in common to said plurality of memory cells, said plurality of memory cells is divided into a plurality of sectors including a plurality of memory cells arranged in a plurality of rows and columns provided corresponding to said plurality of sectors, and a plurality of sub-bit line group including a plurality of sub-bit lines corresponding to the plurality of rows in a sector, each corresponding selectively to the plurality of sub-bit line groups further comprising a first connection means for connecting to said plurality of main bit lines, each of said plurality of memory cells, the corresponding connected to a word line to be control gate, the corresponding drain connected to the sub bit lines, the source 線に接続されたソース、 A source connected to the line,
    およびフローティングゲートを含み、 消去時に、選択されたセクタ内の複数のメモリセルのコントロールゲートに同時に電子を注入する電子注入手段と、 プログラム時に、選択されたメモリセルのコントロールゲートから電子を引抜く電子引抜き手段と、 前記複数の主ビット線に対応して設けられた複数の容量手段と、 プログラム時に、前記複数の容量手段を前記複数の主ビット線にそれぞれ接続する第2の接続手段とをさらに備えた、不揮発性半導体記憶装置。 And includes a floating gate, at the time of erasing, electrons withdrawn and an electron injection means for simultaneously injecting electrons into the control gate of the memory cells in the selected sector, during the program, the electrons from the control gate of the selected memory cell and withdrawal means, and a plurality of capacitor means provided corresponding to said plurality of main bit lines, at program, further a second connecting means for connecting each of said plurality of capacitor means to said plurality of main bit lines It includes a non-volatile semiconductor memory device.
  4. 【請求項4】 複数行および複数列に配列された複数のメモリセルと、 前記複数行に対応して設けられた複数のワード線と、 前記複数列に対応して設けられた複数の主ビット線と、 前記複数のメモリセルに共通に設けられたソース線とを備え、 前記複数のメモリセルは、各々が複数行および複数列に配列された複数のメモリセルを含む複数のセクタに分割され、 前記複数のセクタに対応して設けられ、各々が対応するセクタ内の複数列に対応する複数の副ビット線を含む複数の副ビット線群と、 前記複数の副ビット線群を選択的に前記複数の主ビット線に接続する第1の接続手段とをさらに備え、 前記複数のメモリセルの各々は、対応するワード線に接続されたコントロールゲート、対応する副ビット線に接続されたドレイン、前記ソー 4. A plurality of rows and columns a plurality of memory cells arranged in a plurality of word lines provided corresponding to said plurality of rows, a plurality of main bit provided corresponding to said plurality of rows comprising a line, a source line provided in common to said plurality of memory cells, said plurality of memory cells is divided into a plurality of sectors including a plurality of memory cells arranged in a plurality of rows and columns provided corresponding to said plurality of sectors, and a plurality of sub-bit line group including a plurality of sub-bit lines corresponding to the plurality of rows in a sector, each corresponding selectively to the plurality of sub-bit line groups further comprising a first connection means for connecting to said plurality of main bit lines, each of said plurality of memory cells, the corresponding connected to a word line to be control gate, the corresponding drain connected to the sub bit lines, the source 線に接続されたソース、 A source connected to the line,
    およびフローティングゲートを含み、 消去時に、選択されたセクタ内の複数のメモリセルのコントロールゲートに同時に電子を注入する電子注入手段と、 プログラム時に、選択されたメモリセルのコントロールゲートから電子を引抜く電子引抜き手段とをさらに備え、 前記ソース線は、前記複数のセクタに対応して複数の部分に分離され、 消去時に、選択されたセクタに対応するソース線の部分と、非選択のセクタに対応するソース線の部分とを互いに異なる電位に設定する電位設定手段をさらに備えた、 And includes a floating gate, at the time of erasing, electrons withdrawn and an electron injection means for simultaneously injecting electrons into the control gate of the memory cells in the selected sector, during the program, the electrons from the control gate of the selected memory cell anda withdrawal means, the source line, the separated corresponding to the plurality of sectors into a plurality of parts, at the time of erasing, a portion of the source line corresponding to the selected sectors, corresponding to the unselected sectors further comprising potential setting means for setting a portion of the source line to different potentials,
    不揮発性半導体記憶装置。 Nonvolatile semiconductor memory device.
  5. 【請求項5】 複数行および複数列に配列された複数のメモリセルと、 前記複数行に対応して設けられた複数のワード線と、 前記複数列に対応して設けられた複数の主ビット線と、 前記複数のメモリセルに共通に設けられたソース線とを備え、 前記複数のメモリセルは、各々が複数行および複数列に配列された複数のメモリセルを含む複数のセクタに分割され、 前記複数のセクタに対応して設けられ、各々が対応するセクタ内の複数列に対応する複数の副ビット線を含む複数の副ビット線群と、 前記複数の副ビット線群を選択的に前記複数の主ビット線に接続する第1の接続手段とをさらに備え、 前記複数のメモリセルの各々は、対応するワード線に接続されたコントロールゲート、対応する副ビット線に接続されたドレイン、前記ソー 5. A plurality of rows and a plurality of memory cells arranged in a plurality of rows, a plurality of word lines provided corresponding to said plurality of rows, a plurality of main bit provided corresponding to said plurality of rows comprising a line, a source line provided in common to said plurality of memory cells, said plurality of memory cells is divided into a plurality of sectors including a plurality of memory cells arranged in a plurality of rows and columns provided corresponding to said plurality of sectors, and a plurality of sub-bit line group including a plurality of sub-bit lines corresponding to the plurality of rows in a sector, each corresponding selectively to the plurality of sub-bit line groups further comprising a first connection means for connecting to said plurality of main bit lines, each of said plurality of memory cells, the corresponding connected to a word line to be control gate, the corresponding drain connected to the sub bit lines, the source 線に接続されたソース、 A source connected to the line,
    およびフローティングゲートを含み、 消去時に、選択されたセクタ内の複数のメモリセルのコントロールゲートに同時に電子を注入する電子注入手段と、 プログラム時に、選択されたメモリセルのコントロールゲートから電子を引抜く電子引抜き手段と、 容量手段と、 消去時に、前記容量手段を前記ソース線に接続する第3 And includes a floating gate, at the time of erasing, electrons withdrawn and an electron injection means for simultaneously injecting electrons into the control gate of the memory cells in the selected sector, during the program, the electrons from the control gate of the selected memory cell and withdrawal means, and capacitor means, at the time of erasing, a third connecting said capacitance means to said source line
    の接続手段とをさらに備えた、不揮発性半導体記憶装置。 Of further comprising a connecting means, a non-volatile semiconductor memory device.
  6. 【請求項6】 複数行および複数列に配列された複数のメモリセルと、 前記複数行に対応して設けられた複数のワード線と、 前記複数列に対応して設けられた複数の主ビット線と、 前記複数のメモリセルに共通に設けられたソース線とを備え、 前記複数のメモリセルは、各々が複数行および複数列に配列された複数のメモリセルを含む複数のセクタに分割され、 前記複数のセクタに対応して設けられ、各々が対応するセクタ内の複数列に対応する複数の副ビット線を含む複数の副ビット線群と、 前記複数の副ビット線群を選択的に前記複数の主ビット線に接続する第1の接続手段とをさらに備え、 前記複数のメモリセルの各々は、対応するワード線に接続されたコントロールゲート、対応する副ビット線に接続されたドレイン、前記ソー 6. A plurality of rows and columns a plurality of memory cells arranged in a plurality of word lines provided corresponding to said plurality of rows, a plurality of main bit provided corresponding to said plurality of rows comprising a line, a source line provided in common to said plurality of memory cells, said plurality of memory cells is divided into a plurality of sectors including a plurality of memory cells arranged in a plurality of rows and columns provided corresponding to said plurality of sectors, and a plurality of sub-bit line group including a plurality of sub-bit lines corresponding to the plurality of rows in a sector, each corresponding selectively to the plurality of sub-bit line groups further comprising a first connection means for connecting to said plurality of main bit lines, each of said plurality of memory cells, the corresponding connected to a word line to be control gate, the corresponding drain connected to the sub bit lines, the source 線に接続されたソース、 A source connected to the line,
    およびフローティングゲートを含み、 消去時に、選択されたセクタ内の複数のメモリセルのコントロールゲートに同時に電子を注入する電子注入手段と、 プログラム時に、選択されたメモリセルのコントロールゲートから電子を引抜く電子引抜き手段とをさらに備え、 前記電子引抜き手段は、 選択された主ビット線をデータに従って所定の電位にプリチャージしかつ選択されたワード線に所定の電圧を印加した後、ソース線を一時的に接地し、その後、前記選択されたワード線に負電圧を印加する電圧印加手段を含む、不揮発性半導体記憶装置。 And includes a floating gate, at the time of erasing, electrons withdrawn and an electron injection means for simultaneously injecting electrons into the control gate of the memory cells in the selected sector, during the program, the electrons from the control gate of the selected memory cell anda withdrawal means, said electronic withdrawal means, the main bit line selected after a predetermined voltage is applied to the word line precharged vital selection to a predetermined potential according to the data, temporarily source line grounded, then a voltage applying means for applying a negative voltage to the selected word line, the nonvolatile semiconductor memory device.
  7. 【請求項7】 行および列に配設された複数のメモリセルを備えたメモリセルアレイを含み、 各前記メモリセルは、コントロールゲート,フローティングゲート,ドレインおよびソースを有し、 各々が前記メモリセルアレイ内の対応する1つの列内に設けられた複数の主ビット線と、 各々が前記メモリセルアレイ内の前記対応する1つの列内のメモリセルのドレインに接続された複数の副ビット線と、 各々が外部から与えられるアドレス信号に応答して、前記複数の主ビット線の対応する1本を前記複数の副ビット線の対応する1本に接続する複数のスイッチングトランジスタと、 各々が前記メモリセルアレイ内の対応する1つの行内のメモリセルのコントロールゲートに接続された複数のワード線と、 前記複数のメモリセルのソース電極 7. includes a memory cell array having a plurality of memory cells arranged in rows and columns, each said memory cell, a control gate, a floating gate, a drain and a source, each said memory cell array of a corresponding one of the plurality of main bit lines provided in the column, and a plurality of sub-bit lines connected to the drain of one memory cell in the column, each said corresponding in said memory cell array, are each in response to externally applied address signal, and a plurality of switching transistors connected to the corresponding one of said plurality of main bit lines to a corresponding one of the plurality of sub bit lines, each of the said memory cell array a plurality of word lines connected to the control gate of a corresponding one row of the memory cell, the source electrode of said plurality of memory cells に接続されたソース線と、 セルへの書き込み時、外部から与えられるアドレス信号に応答して、前記複数のワード線に選択的に負電圧を与え、セルの消去時に外部から与えられるアドレス信号に応答して、前記複数のワード線に選択的に正の高電圧を与える行デコーダ手段とを含む、不揮発性半導体記憶装置。 A source line connected to, when writing to the cell, in response to externally applied address signal, gives selectively a negative voltage to the plurality of word lines, the address signal supplied from outside at the time of erasing the cell response to, and a row decoder means for selectively providing a positive high voltage to the plurality of word lines, nonvolatile semiconductor memory device.
  8. 【請求項8】 行および列に配設された複数のメモリセルを備えたメモリセルアレイを含み、 各前記メモリセルは、コントロールゲート,フローティングゲート,ドレインおよびソースを有し、 各々が前記メモリセルアレイ内の対応する1つの行内のメモリセルのコントロールゲートに接続された複数のワード線と、 予め定められた正電圧を発生する手段と、 予め定められた負電圧を発生する手段と、 外部から与えられるアドレス信号に応答して、前記複数のワード線の1本を選択する行デコーダ手段とを含み、 前記行デコーダ手段は、P型およびN型の電界効果トランジスタを含む第1の相補型回路を含み、 前記正電圧,前記負電圧および外部から与えられるワード線電圧を受けるように接続され、外部から与えられるテストモード信 8. includes a memory cell array having a plurality of memory cells arranged in rows and columns, each said memory cell, a control gate, a floating gate, a drain and a source, each said memory cell array a plurality of word lines connected to the control gate of a corresponding one of memory cells in the rows of, means for generating a positive predetermined voltage, means for generating a negative voltage predetermined, externally applied in response to an address signal, and a row decoder means for selecting one of said plurality of word lines, said row decoder means includes a first complementary circuit including a field effect transistor of the P-type and N-type , the positive voltage, which is connected negative voltage and to receive a word line voltage externally applied test mode signal supplied from the outside に応答して、前記外部から与えられるワード線電圧を前記行デコーダ手段に与えるスイッチング回路手段を含み、 前記スイッチング回路手段は、P型およびN型の電界効果トランジスタを含む第2の相補型回路を含み、 前記外部から与えられるワード線電圧は、前記第1および第2の相補型回路を介して、前記行デコーダ手段により選択されたワード線に与えられる、不揮発性半導体記憶装置。 In response to, includes a switching circuit means for providing a word line voltage given from the outside to the row decoder means, said switching circuit means, a second complementary circuit comprising a field effect transistor of the P-type and N-type wherein the word line voltage applied from the outside, through the first and second complementary circuit is applied to the word line selected by the row decoder means, non-volatile semiconductor memory device.
  9. 【請求項9】 第1および第2素子形成領域を含む主表面を有する半導体基板と、 前記第1素子形成領域に形成され、コントロールゲートとフローティングゲートによって電気的に書込消去可能な複数のメモリトランジスタと、 前記メモリトランジスタ上に形成され、分岐線を有し、 A semiconductor substrate having a main surface including 9. The first and second device forming regions, the first formed in the element formation region, the control gate and electrically writing erasable plurality of memory by the floating gate a transistor formed on the memory transistor has a branch line,
    前記分岐線が前記複数のメモリトランジスタの各ドレイン領域と電気的に接続された副ビット線と、 前記第1素子形成領域に形成されたセレクトゲートトランジスタと、 を備え、 前記副ビット線は前記セレクトゲートトランジスタの一方のソース/ドレイン領域と電気的に接続され、 さらに、 前記セレクトゲートトランジスタの他方のソース/ドレイン領域と電気的に接続された主ビット線と、 前記第1素子形成領域を含むように、前記半導体基板中に形成された第1ウェル領域と、 前記第1ウェル領域を囲むように前記半導体基板中に形成され、前記第1ウェル領域と異なる導電型の第2ウェル領域と、 を備え、 前記第1ウェル領域に電圧を印加したとき、前記第1ウェル領域と前記第2ウェル領域の接合が逆バイアス状態となり、 Wherein comprising a sub-bit line branch line is electrically connected to the drain region of the plurality of memory transistors, and a select gate transistor formed in the first element forming region, the said sub-bit lines is the select is one of the source / drain region electrically connected to the gate transistor, further, the select other source / drain region and electrically connected to a main bit line of the gate transistor, to include the first element formation region in the a first well region formed in the semiconductor substrate, the formed in said semiconductor substrate so as to surround the first well region, said first well region and the conductivity type different from the second well region, the provided, when a voltage is applied to the first well region, the junction between the first well region and the second well region is a reverse bias state, 前記第2ウェル領域によって前記第1素子形成領域と前記第2素子形成領域とは絶縁分離される、不揮発性半導体記憶装置。 Wherein the first element forming region by a second well region and the second element forming region is dielectrically isolated, non-volatile semiconductor memory device.
  10. 【請求項10】 前記第1ウェル領域に電圧を印加し、 10. a voltage is applied to the first well region,
    前記コントロールゲートに前記第1ウェル領域に印加した電圧と異なる符号の電圧を印加し、チャネル領域全面でのFNトンネリングによってキャリアを前記フローティングゲートに注入することにより、前記メモリトランジスタを消去状態にし、 前記主ビット線に電圧を印加し、前記コントロールゲートに前記主ビット線に印加した電圧と異なる符号の電圧を印加し、ドレイン領域とフローティングゲートの重なり部分でのFNトンネリングによってキャリアを前記フローティングゲートから引抜くことにより前記メモリトランジスタを書込状態にしている、請求項9に記載の不揮発性半導体記憶装置。 Applying a different sign of the voltage and voltage applied to the first well region to said control gate, by injecting carriers into the floating gate by FN tunneling in the channel region entirely, and the memory transistor in the erased state, the a voltage is applied to the main bit line, pull the voltage of the main bit line to the applied voltage with different sign is applied to the control gate, the carrier by FN tunneling in the overlapping portion of the drain region and the floating gate from the floating gate It has the memory transistor in the write state by disconnecting non-volatile semiconductor memory device according to claim 9.
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