JP2947828B2 - A method of manufacturing a semiconductor device - Google Patents

A method of manufacturing a semiconductor device

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【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜形成方法に係り、段差急峻部の配線の低抵抗化、基板への不純物拡散の低減を図り、LSIデバイス製造の簡略化、低温化に好適なヒ素を含むシリコン膜を形成する方法に関する。 DETAILED DESCRIPTION OF THE INVENTION The present invention [relates] relates to a thin film forming method, resistance of the wiring step steep section, achieving a reduction in the impurity diffusion into the substrate, simplifying the LSI device fabrication, It relates to a method for forming a silicon film containing a suitable arsenic lower temperatures.

〔従来の技術〕 [Prior art]

モノシラン(SiH 4 )の熱分解を用い、減圧化学気相成長法(LPCVD法)により形成した多結晶シリコン(Si) Monosilane by thermal decomposition of (SiH 4), low pressure chemical vapor deposition polycrystalline silicon formed by (LPCVD method) (Si)
膜は、広く半導体装置の電極や配線に利用されている。 Films, are widely used in electrodes or wiring of a semiconductor device.
LPCVD法により形成した多結晶Si膜は、そのままでは抵抗が極めて大きいため、その後の工程で、不純物を周知の熱拡散法あるいはイオン打込み法により導入し、導電性を得ている。 Polycrystalline Si film formed by LPCVD method, because as it is very large resistance, in a subsequent step, the impurities introduced by known thermal diffusion method or ion implantation method, to obtain electrical conductivity. なお、この種の薄膜形成方法として関連するものには、例えばジヤーナル オブ ジ エレクトロケミカル ソサイエテイー 127,(1980年)686頁から690頁(J.Electrochem.Soc.127(1980)pp686−690) Note that the related as a thin film forming method of this kind, for example, journal of di Electro Chemical Sosaietei 127, (1980) 690, pages 686 pp (J.Electrochem.Soc.127 (1980) pp686-690)
が挙げられる。 And the like.

〔発明が解決しようとする課題〕 [Problems that the Invention is to Solve]

上記従来技術のうち、多結晶Si膜にイオン打込みを行なつた場合、急峻な段差側壁部では不純物濃度の不足する領域を生じ、電極あるいは配線に十分な導電性を付与できない場合があつた。 Among the above-mentioned prior art, when ion implantation was rows summer the polycrystalline Si film, a steep stepped sidewall portion produce regions of insufficient impurity concentration, when it is not possible to impart sufficient conductivity to the electrode or wiring has been made. また、打込んだ不純物を拡散, In addition, diffusion of impurities that are implanted,
活性化するためには、900℃以上の熱処理が必要であつた。 To activation been made requires heat treatment at more than 900 ° C..

一方、熱拡散法による不純物のドーピングにおいては、高温・長時間の拡散を行なえば、急峻な段差側壁部へもドーピングが可能である。 On the other hand, in the doping of impurities by thermal diffusion method, by performing a high temperature for a long time diffusion, it is possible doping also to steep stepped sidewall portions. しかし、多結晶Si膜がSi However, the polycrystalline Si film Si
基板と接している場所では、基板にまで不純物が拡散し、例えばMOSトランジスタを構成するソース・ドレインの不純物分布を乱すといつた不都合があつた。 In places in contact with the substrate, impurities are diffused into the substrate, there has been a disadvantage was time when disturbing the impurity distribution of the source and drain constituting the example MOS transistors.

更に、溝型構造キヤパシタにおいては、溝内に埋め込まれた電極を多結晶Siで形成し、イオン打込み法あるいは熱拡散法を行なつた場合、多結晶Si全体に充分な量の不純物をドーピングすることは困難であつた。 Further, in the grooved type structure Kiyapashita, to form an electrode buried in the trench with polycrystalline Si, when ion implantation or thermal diffusion method was rows summer, doping a sufficient amount of impurities to the entire polycrystalline Si it is been made difficult.

上記問題点を解決する1つの方法として、不純物をドーピングしながら多結晶Si膜を形成する方法(in−situ One way to solve the above problems, a method of forming a doped while the polycrystalline Si film of impurities (in-situ
ドーピング法)がある。 Doping method). すなわち、SiH 4とともに不純物源となるフオスフイン(PH 3 ),ジボラン(B 2 H 6 ),アルシン(AsH 3 )等を流し、多結晶Si膜を形成しながら不純物をドーピングする方法である。 That is, Fuosufuin (PH 3) as a source of impurities with SiH 4, diborane (B 2 H 6), it flowed like arsine (AsH 3), a method of doping impurities while forming a polycrystalline Si film. しかし、SiH 4とPH 3 However, SiH 4 and PH 3
あるいはAsH 3を用いて膜を形成した場合には、PH 3あるいはAsH 3を添加しない場合に比べて膜の成長速度が約1 Or in the case of forming a film by using AsH 3, the growth rate of the film in comparison with the case of adding no PH 3 or AsH 3 is about 1
桁減少し、量産性に乏しいこと、また、不純物を十分に活性化するために900℃〜1000℃という高温の熱処理が必要であるため、熱拡散法と同様に基板Si中への不純物拡散を防ぐことができないといつた欠点があつた。 And digit decrease, the poor mass productivity, and because impurities are required high-temperature heat treatment of 900 ° C. to 1000 ° C. in order to activate sufficiently, as with the thermal diffusion method impurity diffusion into the substrate Si A disadvantage when was and can not be prevented has been made.

膜の成長速度を増大するために、SiH 4の代りにSi 2 H 6 To increase the growth rate of the film, Si 2 H 6 in place of SiH 4
と、PH 3とを用いる方法も試みられている。 When, it has been attempted a method of using a PH 3. しかし、これまでの技術では、Si 2 H 6とPH 3を原料ガスとしても、不純物を活性化するためには、900〜1000℃の熱処理が必要である。 However, previous technology, the Si 2 H 6 and PH 3 as a raw material gas, in order to activate the impurity, it is necessary to heat treatment at 900 to 1000 ° C.. また、リンはヒ素に比べて拡散定数が大きいため、PH 3を原料ガスに用いている限り、不純物の基板S Further, since phosphorus is large diffusion constant than the arsenic, as long as using a PH 3 to the raw material gas, substrate impurity S
iへの拡散は避けられない。 Diffusion into the i is inevitable.

本発明の目的は、上記従来技術の問題点を解決すべく、生産性に優れ、基板Siへの不純物拡散がほとんどない、導電性の高いSi膜を形成する薄膜形成方法を提供することにある。 An object of the present invention is to solve the problems of the prior art, excellent in productivity, little impurity diffusion into the substrate Si, is to provide a thin film forming method for forming a highly conductive Si film .

〔課題を解決するための手段〕 [Means for Solving the Problems]

上記目的は、以下によつて達成される。 The object is by connexion achieved below.

原料ガスとしてSi 2 H 6あるいはSi 3 H 8 (トリシラン) As the raw material gas Si 2 H 6 or Si 3 H 8 (trisilane)
とAsH 3を含む混合ガスを用いる。 And a mixed gas containing AsH 3.

膜形成温度を450℃以上550℃以下とする。 The film formation temperature is 450 ° C. or higher 550 ° C. or less.

〔作用〕 [Action]

Si 2 H 6は気相中で Si 2 H 6 (g)→SiH 2 (g)+SiH 4 (g) のように分解し、SiH 2 (シリレン)を生じる。 Si 2 H 6 is decomposed as Si 2 H 6 in the gas phase (g) → SiH 2 (g ) + SiH 4 (g), resulting in SiH 2 (silylene). SiH 2はSi SiH 2 is Si
H 4に比べ反応性が高いので、AsH 3により基板Si表面への吸着を阻害されることがない。 Because of the high reactivity compared to H 4, not to be inhibited adsorption to the substrate Si surface by AsH 3. 従って、AsH 3の存在の有無に関係なく、高速で膜を堆積することが可能である。 Therefore, regardless of the presence of AsH 3, it is possible to deposit the film at a high speed.

Si 2 H 6とAsH 3を原料ガスとした場合、膜形成温度が550 If the Si 2 H 6 and AsH 3 as raw material gases, the film forming temperature is 550
℃以下では、形成した膜は非晶質となる。 ℃ Hereinafter, the formed film becomes amorphous. この膜は、65 This film, 65
0℃,15分間という比較的低温の熱処理で結晶化するが、 0 ° C., although relatively crystallized at a low temperature heat treatment of 15 minutes,
その後、更に高温で熱処理を行なつても結晶粒径に変化を生じない。 Then, even more rows of connexion to a heat treatment at a high temperature no change in grain size. また不純物として導入されたヒ素は、650 Arsenic also introduced as an impurity, 650
℃の熱処理で完全に活性化される。 Fully activated by a heat treatment of ° C.. 従つて、650℃の熱処理で十分な導電性が得られ、更に高温での熱処理を行なつても抵抗率に変化を生じない。 Accordance connexion, sufficient conductivity can be obtained by heat treatment at 650 ° C., further no change to heat treatment at a high temperature in the line of connexion also resistivity.

なお、多結晶状態のSi膜にヒ素イオンを打込んだ場合、及び、ヒ素をドーピングしながら多結晶のSi膜を形成した場合には、結晶粒は900℃以上の熱処理を行なわないと成長しないことは公知の事実である。 In the case that implanted arsenic ions into the Si film of a polycrystalline state, and, in the case of forming a Si film of arsenic doped with polycrystalline does not grow the crystal grains does not perform the heat treatment above 900 ° C. it is a known fact.

以上述べたように、Si 2 H 6とAsH 3を原料ガスとしてヒ素をドーピングしながら非晶質状態でSi膜を形成すると、650℃程度の熱処理により膜中の不純物の活性化と結晶粒の成長が完了する。 Above mentioned manner, when the Si 2 H 6 and AsH 3 to form a Si film in an amorphous state while doping arsenic as a source gas, 650 by ℃ about heat treatment of the impurity in the film activation and grain growth is completed. このため、従来法のような高温の熱処理を行なわなくても、充分に抵抗の低いヒ素を含むSi膜が得られる。 Thus, even without a high-temperature heat treatment as in the conventional method, Si film containing a low enough resistance arsenic is obtained. また、ヒ素は、Si中での拡散定数がリンに比べて約1桁小さい。 Also, arsenic, diffusion constants in Si is approximately one order of magnitude smaller than that of phosphorus. 従つて、本発明によれば、不純物の下層Si層への拡散を防止することができる。 Accordance connexion, according to the present invention, it is possible to prevent diffusion to the underlying Si layer of impurities.

〔実施例〕 〔Example〕

以下、本発明の一実施例を説明する。 Hereinafter, a description will be given of an embodiment of the present invention.

実施例1 第3図に、実験に用いた装置の概略図を示す。 Example 1 Figure 3 shows a schematic view of an apparatus used in the experiment. 石英管 Quartz tube
10の中央に治具30を置き、これに18mmの間隔で、試料基板40を装着した。 10 central Place the jig 30, to which at intervals of 18 mm, equipped with a sample substrate 40. 試料基板には、Si上に熱酸化膜100nm The sample substrate, a thermal oxide film 100nm on Si
を形成したものを用いた。 It was used to form a.

基板40を装着し、石英管10内を排気した後、バルブ50 The substrate 40 is mounted, after evacuating the quartz tube 10, the valve 50
及びバルブ60を開けて、Si 2 H 6を50cc/min、AsH 3を0.2cc And opening the valve 60, the Si 2 H 6 50cc / min, the AsH 3 0.2 cc
/min同時に流した。 / Min was passed at the same time. Si 2 H 6とAsH 3を流している間の石英管10内圧力は30Paに保持した。 Quartz tube 10 within pressure while flowing Si 2 H 6 and AsH 3 was maintained at 30 Pa. 所定時間ガスを流して膜形成を行なつた後、試料基板40を取り出した。 After the film formation was rows summer by flowing a predetermined time gas samples were removed substrate 40. その後、 after that,
650℃,800℃,900℃,1000℃の窒素雰囲気中で20分間熱処理を行なつた。 650 ℃, 800 ℃, 900 ℃, row Natsuta a 20 minutes thermal treatment in a nitrogen atmosphere at 1000 ° C.. 熱処理を行なつた試料は、抵抗率を四探針法により、また、キヤリア濃度と移動度をホール効果測定により測定した。 Heat treatment line Natsuta sample by the resistivity four-probe method, also, the carrier concentration and mobility were measured by the Hall effect measurement.

第1図は、上記基板40の抵抗率の測定結果を示すもので横軸に熱処理温度、縦軸に膜の抵抗率をとつたものである。 The first figure is the heat treatment temperature on the horizontal axis the measurement results of the resistivity that are shown of the substrate 40, the vertical axis the resistivity of the film was convex. ここでは膜形成温度が525℃,550℃,575℃における結果を示した。 Here film formation temperature of 525 ° C., 550 ° C., shows the results at 575 ° C.. 膜形成温度が550℃より高温の場合、 When the film formation temperature is a temperature higher than 550 ° C.,
抵抗率は熱処理温度の上昇に従い減少した。 Resistivity decreased with the increase of heat treatment temperature. これに対し、膜形成温度が550℃以下の場合には、650℃の熱処理で十分な導電性が得られ、更に高温で熱処理を行なつても抵抗率に変化を生じなかつた。 In contrast, when the film formation temperature is 550 ° C. or less, sufficient conductivity can be obtained by heat treatment at 650 ° C., has failed further result in a change to a heat treatment at a high temperature in the row of connexion also resistivity. なお、550℃以下の温度で形成した膜は、形成したままの状態では非晶質であつた。 Incidentally, the film formed at 550 ° C. or less temperature, Atsuta in amorphous state as-formed.

第2図は、上記基板40についてのキヤリア濃度の測定結果を示したもので、横軸に熱処理温度、縦軸にキヤリア濃度をとつたものである。 Figure 2 is shows the measurement results of the carrier concentrations for the substrate 40, but the heat treatment on the horizontal axis the temperature, the carrier concentration on the vertical axis was convex. 抵抗率と同様、550℃以下の膜形成温度では、キヤリア濃度は熱処理温度によらずほぼ一定であつた。 As with the resistivity, the 550 ° C. or less of the film formation temperature, carrier concentration was found to be substantially constant regardless of the heat treatment temperature.

第1図,第2図から、550℃以下でヒ素をドーピングしながら形成したSi膜は、650℃の熱処理で不純物の活性化が完了し、それ以上高温での熱処理を行なつても膜の電気特性に変化がないことがわかる。 Figure 1, from FIG. 2, Si film formed while doping arsenic at 550 ° C. or less to complete the activation of the impurity in the heat treatment at 650 ° C., a connexion also the film line heat treatment at more elevated temperature it can be seen that there is no change in the electrical characteristics.

第1図,第2図には、比較のため、従来法における結果も併せて示した。 Figure 1, the second figure, for comparison, the results are shown together with the results in the conventional method. ここでいう従来法とは、SiH 4とAsH 3 Is the conventional method referred to here, SiH 4 and AsH 3
を原料ガスとして用い、630℃,80Paの条件下でSiH 4を20 Used as a source gas, 630 ° C., the SiH 4 under the conditions of 80 Pa 20
0cc/min、AsH 3を0.2cc/min流して、ヒ素をドーピングしながらSi膜を形成したものである。 0 cc / min, by passing the AsH 3 0.2cc / min, is obtained by forming a Si film while doping arsenic. 同膜は、形成したままの状態で、多結晶質であつた。 The film, in a state in which the formed, Atsuta in polycrystalline. Si 2 H 6とAsH 3を用いた場合と同様の熱処理を行なつたが、不純物の活性化のためには900℃以上の熱処理が必要であつた。 Si 2 H 6 and was rows summer to the same heat treatment as in the case of using the AsH 3, but for the activation of the impurities been made requires heat treatment at more than 900 ° C..

なお、SiH 4を用いて630℃で多結晶状態のSi膜200nmを形成し、これにヒ素イオンを打込んだ場合には、不純物の活性化のために900℃以上の熱処理が必要なるとは公知の事実である。 Incidentally, known as forming a Si film 200nm in a polycrystalline state at 630 ° C. using SiH 4, when are implanted arsenic ions thereto, becomes necessary heat treatment above 900 ° C. For activation of the impurity which is a fact.

本実施例によれば、原料ガスとしてSi 2 H 6とAsH 3を用いて、ヒ素をドーピングしながら550℃以下の温度でSi According to this embodiment, as the raw material gas using a Si 2 H 6 and AsH 3, Si arsenic doping while 550 ° C. below the temperature
膜を形成することにより、SiH 4とAsH 3を原料ガスとしてヒ素をドーピングしながら多結晶状態のSi膜を形成した場合、あるいは、多結晶Si膜にイオン打込みによりヒ素をドーピングした場合よりもはるかに低温(650℃程度)の熱処理で不純物を活性化できるという効果がある。 By forming the film, if the SiH 4 and AsH 3 to form a Si film of polycrystalline state while doping arsenic as a source gas, or, much more than if doped with arsenic by polycrystalline Si film ion implantation into there is an effect that can activate impurities in the heat treatment of a low temperature (about 650 ° C.) to. また、膜形成後の熱処理温度が変動しても、膜の抵抗率が変化しないという利点がある。 Also, it is varied heat treatment temperature after film formation, there is an advantage that the resistivity of the film does not change.

なお、膜形成温度が550℃以上の膜では、キヤリアの移動度が40cm 2 /v・s以上と、従来法に比べ2倍程度大きい。 In the above film film formation temperature of 550 ° C., and the mobility of the carrier is 40 cm 2 / v · s or more, about two times greater than the conventional method. 透過型電子顕微鏡による観察から、550℃以下で形成した膜は、膜厚の約10倍という、従来法で形成した From observation with a transmission electron microscope, the film formed at 550 ° C. or less, of about 10 times the thickness, it was formed by the conventional method
Si膜の10倍以上の結晶粒を含むためであることが明らかとなつた。 It is a has decreased obviously is to include more than 10 times the grain of the Si film. 従つて、第1図及び第2図に示したように、 Accordance connexion, as shown in FIGS. 1 and 2,
従来法により少ない不純物濃度でも充分な導電性を得ることが可能である。 Also an impurity concentration less by conventional means it is possible to obtain sufficient conductivity. そのため、下地Si基板への不純物の拡散量を低減できるという効果もある。 Therefore, there is also the effect of reducing the amount of diffusion of impurities into the underlying Si substrate.

実施例2 本実施例では、急峻な段差部の配線に多結晶Si膜を用いた場合、不純物の導入法により配線抵抗がどの程度異なるかを判定した例について述べる。 Example 2 In this example, we describe the case of using the polycrystalline Si film on the wiring of the steep step portion, it determines whether the wiring resistance degree varies depending impurity introduction method example.

第4図に示す手順で、試料A及び試料Bを作成した。 In the procedure shown in FIG. 4, to prepare a sample A and sample B.
まず、Si基板101に厚さ1μmの熱酸化膜102を形成した(第4図(a))。 First, to form a thermal oxide film 102 having a thickness of 1μm on the Si substrate 101 (FIG. 4 (a)). 次いで、周知のリソグラフイとドライエツチング技術により、幅0.8μmの溝103を等間隔になるように形成した(第4図(b))。 Then, by a known lithography and dry Etsu quenching technique, it was formed to have a width 0.8μm grooves 103 at regular intervals (FIG. 4 (b)). 続いてLPCVD法によりSiO 2膜104を100nm形成した(第4図(c))。 The SiO 2 film 104 by LPCVD followed to 100nm formed (FIG. 4 (c)).

次いで、以下の方法で、Si膜形成及び不純物ドーピングを行なつた。 Then, the following method, the Si film formation and an impurity doping line Natsuta.

試料Aでは、Si 2 H 6 50cc/minとAsH 3 0.2cc/minを石英管内温度525℃、圧力30Paで同時に流し、ヒ素をドーピングしながら200nmのSi膜を形成した。 Sample A, Si 2 H 6 50cc / min and AsH 3 0.2 cc / min to the quartz tube temperature 525 ° C., flowed at the same time a pressure 30 Pa, to form a Si film of 200nm while doping arsenic.

試料Bについては、SiH 4を原料ガスとし、630℃,80Pa For Sample B, the SiH 4 as a raw material gas, 630 ° C., 80 Pa
の石英管内で200nmの多結晶Si膜を形成した後、ヒ素イオンを打込みエネルギー180KeV、打込み量5×10 15 cm -2 After forming the polycrystalline Si film of 200nm in quartz tube, the energy 180KeV implanted arsenic ions, implantation of 5 × 10 15 cm -2
で打込んだ。 It implanted in.

続いて試料Aは650℃,試料Bは900℃の窒素雰囲気でそれぞれ60分間熱処理を行なつた。 Then sample A 650 ° C., the sample B row Natsuta for 60 minutes heat treatment, respectively in a nitrogen atmosphere at 900 ° C..

試料AのSi膜の平坦部におけるシート抵抗は50Ω/□ Sheet resistance of the flat portion of the Si film of Sample A 50 [Omega / □
であり、段差10個を横切る幅0.8μmの配線の抵抗は3.0 , And the resistance of the width 0.8μm wiring crossing the 10 level difference 3.0
KΩと、充分な導電性が得られた。 And K.OMEGA., Sufficient conductivity was obtained. 試料Bの多結晶Si膜の平坦部におけるシート抵抗は120Ω/□であつたが、 Although the sheet resistance of the flat portion of the polycrystalline Si film of Sample B was filed with 120 Ohm / □,
段差10個を横切る幅0.8μmの配線の抵抗は350KΩと非常に高抵抗であつた。 Resistance of width 0.8μm wiring crossing the 10 step was found to be very high resistance and 350Keiomega.

本実施例によれば、ヒ素をドーピングしながらSi膜を形成することにより、イオン打込み法に比べ、急峻な段差部の配線抵抗を大幅に低減できるという効果がある。 According to this embodiment, by forming a Si film while doping arsenic, compared with the ion implantation method, there is an effect that can greatly reduce the wiring resistance of the steep step portion.

実施例3 本実施例では、不純物ドーピング法の違いが基板Si中への不純物の拡散深さに与える影響を測定した例について述べる。 Example 3 In this Example, we describe an example in which the impurity doping difference was measured the effect on the diffusion depth of the impurity into the substrate Si.

第4図(b)に示した基板を試料として用いた。 The substrate shown in FIG. 4 (b) was used as a sample. 第3 Third
図の装置を用い、試料Cは、石英管内温度525℃,圧力3 Using the apparatus of FIG, sample C, the quartz tube temperature 525 ° C., a pressure of 3
0PaでSi 2 H 6 50cc/min、AsH 3 0.2cc/minを同時に流し、 Si 2 H 6 50cc / min, the AsH 3 0.2 cc / min flow simultaneously 0 Pa,
試料基板40上にヒ素を含むSi膜200nmを形成した。 To form a Si film 200nm containing arsenic in the sample substrate 40. 続いて650℃の窒素雰囲気中で60分間熱処理した。 Followed by heat treatment for 60 minutes in a nitrogen atmosphere at 650 ℃.

試料Dは、石英管内温度630℃,圧力80PaでSiH 4を原料ガスとして200nmの多結晶Si膜を形成した。 Sample D, a quartz tube temperature 630 ° C., the SiH 4 to form a polycrystalline Si film of 200nm as a source gas at a pressure 80 Pa. 続いてヒ素イオンを、180KeVのエネルギーで5×10 15 cm -2打込み、その後900℃の窒素雰囲気中で60分間熱処理を行なつた。 Then arsenic ions, 5 × 10 15 cm -2 implantation at an energy of 180 KeV, row Natsuta for 60 minutes heat treatment at subsequent 900 ° C. in a nitrogen atmosphere.

試料C及び試料Dは、熱処理後、溝103と垂直を平面に沿つて劈頭し、フツ酸・硝酸混合溶液でエツチングした後、断面を走査型電子顕微鏡で観察し、第4図(d) Sample C and Sample D, after heat treatment, and along connexion outset the groove 103 and perpendicular to the plane, after etching by hydrofluoric acid, nitric acid mixed solution, observing the cross section by a scanning electron microscope, Fig. 4 (d)
の拡散層幅xを拡散深さとして評価した。 The diffusion layer width x was evaluated as a diffusion depth.

試料Dの拡散深さが0.1μmであつたのに対し、試料Cの拡散深さは0.01μm以下と、無視できる程小さかつた。 While diffusion depth of the sample D has been filed with 0.1 [mu] m, and less diffusion depth 0.01μm sample C, small enough to be ignored Katsuta.

本実施例によれば、原料ガスとしてSi 2 H 6とAsH 3を用い、ヒ素をドーピングしながらSi膜を非晶質状態で形成することにより、活性化のための熱処理が大幅に低温化できるので、基板中への不純物の拡散深さを無視できるほどに小さくできるという効果が明らかである。 According to this embodiment, the Si 2 H 6 and AsH 3 used as a source gas, by forming a Si film while doping arsenic in an amorphous state, a heat treatment is low temperature greatly for activation since, the effect that can be reduced to a negligible diffusion depth of the impurity into the substrate is evident.

実施例4 本実施例では、Si膜の形成方法と膜表面の凹凸の関係について測定した例について述べる。 Example 4 This example describes an example of measurement for the unevenness of the relationship between the forming method and the film surface of the Si film.

実施例3で、走査型電子顕微鏡により断面を観察した試料C及びDについて、Si膜表面の凹凸を同じく走査型電子顕微鏡により観察した。 In Example 3, for samples C and D when the cross section thereof was observed with a scanning electron microscope, it was observed also by the scanning electron microscope irregularities of the Si film surface.

本発明の実施例によるSi 2 H 6とAsH 3を用いて、525℃で非晶質状態で形成したSi膜(試料C)の表面は、5万倍の倍率でも凹凸は全く観察されず、極めて平滑であつた。 Using Si 2 H 6 and AsH 3 according to an embodiment of the present invention, the surface of the Si film formed in the amorphous state at 525 ° C. (Sample C), the unevenness is not observed at all even at 50,000-fold magnification, It has been made very smooth. これに対し、従来例としての多結晶Si膜形成後にヒ素イオン打込みを行なつた試料Dの表面には、0.1μm In contrast, the surface of the polycrystalline Si film line implantation of arsenic ions after forming Natsuta sample D as a conventional example, 0.1 [mu] m
程度の凹凸が観察された。 The extent of the irregularities were observed. なお、試料CおよびDの表面状態は、熱処理を行なつても変化しなかつた。 The surface condition of the sample C and D, has failed also changed rows that connexion heat treatment.

試料3では525℃でSi膜を形成したが、膜形成温度は5 It was formed Si film in sample 3 at 525 ° C., the film formation temperature 5
75℃以下であれば、平滑な表面を得ることができる。 If 75 ° C. or less, it is possible to obtain a smooth surface. Si Si
2 H 6のかわりにSiH 4を原料ガスとして用い、630℃でヒ素を添加しながら形成した多結晶Si膜の表面では、0.05μ Using SiH 4 instead of 2 H 6 as a source gas, the surface of the polycrystalline Si film formed while adding arsenic at 630 ° C., 0.05 .mu.m
m程度の細かい凹凸が観察された。 Fine irregularities of about m was observed.

本実施例によれば、原料ガスとしてSi 2 H 6とAsH 3を用い、ヒ素をドーピングしながら非晶質状態でSi膜を形成することにより、極めて平滑なSi表面を得られる効果がある。 According to this embodiment, the Si 2 H 6 and AsH 3 used as a source gas, by forming a Si film in an amorphous state while doping arsenic, there is the effect obtained a very smooth Si surface.

実施例5 本実施例では、本発明をMOS型トランジスタの形成に実施した例を示す。 Example 5 In this example, an example embodying the present invention for the formation of MOS-type transistors.

第5図に示した試料を作成した。 Creating the samples shown in Figure 5. まず、10Ω・cm(10 First, 10Ω · cm (10
0)p型Si基板201の表面に、周知の選択酸化技術によりフイールド酸化膜202を形成した。 0) on the surface of the p-type Si substrate 201, to form a field oxide film 202 by a known selective oxidation technique. 次いで、酸素雰囲気中でSi基板を酸化し、20nmのゲート酸化膜203を形成した。 Then, by oxidizing the Si substrate in an oxygen atmosphere to form a gate oxide film 203 of 20 nm. 続いて、LPCVD法により、多結晶Si膜204を200nm形成した後、リンの熱拡散を行ない、これを加工してゲート電極とした。 Then, by the LPCVD method, after the polycrystalline Si film 204 to 200nm formed, it performs thermal diffusion of phosphorus, and a gate electrode by processing it. 続いて、リン及びヒ素イオン打込みを順次行なつた後、900℃の窒素雰囲気中で60分間熱処理を行ない、ソース・ドレイン領域205を形成した。 Subsequently, it has fallen phosphorus and sequential row arsenic ion implantation, performed for 60 minutes heat treatment in a nitrogen atmosphere at 900 ° C., to form the source and drain regions 205. その後、CVD法により層間SiO 2膜206を形成した。 Then, forming an interlayer SiO 2 film 206 by CVD. これに接続孔を開けた。 I opened it to the connection hole.

続いて、Si 2 H 6 50cc/minとAsH 3 0.2cc/minを温度525 Subsequently, the temperature of the Si 2 H 6 50cc / min and AsH 3 0.2cc / min 525
℃,圧力30Paの石英管内に流し、ヒ素をドーピングしながら200nmのSi膜207を非晶質状態で形成した。 ° C., flowed into the quartz tube of the pressure 30 Pa, to form a Si film 207 of 200nm in an amorphous state while doping arsenic. その後65 Then 65
0℃の窒素雰囲気で60分間熱処理して、Si膜の結晶化とヒ素の活性化を行なつた。 And heat-treated in a nitrogen atmosphere at 0 ° C. 60 min, crystallization and activation of arsenic Si film line Natsuta. そして、Si膜207を加工して、引出配線とした。 Then, by processing the Si film 207, and the lead wiring.

比較のため、従来技術として、Si膜207の形成を多結晶状態で行ない、これにヒ素イオンを180KeV,5×10 15 cm For comparison, the prior art performs the formation of the Si film 207 in a polycrystalline state, to which arsenic ions 180KeV, 5 × 10 15 cm
-2の条件に打込み、続いて900℃の窒素雰囲気中で60分熱処理して引出配線を形成した試料も作成した。 Implantation -2 conditions, followed also created 60 minutes heat treatment to sample to form a lead wire in a nitrogen atmosphere at 900 ° C..

本発明の方法により作成したMOS型トランジスタは、 MOS transistor created by the method of the present invention,
従来技術により作成したものに比べ、配線の抵抗が低く、しかもより高いパンチスルー耐圧を示した。 Compared to those made by conventional techniques, the resistance of the wiring is low and showed higher punch-through breakdown voltage.

本発明によれば、Si 2 H 6とAsH 3を用い、ヒ素をドーピングしながら非晶質状態で形成し、これを結晶化したSi According to the present invention, using Si 2 H 6 and AsH 3, while doping with arsenic to form in an amorphous state, which was crystallized Si
膜をMOS型トランジスタのソース・ドレインの引出配線に用いることにより、トランジスタのパンチスルー耐圧が向上できるという効果がある。 By using the film in the source and drain lead line of the MOS transistor, there is an effect that it improves the punch-through breakdown voltage of the transistor.

上記の実施例1から実施例5では、条件を限定して実験を行なつた。 In the first to fifth embodiments described above, row experiment by limiting the conditions Natsuta. 石英管内の温度が450℃より低い場合には、膜の成長速度が1nm/min以下と極めて小さくなり、 When the temperature of the quartz tube is less than 450 ° C., the growth rate of the film is extremely small as less 1 nm / min,
スループツトが著しく低下するため、実際のLSIデバイス製造には適さない。 Since Suruputsuto is significantly reduced, not suitable for actual LSI device fabrication. 石英管内の温度が550℃より高い場合には、第1図あるいは第2図に示した如く、熱処理温度がかわると膜の抵抗率,キヤリア濃度,移動度が大きく変化するため、制御性が悪くなる。 When the temperature of the quartz tube is higher than 550 ° C. is as shown in FIG. 1 or FIG. 2, the film resistivity when the heat treatment temperature is changed, carrier concentration and the mobility is greatly changed, the control is poor Become. 石英管内温度が Quartz tube temperature
450℃以上、550℃以下の範囲であれば、いずれの実施例においても所望の効果を得ることができる。 450 ° C. or higher, if the range of 550 ° C. or less, it is possible to achieve the desired effect in any of the embodiments. また、Si 2 H In addition, Si 2 H
6のかわりにSi 3 H 8を用いた場合においても、上記実施例のいずれにおいても所望の効果を得ることができる。 6 in the case of using the Si 3 H 8 in place, it is possible to achieve the desired effect in any of the above embodiments. なお、キヤリアガスとして、窒素あるいはヘリウムなどの不活性なガスを混合することにより、ウエーハ間の膜厚・抵抗の均一性を向上することができる。 As Kiyariagasu, by mixing an inert gas such as nitrogen or helium, it is possible to improve the film thickness and resistance of the uniformity between wafers. このような場合においても本発明が有効であることは言うまでもない。 Also it is needless to say that the present invention is effective in such cases.

〔発明の効果〕 〔Effect of the invention〕

本発明によれば、膜厚方向に所望の不純物分布を有するヒ素を含むSi膜を形成することができる。 According to the present invention, it is possible to form a Si film containing arsenic having a desired impurity distribution in a thickness direction. このSi膜中の不純物は、従来法よりはるかに低温の熱処理で活性化させることが可能である。 Impurities of the Si film is can be much more active at a low temperature of heat treatment than the conventional method. 従つて、基板の不純物分布を乱すことなく、急峻な段差の側壁や溝内の多結晶Si膜へのドーピングが可能となり、電極・配線の低抵抗化が図れる。 Accordance connexion, without disturbing the impurity distribution of the substrate, enables doping of the polycrystalline Si film in the side wall and the groove of steep steps, thereby the resistance of the electrodes and wiring. 更に、LSIデバイスの製造において、大幅な工程の簡略化,低温化を図ることができ、歩留りの向上、生産コストの低減にも大きな効果がある。 Further, in the manufacture of LSI devices, simplification of significant steps, it is possible to lower temperatures, improvement in yield, there is also a large effect in reducing the production cost.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

第1図は本発明の実施例と従来例によるSi薄膜の熱処理温度と抵抗率の関係を示す測定図、第2図は本発明の実施例と従来例によるSi薄膜の熱処理温度とキヤリア濃度の関係を示す測定図、第3図は本発明を実施するにあたり用いた装置の模式的側断面図、第4図は本発明の実施例で用いた試料の作成手順を示す断面図、第5図は本発明の方法を用いて作成した半導体装置の断面図である。 Figure 1 embodiment and the conventional example measurement diagram showing a relationship between heat treatment temperature and the resistivity of the Si thin film according to the present invention, FIG. 2 embodiment and the heat treatment temperature and the carrier concentration of the Si thin film by the conventional embodiment of the present invention measurements diagram showing the relationship, FIG. 3 is a schematic sectional side view of apparatus used in practicing the present invention, Figure 4 is a sectional view showing a sample of a creation procedure used in example of the present invention, FIG. 5 is a cross-sectional view of a semiconductor device made using the method of the present invention. 10……石英管、20……ヒータ、30……治具、40……基板、50,60,70……バルブ、80……排気系、101……Si基板、102……熱酸化膜、103……段差部、104……CVDSiO 2 10 ...... quartz tube, 20 ...... heater, 30 ...... jig, 40 ...... substrate, 50, 60, 70 ...... valves, 80 ...... exhaust system, 101 ...... Si substrate, 102 ...... thermal oxide film, 103 ...... stepped portion, 104 ...... CVD SiO 2
膜、105……多結晶Si膜、106……拡散層、201……Si基板、202……フイールド酸化膜、203……ゲート酸化膜、 Film, 105 ...... polycrystalline Si film, 106 ...... diffusion layer, 201 ...... Si substrate, 202 ...... field oxide film, 203 ...... gate oxide film,
204……リンドープSi膜、205……拡散層、206……CVDSi 204 ...... phosphorus-doped Si layer, 205 ...... diffusion layer, 206 ...... CVDSi
O 2膜、207……ヒ素ドープSi膜。 O 2 film, 207 ...... arsenic-doped Si film.

フロントページの続き (56)参考文献 特開 昭59−96723(JP,A) 特開 昭63−137411(JP,A) 特開 昭63−299363(JP,A) 特開 昭64−53562(JP,A) 特開 昭60−121716(JP,A) 特開 昭61−15322(JP,A) (58)調査した分野(Int.Cl. 6 ,DB名) H01L 21/28 - 21/288 H01L 21/205 H01L 21/20 H01L 29/41 - 21/45 H01L 21/22 - 21/225 Front page of the continuation (56) Reference Patent Sho 59-96723 (JP, A) JP Akira 63-137411 (JP, A) JP Akira 63-299363 (JP, A) JP Akira 64-53562 (JP , a) JP Akira 60-121716 (JP, a) JP Akira 61-15322 (JP, a) (58 ) investigated the field (Int.Cl. 6, DB name) H01L 21/28 - 21/288 H01L 21/205 H01L 21/20 H01L 29/41 - 21/45 H01L 21/22 - 21/225

Claims (6)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】原料ガスとしてジシラン及びアルシンを用い、半導体基板上に、砒素をドーピングしながら非晶質のシリコン膜を形成する工程と、 前記半導体基板を650℃以上800℃以下で熱処理することにより、前記シリコン膜を結晶化させ多結晶シリコン膜を形成すると共に、前記砒素を前記半導体基板に拡散させる工程とを有することを特徴とする半導体装置の製造方法。 1. A disilane and arsine as a source gas, on a semiconductor substrate, forming an amorphous silicon film while doping arsenic, that annealing the semiconductor substrate at 650 ° C. or higher 800 ° C. or less Accordingly, to form a polycrystalline silicon film to crystallize the said silicon film, a method of manufacturing a semiconductor device characterized by a step of diffusing the arsenic in the semiconductor substrate.
  2. 【請求項2】前記非晶質のシリコン膜を形成する工程は、450℃以上550℃以下であることを特徴とする請求項1記載の半導体装置の製造方法。 2. A process for forming a silicon film of the amorphous, a method of manufacturing a semiconductor device according to claim 1, wherein a is 450 ° C. or higher 550 ° C. or less.
  3. 【請求項3】前記熱処理する工程は、前記砒素を活性化させる工程でもあることを特徴とする請求項1または2 Wherein said step of heat treatment, according to claim 1 or 2, characterized in that there is also a step of activating the arsenic
    に記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to.
  4. 【請求項4】前記拡散させる工程は、前記半導体基板内に拡散深さ0.01μm以下で拡散させる工程であることを特徴とする請求項1乃至3何れかに記載の半導体装置の製造方法。 4. A process for the diffusion method of manufacturing a semiconductor device according to any one of claims 1 to 3, characterized in that a step of diffusing in the following diffusion depth 0.01μm in the semiconductor substrate.
  5. 【請求項5】基板上に、絶縁膜を形成する工程と、 前記絶縁膜に開口部を形成する工程と、 前記開口部内の前記基板上に、原料ガスとしてジシラン及びアルシンを用い砒素を含んだ非晶質のシリコン膜を形成する工程と、 前記基板を650℃以上800℃以下で熱処理することにより、前記非晶質のシリコン膜を結晶化させると共に、前記砒素を前記基板内に拡散させる工程とを有することを特徴とする半導体装置の製造方法。 5. A substrate, forming an insulating film, forming an opening in the insulating layer, on the substrate in the opening, including arsenic using disilane and arsine as a source gas forming an amorphous silicon film, by annealing the substrate at 650 ° C. or higher 800 ° C. or less, with crystallizing the amorphous silicon film, the step of diffusing the arsenic in the substrate the method of manufacturing a semiconductor device characterized by having and.
  6. 【請求項6】前記拡散させる工程は、前記半導体基板内に拡散深さ0.01μm以下で拡散させる工程であることを特徴とする請求項5に記載の半導体装置の製造方法。 The step of wherein said diffusion method of manufacturing a semiconductor device according to claim 5, characterized in that the step of diffusing the following diffusion depth 0.01μm in the semiconductor substrate.
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