JP2924097B2 - Method for manufacturing semiconductor device - Google Patents
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、例えば電力制御素子等として使用され
る、オン抵抗が低く設定された半導体装置に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device used as a power control element or the like and having a low on-resistance.
［従来の技術］ メカニカルリレーに代わる電力制御用の半導体素子と
して、パワーMOSFETやバイポーラトランジスタ等が用い
られる。しかし、メカニカルリレーの接点抵抗が数ｍΩ
に相当するのに対して、パワーMOSFETやバイポーラトラ
ンジスタのオン抵抗は大きい。[Prior Art] A power MOSFET, a bipolar transistor, or the like is used as a semiconductor element for power control instead of a mechanical relay. However, the contact resistance of the mechanical relay is several mΩ.
On the other hand, the on-resistance of the power MOSFET and the bipolar transistor is large.
第４図は従来の電力制御用素子として用いられる縦型
パワーMOSFETの断面構造を示しているもので、n+型シリ
コン基板11の上にn-型シリコン層12が形成され、このn-
型シリコン層12に制御素子等が形成されている。具体的
にはn-型シリコン層12の表面に対応してＰ領域121を形
成し、このＰ領域121の中にn+領域122を形成してPN接合
を形成する。そして、このシリコン層12の表面に絶縁層
16を介してゲート電極13を形成し、さらにソース電極14
が形成されるようにするもので、n+シリコン基板11の裏
面部には、金属層によるドレイン電極15が形成されるよ
うになっている。Figure 4 is intended to show the sectional structure of a vertical power MOSFET is used as a conventional power control device, n on the n + -type silicon substrate 11 - -type silicon layer 12 is formed, the n -
A control element and the like are formed on the mold silicon layer 12. Specifically, a P region 121 is formed corresponding to the surface of the n − type silicon layer 12, and an n + region 122 is formed in the P region 121 to form a PN junction. Then, an insulating layer is formed on the surface of the silicon layer 12.
A gate electrode 13 is formed through a gate electrode 16 and a source electrode 14
The drain electrode 15 made of a metal layer is formed on the back surface of the n + silicon substrate 11.
この様に構成される縦型パワーMOSFETにあって、電流
はソース電極14よりn+型ソース層とされるn+領域122に
流れ、さらにゲート電極13の下のＰ領域121、n-型のド
レイン層となるシリコン層12、n+シリコン基板11を通っ
てドレイン電極15に流れる。この様なMOSFETのオン抵抗
は、上記電流経路によって生ずるようになり、このオン
抵抗成分としては、主に制御素子部に関する抵抗分と、
基板抵抗とに分けることができる。In the vertical power MOSFET constructed in this manner, current flows in the n + region 122 which is an n + -type source layer than the source electrode 14, further P region 121 under the gate electrode 13, n - -type It flows to the drain electrode 15 through the silicon layer 12 serving as the drain layer and the n + silicon substrate 11. The on-resistance of such a MOSFET is caused by the above-mentioned current path. The on-resistance component mainly includes a resistance component related to the control element portion and
It can be divided into substrate resistance.
この様なパワーMOSFETにおいてオン抵抗を低くするた
めには、素子構造の改善、さらに微細化が考えられ、こ
れによって制御素子部における抵抗を低くすることが行
われている。しかし、従来の技術ではシリコン基板11部
における抵抗を大幅に低減させることができない。In order to reduce the on-resistance in such a power MOSFET, improvement of the element structure and further miniaturization have been considered, whereby the resistance in the control element section has been reduced. However, the resistance of the silicon substrate 11 cannot be significantly reduced by the conventional technique.
［発明が解決しようとする課題］ この発明は上記のような点に鑑みなされたもので、オ
ン抵抗を確実に減少させることができるようにするもの
であり、特に基板部分の抵抗を低減して、オン抵抗が効
果的に減少され、電力用制御素子として効果的に適用さ
れるようにする半導体装置を提供しようとするものであ
る。[Problems to be Solved by the Invention] The present invention has been made in view of the above points, and is intended to reliably reduce the on-resistance. It is an object of the present invention to provide a semiconductor device whose on-resistance is effectively reduced and which can be effectively applied as a power control element.
［課題を解決するための手段］ この発明に係る半導体装置の制御方法は、導電性の良
好な金属基板面に、互いに合金化された状態で接合され
るように単結晶半導体薄膜を形成し、この半導体薄膜部
に制御素子が形成されるようにしているもので、この半
導体薄膜の厚さは前記金属基板に比較して充分に小さ
く、例えば1/2以下に設定されるようにする。[Means for Solving the Problems] In a method for controlling a semiconductor device according to the present invention, a single crystal semiconductor thin film is formed on a metal substrate surface having good conductivity so as to be joined in an alloyed state with each other; The control element is formed on the semiconductor thin film portion, and the thickness of the semiconductor thin film is set to be sufficiently smaller than that of the metal substrate, for example, set to 1/2 or less.
［作用］ この様に構成される半導体装置にあって、例えばソー
スからドレインに至る電流経路の大きな部分を構成する
基板部分が、抵抗値の低い金属材料によって構成され
る。したがって、この半導体装置のオン抵抗は、容易に
低い状態に構成できるものであり、電力制御用素子とし
て容易に低損失化が図られるものであり、発熱量の低減
にも効果が発揮され、大電流化が容易とされると共に、
信頼性が容易に向上されるようになる。また、基板自体
がヒートシンクとしての機能を発揮することができる。[Operation] In the semiconductor device configured as described above, for example, a substrate portion forming a large portion of a current path from a source to a drain is formed of a metal material having a low resistance value. Therefore, the on-resistance of the semiconductor device can be easily set to a low state, the loss can be easily reduced as a power control element, and the effect of reducing the amount of generated heat can be exhibited. It is easy to make current,
Reliability is easily improved. Further, the substrate itself can exhibit a function as a heat sink.
［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明す
る。第１図はパワーMOSFETに適用した実施例の断面構造
を示しているもので、例えばモリブデン（Mo）による金
属基板21が設定される。この金属基板21の表面上には、
n-型のシリコン薄膜22が接合されているもので、このシ
リコン薄膜22と金属基板21とは合金化した状態で接合さ
れている。そして、シリコン薄膜22の表面にはＰ領域23
が形成され、さらにこのＰ領域23内にはn+領域24が形成
され、PN接合が構成されるようにしている。そして、こ
のシリコン薄膜22の表面上には、ゲート絶縁膜27を介し
てゲート電極25が形成され、さらにソース電極26が従来
から知られている半導体制御素子と同様に形成されてい
る。Hereinafter, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 shows a sectional structure of an embodiment applied to a power MOSFET. For example, a metal substrate 21 made of molybdenum (Mo) is set. On the surface of the metal substrate 21,
The n - type silicon thin film 22 is joined, and the silicon thin film 22 and the metal substrate 21 are joined in an alloyed state. The P region 23 is formed on the surface of the silicon thin film 22.
Are formed, and an n + region 24 is formed in the P region 23 so that a PN junction is formed. On the surface of the silicon thin film 22, a gate electrode 25 is formed via a gate insulating film 27, and a source electrode 26 is formed in the same manner as a conventionally known semiconductor control element.
ここで、金属基板21はドレイン電極として機能するも
ので、ソース電極26からの電流は、n+領域24、Ｐ領域2
3、シリコン薄膜22のn-領域を経て金属基板21によるド
レイン電極に流れる。Here, the metal substrate 21 functions as a drain electrode, and a current from the source electrode 26 is applied to the n + region 24 and the P region 2.
3. It flows to the drain electrode of the metal substrate 21 through the n − region of the silicon thin film 22.
この様な構造のパワーMOSFETは、例えば第２図で示す
ような工程で製造される。A power MOSFET having such a structure is manufactured by, for example, a process shown in FIG.
まず、モリブデンによる金属基板21とシリコンウエハ
220とを用意する。ここで、シリコンウエハ220は、制御
素子であるパワーMOSFETを形成するための約10μｍのn-
型層221と、約390μｍのP+層222の２層に構成されてい
る。First, a metal substrate 21 made of molybdenum and a silicon wafer
Prepare 220. Here, the silicon wafer 220 has an n − of about 10 μm for forming a power MOSFET as a control element.
It is composed of two layers, a mold layer 221 and a P + layer 222 of about 390 μm.
このシリコンウエハ220のn-型層221の表面は、約数nm
以下の粗さに鏡面研磨されているものであり、極めて平
坦に構成されるようにする。また、金属基板21も、その
少なくとも一方の面が鏡面研磨されているものであり、
この研磨面の粗さは例えば約20nm以下とされ、平坦に形
成される。ここで、金属基板21の厚さは約500μｍに設
定される。The surface of the n - type layer 221 of the silicon wafer 220 has a thickness of about several nm.
It is mirror-polished to the following roughness and should be made extremely flat. Also, the metal substrate 21 has at least one surface mirror-polished,
The polished surface has a roughness of, for example, about 20 nm or less, and is formed flat. Here, the thickness of the metal substrate 21 is set to about 500 μm.
この様に用意された金属基板21とシリコンウエハ220
とは、（Ａ）図で示すように、その研磨面の相互が接合
される。この接合に際して、金属基板21の研磨面、およ
びシリコンウエハ220のn-型層221の研磨面は、それぞれ
化学エッチングによってその表面を洗浄する。その後
（Ａ）図のように金属基板21およびシリコンウエハ220
の鏡面研磨された平坦である面を密着させ、熱処理を行
う。The metal substrate 21 and the silicon wafer 220 thus prepared
Means that the polished surfaces are joined to each other as shown in FIG. In this bonding, the polished surface of the metal substrate 21 and the polished surface of the n − -type layer 221 of the silicon wafer 220 are cleaned by chemical etching. Thereafter, as shown in FIG.
The mirror-polished flat surface is brought into close contact, and heat treatment is performed.
この熱処理の条件としては、例えば1000℃で２時間で
ある。この様な熱処理の条件下では、シリコンウエハ22
0と金属基板21の接合界面30において相互拡散が起こる
ため、この接合界面30にはシリコンとモリブデンとの合
金属が形成されるようになり、したがって金属基板21と
シリコンウエハ220との接合強度は、金属結合に相当す
る強度を有し、極めて高い状態となる。また、この様に
形成されたシリコンとモリブデンとの合金層の抵抗率
は、金属に相当する程になって、極めて低いものであ
る。The condition of this heat treatment is, for example, 1000 ° C. for 2 hours. Under such heat treatment conditions, the silicon wafer 22
Since interdiffusion occurs at a bonding interface 30 between the metal substrate 21 and the metal substrate 21, a metal alloy of silicon and molybdenum is formed at the bonding interface 30, and thus the bonding strength between the metal substrate 21 and the silicon wafer 220 is reduced. , Having a strength equivalent to a metal bond, and is in an extremely high state. Further, the resistivity of the alloy layer of silicon and molybdenum formed in this way is extremely low as it corresponds to a metal.
この様に金属基板21とシリコンウエハ220とが接合さ
れたならば、（Ｂ）図で示すようにシリコンウエハ220
の、制御素子を形成するのに必要なn-型層221の部分の
みを残し、不要なP+型層222を削り取る。この削り取り
手段としては、まず最初にP+型層222の大部分を機械研
磨によって荒く削り去る。その後鏡面研磨を行って、平
坦な面として仕上げる。そして、最後に例えばKOH溶液
のような選択的にP+型層222だけをエッチングする溶液
を用いて、P+型層を取り去り、n-型層221のみにするも
ので、（Ｂ）図で示されるように金属基板21の上に、約
10μｍの厚さのn-型層221が形成された構造が得られ
る。When the metal substrate 21 and the silicon wafer 220 are bonded in this manner, as shown in FIG.
However, the unnecessary P + -type layer 222 is scraped off, leaving only the n − -type layer 221 necessary for forming the control element. As this shaving means, first, most of the P + type layer 222 is roughly shaved off by mechanical polishing. Thereafter, mirror polishing is performed to finish as a flat surface. Finally, the P + -type layer is removed by using a solution for selectively etching only the P + -type layer 222, such as a KOH solution, so that only the n − -type layer 221 is obtained. On the metal substrate 21 as shown,
A structure in which the n − -type layer 221 having a thickness of 10 μm is obtained.
この様にして金属基板21とn-型層221によるシリコン
薄膜22の積層構造が完成されたならば、従来の素子製造
工程と同様な酸化膜形成、不純物拡散、電極形成等のIC
製造技術を用いて、（Ｃ）図で示されるようにn-型層22
1に第１図で示したような構造を多数形成し、縦型のパ
ワーMOSFETの構造を作成する。When the stacked structure of the silicon thin film 22 by the metal substrate 21 and the n - type layer 221 is completed in this way, ICs such as oxide film formation, impurity diffusion, electrode formation, etc. similar to the conventional device manufacturing process are performed.
Using the manufacturing technique, n as shown in (C) Fig - -type layer 22
In FIG. 1, a number of structures as shown in FIG. 1 are formed to create a structure of a vertical power MOSFET.
このような構成のパワーMOSFETは、第４図で示した従
来の縦型のシリコンパワーMOSFETの構成において、制御
素子の形成されたn-シリコン層とドレイン電極とを、モ
リブデン等の金属基板で兼ねて構成される。すなわち、
基板部の構成が、従来の半導体によって構成したものを
金属によって構成しているようになるもので、以下の説
明においては、この金属によって構成される基板21を中
心に行う。In the power MOSFET having such a configuration, in the configuration of the conventional vertical silicon power MOSFET shown in FIG. 4, the n - silicon layer on which the control element is formed and the drain electrode are also used by a metal substrate such as molybdenum. It is composed. That is,
The configuration of the substrate portion is such that a conventional semiconductor device is configured by a metal, and the following description will focus on the substrate 21 configured by the metal.
第１図で示したパワーMOSFETは、制御素子部分が従来
と同じように構成されるもので、その動作原理は従来と
同様である。すなわち、ゲート電極25に電圧を印加する
ことによって、このゲート電極25の下のＰ領域23を流れ
るソース・ドレイン間の電流を制御するようになる。こ
の電流は、ソース電極26よりn+領域24、ゲート電極25の
下のＰ領域23、n-のドレイン層、さらに金属基板21を通
ってドレインに流れる。この電流経路におけるオン抵抗
は、それぞれの電流経路において生ずるものであるが、
従来の構造のパワーMOSFETに比較して、基板部が金属基
板21によって構成されている。このため、基板抵抗が無
視できる程度に小さなものとされる。The power MOSFET shown in FIG. 1 has a control element portion configured in the same manner as the conventional one, and its operation principle is the same as the conventional one. That is, by applying a voltage to the gate electrode 25, the current between the source and the drain flowing through the P region 23 below the gate electrode 25 is controlled. This current flows from the source electrode 26 to the n + region 24, the P region 23 under the gate electrode 25, the drain layer of the n − , and further to the drain through the metal substrate 21. The on-resistance in this current path is generated in each current path.
Compared with a power MOSFET having a conventional structure, a substrate portion is constituted by a metal substrate 21. For this reason, the substrate resistance is made so small as to be negligible.
例えば5mm角のパワーMOSFETの場合、従来の構造では
基板部が約390μｍの厚さに設定されるので、0.01Ωcm
のn+型シリコン基板によって構成されたとすると、この
基板部で生ずるオン抵抗は、1.6mΩである。For example, in the case of a 5 mm square power MOSFET, the substrate is set to a thickness of about 390 μm in the conventional structure, so
Of the n + -type silicon substrate, the on-resistance generated in this substrate is 1.6 mΩ.
これに対して、実施例で示したパワーMOSFETでは、基
板21が約500μｍの厚さで構成され、この基板21が“２
×10-4Ωcm"のモリブデン板であるとすると、この基板2
1部の抵抗は、0.04mΩとなる。また、金属基板21とシリ
コン薄膜22との境界面30に形成される合金層の抵抗率
は、約“４×10-4Ωcm"であるので、特に問題は存在し
ない。On the other hand, in the power MOSFET shown in the embodiment, the substrate 21 has a thickness of about 500 μm,
× 10 −4 Ωcm ”molybdenum plate, this substrate 2
The resistance of one part is 0.04 mΩ. The resistivity of the alloy layer formed on the interface 30 between the metal substrate 21 and the silicon thin film 22 is about "4 × 10 -4 Ωcm", so that there is no particular problem.
したがって、この実施例で示したような構造でパワー
MOSFETを構成すれば、微細化技術では容易に低減するこ
とのできない素子全体のオン抵抗を、さらに確実に低下
させることができる。例えば50V耐圧仕様のパワーMOSFE
T（例えば電気学会電子デバイス研究会資料EDD-88-53:1
988で示されたMOSFET）の場合、10mΩの素子全体のオン
抵抗がある。しかし、このようなMOSFETを、実施例で示
したように構成することにより、そのオン抵抗を約8.4m
Ωに下げることができるようになる。Therefore, the structure shown in this embodiment
By configuring a MOSFET, the on-resistance of the entire device, which cannot be easily reduced by the miniaturization technology, can be more reliably reduced. For example, power MOSFE with 50V withstand voltage specification
T (for example, IEICE Electronics Device Research Group Material EDD-88-53: 1
988), there is an on-resistance of the entire device of 10 mΩ. However, by configuring such a MOSFET as shown in the embodiment, its on-resistance is reduced to about 8.4 m.
Can be reduced to Ω.
したがって、この実施例で示したパワーMOSFETによれ
ば、電力制御素子内での電力損失を効果的に低減するこ
とができ、発熱量も必然的に減らされるようになる。Therefore, according to the power MOSFET shown in this embodiment, the power loss in the power control element can be effectively reduced, and the amount of generated heat is inevitably reduced.
さらに金属基板21部分の熱伝導率は高い状態とされ
る。したがって、この金属基板21はヒートシンクとして
の機能を有するようになる。Further, the thermal conductivity of the metal substrate 21 is in a high state. Therefore, the metal substrate 21 has a function as a heat sink.
従来の半導体装置において、ヒートシンク構造は、半
導体によって構成された基板部の下に、別のモリブデン
等によって構成されたヒートシンク部材をはんだ付けに
よって取り付けていた。したがって、動作時において熱
サイクルによってヒートシンク部材のはんだ付け部分が
剥がれる事故が発生することがあった。In a conventional semiconductor device, in a heat sink structure, a heat sink member made of another molybdenum or the like is attached by soldering under a substrate part made of a semiconductor. Therefore, during the operation, an accident may occur in which the soldered portion of the heat sink member is peeled off due to a thermal cycle.
しかし、実施例で示したパワーMOSFETにあっては、ヒ
ートシンクとしても作用する金属基板21は,n-型層221と
合金化した状態で強固に接合されている。このため、熱
サイクルが作用しても、その接合部分から剥がれるよう
なことがなく、信頼性の高い半導体装置とすることがで
きる。However, in the power MOSFET shown in the embodiment, the metal substrate 21 also acting as a heat sink is firmly joined to the n − -type layer 221 in an alloyed state. For this reason, even if a heat cycle is applied, the semiconductor device does not peel off from the joint portion, and a highly reliable semiconductor device can be obtained.
すなわち、基板21として金属を用いることによって、
制御素子が形成された能動領域を構成するn-型層221を
支える機能のみではなく、基板抵抗を実質的に無い状態
とすることができ、電力制御素子全体のオン抵抗を確実
に低減させることができる。また、この金属基板21はヒ
ートシンクとしての機能が高くなり、しかもn-型層221
との接合強度が充分強固に設定されるものであり、この
基板21自体がドレイン電極を兼ねることができるように
なっている。したがって、このように構成される電力制
御用素子における低損失化、大電力化と共に、高信頼性
化を確実に図ることができる。That is, by using a metal as the substrate 21,
In addition to the function of supporting the n - type layer 221 constituting the active region in which the control element is formed, the substrate resistance can be substantially eliminated, and the on-resistance of the entire power control element can be reliably reduced. Can be. Further, the metal substrate 21 has a high function as a heat sink, and moreover, the n - type layer 221
The bonding strength with the substrate 21 is set to be sufficiently strong, and the substrate 21 itself can also serve as the drain electrode. Therefore, it is possible to reliably achieve high reliability as well as low loss and high power in the power control element configured as described above.
第３図はマイクロモーション機能を有する半導体薄膜
を用いたメカニカルリレーを構成する実施例を示すもの
で、モリブデンによって構成された金属基板21の上に、
シリコンでなる半導体によって構成された可動部35が設
定された構造とされるもので、この金属基板21と可動部
35とは、熱処理により合金化された状態で接合されてい
る。この金属基板21は、カソード電極を兼ねている。FIG. 3 shows an embodiment in which a mechanical relay using a semiconductor thin film having a micro motion function is formed. On a metal substrate 21 made of molybdenum,
The metal substrate 21 and the movable part 35 have a structure in which a movable part 35 made of a semiconductor made of silicon is set.
35 is joined in a state of being alloyed by heat treatment. This metal substrate 21 also serves as a cathode electrode.
可動部35には、半導体を切削することによって構成さ
れた梁36が形成され、この梁36を静電引力によって金属
基板21の方向に動作させるための駆動電極37と、機械的
にカソード電極と接触され導通させることができるよう
にしたアノード電極38とが形成されている。そして、梁
36の金属基板21と対向する面に、金属接点39が形成さ
れ、梁36が金属基板21側に吸引されたときに、この接点
39が金属基板21に接触されるようにしている。In the movable portion 35, a beam 36 formed by cutting a semiconductor is formed, and a driving electrode 37 for operating the beam 36 in the direction of the metal substrate 21 by electrostatic attraction, and a cathode electrode mechanically. An anode electrode 38 is formed so as to be brought into contact with and made conductive. And beams
A metal contact 39 is formed on the surface of the metal substrate 21 facing the metal substrate 21, and when the beam 36 is attracted to the metal substrate 21 side, this contact is formed.
39 is made to contact the metal substrate 21.
この様な構造の半導体装置を作製するには、前記実施
例と同様に金属基板21とシリコンによって構成された可
動部35とを接合し、さらに化学エッチング、酸化膜形
成、不純物拡散、電極形成等のIC製造技術が用いられ
る。In order to fabricate a semiconductor device having such a structure, the metal substrate 21 and the movable portion 35 made of silicon are joined in the same manner as in the above embodiment, and furthermore, chemical etching, oxide film formation, impurity diffusion, electrode formation, and the like are performed. IC manufacturing technology is used.
このメカニカルリレーにおいて、カソード電極である
金属基板21と駆動電極37との間に電圧を印加設定する
と、静電引力によって梁36が金属基板21の方向に吸引さ
れ、接点39が金属基板21と接触される。したがって、カ
ソード電極とアノード電極38とが電気的に接触し、その
間に電流が流れる。このときのアノード電極38とカソー
ド電極である金属基板21との間の電気的抵抗は、主に接
点39と金属基板21との接触抵抗のみであり、従来から知
られている一般的なメカニカルリレーと同様な数ｍΩで
ある。In this mechanical relay, when a voltage is applied between the metal substrate 21 serving as the cathode electrode and the drive electrode 37, the beam 36 is attracted in the direction of the metal substrate 21 by electrostatic attraction, and the contact 39 comes into contact with the metal substrate 21. Is done. Therefore, the cathode electrode and the anode electrode 38 make electrical contact, and a current flows between them. At this time, the electrical resistance between the anode electrode 38 and the metal substrate 21 serving as the cathode electrode is mainly only the contact resistance between the contact 39 and the metal substrate 21, and a conventionally known general mechanical relay. It is several mΩ similar to.
したがって、一般的な半導体素子と同等の大きさ（約
5mm角）で、数ｍΩの低オン抵抗の電力制御用素子が構
成される。Therefore, the same size as a general semiconductor device (about
(5 mm square) constitutes a power control element with low on-resistance of several mΩ.
以上の実施例では半導体材料部分としてシリコンを用
いたが、これはゲルマニウム等の単一元素からなる半導
体、若しくは砒化ガリウムやインジウムリン等の化合物
半導体によって構成することもできる。また、ｎ形また
はＰ型等の単一の伝導型の材料を用いるようにしてもよ
い。さらに第１図で示した実施例では、ｎチャンネルの
パワーMOSFETを示したが、これはＰチャンネルのパワー
MOSFETでも同様に構成できるものであり、また同一の半
導体材料から構成されていても、ヘテロ接合のように複
数の種類の半導体材料から構成されていてもよい。In the above embodiments, silicon is used as the semiconductor material portion. However, silicon can be used as a semiconductor made of a single element such as germanium or a compound semiconductor such as gallium arsenide or indium phosphide. Further, a single conductive type material such as n-type or P-type may be used. Further, in the embodiment shown in FIG. 1, an n-channel power MOSFET is shown.
The MOSFET can be similarly configured, and may be formed of the same semiconductor material, or may be formed of a plurality of types of semiconductor materials such as a heterojunction.
さらに、金属基板21を構成する材料も、実施例で示し
たモリブデンに限らず、その他タングステン、チタン、
タンタル等の単一元素から構成される金属、若しくはこ
れら金属の合金によって構成することもできる。また、
単結晶、多結晶、アモルファスのいずれで構成してもよ
い。Further, the material forming the metal substrate 21 is not limited to molybdenum shown in the embodiment, but also includes tungsten, titanium,
Metals composed of a single element such as tantalum or alloys of these metals can also be used. Also,
Any of single crystal, polycrystal and amorphous may be used.
なお、金属基板21と半導体材料（シリコンウエハ）と
の直接接合方法は、実施例で示した高温加熱法の他に、
直流電圧印加法、圧着法、摩擦圧接法等が適宜応用でき
る。In addition, the direct bonding method between the metal substrate 21 and the semiconductor material (silicon wafer) is, besides the high-temperature heating method shown in the embodiment,
A DC voltage application method, a pressure bonding method, a friction welding method, or the like can be appropriately applied.
［発明の効果］ 以上のようにこの発明によれば、縦方向のオン抵抗が
確実に低減されるようになり、低損失で且つ発熱量も少
ない信頼性の高い電力制御用の半導体装置が構成される
ようになり、また同時にヒートシンク構造も改良された
半導体装置とすることができる。したがって、特に大電
力制御用に用いてその効果が著しいものとすることがで
きる。[Effects of the Invention] As described above, according to the present invention, the on-resistance in the vertical direction is reliably reduced, and a highly reliable power control semiconductor device with low loss and small heat generation is configured. And a semiconductor device having an improved heat sink structure at the same time. Therefore, it can be used particularly for large power control and its effect can be remarkable.
第１図はこの発明の一実施例に係る半導体装置の断面構
造を説明する図、第２図はこの実施例に係る半導体装置
の製造過程を説明する図、第３図はこの発明に他の実施
例に係る半導体装置を説明する断面構成図、第４図は従
来の半導体装置を示す断面構成図である。 21……金属基板（モリブデン）、22……シリコン薄膜、
23……Ｐ領域、24……n+領域、25……ゲート電極、26…
…ソース電極、27……ゲート絶縁膜、30……接合界面、
35……可動部、36……梁、37……駆動電極、38……アノ
ード電極、39……接点。FIG. 1 is a view for explaining a cross-sectional structure of a semiconductor device according to one embodiment of the present invention, FIG. 2 is a view for explaining a manufacturing process of the semiconductor device according to this embodiment, and FIG. FIG. 4 is a cross-sectional configuration diagram illustrating a semiconductor device according to an embodiment, and FIG. 4 is a cross-sectional configuration diagram illustrating a conventional semiconductor device. 21: Metal substrate (molybdenum), 22: Silicon thin film,
23 ... P region, 24 ... n + region, 25 ... Gate electrode, 26 ...
... source electrode, 27 ... gate insulating film, 30 ... junction interface,
35 movable part, 36 beam, 37 drive electrode, 38 anode electrode, 39 contact point.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/41 Ｈ０１Ｌ 29/44 Ｂ 29/91 Ａ (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78 H01L 21/336 H01L 21/28 - 21/288 H01L 29/41 - 29/45 H01H 59/00 H01L 21/329 ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 6 identification code FI H01L 29/41 H01L 29/44 B 29/91 A (58) Investigated field (Int.Cl. 6 , DB name) H01L 29 / 78 H01L 21/336 H01L 21/28-21/288 H01L 29/41-29/45 H01H 59/00 H01L 21/329
Claims (3)
基板を用意するステップと、 少なくとも一方の面が鏡面研磨された半導体基板を用意
するステップと、 前記金属基板と前記半導体基板のそれぞれの鏡面研磨さ
れた面を相互に密着させるステップと、 密着させた面で合金層が形成されるように熱処理し前記
金属基板と前記半導体基板を接合するステップと、 接合された前記半導体基板を所定の厚さにするためその
表面側から一部を除去するステップと を有することを特徴とする半導体装置の製造方法。A step of preparing a metal substrate having at least one surface mirror-polished; a step of preparing a semiconductor substrate having at least one surface mirror-polished; and a mirror surface of each of the metal substrate and the semiconductor substrate. Bringing the polished surfaces into close contact with each other; heat treating so that an alloy layer is formed on the contacted surfaces to join the metal substrate and the semiconductor substrate; and joining the joined semiconductor substrates to a predetermined thickness. Removing a part of the surface of the semiconductor device from the front side.
体能動素子を形成するステップを有することを特徴とす
る請求項１に記載の半導体装置の製造方法。2. The method according to claim 1, further comprising the step of forming a semiconductor active element on the semiconductor substrate having a predetermined thickness.
クロモーション機能を有するメカニカルリレーを形成す
るステップを有することを特徴とする請求項１に記載の
半導体装置の製造方法。3. The method according to claim 1, further comprising the step of forming a mechanical relay having a micro motion function on the semiconductor substrate having the predetermined thickness.
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