JP2906470B2 - Active matrix substrate - Google Patents

Active matrix substrate

Info

Publication number
JP2906470B2
JP2906470B2 JP21648189A JP21648189A JP2906470B2 JP 2906470 B2 JP2906470 B2 JP 2906470B2 JP 21648189 A JP21648189 A JP 21648189A JP 21648189 A JP21648189 A JP 21648189A JP 2906470 B2 JP2906470 B2 JP 2906470B2
Authority
JP
Japan
Prior art keywords
thin film
electrode
line
film
active matrix
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP21648189A
Other languages
Japanese (ja)
Other versions
JPH0380225A (en
Inventor
睦 松尾
Original Assignee
セイコーエプソン株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by セイコーエプソン株式会社 filed Critical セイコーエプソン株式会社
Priority to JP21648189A priority Critical patent/JP2906470B2/en
Publication of JPH0380225A publication Critical patent/JPH0380225A/en
Application granted granted Critical
Publication of JP2906470B2 publication Critical patent/JP2906470B2/en
Anticipated expiration legal-status Critical
Application status is Expired - Lifetime legal-status Critical

Links

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は、液晶パネルといったフラットパネルディスプレイに用いるアクティブマトリックス基板の構造に関する。 DETAILED DESCRIPTION OF THE INVENTION [FIELD OF THE INVENTION The present invention relates to a structure of an active matrix substrate used in flat panel displays such as a liquid crystal panel.

[従来の技術] 絶縁性基板上にアモルファスシリコン,多結晶シリコン薄膜等を能動領域として用いた薄膜トランジスターをマトリックス状に配置し、もう一枚の透明絶縁基板とで液晶を封じ込めた液晶パネルは、小型液晶テレビ,壁掛けテレビ,投影型液晶ディスプレイ等応用が広い。 [Prior Art] amorphous silicon on an insulating substrate, a thin film transistor using a polycrystalline silicon thin film or the like as the active region are arranged in a matrix, a liquid crystal panel encapsulated liquid crystal between another pair of transparent insulating substrate, small LCD TV, a wall-mounted television, the projection type liquid crystal display, or the like application wide.

第3図は、前記液晶パネルのアクティブマトリックス基板の等価回路である。 Figure 3 is an equivalent circuit of an active matrix substrate of the liquid crystal panel. 1はn本のデータ線群(S 1 …… 1 n number of data lines (S 1 ......
…Sn),2はm本の走査線群(G 1 ………Gm),3はm×n個の薄膜トランジスター、5は液晶容量、4は付加容量である。 ... Sn), 2 the m scanning line groups (G 1 ......... Gm), is the m × n thin film transistors 3, 5 liquid crystal capacitance 4 is additional capacitance. ○印は、対向基板の電極端子であり共通に短絡されている、第4図は、液晶パネルの概略断面図である。 ○ marks is short-circuited to the common an electrode terminal of the counter substrate, FIG. 4 is a schematic cross-sectional view of a liquid crystal panel.

6は、絶縁性基板からなるアクティブマトリックス基板、7は透明画素電極、8は絶縁性対向基板、9は透明対向電極、10は、薄膜トランジスターの光リーク電流及び、画素電極間のもれ光を遮断する遮光膜、11は、液晶、12はシール剤、13は下偏光板、14は上偏光板である。 6, the active matrix substrate made of an insulating substrate, 7 is a transparent pixel electrode, an insulating counter substrate 8, the transparent counter electrode 9, 10, the TFT light leakage current and the leakage light between the pixel electrodes shielding film for blocking, 11, the liquid crystal, 12 sealant, 13 lower polarizing plate, 14 is an upper polarizing plate.

第5図(a)は、第3図の等価回路の中の一画素の構造を示す平面図、(b)は、(a)内のa−a′断面図である。 Figure 5 (a) is a plan view showing the structure of one pixel in the equivalent circuit of FIG. 3, (b) are a-a 'cross-sectional view in (a).

透明絶縁性基板6上に、アモルファスシリコン,多結晶シリコン薄膜15を堆積し、パターニングして能動領域とする。 On the transparent insulating substrate 6, amorphous silicon, a polycrystalline silicon thin film 15, the active area is patterned. 次にゲート絶縁膜16をCVD法で堆積するか、シリコン薄膜を酸化して形成したあと、ゲート電極,ゲート配線(走査線)17となる多結晶シリコン薄膜や、金属薄膜を堆積し、パターニングする。 Then either the gate insulating film 16 is deposited by CVD, after formed by oxidizing the silicon thin film, or a polycrystalline silicon thin film to be the gate electrode, a gate wiring (scanning line) 17, and depositing a metal thin film is patterned . 次に、別の導電薄膜を堆積しパターニングして、定電圧共通線18とする。 Then patterned by depositing another conductive thin film, and the constant voltage common line 18. 定電圧共通線18は、ゲート線17と同一材料とすることもできるが、画素中央を横切ることが多く、画素電極の開口率を低下させる原因となるため、透明導電膜とする場合が多い。 Constant voltage common line 18, which may be the same material as the gate line 17, often cross the pixel center, it becomes a cause of lowering the aperture ratio of the pixel electrode, often a transparent conductive film.

次に、ゲート電極17をマスクにして、N型薄膜トランジスターをつくるならリン原子,p型薄膜トランジスターをつくるならボロン原子をイオン打込みして、ソース・ Next, using the gate electrode 17 as a mask, phosphorus atoms if making N-type thin film transistor, and a boron atom if making p-type thin film transistor and ion implantation, the source
ドレイン領域を形成する。 To form a drain region. 適度なアニールの後、層間絶縁膜19を堆積し、ソース・ドレイン領域上にコンタクトホールを開口した後、透明導電膜を堆積しパターニングして、透明画素電極20を形成する。 After appropriate annealing, depositing an interlayer insulating film 19, and after opening contact holes on the source-drain regions, and patterned by depositing a transparent conductive film, a transparent pixel electrode 20. 次に、金属材料を堆積しパターニングして、ソース線(データ線)21とする。 Then patterned by depositing a metallic material, the source lines (data lines) 21 to. 第3図中の付加容量4は、透明画素電極20と、定電圧共通線18の間の層間絶縁膜19によりつくりこまれている。 Additional capacitor 4 in FIG. 3 includes a transparent pixel electrode 20 are fabricated with the interlayer insulating film 19 between the constant voltage common line 18.

破線22に囲まれている部分が、対向基板上の開口部であり、ソース線21,ゲート線17上の領域は遮光膜10となる。 The portion surrounded by the broken line 22, an opening portion on the counter substrate, the region of the source line 21, the gate line 17 becomes a light shielding film 10.

[発明が解決しようとする課題] 前述したように、定電圧共通線18は、開口率を高める上で、透明な方が望ましく、透明導電膜は低融点材料が多いことから層間絶縁膜19としては低温形成できる材料、すなわち、CVD膜や、スパッタ膜の必要がある。 [SUMMARY OF THE INVENTION] As described above, the constant voltage common line 18, in increasing the aperture ratio, it is preferable transparent, transparent conductive film as the interlayer insulating film 19 because the low melting point material is often materials that can be cold formed, i.e., CVD film or, there is a need for sputtered film. 通常、この種の膜はゴミ,フレークが発生しやすいため、 Because usually, this kind of film is dust, flakes are likely to occur,
ピンホールによって画素電極20と定電圧共通線が短絡することが多く不良点欠陥が多発する。 Often fault point defect occurs frequently constant voltage common line and the pixel electrode 20 by the pin holes are short-circuited. 付加容量は大きい方が好ましく、この場合、層間絶縁膜の膜厚を減少することは困難なため、電極面積を増大するさせるわけであるが、点欠陥の発生率は、さらに増加する。 It is preferably added capacitance is large, in this case, since it is difficult to reduce the thickness of the interlayer insulating film, but not to increase the electrode area, the incidence of point defects is further increased.

この点欠陥の発生をおさえるには、容量をつくる絶縁膜をピンホールの少ない熱酸化膜にする方法がある。 To suppress the occurrence of the point defect, a method of the thermal oxide film with less pinholes insulating film making capacity. 第6図は付加容量を熱酸化ゲート絶縁膜によってつくる方法を示したもので、(a)は平面図、(b)は(a)内のa−a′断面図である。 Figure 6 is shows a method of making the additional capacity by thermal oxidation a gate insulating film, (a) is a plan view, (b) a-a 'cross-sectional view in (a). 具体的には、付加容量は、定電圧共通線18と、薄膜トランジスターのドレイン電極の延長電極との間のゲート絶縁膜容量と画素電極20と定電圧共通線18との間の層間絶縁容量とで構成されるが、絶縁膜厚の関係から、前者の容量が大部分を占める。 Specifically, the additional capacity, the constant voltage common line 18, an interlayer insulating capacity between the gate insulating film capacitance and the pixel electrode 20 and the constant voltage common line 18 between the extension electrode of the drain electrode of the TFT in is configured, the relationship between the insulating film thickness, the former capacity is the majority. したがって、第5図に比べ、付加容量を同程度つくる場合、 Thus, compared with FIG. 5, when making the additional capacity comparable,
電極面積を1桁近く小さくできるため、面積,膜質からピンホールによる点欠陥は、著しく減少する。 Since the electrode area can 1 order of magnitude smaller, an area, point defects due to pinholes from film quality is significantly reduced.

しかし、定電圧共通線18の材料を透明材料としても、 However, the material of the constant voltage common line 18 as a transparent material,
ドレイン領域が半透明な半導体薄膜なので透過率が低下し、開口率の低下の原因となる。 The drain region is semi-transparent semiconductor thin film transmittance is decreased, causing decrease in aperture ratio.

定電圧共通線18をゲート線17に近接させれば、開口率は向上できるが、2つの配線間距離Wは、長い平行配線では、短絡する可能性が強いため、限界があり、画素中央部を通ることな避けづらい。 If brought into close proximity to the constant voltage common line 18 to the gate line 17, but the aperture ratio can be improved, two wiring distance W, in long parallel lines, a strong possibility of a short circuit, there is a limit, the pixel central portion hard to avoid things through the.

特に、高密度の画素ピッチになると、開口率にしめる、定電圧共通線の面積の比率が高くなり、開口率の低下は著しい。 In particular, at a high density pixel pitch, occupied in the aperture ratio, the ratio of the area of ​​the constant voltage common line is increased, reduction in the aperture ratio is significant. 具体的に、画素ピッチが縦50μm,横50μm Specifically, the pixel pitch of the vertical 50 [mu] m, transverse 50 [mu] m
ぐらいの高密度パネルでは、開口率は十分な付加容量(液晶容量の3〜5倍程度)をつくる場合、20%程度になり、パネル全体は遮光領域が大半をしめるため暗っぽい表示になる。 In about high density panel, if the aperture ratio making sufficient additional capacity (3-5 times of the liquid crystal capacitance) becomes about 20%, the entire panel is dark ish display for shielding region occupies most .

本発明の目的は、高密度パネルにおいても、十分な付加容量をつくり、かつ開口率の高いパネルが実現できるアクティブマトリックス基板を提供することにある。 An object of the present invention, even in a high-density panel is to provide an active matrix substrate capable of realizing sufficient additional make capacity and high aperture ratio panel.

[課題を解決するための手段] 本発明は、基板にソース線と、ゲート線と、前記ソース線及びゲート線に接続された薄膜トランジスターと、 [Means for Solving the Problems] The present invention includes a source line on a substrate, a gate line, a thin film transistor connected to the source lines and gate lines,
前記薄膜トランジスターに接続された画素電極と、前記薄膜トランジスターのソース・ドレイン領域となるシリコン薄膜に連結された第1電極と、誘電体膜を隔てて前記第1電極に対向配置された共通線とを有するアクティブマトリックス基板であって、 前記共通線と前記第1電極とは絶縁膜を介して前記ソース線に重なっていることを特徴とする。 A pixel electrode connected to the thin film transistor, a first electrode connected to the silicon thin film to be the source and drain regions of the thin film transistor, and a common line which is arranged opposite to the first electrode at a dielectric film an active matrix substrate having the above common line and the first electrode, characterized in that overlaps the source line via an insulating film.

[作用] 本発明は、開口率を上げるために、定電圧共通線を、 [Operation] The present invention, in order to increase the aperture ratio, a constant voltage common line,
ソース線やゲート線や薄膜トランジスターを遮光する遮光領域に配置した。 It was placed in the light-shielding region for shielding the source lines and the gate lines and thin film transistors. そのために、ソース線や、ゲート線と短絡しないように多層配線とした。 To that end, the source line and was a multi-layer wiring so as not to be short-circuited to the gate line. 具体的には、定電圧共通線上には、第1の絶縁膜、薄膜トランジスターの半導体膜、第2の絶縁膜が形成され、その上に、ゲート線あるいは、ソース線が配線されている。 Specifically, the constant voltage common line, a first insulating film, a semiconductor film of the thin film transistor, the second insulating film is formed, thereon, the gate lines or the source lines are wired.

第1の絶縁膜、第2の絶縁膜は、それぞれ、定電圧共通線、半導体薄膜の熱酸化膜とすれば、ピンホールの少ない絶縁膜となり、点欠陥の少ない高密度パネルが実現できる。 The first insulating film, a second insulating film, respectively, the constant voltage common line, if the thermal oxide film of the semiconductor thin film becomes a less insulating film pinholes, less dense panel of point defects can be realized.

[実施例] 第1図は、本発明の第1の実施例を示すもので定電圧共通線を、ソース線と近接あるいは、重畳させた構造の場合である。 [Example] FIG. 1 is a first constant voltage common lines show embodiments of the present invention, the case of the proximity or superposed structure as the source line. (a)は、構造の平面図であり、(b), (A) is a plan view of the structure, (b),
(c)は、(a)内のa−a′,b−b′断面図である。 (C) is a-a ', b-b' sectional view in (a).

工程順に説明すれば、絶縁性基板6上に、導電膜を堆積し、パターニングして定電圧共通線18とする。 To describe the order of processes, on the insulating substrate 6, and depositing a conductive film, a constant voltage common line 18 is patterned. 導電膜は、金属でもよいし、高濃度不純物が添加された多結晶シリコン薄膜でもよい。 The conductive film may be a metal, or a polycrystalline silicon thin film high concentration impurity is added. 次に絶縁膜23を堆積する。 Then depositing an insulating film 23. 誘電体膜である絶縁膜は、CVD法、スパッタ法等によるSiO 2 The dielectric film is a dielectric film, SiO 2 by CVD, sputtering or the like
膜か、熱酸化法による定電圧共通線の酸化膜でもよい。 Film or may be an oxide film of constant voltage common line by the thermal oxidation method.
次に多結晶シリコン薄膜,アモルファスシリコン薄膜等の半導体薄膜15を堆積しパターニングして、能動領域を形成する。 Then the polycrystalline silicon thin film is patterned by depositing a semiconductor thin film 15 of amorphous silicon thin film or the like, to form the active region.

付加容量は、絶縁膜23の膜厚、膜質、容量を構成する半導体薄膜15と定電圧共通線18の電極面積に依存する。 Additional capacitor, the thickness of the insulating film 23, the film quality depends a semiconductor thin film 15 forming the capacitor on the electrode area of ​​the constant-voltage common line 18.
熱酸化法によって構成された絶縁膜は、ピンホールも少なく、均一なため、膜厚もうすくでき、電極面積も小さくできる長所をもつ。 Insulating film constituted by a thermal oxidation method, pinholes less, since uniform film thickness can also be thin, has the advantage that the electrode area can be reduced.

次に、半導体薄膜15を熱酸化するか、同様なCVD法によりゲート絶縁膜16を形成し、つづいて、高ドーピング多結晶シリコン薄膜あるいは金属薄膜を堆積し、パターニングして、ゲート電極、ゲート線17を形成する。 Next, the semiconductor thin film 15 or thermal oxidation to form a gate insulating film 16 by the same CVD method, followed by depositing a highly doped polycrystalline silicon thin film or a metal thin film is patterned, a gate electrode, a gate line 17 to the formation. 次に、前記ゲート電極をマスクにして、N型薄膜トランジスターであれば、リン原子,P型薄膜トランジスターであれば、ボロン原子をイオン打込みした後、アニールして、ソースドレイン領域24,25を形成する。 Then the gate electrode as a mask, if N-type thin film transistor, if the phosphorus atom, P-type thin film transistor, after the boron atoms are ion-implanted and annealed, forming a source drain regions 24 and 25 to.

次に、CVD法により層間絶縁膜19を堆積し、コンタクトホールを開口する。 Then, an interlayer insulating film 19 by the CVD method, a contact hole. 透明導電膜を堆積しパターニングして透明画素電極20,金属薄膜を堆積して、パターニングによりソース線21を形成する。 Transparent conductive film is deposited patterned to the transparent pixel electrode 20, by depositing a metal thin film to form a source line 21 by patterning. このような工程により、薄膜トランジスターはソース線21にソース領域、ゲート線にゲート電極、透明画素電極20にドレイン領域が連結され、ドレイン領域と連結する電極と誘電体膜である絶縁膜23を隔てて定電圧共通線18が対向配置されることになる。 By this process, the thin film transistor is a source region to a source line 21, the gate electrode to the gate line, the drain region is connected to the transparent pixel electrode 20, across the electrode and the dielectric film is a dielectric film 23 for connecting the drain region constant voltage common line 18 is to be disposed opposite Te.

定電圧共通線は、共通線上に、チャンネルシリコン薄膜が形成されているときはチャンネル反転がおこらないように、接地電位にしておくのが好ましい。 Constant voltage common line, the common line, so as not channel inversion occur when the channel silicon thin film is formed, preferably keep the ground potential. また、定電圧共通線上からチャンネル領域をずらしておけば、定電圧のレベルは自由に変えることができる。 Also, if shifting the channel region from the constant voltage common line, the level of the constant voltage can be freely changed. 定電圧共通線は、ソース線から少々ずれてもかまわないがずれ量により、遮光領域が増加し、破線22が画素電極の内側にくるため開口率は、少々低下する。 Constant voltage common lines, by but displacement amount may be slightly deviated from the source line, the light shielding region is increased, the dashed line 22 is the aperture ratio because on the inside of the pixel electrode, Some drops.

第2図は、本発明の第2の実施例を示すもので定電圧共通線を、ゲート線と近接あるいは、重畳させた構造の場合である。 Figure 2 is a second embodiment the constant voltage common lines shows the present invention, close to the gate line or the case of superposed structure. (a)は、構造の平面図であり、(b), (A) is a plan view of the structure, (b),
(c)は、a−a′,b−b′断面図である。 (C) it is, a-a ', b-b' is a cross-sectional view.

プロセスは、第1図のものと同じなので省略する。 The process will be omitted because it is the same as that of FIG. 1. 第6図と比較すると、定電圧共通線と、ゲート線が多層配置になっているため、定電圧共通線とゲート線の間隔をなくすことが可能である。 Compared to Figure 6, a constant voltage common line, the gate line is a multilayered arrangement, it is possible to eliminate the interval between the constant voltage common line and the gate line.

したがって、第6図に比べれば、透過率と開口率を向上できる。 Therefore, compared to Figure 6, it is possible to improve the transmittance and aperture ratio.

[発明の効果] 本発明によれば、共通線とソース線とは絶縁膜を介して重なる構造となるため、画素の開口率を向上させることができる。 According to [Effects of the Invention] The present invention, the common line and the source line for a structure that overlaps via an insulating film, it is possible to improve the aperture ratio of the pixel.

これは、高密度画素をもつパネル(例えば、ビデオプロジェクターのライトバルブ)のような場合には一層効果がある。 This panel with high density pixel (e.g., light valve video projector) is more effective in the case such as.

また、付加容量の絶縁膜を熱酸化膜にした場合ピンホールが少なく、点欠陥の少ないパネルが実現でき歩留りが向上、コストダウンにつながる。 Also, the insulating film of the additional capacitor less pinholes case of the thermal oxide film, the yield can be realized is small panel of point defects increase, leading to cost reduction.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

第1図,第2図は、本発明の実施例を示す、アクティブマトリックス基板の平面図と断面図である。 Figure 1, Figure 2 shows an embodiment of the present invention, is a plan view and a sectional view of an active matrix substrate. 第3図は、アクティブマトリックス基板の基本回路図である。 Figure 3 is a basic circuit diagram of an active matrix substrate. 第4図は、アクティブマトリックス基板を用いた液晶パネルの構造断面図である。 Figure 4 is a sectional view of a structure of a liquid crystal panel using an active matrix substrate. 第5図,第6図は、従来のアクティブマトリックス基板の平面図と断面図である。 Figure 5, Figure 6 is a plan view and a sectional view of a conventional active matrix substrate. 1……ソース線(データ線) 2……ゲート線(走査線) 3……薄膜トランジスター 4……付加容量 5……液晶容量 6……絶縁性基板 7……画素電極 8……対向基板 9……対向電極 10……遮光層 11……液晶 12……シール剤 13……下偏光板 14……上偏光板 15……半導体薄膜 16……ゲート絶縁膜 17……ゲート線(ゲート電極) 18……定電圧共通線 19……層間絶縁膜 20……画素電極 21……ソース線 22……対向基板の開口領域と遮光領域の境界 23……付加容量絶縁膜 24……ソース領域 25……ドレイン領域 1 ...... source line (data line) 2 ...... gate lines (scanning lines) 3 ...... TFT 4 ...... additional capacitor 5 ...... liquid crystal capacitor 6 ...... insulating substrate 7 ...... pixel electrode 8 ...... counter substrate 9 ...... counter electrode 10 ...... shielding layer 11 ...... LCD 12 ...... sealant 13 ...... under polarized light plate 14 ...... upper polarizer 15 ...... semiconductor thin film 16 ...... gate insulating film 17 ...... gate line (gate electrode) 18 ...... constant voltage common lines 19 ...... interlayer insulating film 20 ...... pixel electrode 21 ...... boundary of the opening region and the light shielding region of the source line 22 ...... counter substrate 23 ...... additional capacitor insulating film 24 ...... source region 25 ... ... drain region

Claims (2)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】基板にソース線と、ゲート線と、前記ソース線及びゲート線に接続された薄膜トランジスターと、 And 1. A source line on a substrate, a gate line, a thin film transistor connected to the source lines and gate lines,
    前記薄膜トランジスターに接続された画素電極と、前記薄膜トランジスターのソース・ドレイン領域となるシリコン薄膜に連結された第1電極と、誘電体膜を隔てて前記第1電極に対向配置された共通線とを有するアクティブマトリックス基板であって、 前記共通線と前記第1電極とは絶縁膜を介して前記ソース線に重なっていることを特徴とするアクティブマトリックス基板。 A pixel electrode connected to the thin film transistor, a first electrode connected to the silicon thin film to be the source and drain regions of the thin film transistor, and a common line which is arranged opposite to the first electrode at a dielectric film the active matrix substrate an active matrix substrate, in which the said common line and the first electrode is characterized in that overlaps the source line via an insulating film having a.
  2. 【請求項2】前記第1電極はシリコン薄膜からなり、前記絶縁膜は前記第1電極のシリコン薄膜の熱酸化膜からなることを特徴とする請求項1に記載のアクティブマトリックス基板。 Wherein said first electrode is made of silicon thin film, the insulating film is an active matrix substrate according to claim 1, characterized in that a thermally oxidized film of the silicon thin film of the first electrode.
JP21648189A 1989-08-23 1989-08-23 Active matrix substrate Expired - Lifetime JP2906470B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP21648189A JP2906470B2 (en) 1989-08-23 1989-08-23 Active matrix substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP21648189A JP2906470B2 (en) 1989-08-23 1989-08-23 Active matrix substrate

Publications (2)

Publication Number Publication Date
JPH0380225A JPH0380225A (en) 1991-04-05
JP2906470B2 true JP2906470B2 (en) 1999-06-21

Family

ID=16689109

Family Applications (1)

Application Number Title Priority Date Filing Date
JP21648189A Expired - Lifetime JP2906470B2 (en) 1989-08-23 1989-08-23 Active matrix substrate

Country Status (1)

Country Link
JP (1) JP2906470B2 (en)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3567183B2 (en) * 1996-08-19 2004-09-22 大林精工株式会社 The liquid crystal display device
KR100324914B1 (en) 1998-09-25 2002-02-28 니시무로 타이죠 Test method of substrate
GB9827901D0 (en) * 1998-12-19 1999-02-10 Secr Defence Active semiconductor
TW478014B (en) * 1999-08-31 2002-03-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing thereof
JP4700156B2 (en) 1999-09-27 2011-06-15 株式会社半導体エネルギー研究所 Semiconductor device
US6624856B2 (en) * 2000-07-07 2003-09-23 Casio Computer Co., Ltd. Liquid crystal display device having thin film transistors for reducing leak current
JP4798907B2 (en) 2001-09-26 2011-10-19 株式会社半導体エネルギー研究所 Semiconductor device
CN101807583B (en) 2009-02-18 2011-07-27 北京京东方光电科技有限公司 TFT-LCD (Thin Film Transistor Liquid Crystal Display) array substrate and manufacture method thereof

Also Published As

Publication number Publication date
JPH0380225A (en) 1991-04-05

Similar Documents

Publication Publication Date Title
US5414283A (en) TFT with reduced parasitic capacitance
EP0661581B1 (en) Active matrix type liquid crystal display apparatus
US5003356A (en) Thin film transistor array
US5717224A (en) Semiconductor device having an insulated gate field effect thin film transistor
US7659958B2 (en) Method of manufacturing liquid crystal display and thin film transistor array panel including a data wire having first and second data lines
US5920084A (en) LCD with increased pixel opening sizes
US5532180A (en) Method of fabricating a TFT with reduced channel length
KR930007529B1 (en) Method of making an active matrix substrate
US5708485A (en) Active matrix display device
US8184219B2 (en) Stacked storage capacitor-on-gate structure for a thin film transistor liquid crystal display
US7696026B2 (en) Array substrate for a liquid crystal display and method for fabricating thereof
KR100540106B1 (en) Active matrix substrate and display device
US6833883B2 (en) Array substrate for reflective and transflective liquid crystal display devices and manufacturing method for the same
US5182661A (en) Thin film field effect transistor array for use in active matrix liquid crystal display
KR100266189B1 (en) Amlcd panel and wiring designing method therefor
US6087678A (en) Thin-film transistor display devices having composite electrodes
US7154569B2 (en) Liquid crystal display and thin film transistor array panel therefor
KR100868771B1 (en) Liquid crystal display device
KR100209281B1 (en) Lcd and its fabrication method
US5166816A (en) Liquid crystal display panel with reduced pixel defects
US5694185A (en) Matrix array of active matrix LCD and manufacturing method thereof
US6133967A (en) Method of fabricating liquid crystal display with increased aperture ratio
JP3782194B2 (en) Active matrix liquid crystal display device
US6137551A (en) Liquid crystal display, thin film transistor array, and method of fabricating same with storage capacitor providing high aspect ratio
US5028122A (en) Liquid crystal active-matrix display device

Legal Events

Date Code Title Description
FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080402

Year of fee payment: 9

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090402

Year of fee payment: 10

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090402

Year of fee payment: 10

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100402

Year of fee payment: 11

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100402

Year of fee payment: 11