JP2890584B2 - A method of manufacturing a semiconductor device - Google Patents

A method of manufacturing a semiconductor device

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【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関し、特に金属膜のシリサイド化技術に関する。 DETAILED DESCRIPTION OF THE INVENTION The present invention [relates] relates to a method of manufacturing a semiconductor device, particularly to silicidation art metal film.

〔発明の概要〕 SUMMARY OF THE INVENTION

本発明は、基体上のMIS型半導体装置の少なくともソース・ドレイン領域上に形成された金属膜をシリサイド化する半導体装置の製造方法において、短波長ランプ光を用いて上記金属膜をシリサイド化することや該金属膜上の反射防止膜にレーザー光を照射してシリサイド化することにより、低抵抗なシリサイド膜を形成し、高速動作が可能な半導体装置を提供するとともに、3次元構造を有する半導体装置に用いて好適なシリサイド膜の形成方法を提供するものである。 The present invention provides a method of manufacturing a semiconductor device of siliciding the metal film formed on at least the source and drain regions of the MIS type semiconductor device on the substrate, siliciding the metal film by using a short wavelength light beam by and siliciding by irradiating laser beam to the reflection preventing film on the metal film, with forming a low-resistance silicide film, to provide a semiconductor device capable of high speed operation, the semiconductor device having a three-dimensional structure there is provided a method of forming a suitable silicide films using the.

〔従来の技術〕 [Prior art]

近年、例えば液晶表示装置,モノリシックラインセンサーやプリンタヘッド等の駆動用マトリクス等の半導体装置に薄膜トランジスタが適用されている。 Recently, for example, a liquid crystal display device, a thin film transistor is applied to the semiconductor device of the driving matrix such as monolithic line sensor and printer head. 上記半導体装置では大型化が進むにつれて、薄膜トランジスタを高速で駆動させることが必要となる。 As large advances in the semiconductor device, it is necessary to drive the thin film transistor at high speed. この薄膜トランジスタの高速化を図るために、薄膜トランジスタのソース・ In order to increase the speed of this thin film transistor, the source of the thin-film transistor
ドレイン領域やゲート電極をシリサイド化させて、コンタクト抵抗やシート抵抗を低減化させる方法が知られている。 The drain region and the gate electrode by silicidation, a method for reducing the contact resistance and the sheet resistance is known.

従来のシリサイド化法では、例えば特開昭61−160952 In conventional silicidation techniques, for example, JP 61-160952
号公報に記載されるように、ポリシリコン層上に高融点金属膜を被着し、その高融点金属膜や上記ポリシリコン層にイオン注入を行った後、ランプアニールによりシリサイド膜を形成する方法等が知られている。 As described in JP, the refractory metal film is deposited on the polysilicon layer, after ion implantation into the refractory metal film and the polysilicon layer, a method of forming a silicide film by lamp annealing etc. have been known. 上記高融点金属膜として、例えばチタン膜等が使用されており、そのシリサイド膜はサブミクロンLSIにおけるゲート電極材料として有望である。 As the refractory metal film, for example, a titanium film, etc. are used, the silicide film is promising as a gate electrode material in the sub-micron LSI. しかし、チタン膜は酸素に対して非常に活性であり、ファーネスアニールを施すと酸化が起こるため、チタンシリサイド膜は形成されにくい。 However, the titanium film is very active to oxygen, since the performing the oxidation furnace annealing occurs, the titanium silicide film is not easily formed.
従って、チタン膜のシリサイド化では、ランプアニール法が有効とされ、通常600℃又は800℃程度の温度で急熱短時間アニールが行われている。 Accordingly, the silicidation of the titanium film, is an effective lamp annealing method, rapid heating rapid thermal anneal is carried out at a temperature of usually about 600 ° C. or 800 ° C..

〔発明が解決しようとする課題〕 [Problems that the Invention is to Solve]

ところが、石英基板上に設けられた半導体装置において、上述のようなランプアニールを施す場合では、上記石英基板に対するエネルギーの吸収が少ないので、基板温度が上昇しにくい。 However, in the semiconductor device provided on a quartz substrate, in the case of applying a lamp annealing as described above, since the energy absorption relative to the quartz substrate is small, the substrate temperature is not easily raised. 従って、シリサイド反応を起こすためには、シリサイド膜に十分なエネルギーを蓄積させることが要求されるので、膜厚が1000Å程度以下の薄膜のチタンシリサイド膜を形成することは非常に困難である。 Therefore, in order to cause the silicide reaction, so that to accumulate sufficient energy to the silicide film is required, it is very difficult for the film thickness to form a titanium silicide film of the following thin film about 1000 Å.

また、チタン膜のシリサイド化をエキシマレーザー光を用いたアニールによって行う方法もあるが、チタン膜に対するレーザー光の反射率が高く、チタン膜にエネルギーの吸収が起こりにくい。 Further, there is a method performed by annealing using an excimer laser beam silicidation of the titanium film, a high reflectance of laser light to the titanium film, the absorption of energy is unlikely to occur in the titanium film. このため、シリサイド反応に必要なエネルギーがチタン膜に供給されないので、チタンシリサイド膜は形成されない。 Therefore, the energy required for the silicide reaction is not supplied to the titanium film, a titanium silicide film is not formed.

一方、薄膜トランジスタにおいては、横方向のリーク電流の低減化を図るために、ソース・ドレイン領域が形成されるポリシリコン層の膜厚を例えば約300Å以下に薄膜化させる必要がある。 On the other hand, in the thin film transistor, in order to reduce the lateral leakage current, it is necessary to thin the film thickness of the polysilicon layer source and drain regions are formed for example of about 300Å or less. このような薄膜化された上記ポリシリコン層のソース・ドレイン領域上にチタン膜を被着させ、アニールを行ってシリサイド化させると、ポリシリコン層が薄膜であるために、シリサイド化が薄膜トランジスタの下層の石英基板にまで及ぶ。 Such a source-drain region of thinned the polysilicon layer is deposited titanium film, when the silicided annealed, for the polysilicon layer is a thin film, silicidation of the thin film transistor lower ranging up to on a quartz substrate. このため、 For this reason,
石英基板に含まれる酸素がチタンシリサイド膜に混入し、チタンシリサイド膜の抵抗値が上昇するという問題がある。 Oxygen contained in the quartz substrate is mixed into the titanium silicide film, there is a problem that the resistance of the titanium silicide film is increased. このように、薄膜トランジスタでは良好に低抵抗化されないために、高速動作が実現できない。 Thus, for a thin film transistor not well low resistance, high speed operation can not be realized.

そこで、本発明は、かかる従来の実情に鑑みて提案されたものであって、低抵抗化すべき領域に良好なシリサイド膜を形成し、高速動作を可能となる半導体装置の製造方法を提供することを目的とする。 The present invention, such conventional and was proposed in view of the circumstances, possible to form a good silicide film in a region to be a low resistance, to provide a method of manufacturing a semiconductor device that enables high-speed operation With the goal.

〔課題を解決するための手段〕 [Means for Solving the Problems]

本発明の半導体装置の製造方法は、上述の目的を達成するために提案されたものである。 The method of manufacturing a semiconductor device of the present invention has been proposed in order to achieve the above object.

即ち、本願の第1の発明は、酸素を含む絶縁性基体上にシリサイドと前記基体との反応を防止するための窒素を含む反応防止膜を形成し、前記反応防止膜上にMIS型半導体装置を形成し、前記MIS型半導体装置のゲート電極の側壁に絶縁膜を形成し、少なくとも前記MIS型半導体装置のソース・ドレイン領域上に高融点金属膜を形成し、短波長ランプ光を照射して前記高融点金属膜をシリサイド化させることを特徴とする。 That is, the first invention of the present application is oxygen reaction preventing film containing nitrogen to prevent reaction between the silicide and the substrate on an insulating substrate comprising forming, MIS-type semiconductor device on the reaction preventing layer forming a said insulating film is formed on the side wall of the gate electrode of the MIS type semiconductor device, to form at least the MIS-type refractory metal film on the source and drain regions of the semiconductor device is irradiated with short wavelength light beam characterized thereby siliciding the refractory metal film. ここで、上記MIS型半導体装置は薄膜トランジスタであっても良い。 Here, the MIS type semiconductor device may be a thin film transistor. また、 Also,
上記基体としては石英基板等が使用される。 As the base quartz substrate or the like is used.

更に、本願の他の発明は基体上にMIS型半導体装置を形成し、少なくともそのMIS型半導体装置のソース・ドレイン領域上に金属膜及び反射防止膜を順次形成し、レーザー光を照射して前記金属膜をシリカサイド化させることを特徴とする。 Further, other aspect of the present invention forms a MIS type semiconductor device on the substrate, at least the MIS-type metal film and the antireflection film are successively formed on the source and drain regions of the semiconductor device, wherein by irradiating a laser beam a metal film, characterized in that to silica side of. ここで、上記MIS型半導体装置は薄膜トランジスタとすることもでき、上記基体としては石英基板等が用いられる。 Here, the MIS type semiconductor device can be a thin film transistor, a quartz substrate, or the like is used as said substrate.

〔作用〕 [Action]

本願の第1の発明は、短波長ランプ光を用いてアニールを行い、高融点金属膜をシリサイド化させることを行う。 The first invention of the present application is an annealing using short wavelength lamp light, it performs be silicided refractory metal film. この時、酸素を含む絶縁性基体上にシリサイドと前記基体との反応を防止するための窒素を含む反応防止膜が形成されているので、薄膜トランジスタの下層の酸素を含む絶縁性基体にシリサイド化が及ぶことを防止でき、絶縁性基体に含まれる酸素の熱拡散によって高融点金属膜に酸素が混入されることが防止され、ソース・ドレイン領域上に低抵抗のシリサイド膜が形成できる。 At this time, since the reaction preventing film containing nitrogen to prevent reaction between the insulating substrate on the silicide and the substrate containing oxygen is formed, silicided insulating substrate containing oxygen of the underlying thin film transistor it can be prevented that span, it is possible to prevent oxygen in the refractory metal film is introduced by thermal diffusion of oxygen contained in the insulating substrate, a silicide film having a low resistance to the source and drain regions can be formed.

また、本願の他の発明では、レーザー光を用いてアニールを行い、金属膜をシリサイド化する。 Further, in another aspect of the present invention, annealing is performed using laser light, siliciding the metal film. この時、金属膜上に反射防止膜が形成されているので、レーザー光を照射しても金属膜に対するレーザー光の反射が防止され、上記反射防止膜を介してエネルギーが金属膜に吸収される。 At this time, since the anti-reflection film on the metal film is formed, be irradiated with laser light is prevented reflection of the laser beam to the metal film, the energy through the anti-reflection film is absorbed by the metal film . これにより、上記金属膜がシリサイド化され、 Thus, the metal film is silicided,
低抵抗なシリサイド膜が形成される。 Low resistance silicide film is formed. このシリサイド膜を所定のパターンにパターニングすれば、低抵抗化すべき領域のみにシリサイド膜が形成される。 By patterning the silicide film into a predetermined pattern, a silicide film is formed only in the region to be low resistance.

〔実施例〕 〔Example〕

本発明の好適な実施例を図面を参照しながら説明する。 It will be described with reference to the drawings Preferred embodiments of the present invention.

第1の実施例 本実施例は石英基板上に設けられるMOSトランジスタのソース・ドレイン領域及びゲート電極上に短波長アークランプ光を用いた2段階ランプアニール法によりチタンシリサイド膜を形成する例である。 Embodiment the first embodiment is an example of forming a titanium silicide film by a two-step lamp annealing method using a short-wavelength arc lamp light source and drain regions and the gate electrode of the MOS transistor provided on a quartz substrate .

第1図(a)に示すように、石英基板1上にポリシリコン層3を積層させる。 As shown in FIG. 1 (a), it is laminated a polysilicon layer 3 on a quartz substrate 1. このポリシリコン層3上にゲート酸化膜4を介してポリシリコン層からなる所定の形状のゲート電極5が形成される。 The polysilicon layer 3 gate electrode 5 having a predetermined shape made of a polysilicon layer over the gate oxide film 4 on are formed. このゲート電極5をマスクとして用い、例えばリンやホウ素等の不純物をポリシリコン層3中にイオン注入し、不純物領域6を形成する。 Using this gate electrode 5 as a mask, an impurity of phosphorus or boron or the like is ion-implanted into the polysilicon layer 3, to form the impurity regions 6. この不純物領域6はソース・ドレイン領域として機能する。 The impurity region 6 functions as a source and drain regions.

全面にCVD法等によりシリコン酸化膜7を形成した後、全面エッチバックを行う。 After forming the silicon oxide film 7 by a CVD method or the like on the entire surface, the entire surface is etched back. その結果、不純物領域6 As a result, impurity regions 6
及びゲート電極5の上面でポリシリコン層が露出し、ゲート電極5の側壁に上記シリコン酸化膜7が残存する。 And the polysilicon layer is exposed at the upper surface of the gate electrode 5, the silicon oxide film 7 remains on the side wall of the gate electrode 5.

次に、スパッタ法等により、全面に300Å程度の膜厚を有するチタン膜8が堆積される。 Then, by sputtering or the like, a titanium film 8 having a thickness of about 300Å on the entire surface it is deposited. そして、アルゴン雰囲気中で短波長アークランプ光照射による急熱短時間アニールを行う。 Then, the rapid thermal short annealing by short-wavelength arc lamp irradiation in an argon atmosphere. このアニール処理の条件は適宜選定されれば良く、例えばアニール温度を比較的低温の約600℃ Conditions for the annealing process may if appropriately selected, for example, a relatively low temperature of about 600 ° C. The annealing temperature
とし、処理時間を30秒程度とすることが好ましい。 And then, the processing time preferably about 30 seconds. また、短波長アークランプ光の波長は約0.6μm以下であることが好ましい。 Further, it is preferable that the wavelength of the short wavelength arc lamp light is about 0.6μm or less. このアニール処理により、ソース・ This annealing process, the source
ドレイン領域のポリシリコン層3及びゲート電極5の上面で露出したポリシリコン層がチタン膜8とシリサイド反応を起こして、不純物領域6及びゲート電極5上にチタンシリサイド膜9が形成される。 Polysilicon layer exposed by the upper surface of the polysilicon layer 3 and the gate electrode 5 of the drain region causes a titanium film 8 and the silicide reaction, the titanium silicide film 9 is formed on the impurity region 6 and the gate electrode 5. このチタンシリサイド膜9は比較的低温でアニールされるので、モノシリサイド状態となる。 Since the titanium silicide film 9 is relatively annealed at low temperatures, a monosilicide state.

第2図はシリコン層に対するアークランプ光及びハロゲンランプ光のそれぞれ波長〔μm〕(横軸)に対する吸収強度(縦軸)の関係を示す図である。 Figure 2 is a diagram showing the relationship between the absorption intensity for each wavelength [μm] (horizontal axis) of the arc lamp light and a halogen lamp light to the silicon layer (vertical axis). 第2図より、 From Figure 2,
ハロゲンランプ光では波長が約0.9μmの時に僅かに吸収強度が強くなるもののシリコン層に対して殆ど吸収されない。 Is hardly absorbed on the silicon layer of which slight absorption intensity increases when the wavelength is about 0.9μm is a halogen lamp light. 一方、アークランプ光では、約0.5μmにピークが存在し、大きな吸収が起こる。 On the other hand, in the arc lamp light, there is a peak at about 0.5 [mu] m, large absorption occurs. また、このアークランプ光の吸収係数α〔cm -1 〕(縦軸)も合わせて第2図中に示すと、0.2〜0.6μmの範囲でアークランプ光の吸収係数αが極めて高いことが判る。 Moreover, indicating the absorption coefficient of the arc lamp light α [cm -1] (vertical axis) be combined in Figure 2, it can be seen that a very high absorption coefficient of the arc lamp light α is in the range of 0.2~0.6μm . 即ち、ポリシリコン層3やポリシリコン層からなるゲート電極5は紫外域のアークランプ光の吸収係数αが大きいので、これらのポリシリコン層3等に十分なエネルギーが供給される。 That is, since the absorption coefficient of the arc lamp light gate electrode 5 of polysilicon layer 3 and the polysilicon layer is ultraviolet α is large, sufficient energy is supplied to these polysilicon layer 3 and the like. このため、ポリシリコン層3等の下地が石英基板1であってもポリシリコン層3やゲート電極5のみの温度を効果的に上昇させることができるので、良好なシリサイド化が行える。 Therefore, it is possible to base such a polysilicon layer 3 is to effectively increase the temperature of only the polysilicon layer 3 and the gate electrode 5 even quartz substrate 1, good silicidation can be performed.

続いて、上述のシリサイド化で未反応のチタン膜8を除去するために、チタン膜8のみを選択的に溶解し、チタンシリサイド膜9は溶かさないようなエッチング液により未反応のチタン膜8を選択的にエッチングする。 Subsequently, in order to remove the titanium film 8 unreacted silicide described above, then selectively dissolving only the titanium film 8, a titanium film 8 of unreacted etchant, such as not dissolve the titanium silicide film 9 selectively etching. その結果、第1図(b)に示すように、石英基板1上等に残存していたチタン膜8が除去されて、不純物領域6及びゲート電極5上等の低抵抗化すべき領域のみにチタンシリサイド膜9が形成される。 As a result, as shown in Fig. 1 (b), a titanium film 8 remaining in the quartz substrate 1 choice is removed, the titanium only in the region to be the resistance of the impurity region 6 and the gate electrode 5 Choice silicide film 9 is formed.

そして、上記チランシリサイド膜9を窒素ガス雰囲気中にてアニールを行う。 Then, annealing the Chi Lang silicide film 9 in a nitrogen gas atmosphere. このアニール処理の条件は、適宜選定されればよく、例えばアニール温度を比較的高温の800℃程度とし、処理時間は30秒程度とすることが好ましい。 Conditions of the annealing treatment, only to be appropriately selected, for example, an annealing temperature relatively high temperature of 800 ° C. approximately, the treatment time is preferably about 30 seconds. このアニール処理により、チタンシリサイド膜9はシリサイド反応が完了してダイシリサイド状となる。 This annealing process, the titanium silicide film 9 becomes disilicide shape by silicide reaction is complete. 通常のポリシリコン層からなるソース・ドレイン領域の抵抗値が数百Ω/□程度であるのに対し、上記チタンシリサイド膜9の抵抗値は約30Ω/□以下と低いことから、不純物領域6やゲート電極上にチタンシリサイド膜9を形成することにってシート抵抗やコンタクト抵抗が著しく低減化される。 To the resistance of the source and drain regions formed of conventional polysilicon layer that is several hundreds Omega / □ extent, the resistance of the titanium silicide film 9 since about 30 [Omega / □ or less and a low, Ya impurity region 6 the sheet resistance and contact resistance I to form a titanium silicide film 9 on the gate electrode is significantly reduced. 従って、MOSトランジスタの高速動作が可能になる。 Therefore, it is possible high-speed operation of the MOS transistor.

上記MOSトランジスタ上を含む全面に通常の製造工程にしたがって、シリコン酸化膜やPSG膜等からなる層間絶縁膜101を形成する。 According to the normal manufacturing process on the entire surface including on the MOS transistor, an interlayer insulating film 101 made of a silicon oxide film or a PSG film, or the like. 第1図(c)に示すように、この層間絶縁膜101は不純物領域6及びゲート電極5上で接続孔を有する。 As shown in FIG. 1 (c), the interlayer insulating film 101 has a contact hole on the impurity region 6 and the gate electrode 5. そして、この接続孔内を埋め込み、且つ層間絶縁膜6を覆ってアルミニウム配線層102が形成される。 Then, embedding the connection hole, the aluminum wiring layer 102 is formed and to cover the interlayer insulating film 6. このアルミニウム配線層102は上記接続孔内でチタンシリサイド膜9を介して不純物領域6及びゲート電極5に接続される。 The aluminum wiring layer 102 is connected to the impurity region 6 and the gate electrode 5 through the titanium silicide film 9 in the connection hole. この時、チタンシリサイド膜9がバリアメタルとして機能するために、アルミニウム配線層102とこれらのポリシリコン層との合金化反応が防止され、信頼性に優れたコンタクトが得られる。 At this time, since titanium silicide film 9 functions as a barrier metal, an alloy reaction between aluminum interconnection layer 102 and these polysilicon layer is prevented, excellent contact reliability can be obtained.

最後に、水素化アニール処理が行われる。 Finally, hydrogenation annealing process is performed.

なお、本実施例では、配線層の材料としてアルミニウムが使用されるが、高アスペクト比の接続孔においては、選択CVD法によるタングステン等の高融点金属の埋め込み技術が有効である。 In this embodiment, although aluminum is used as a material of the wiring layer in the connection hole having a high aspect ratio is effective embedding technique of high-melting-point metal such as tungsten by selective CVD. タングステンの選択CVDでは、通常、SiH 4ガスとWF 6ガスの混合ガスを反応させてタングステン膜が形成されるが、この方法では反応初期にチタンのフッ素化合物が生成され、接続孔内のチタンシリサイド膜9上に上記フッ素化合物が析出するため、 In selective CVD tungsten, usually tungsten film by reacting a mixed gas of SiH 4 gas and WF 6 gas is formed, in this method fluorine compound titanium is produced in the reaction initial, titanium silicide in the contact hole since the fluorine compound is deposited on the film 9,
コンタクト抵抗が上昇してしまうという問題が生じる。 A problem that the contact resistance rises occur.
この問題を防止するために、後述する方法によってタングステンの埋め込みを行うことが好ましい。 To prevent this problem, it is preferable to perform the embedding of tungsten by the method described below.

即ち、先ず、水素還元法により約400℃上の温度で選択CVDを行って、接続孔内のチタンシリサイド膜9上にタングステン膜を成長させる。 Namely, first, by the hydrogen reduction method by selective CVD at a temperature of over about 400 ° C., to grow a tungsten layer on the titanium silicide film 9 in the connection hole. ここで、温度を約400℃ Here, the temperature about 400 ℃
以上としてフッ化チタンの昇華温度以上にすることにより、上述のようなチタンのフッ素化合物の析出が防止される。 By above the sublimation temperature of titanium fluoride as above, deposition of a fluorine compound of titanium such as described above is prevented. また、水素還元雰囲気とされるので、約400℃以上の高温でも選択性が崩れる虞れがない。 Further, since it is a hydrogen reducing atmosphere, there is no fear that selectivity is destroyed even at a high temperature of at least about 400 ° C..

次に、上記チタンシリサイド膜9が上記タングステン膜によって十分に覆われた時点で、温度を200℃程度まで低下させ、還元ガスをSiH 4ガスに切り換える。 Then, when the above titanium silicide film 9 is sufficiently covered by the tungsten film, the temperature is reduced to about 200 ° C., switches the reducing gas SiH 4 gas. これにより、タングステン膜の成長速度が増加され、生産性が向上する。 This will increase the growth rate of the tungsten film, the productivity is improved.

第7図は、タングステンシリサイド膜上に従来の選択 Figure 7, the selection of the conventional on the tungsten silicide film
CVD法によりタングステン膜を堆積した場合(a)と、 If a tungsten film is deposited by CVD and (a),
本実施例の選択CVD法によりタングステン膜を堆積した場合(b)におけるそれぞれコンタクト抵抗を示す図である。 Each in a case where a tungsten film is deposited by selective CVD method in this embodiment (b) is a diagram showing a contact resistance. なお、第7図において、電流は縦軸、電圧は横軸に示す。 Note that in Figure 7, the current vertical axis, the voltage is indicated on the horizontal axis. 第7図に示すように、従来の選択CVD法では直線性が悪く、オーミックコンタクトが得られていないのに対して、本実施例の選択CVD法では直線性に優れているとともに低抵抗であることが判る。 As shown in FIG. 7, poor linearity in the conventional selective CVD method, while the ohmic contact is not obtained, is a low-resistance together with an excellent linearity in the selective CVD of this embodiment it can be seen. 従って、本実施例の選択CVD法によれば、コンタクト界面にチタンのフッ素化合物が形成されることがなく、チタンシリサイド膜9とタングステン膜が直接接続されて、良好なコンタクトが得られる。 Therefore, according to the selective CVD of the present embodiment, the contact interface without fluorine compound titanium is formed, the titanium silicide film 9 and the tungsten film are connected directly, good contact can be obtained.

また、チタンシリサイド膜9上にオーミック性に優れたタングステン膜を形成する方法として、予めチタンシリサイド膜9上に選択的に薄膜のシリコン膜を形成してもよい。 Further, as a method for forming an excellent tungsten film ohmic resistance on the titanium silicide film 9 may be selectively forming a silicon film of the thin film on the pre titanium silicide film 9.

即ち、先ず、層間絶縁膜101に開口された接続孔内のチタンシリサイド膜9上にSiH 2 Cl 2ガスを反応ガスとして選択CVDを行って、約100Å程度の膜厚のシリコン膜を形成する。 That is, first, by selective CVD of SiH 2 Cl 2 gas as a reaction gas on the titanium silicide film 9 in the connection holes opened in the interlayer insulating film 101, a silicon film having a thickness of about 100 Å. この選択CVDの条件は、SiH 2 Cl 2ガス流量を10 Conditions for this selective CVD is the SiH 2 Cl 2 gas flow rate 10
0SCCMとし、反応温度は例えば850℃程度、圧力は760Tor And 0 SCCM, the reaction temperature is, for example 850 ° C. or so, the pressure 760Tor
rとする。 And r. この時、上述のような高温に保つことにより、シリサイド化工程でチタンシリサイド膜9中に拡散された不純物が再びポリシリコン層3へ拡散される。 At this time, by keeping a high temperature as described above, impurities in the silicide process has been diffused into the titanium silicide film 9 is diffused into the polysilicon layer 3 again. このため、同時に接合リーク電流の低減化が図られる。 Therefore, reduction of the junction leakage current can be achieved simultaneously.

次に、Si還元法によりWF 6ガスとH 2ガスの混合ガスを反応させてタングステン膜を成長させる。 Next, by reacting a mixed gas of WF 6 gas and H 2 gas to grow a tungsten film by Si reduction method. その後、更に After that, further
SiH 4ガスを添加し、SiH 4ガス還元雰囲気としてタングステンの成長速度を増加させる。 It was added SiH 4 gas, increasing the growth rate of the tungsten SiH 4 gas a reducing atmosphere. この時、例えばWF 6ガス流量を0.5〜10SSCM、SiH 4ガス流量を0〜9SCCMとし、反応温度は例えば250℃程度、圧力は0.015Torrとすることが好ましい。 In this case, for example, WF 6 gas flow rate 0.5~10SSCM, the SiH 4 gas flow rate and 0~9SCCM, the reaction temperature is, for example 250 ° C. or so, the pressure is preferably set to 0.015Torr.

最後に、IRアニールを行って、チタンシリサイド膜9 Finally, perform the IR annealing, titanium silicide film 9
上に予め形成された上記シリコン膜をシリサイド化する。 The preformed the silicon film above to silicide.

上述のような選択CVD法による接続孔の埋め込みを行うことにより、オーミック性が向上し、信頼性に優れたコンタクトが得られる。 By performing the embedding of contact hole by the selective CVD method as described above, the ohmic resistance is improved, a contact having excellent reliability can be obtained.

第2の実施例 本実施例は石英基板上に反応防止膜であるシリコン窒化膜を介して薄膜トランジスタを形成し、その薄膜トラジスタのソース・ドレイン領域及びゲート電極上に低抵抗なチタンシリサイド膜を形成する例である。 Second Embodiment This embodiment is a thin film transistor is formed over the silicon nitride film which is a reaction preventing film on the quartz substrate, forming a low-resistance titanium silicide film on the source and drain regions and the gate electrode of the thin film Torajisuta example that is.

第3図(a)に示すように、石英基板11上にシリコン窒化膜12を形成させる。 As shown in FIG. 3 (a), to form a silicon nitride film 12 on the quartz substrate 11. このシリコン窒化膜12の膜厚は The thickness of the silicon nitride film 12
1000Å以下とされ、好ましくは約500Å以下とされる。 Is a 1000Å or less, and preferably from about 500Å or less.
このシリコン窒化膜12は後述するシリサイド化のアニール処理の際に、薄膜トランジスタの下層の石英基板11にシリサイド化が及ぶのを阻止する反応防止膜として機能する。 The silicon nitride film 12 during the annealing silicidation to be described later, functions as a reaction preventing film for preventing the silicidation spans underlying quartz substrate 11 of the thin film transistor. このシリコン窒化膜12上に薄膜のポリシリコン層 Polysilicon layer of a thin film on the silicon nitride film 12
13を積層させる。 13 is laminated. このポリシリコン層13上にゲート酸化膜14を介してポリシリコン層からなる所定の形状のゲート電極15が形成される。 The polysilicon layer 13 a predetermined gate electrode 15 of the shape of a polysilicon layer over the gate oxide film 14 on it is formed. このゲート電極15をマスクとしてイオン注入を行い、例えばリン等の不純物をポリシリコン層13中に不純物領域16を形成する。 The ion implantation is performed using the gate electrode 15 as a mask to form an impurity region 16 for example, an impurity such as phosphorus in the polysilicon layer 13. この不純物領域 The impurity region
16はソース・ドレイン領域として機能する。 16 functions as a source and drain regions.

全面にCVD法等によりシリコン酸化膜17を形成した後、全面エッチバックを行う。 After forming the silicon oxide film 17 by CVD or the like on the entire surface, the entire surface is etched back. その結果、ゲート電極15 As a result, the gate electrode 15
の側壁のみに上記シリコン酸化膜17が形成される。 The silicon oxide film 17 is formed only on the side wall of the.

続いて、スパッタ法等により全面にチタン膜18を形成する。 Subsequently, a titanium film 18 on the entire surface by sputtering or the like. そして、第1の実施例と同様にアルゴン雰囲気中で短波長アークランプ光を用いて急熱短時間アニールを行う。 Then, the rapid heating rapid thermal annealing using the first embodiment and the short wavelength arc lamp light in an argon atmosphere as well. このアニール処理により、不純物領域16及びゲート電極15上にチタンシリサイド膜19が形成される。 This annealing process, the titanium silicide film 19 is formed on the impurity region 16 and the gate electrode 15. この時、石英基板11上にはシリコン窒化膜12が形成されているので、ポリシリコン層13が薄膜であっても、シリサイド化が石英基板11にまで及ぶ虞がない。 At this time, since on the quartz substrate 11 is a silicon nitride film 12 is formed, also the polysilicon layer 13 is a thin film, there is no possibility that silicidation extend to the quartz substrate 11. 従って、石英基板11に含まれる酸素の熱拡散によってチタンシリサイド膜19中に酸素が混入することがなく、抵抗値が約15μΩ Thus, without oxygen is mixed in the titanium silicide film 19 by thermal diffusion of oxygen contained in the quartz substrate 11, the resistance value of approximately 15μΩ
cm以下の良好なチタンシリサイド膜19が形成される。 cm or less favorable titanium silicide film 19 is formed.

続いて、チタン膜18のみを選択的に溶解し、チタンシリサイド膜19は溶かさないようなエッチング液を用いてエッチングを行う。 Subsequently, by selectively dissolving only the titanium film 18 is etched using an etchant that does not dissolve the titanium silicide film 19. その結果、第3図(b)に示すように、石英基板11上等に残存する未反応のチタン膜18が除去され、不純物領域16及びゲート電極15上等の低抵抗化すべき領域にチタンシリサイド膜19が形成される。 As a result, as shown in FIG. 3 (b), a titanium film 18 remaining unreacted on a quartz substrate 11 choice is removed, the titanium silicide region to be the resistance of the impurity region 16 and the gate electrode 15 Choice film 19 is formed. これにより、不純物領域16やゲート電極15上が低抵抗化されるので、薄膜トランジスタの動作の高速化が図られる。 Thus, since the impurity region 16 and the gate electrode 15 above are low resistance, high speed operation of the thin film transistor can be achieved.

第3の実施例 本実施例は石英基板上に設けられる薄膜トランジスタのソース・ドレイン領域上にチタン膜及び反射防止膜としてのアモルファスシリコン膜を順次堆積し、エキシマレーザー光を用いたアニールを行ってチタンシリサイド膜を形成する例である。 Third Embodiment This embodiment sequentially depositing an amorphous silicon film as a titanium film and the antireflection film on the source and drain regions of the thin film transistor provided on a quartz substrate by performing annealing using an excimer laser beam titanium an example of forming a silicide film.

先ず、第4図(a)に示すように、石英基板21上に薄膜のポリシリコン層23を積層させる。 First, as shown in 4 (a), to stack the thin film of polysilicon layer 23 on a quartz substrate 21. このポリシリコン層23上にゲート酸化膜24を介して所定の形状のゲート電極25が形成される。 The polysilicon layer 23 a predetermined gate electrode 25 of the shape via the gate oxide film 24 on it is formed. このゲート電極25はタングステンシリサイド層からなり、低い抵抗値を有するので、薄膜トランジスタの高速化において有利である。 The gate electrode 25 is made of tungsten silicide layer, because it has a low resistance value, it is advantageous in speed of the thin film transistor. このようなゲート電極25をマスクとして用い、例えばリン等の不純物をポリシリコン層23中にイオン注入し、ソース・ドレイン領域として機能する不純物領域26を形成する。 Using such a gate electrode 25 as a mask, an impurity such as phosphorus is ion-implanted into the polysilicon layer 23, to form an impurity region 26 serving as source and drain regions.

続いて、第4図(b)に示すように、全面にCVD法等によりシリコン酸化膜27を形成した後、全面エッチバックを行って、ゲート電極25の側壁にのみ上記シリコン酸化膜27を形成する。 Subsequently, as shown in FIG. 4 (b), after forming the silicon oxide film 27 by CVD or the like on the entire surface by performing etching back the entire surface, the silicon oxide film 27 only on the side wall of the gate electrode 25 formed to.

次に、第4図(c)に示すように、スパッタ法等により、全面に300Å程度の膜厚を有するチタン膜28を堆積する。 Next, as shown in FIG. 4 (c), by sputtering or the like, to deposit a titanium film 28 having a thickness of about 300Å on the entire surface. このチタン膜28上に反射防止膜として機能するアモルファスシリコン膜29を形成する。 Forming an amorphous silicon film 29 which functions as an antireflection film on the titanium film 28. このアモルファスシリコン膜29の膜厚は例えば300Å程度とされ、他にもポリシリコン膜等が使用可能とされる。 The thickness of the amorphous silicon film 29 is, for example, 300Å or so, a polysilicon film or the like is available to other. そして、エキシマレーザー光を全面に照射して急熱短時間アニールを行って、チタン膜28をシリサイド化させる。 Then, by performing a rapid heating rapid thermal annealing by irradiating excimer laser light on the entire surface, to silicide the titanium film 28. このアニール処理の条件は適宜選定されれば良い。 Conditions of the annealing treatment may be it is appropriately selected. この時、チタン膜 At this time, the titanium film
28上にアモルファスシリコン膜29が形成されているので、エキシマレーザー光を用いてもチタン膜28に対するレーザー光の反射が防止され、アモルファスシリコン膜 Since amorphous silicon film 29 is formed on the 28, also using an excimer laser beam is prevented reflection of the laser beam relative to the titanium film 28, an amorphous silicon film
29を介してエネルギーが吸収される。 Energy is absorbed through 29. その結果、第4図(d)に示すように、チタン膜28とアモルファスシリコン膜29及び不純物領域26がシリサイド反応を起こして、 As a result, as shown in FIG. 4 (d), a titanium film 28 and the amorphous silicon film 29 and the impurity region 26 causing the silicide reaction,
全面にチタンシリサイド膜30が形成される。 Entire titanium silicide film 30 is formed.

続いて、第4図(e)に示すように、シリコン酸化膜 Subsequently, as shown in FIG. 4 (e), a silicon oxide film
27を含むゲート電極25を覆うパターンのマスクを用いて上記チタンシリサイド膜30のエッチングを行う。 Performing etching of the titanium silicide film 30 by using a mask pattern covering the gate electrode 25 including 27. その結果、チタンシリサイド膜30はシリコン酸化膜27に自己整合的にパターニングされる。 As a result, the titanium silicide film 30 is self-aligned manner patterned silicon oxide film 27.

第4の実施例 本実施例は石英基板上に設けられる薄膜トランジスタのソース・ドレイン領域上にチタン膜及び反射防止膜としてのTiON膜を順次堆積し、エキシマレーザー光を用いたアニール処理を行ってチタンシリサイド膜を形成する例である。 Fourth Embodiment This embodiment of the TiON film as the titanium film and the antireflection film are sequentially deposited on the source and drain regions of the thin film transistor provided on a quartz substrate, annealing is performed using excimer laser light titanium an example of forming a silicide film.

先ず、上述の第4図(a)乃至第4図(b)に示す工程にしたがってゲート電極25の側壁にシリコン酸化膜27 First, a silicon oxide film 27 on the side walls of the gate electrode 25 in accordance with the steps shown in FIG. 4 (a) described above through FIG. 4 (b)
を有するMOSトランジスタを形成した後、第5図(a) After forming the MOS transistor having a fifth diagram (a)
に示すように、チタン膜28及び反射防止膜として機能するTiON膜31を順次積層する。 As shown in, sequentially laminated TiON film 31 functioning as a titanium film 28 and the antireflection film. なお、上述の第4図(a) Incidentally, FIG. 4 (a) described above
乃至第4図(b)と共通の部分については、同一の引用符号を付す。 To about Figure 4 (b) and a common portion, designated by the same reference numerals.

続いて、上述のアニール処理と同様にエキシマレーザー光を全面に照射してシリサイド化を行う。 Subsequently, the silicidation excimer laser light as with the annealing process described above by irradiating the entire surface. チタン膜28 Titanium film 28
上にはTiON膜31が形成されているので、チタン膜28に対するレーザー光の反射が防止され、TiON膜31を介してエネルギーが吸収される。 Since TiON film 31 is formed on the upper, prevents reflection of the laser beam with respect to the titanium film 28, the energy is absorbed through the TiON film 31. その結果、チタン膜28と不純物領域6が形成されたポリシリコン層23とがシリサイド反応を起こして、不純物領域26の表面にチタンシリサイド膜30が形成される。 As a result, the polysilicon layer 23 in which a titanium film 28 and the impurity region 6 is formed, causing the silicide reaction, the titanium silicide film 30 is formed on the surface of the impurity region 26.

未反応のチタン膜28やTiON膜31を除去するために、これらの選択的エッチングを行う。 In order to remove the titanium film 28 and TiON film 31 unreacted make these selective etching. その結果、第5図(b)に示すように、不純物領域26の表面にチタンシリサイド膜28が形成されて、低抵抗化したい領域のみを選択的にシリサイド化することが可能となる。 As a result, as shown in FIG. 5 (b), a titanium silicide film 28 on the surface of the impurity region 26 is formed, it is possible to selectively silicided only the region to be low resistance.

第5の実施例 本実施例は基板上に設けられるMOSトランジスタの上部にTiN膜を介してチタンシリサイド膜からなる配線層を形成する例である。 Example embodiment of the fifth is an example of forming a wiring layer of titanium silicide film via a TiN film on MOS transistor provided on the substrate.

先ず、第6図(a)に示すように、P型のシリコン基板41をLOCOS法等により選択的に酸化して素子分離領域4 First, as shown in FIG. 6 (a), the isolation region 4 and the silicon substrate 41 of P-type is selectively oxidized by LOCOS method or the like
2を形成する。 To form a 2. この素子分離領域42の下部にはp +型の不純物が導入され、チャンネルストッパーとして機能する At the bottom of the device isolation region 42 is introduced p + -type impurity, which functions as a channel stopper
p +型の不純物領域43が形成される。 p + -type impurity region 43 is formed. そして、シリコン基板41上にゲート酸化膜44を介してゲート電極として用いられるタングステンシリサイド層45及びタングステンシリサイド層52がパターニングにより形成される。 Then, a tungsten silicide layer 45 and the tungsten silicide layer 52 is used as a gate electrode via a gate oxide film 44 on the silicon substrate 41 is formed by patterning. タングステンシリサイド層52は一方の端部がシリコン基板41上にあり、他方の端部が素子分離領域42上にゲート酸化膜 Tungsten silicide layer 52 is one end on a silicon substrate 41, a gate oxide film on the other end on the isolation region 42
44を介して延在するパターンとされる。 Is a pattern that extends over a 44.

そして、上記ゲート電極45をマスクとして、イオン注入を行ってシリコン基板41の表面にn -型の不純物領域46 Then, as a mask the gate electrode 45, n on the surface of the silicon substrate 41 by ion implantation - -type impurity regions 46
aを形成する。 To form a.

全面にシリコン酸化膜47を形成した後、全面エッチバックを行って不純物領域46aを露出させる。 After forming the silicon oxide film 47 on the entire surface, to expose the impurity regions 46a performs etching back the entire surface. これにより、タングステンシリサイド層45の側壁にシリコン酸化膜47が残存される。 Thus, the silicon oxide film 47 is left on the sidewalls of the tungsten silicide layer 45. このシリコン酸化膜47を含めてタングステンシリサイド層45をマスクとしてシリコン基板41 Silicon substrate 41 a tungsten silicide layer 45 as a mask, including the silicon oxide film 47
の表面にn +型の不純物をイオン注入し、ソース・ドレイン領域として機能するn +型の不純物領域46bを形成する。 The n + -type impurity are ion-implanted into the surface of, forming the n + -type impurity region 46b that functions as a source-drain region. シリコン基板41の表面には予めn +型の不純物が導入されているので、タングステンシリサイド層45の近傍にはシリコン酸化膜47と自己整合的にn -型の不純物領域46 Since the surface of the silicon substrate 41 in advance n + -type impurity it has been introduced, in a self-aligned manner with the silicon oxide film 47 in the vicinity of the tungsten silicide layer 45 n - -type impurity regions 46
aが形成される。 a is formed. 即ち、信頼性に優れたLDD型MOSトランジスタが形成される。 That, LDD type MOS transistor having excellent reliability can be formed. このようなMOSトランジスタを覆って全面に十分な膜厚のシリコン酸化膜51が形成される。 Such MOS transistors silicon oxide film 51 having a sufficient thickness for the entire surface to cover the formed. このシリコン酸化膜51は層間絶縁膜として機能する。 The silicon oxide film 51 functions as an interlayer insulating film.

上記シリコン酸化膜51上に上記MOSトランジスタのソース・ドレイン領域の一方の上部で開口したレジスト層を形成し、このレジスト層をマスクとしてエッチングを行ってシリコン酸化膜51に開口部54を形成する。 Forming a resist layer having an opening in one of the upper of the source and drain regions of the MOS transistors on the silicon oxide film 51 to form an opening 54 to the resist layer on the silicon oxide film 51 by etching as a mask. このエッチングにより、上記タングステンシリサイド層52の端部が上記開口部54内に露出する。 By this etching, the end of the tungsten silicide layer 52 is exposed within the opening 54. そして、この開口部54 Then, the opening 54
を含む全面に薄膜のTiN膜53を開口部54の形状に沿って形成する。 It is formed on the entire surface along the TiN film 53 of the thin film to the shape of the opening 54 including. このTiN膜53は後述するシリサイド化のアニール処理において反応防止膜として機能する。 The TiN film 53 serves as a reaction preventing film in the annealing process of silicidation to be described later. また、露出したタングステンシリサイド層52の端部はこのTiN膜5 The end portion of the tungsten silicide layer 52 exposed in this TiN film 5
3によって覆われる。 It is covered by 3.

続いて、第6図(b)に示すように、TiN膜53上に開口部54の形状に沿ってチタン膜48を形成し、このチタン膜48上にアモルファスシリコン膜49を積層する。 Subsequently, as shown in FIG. 6 (b), on the TiN film 53 along the shape of the opening 54 to form a titanium film 48 is laminated an amorphous silicon film 49 on the titanium film 48.

次に、第3の実施例と同様にして全面にエキシマレーザー光を照射してアニールを行い、第6図(c)に示すように、チタン膜48とアモルファスシリコン膜49をシリサイド化させてチタンシリサイド膜50を形成する。 Next, an annealing by irradiating excimer laser light on the entire surface in the same manner as in the third embodiment, as shown in FIG. 6 (c), by silicidation of the titanium film 48 and the amorphous silicon film 49 of titanium forming a silicide film 50. この時、エキシマレーザー光が照射されるアモルファスシリコン膜49の下層にはシリコン酸化膜51が形成されているが、TiN膜53が介在しており、このTiN膜53がバリアとして機能するため、熱によってシリコン酸化膜51に含まれる酸素がチタンシリサイド膜50中に混入する虞れがない。 At this time, although the lower layer of the amorphous silicon film 49 excimer laser light is irradiated silicon oxide film 51 is formed, a TiN film 53 is interposed, since the TiN film 53 serves as a barrier, heat oxygen contained in the silicon oxide film 51 is no possibility to be mixed in the titanium silicide film 50 by. 従って、良好なチタンシリサイド膜50が得られる。 Therefore, good titanium silicide film 50 is obtained.
また、チタン膜48上にアモルファスシリコン膜49が形成されているので、エキシマレーザー光を照射してもチタン膜48がエキシマレーザー光を反射することが防止される。 Further, since the amorphous silicon film 49 is formed on the titanium film 48, it is irradiated with excimer laser light titanium film 48 is prevented from reflecting the excimer laser beam. このため、アモルファスシリコン膜49を介してチタン膜48にエネルギーが吸収され、シリサイド反応が起こる。 Therefore, the energy is absorbed by the titanium film 48 through the amorphous silicon film 49, the silicide reaction occurs.

上記チタンシリサイド膜50は開口部54でTiN膜53を介して不純物領域46bと接続され、低抵抗な配線層と機能する。 The titanium silicide film 50 is connected to the impurity region 46b via the TiN film 53 in the opening 54, which functions as a low-resistance wiring layer.

以上のように、チタン膜48上にアモルファスシリコン膜49を形成し、アモルファスシリコン膜49にエキシマレーザー光を照射してシリサイド化を行って低抵抗な配線層が形成される。 As described above, the amorphous silicon film 49 is formed on the titanium film 48, the amorphous silicon film 49 is irradiated with excimer laser light performs silicidation low resistance wiring layer is formed. また、エキシマレーザー光を用いたアニールを行うので、下層に熱的なダメージを与える虞れがない。 Further, since the annealing using an excimer laser beam, there is no fear of giving a thermal damage to the lower layer.

〔発明の効果〕 〔Effect of the invention〕

上述のように、本発明では短波長ランプ光を用いて金属膜のシリサイド化を行うことによって、低抵抗化すべき領域に良好なシリサイド膜が形成される。 As described above, in the present invention by performing silicidation metal film using a short wavelength lamp light, good silicide film in a region to be a low resistance is formed. また、本発明では金属膜上に反射防止膜を設けることにより、レーザー光によるシリサイド化が可能とされる。 Further, in the present invention by providing an anti-reflection film on the metal film, it is possible silicidation by laser light. これにより、ソース・ドレイン領域やゲート電極等でコンタクト抵抗やシート抵抗が低減化されるので、MIS型半導体装置或いは上記薄膜トランジスタの高速動作が実現されるとともに、高集積化、大型化に好都合である。 Thus, the contact resistance and the sheet resistance is reduced in the source-drain regions and a gate electrode, etc., along with high-speed operation of the MIS type semiconductor device or the thin film transistor is realized, it is advantageous high integration, the size .

更に、本発明ではレーザー光によるシリサイド化が可能となるので、下層に熱的なダメージを与えずにシリサイド化を行うことが可能とされ、半導体装置の3次元構造化に好適なシリサイド化が提供される。 Furthermore, since it is possible to silicidation by laser light in the present invention, is possible to perform silicidation without causing thermal damage to the lower layer, suitable silicidation 3-dimensional structure of a semiconductor device is provided It is.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

第1図(a)乃至第1図(c)は本発明の半導体装置の第1の実施例の製造方法を製造工程順に従って説明するためのそれぞれ概略断面図、第2図はシリコン層に対するアークランプ光及びハロゲンランプ光のそれぞれ波長に対する吸収強度の関係とアークランプ光の吸収係数α Figure 1 (a) to FIG. 1 (c) are respectively schematic sectional views for explaining according to the manufacturing process of the production method of the first embodiment of the semiconductor device of the present invention, Figure 2 is an arc of the silicon layer absorption coefficient relationship with arc lamp light absorption intensity respectively for the wavelength of the lamp light and a halogen lamp light α
を示す特性図、第3図(a)乃至第3図(b)は上記半導体装置の第2の実施例の製造方法を説明するためのそれぞれ概略断面図、第4図(a)乃至第4図(a)は上記半導体装置の第3の実施例の製造方法を説明するためのそれぞれ概略断面図、第5図(a)乃至第5図(b) The characteristic diagram showing a third view (a) to FIG. 3 (b) are each a schematic sectional view for explaining the manufacturing method of the second embodiment of the semiconductor device, FIG. 4 (a) to 4 Figure (a) the third respectively schematic sectional views for explaining a method for manufacturing embodiments of the semiconductor device, FIG. 5 (a) to FIG. 5 (b)
は上記半導体装置の第4の実施例の製造方法を説明するためのそれぞれ概略断面図、第6図(a)乃至第6図(c)は上記半導体装置の第5の実施例の製造方法を説明するためのそれぞれ概略断面図、第7図は従来の選択 Fourth respectively schematic sectional views for a manufacturing method of the embodiment will be described of the semiconductor device, the manufacturing method of FIG. 6 (a) to FIG. 6 (c) shows a fifth embodiment of the semiconductor device each schematic cross-sectional view for explaining to, FIG. 7 is selected conventional
CVD法によりタングステン膜を堆積した場合と第1の実施例の選択CVD法によりタングステン膜を堆積した場合におけるそれぞれコンタクト抵抗を示す特性図である。 It is a characteristic diagram showing a contact resistance, respectively, in the case where a tungsten film is deposited by when a tungsten film is deposited and selective CVD of the first embodiment by the CVD method. 1……石英基板 3……ポリシリコン層 4……ゲート酸化膜 5……ゲート電極 6……不純物領域 7……シリコン酸化膜 8……チタン膜 9……チタンシリサイド膜 1 ...... quartz substrate 3 ...... polysilicon layer 4 ...... gate oxide film 5 ...... gate electrode 6 ...... impurity regions 7 ...... silicon oxide film 8 ...... titanium film 9 ...... titanium silicide film

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl. 6 ,DB名) H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 29/40 - 29/51 H01L 29/786 ────────────────────────────────────────────────── ─── of the front page continued (58) investigated the field (Int.Cl. 6, DB name) H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 29/40 - 29/51 H01L 29 / 786

Claims (4)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】酸素を含む絶縁性基体上にシリサイドと前記基体との反応を防止するための窒素を含む反応防止膜を形成し、前記反応防止膜上にMIS型半導体装置を形成し、前記MIS型半導体装置のゲート電極の側壁に絶縁膜を形成し、少なくとも前記MIS型半導体装置のソース・ 1. A oxygen reaction with the insulating substrate on the silicide and the substrate to form a reaction preventing film containing nitrogen to prevent including, forming a MIS type semiconductor device on the reaction preventing layer, the an insulating film is formed on the side walls of the gate electrode of the MIS type semiconductor device, the source of at least the MIS-type semiconductor device
    ドレイン領域上に高融点金属膜を形成し、短波長ランプ光を照射して前記高融点金属膜をシリサイド化させるることを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device, wherein the drain region of the high melting point metal film is formed on, Ruru by irradiating a short wavelength light beam is silicided said refractory metal film.
  2. 【請求項2】上記MIS型半導体装置が薄膜トランジスタである請求項1記載の半導体装置の製造方法。 2. A method according to claim 1, wherein said MIS type semiconductor device is a thin film transistor.
  3. 【請求項3】基体上にMIS型半導体装置を形成し、少なくともそのMIS型半導体装置のソース・ドレイン領域上に金属膜及び反射防止膜を順次形成し、レーザー光を照射して前記金属膜をシリサイド化させることを特徴とする半導体装置の製造方法。 Wherein forming the MIS type semiconductor device on the substrate, the metal film and the antireflection film are successively formed on at least the source and drain regions of the MIS type semiconductor device, the metal film by irradiating a laser beam the method of manufacturing a semiconductor device, characterized in that to silicidation.
  4. 【請求項4】上記MIS型半導体装置が薄膜トランジスタである請求項3記載の半導体装置の製造方法。 4. A method according to claim 3, wherein said MIS type semiconductor device is a thin film transistor.
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