JP2879765B2 - Thin film transistor and method of manufacturing the same - Google Patents

Thin film transistor and method of manufacturing the same

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【発明の詳細な説明】 [産業上の利用分野] 本発明は、薄膜トランジスタ(TFT:Thin Film Transi
stor)およびその製造方法に関する。
DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a thin film transistor (TFT).
stor) and its manufacturing method.

[従来の技術] 液晶テレビ等に使用される液晶表示装置としては、単
純マトリクス型がある。しかし、高コントラスト及び高
時分割駆動を実現するには、単純マトリクス型では限界
がある。そこで、走査電極と信号電極のマトリクス交点
部の各画素ごとにスイツチ素子と必要に応じてキヤパシ
タ素子を付加・集積し、コントラストや応答速度などの
表示性能の向上を図るようにしたアクティブマトリクス
型が用いられるようになってきている。特に、3端子の
スイッチ素子の中でも薄膜トランジスタ(以下、適宜TF
Tと略記する)を用いたものは低電圧で動作可能であ
り、C−MOS ICとの適合性が優れていること、また周辺
回路を同一の基板上に組み込める可能性があることなど
から、将来バリスタやMIMなどの2端子の非線形素子を
しのぎ主流になると考えられている。また、TFTの基本
構造にはスタガー型とその積層構造を逆にした逆スタガ
ー型およびコプラナー型とその積層構造を逆にした逆コ
プラナー型の4つの構造が知られている。従来この種の
薄膜トランジスタの製造方法として、例えば第2図
(A)〜(F)によるものが知られている。この第2図
(A)〜(F)は逆スタガー型薄膜トランジスタについ
て示したものである。第2図(A)において、1はガラ
ス基板であり、ガラス基板1上に先ず、スパッタ法、あ
るいは蒸着法等により、例えばクロム(Cr)からなる導
電層を堆積し、パターニングしてゲート電極2を形成す
る。
[Related Art] As a liquid crystal display device used for a liquid crystal television or the like, there is a simple matrix type. However, the simple matrix type has a limit in realizing high contrast and high time division driving. Therefore, an active matrix type, which adds and integrates a switch element and a capacitor element as necessary for each pixel at the matrix intersection of the scanning electrode and the signal electrode to improve display performance such as contrast and response speed, has been developed. It is being used. In particular, among the three-terminal switching elements, a thin film transistor (hereinafter referred to as TF
T) can operate at low voltage, has good compatibility with C-MOS ICs, and has the possibility of incorporating peripheral circuits on the same substrate. It is thought that it will surpass two-terminal nonlinear elements such as varistors and MIMs in the future and become mainstream. As the basic structure of the TFT, there are known four structures of a stagger type, an inverted stagger type in which the laminated structure is reversed, and a coplanar type and an inverted coplanar type in which the laminated structure is reversed. 2. Description of the Related Art Conventionally, as a method for manufacturing a thin film transistor of this type, for example, the method shown in FIGS. 2A to 2F is known. FIGS. 2A to 2F show an inverted staggered thin film transistor. In FIG. 2A, reference numeral 1 denotes a glass substrate. First, a conductive layer made of, for example, chromium (Cr) is deposited on the glass substrate 1 by a sputtering method or an evaporation method, and is patterned to form a gate electrode 2. To form

次いで、第2図(B)に示すように、例えばプラズマ
CVD法によりゲート電極2を被覆するための窒化シリコ
ン(SiNx)からなり膜厚が2000〜3000Åのゲート絶縁膜
3を堆積する。
Then, for example, as shown in FIG.
A gate insulating film 3 made of silicon nitride (SiNx) for covering the gate electrode 2 and having a thickness of 2000 to 3000 ° is deposited by a CVD method.

次いで、第2図(C)に示すように、ゲート絶縁膜3
上にスパッタ法等によりアモルファスシリコン(a−S
i)4を成膜し、その上にスパッタ法等により、リン
(P)又は砒素(As)をドーピングしたn+−Si層5を堆
積する。
Next, as shown in FIG. 2C, the gate insulating film 3 is formed.
Amorphous silicon (a-S
i) A film 4 is formed, and an n + -Si layer 5 doped with phosphorus (P) or arsenic (As) is deposited thereon by sputtering or the like.

次いで、第2図(D)に示すように、例えばプラズマ
エッチングを用いたパターニング方法によってa−Si4
およびn+層5をパターニングして前記ゲート電極2と対
向する位置に半導体層6およびコンタクト層7を形成す
る。
Next, as shown in FIG. 2D, a-Si4 is formed by a patterning method using, for example, plasma etching.
And the n + layer 5 is patterned to form a semiconductor layer 6 and a contact layer 7 at positions facing the gate electrode 2.

次いで、第2図(E)に示すように、スパッタ法によ
り、例えばAlからなる導電層8を堆積した後、同図
(F)に示すように加工精度のよいプラズマエッチング
を用いたパターニング方法によって導電層8をパターニ
ングしてゲート電極9およびドレイン電極10を形成する
と共に、コンタクト層7の一部をエッチングしてチャン
ネル部を形成して薄膜トランジスタを完成する。
Next, as shown in FIG. 2 (E), a conductive layer 8 made of, for example, Al is deposited by a sputtering method, and then, as shown in FIG. 2 (F), by a patterning method using plasma etching with high processing accuracy. The conductive layer 8 is patterned to form a gate electrode 9 and a drain electrode 10, and a part of the contact layer 7 is etched to form a channel portion, thereby completing a thin film transistor.

[発明が解決しようとする課題] ところで、このような従来の薄膜トランジスタを有す
る液晶表示装置にあっては、高コントラストを得るため
にはトランジスタのON電流を大きくする(すなわち、ト
ランジスタのONとOFFとの電流差を大きくする)必要が
ある。ON電流を大きくするにはゲート電極2と半導体層
6との間のゲート絶縁膜3を薄くしゲート電極2から半
導体層6に印加される電界を強めるようにすればよい
が、ゲート絶縁膜3を薄くするとゲート電極2とソース
電極9、ドレイン電極10とがショートする確率が高くな
るという不具合が生じる。
[Problems to be Solved by the Invention] By the way, in such a conventional liquid crystal display device having a thin film transistor, in order to obtain high contrast, the ON current of the transistor is increased (that is, the ON and OFF states of the transistor are reduced). The current difference between the two must be increased). To increase the ON current, the thickness of the gate insulating film 3 between the gate electrode 2 and the semiconductor layer 6 may be reduced to increase the electric field applied from the gate electrode 2 to the semiconductor layer 6. If the thickness is reduced, the probability that the gate electrode 2, the source electrode 9, and the drain electrode 10 are short-circuited increases.

また、第3図に示すようにゲート電極2とガラス基板
1との間にゲート電極2の膜厚分の段差がある場合には
この段差の部分でゲート絶縁膜3にクラックが発生し易
くゲート電極とドレイン電極間あるいはゲート電極とソ
ース間電極の層間ショート11を引き起こし易いという問
題点があった。
In addition, as shown in FIG. 3, when there is a step between the gate electrode 2 and the glass substrate 1 corresponding to the thickness of the gate electrode 2, cracks are easily generated in the gate insulating film 3 at the step and the gate is likely to be formed. There is a problem that the interlayer short 11 between the electrode and the drain electrode or between the gate electrode and the source electrode is easily caused.

本発明の目的は、ゲート電極とソース、ドレイン電極
との層間ショートを発生させることなく、ON電流を大き
くして、特性を向上させることができる薄膜トランジス
タおよびその製造方法を提供することにある。
SUMMARY OF THE INVENTION An object of the present invention is to provide a thin film transistor capable of increasing an ON current and improving characteristics without causing an interlayer short circuit between a gate electrode and a source / drain electrode, and a method of manufacturing the same.

[課題を解決するための手段] 本発明による薄膜トランジスタは上記目的達成のた
め、基板上に導電性の突起部を有するゲート電極と、こ
のゲート電極を覆い、前記突起部の上面とほぼ同じ高さ
に平坦状に形成された第1の絶縁膜と、この第1の絶縁
膜の上に形成された第2の絶縁膜と、この第2の絶縁膜
の上に形成された半導体層とを備えたものである。
Means for Solving the Problems In order to achieve the above object, a thin film transistor according to the present invention has a gate electrode having a conductive protrusion on a substrate, and a height substantially equal to the upper surface of the protrusion covering the gate electrode. A first insulating film formed on the first insulating film, a second insulating film formed on the first insulating film, and a semiconductor layer formed on the second insulating film. It is a thing.

また、本発明の薄膜トランジスタの製造方法は、基板
上に導電性の突起部を有するゲート電極を形成する工程
と、このゲート電極を覆って、第1の絶縁膜を前記突起
部の上面とほぼ同じ高さに平坦状に形成する工程と、こ
の第1の絶縁膜の上に第2の絶縁膜および半導体層とを
積層して形成する工程とを含むものである。
In the method of manufacturing a thin film transistor according to the present invention, a step of forming a gate electrode having a conductive protrusion on a substrate and a step of covering the gate electrode with a first insulating film substantially the same as the upper surface of the protrusion are performed. The method includes a step of forming a flat shape at a height, and a step of laminating and forming a second insulating film and a semiconductor layer on the first insulating film.

このような、薄膜トランジスタおよびその製造方法に
よれば、第1の絶縁膜を突起部の上面とほぼ同じ高さに
平坦状に形成しているので、前記突起部と半導体層との
間の第2の絶縁膜(ゲート絶縁膜)には段差をなくすこ
とができる。このため、このゲート絶縁膜を従来より薄
くすることが可能となり、その結果、ON電流を大きくす
ることができ薄膜トランジスタの特性を向上することが
できる。
According to such a thin film transistor and the method of manufacturing the same, the first insulating film is formed to be flat at substantially the same height as the upper surface of the projection, so that the second insulating film between the projection and the semiconductor layer is formed. The step can be eliminated in the insulating film (gate insulating film). For this reason, the gate insulating film can be made thinner than before, and as a result, the ON current can be increased and the characteristics of the thin film transistor can be improved.

[実施例] 以下、本発明を図面に基づいて説明する。Examples Hereinafter, the present invention will be described with reference to the drawings.

第1図には本発明に係る逆スタガー型薄膜トランジス
タの製造方法の一実施例が示されている。
FIG. 1 shows one embodiment of a method for manufacturing an inverted staggered thin film transistor according to the present invention.

この実施例では、絶縁基板としてのガラ基板21上に先
ずスパッタ法等により、例えばCrからなる導電層を堆積
し、パターニングしてゲート電極(導電層)22を形成す
る。
In this embodiment, a conductive layer made of, for example, Cr is first deposited on a glass substrate 21 as an insulating substrate by sputtering or the like, and is patterned to form a gate electrode (conductive layer) 22.

次いで、第1図(B)に示すように、CVD法によりゲ
ート電極22上に例えばタンタル(Ta)からなる導電層を
堆積し、パターニングしてゲート電極22上に凸状の突起
部23を形成する。ゲート電極22上にゲート電極22と一体
となって形成された突起部23は後述する半導体層28の直
下の半導体層28と対向する位置に形成される。なお、エ
ッチングの選択比をとり易くするためにゲート電極22と
その突起部23には異なる金属を用いているが、同種の金
属であってもよい。
Next, as shown in FIG. 1 (B), a conductive layer made of, for example, tantalum (Ta) is deposited on the gate electrode 22 by a CVD method, and is patterned to form a convex protrusion 23 on the gate electrode 22. I do. The protrusion 23 formed integrally with the gate electrode 22 on the gate electrode 22 is formed at a position facing the semiconductor layer 28 immediately below the semiconductor layer 28 described later. Although different metals are used for the gate electrode 22 and the protruding portions 23 in order to facilitate the selection ratio of etching, the same type of metal may be used.

次いで、第1図(C)に示すようにガラス基板21、ゲ
ート電極22およびその突起部23上にスピンオンガラス
(SOG)24等所定の絶縁物を塗付後焼成して平坦化させ
る。なお、所定の絶縁物として例えばフォトレジストや
ポリイミドなどの有機絶縁物を用いるようにしてもよ
い。
Next, as shown in FIG. 1 (C), a predetermined insulator such as spin-on glass (SOG) 24 is applied on the glass substrate 21, the gate electrode 22, and the protruding portions 23, and then baked to flatten. Note that an organic insulator such as a photoresist or a polyimide may be used as the predetermined insulator.

次いで、第1図(D)に示すように焼成したSOG24を
フレオン(CF4)+O2ガスのプラズマによりエッチバッ
クしてゲート電極22の突起部23の表面を露出させる。
Next, as shown in FIG. 1 (D), the baked SOG 24 is etched back by plasma of Freon (CF 4 ) + O 2 gas to expose the surface of the projection 23 of the gate electrode 22.

次いで、第1図(E)に示すように、例えばCVD法に
よりゲート電極22の突起部23の表面およびSOG24上に窒
化シリコン(SiN)からなり膜厚が500〜1000Åのゲート
絶縁膜25を堆積する。この場合、ゲート電極22およびそ
の突起部23の段差部はSOG24により平坦化さえており、
従ってゲート絶縁膜25はSOG24上に均一の厚さに堆積さ
れる。また、ゲート絶縁膜25の膜厚も従来のものに比べ
約1/3〜1/6程度に薄く堆積する。
Next, as shown in FIG. 1 (E), a gate insulating film 25 made of silicon nitride (SiN) and having a thickness of 500 to 1000 ° is deposited on the surface of the projection 23 of the gate electrode 22 and the SOG 24 by, for example, a CVD method. I do. In this case, the step between the gate electrode 22 and the projection 23 is even flattened by the SOG 24,
Therefore, the gate insulating film 25 is deposited on the SOG 24 to a uniform thickness. Further, the thickness of the gate insulating film 25 is deposited to be about 1/3 to 1/6 thinner than the conventional one.

次いで、第1図(F)に示すように、ゲート絶縁膜25
上にスパッタ法等によりアモルファスシリコン(a−S
i)26を成膜し、その上にCVD法等により、リン(R)又
は砒素(As)をドーピングしたn+−Si層27を堆積する。
Next, as shown in FIG. 1 (F), the gate insulating film 25 is formed.
Amorphous silicon (a-S
i) A film 26 is formed, and an n + -Si layer 27 doped with phosphorus (R) or arsenic (As) is deposited thereon by a CVD method or the like.

次いで、第1図(G)に示すように、例えばプラズマ
エッチングを用いたパターニング方法によってa−Si層
26およびn+−Si層27をパターニングして前記ゲート電極
22と対向する位置に半導体層28およびコンタクト層29を
形成する。
Next, as shown in FIG. 1 (G), the a-Si layer is formed by a patterning method using, for example, plasma etching.
26 and n + -Si layer 27 are patterned to form the gate electrode
A semiconductor layer and a contact layer 29 are formed at a position facing 22.

次いで、第1図(H)に示すように、スパッタ法等に
より、例えばAlからなる導電層30を堆積した後、同図
(I)に示すように加工精度のよいプラズマエッチング
を用いたパターニング方法によって導電層30をパターニ
ングしてソース電極31およびドレイン電極32を形成する
と共に、n+−Si層27の一部をエッチングしてチャネル部
を形成して薄膜トランジスタを完成する。
Next, as shown in FIG. 1 (H), after depositing a conductive layer 30 made of, for example, Al by sputtering or the like, a patterning method using plasma etching with high processing accuracy as shown in FIG. 1 (I). The conductive layer 30 is patterned to form a source electrode 31 and a drain electrode 32, and a part of the n + -Si layer 27 is etched to form a channel portion, thereby completing a thin film transistor.

以上説明したように、本実施例ではゲート電極22上に
突起部23を形成し、突起部23をゲート電極の一部とし、
ガラス基板21上にSOG24を塗付して平坦化するようにし
ているので、突出部23と半導体層28との間のゲート絶縁
膜25を大幅に薄く(従来のものに比べ膜厚を1/3以下に
導く)することができ、ON電流の大きな薄膜トランジス
タを実現することができる。この場合、ゲート電極22及
び突起部23とソース電極31、ドレイン電極32とはゲート
絶縁膜25にSOG24を加えた二層の絶縁膜で絶縁されてい
るからゲート電極22とソース、ドレイン電極31,32と距
離は従来のもの以上に十分に確保されることとなり、層
間ショートが発生する確率を低減させることができる。
さらに、ゲート電極22とガラス基板21との段差はSOG24
により平坦化されるためゲート絶縁膜25の段差部もなく
なり、クラック等の発生を未然に防いで層間ショートの
発生をより一層低減させることが可能になる。
As described above, in the present embodiment, the protrusion 23 is formed on the gate electrode 22, and the protrusion 23 is a part of the gate electrode.
Since the SOG 24 is applied on the glass substrate 21 so as to be flattened, the gate insulating film 25 between the protrusion 23 and the semiconductor layer 28 is significantly thinner (the thickness is reduced by 1 / compared to the conventional one). 3 or less), and a thin film transistor with a large ON current can be realized. In this case, since the gate electrode 22 and the projection 23, the source electrode 31, and the drain electrode 32 are insulated by a two-layer insulating film obtained by adding SOG 24 to the gate insulating film 25, the gate electrode 22 and the source and drain electrodes 31, The distance 32 and the distance are sufficiently secured as compared with the conventional case, and the probability of occurrence of interlayer short-circuit can be reduced.
Further, the step between the gate electrode 22 and the glass substrate 21 is SOG24.
As a result, the step portion of the gate insulating film 25 is also eliminated, and the occurrence of cracks and the like can be prevented beforehand, and the occurrence of interlayer short-circuit can be further reduced.

なお、上記実施例におけるゲート電極やその突起部、
塗付する絶縁物やゲート絶縁膜の材質は一例であって、
各々同一もしくは類似の性質を有する他の材料を用いる
ことができることはいうまでもない。
In addition, the gate electrode and its protrusion in the above embodiment,
The material of the insulator or gate insulating film to be applied is an example,
It goes without saying that other materials each having the same or similar properties can be used.

また、上記実施例では逆スタガー型薄膜トランジスタ
のゲート電極に適用した例であるが、これには限定され
ず、ゲート電極と半導体層とが絶縁膜を介して対向する
構造のもの(例えば、逆コプラナー型薄膜トランジスタ
等)には全てに適用可能である。
Further, although the above embodiment is an example in which the invention is applied to the gate electrode of an inverted staggered thin film transistor, the invention is not limited to this, and the gate electrode and the semiconductor layer have a structure facing each other via an insulating film (for example, an inverse coplanar type). Type thin film transistor).

[発明の効果] 上記したように、本発明の薄膜トランジスタによれ
ば、第1の絶縁膜を突起部の上面とほぼ同じ高さに平坦
状に形成しているので、前記突起部と半導体層との間の
第2の絶縁膜(ゲート絶縁膜)には段差をなくすことが
できる。このため、このゲート絶縁膜を従来より薄くす
ることが可能となり、その結果、ON電流を大きくするこ
とができ薄膜トランジスタの特性を向上するという効果
を奏する。
[Effects of the Invention] As described above, according to the thin film transistor of the present invention, since the first insulating film is formed in a flat shape at substantially the same height as the upper surface of the protrusion, the protrusion and the semiconductor layer are not formed. The step can be eliminated in the second insulating film (gate insulating film) between them. Therefore, it is possible to make the gate insulating film thinner than before, and as a result, it is possible to increase the ON current and to improve the characteristics of the thin film transistor.

【図面の簡単な説明】[Brief description of the drawings]

第1図(A)〜(I)は本発明に係る逆スタガー型薄膜
トランジスタの製造方法の一実施例を工程順に示す断面
図、 第2図(A)〜(F)は従来の逆スタガー型薄膜トラン
ジスタの製造方法の一例を工程順に示す断面図、 第3図は従来の問題点を説明するための逆スタガー型薄
膜トランジスタトランジスタの断面図である。 21……ガラス基板、22……ゲート電極、23……突起部、
24……スピンオンガラス、25……ゲート絶縁膜、28……
半導体層、29……コンタクト層、31……ソース電極、32
……ドレイン電極。
1 (A) to 1 (I) are cross-sectional views showing one embodiment of a method for manufacturing an inverted staggered thin film transistor according to the present invention in the order of steps, and FIGS. 2 (A) to 2 (F) are conventional inverted staggered thin film transistors. FIG. 3 is a cross-sectional view of an inverted staggered thin-film transistor for explaining a conventional problem. 21: glass substrate, 22: gate electrode, 23: projection,
24 ... Spin-on glass, 25 ... Gate insulating film, 28 ...
Semiconductor layer, 29 contact layer, 31 source electrode, 32
...... Drain electrode.

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】基板上に導電性の突起部を有するゲート電
極と、このゲート電極を覆い、前記突起部の上面とほぼ
同じ高さに平坦状に形成された第1の絶縁膜と、この第
1の絶縁膜の上に形成された第2の絶縁膜と、この第2
の絶縁膜の上に形成された半導体層とを備えたことを特
徴とする薄膜トランジスタ。
A gate electrode having a conductive projection on a substrate; a first insulating film covering the gate electrode and formed flat at substantially the same height as the upper surface of the projection; A second insulating film formed on the first insulating film;
And a semiconductor layer formed on the insulating film.
【請求項2】基板上に導電性の突起部を有するゲート電
極を形成する工程と、このゲート電極を覆って、第1の
絶縁膜を前記突起部の上面とほぼ同じ高さに平坦状に形
成する工程と、この第1の絶縁膜の上に第2の絶縁膜お
よび半導体層とを積層して形成する工程とを含むことを
特徴とする薄膜トランジスタの製造方法。
A step of forming a gate electrode having a conductive projection on the substrate; and a step of covering the gate electrode with a first insulating film so as to be substantially flush with the upper surface of the projection. A method for manufacturing a thin film transistor, comprising: a step of forming; and a step of laminating and forming a second insulating film and a semiconductor layer on the first insulating film.
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