JP2877354B2 - Method for producing a surface treatment method and a semiconductor device - Google Patents

Method for producing a surface treatment method and a semiconductor device

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JP2877354B2
JP2877354B2 JP14575789A JP14575789A JP2877354B2 JP 2877354 B2 JP2877354 B2 JP 2877354B2 JP 14575789 A JP14575789 A JP 14575789A JP 14575789 A JP14575789 A JP 14575789A JP 2877354 B2 JP2877354 B2 JP 2877354B2
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晴雄 岡野
経敏 有門
弘剛 西野
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株式会社東芝
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Description

【発明の詳細な説明】 〔発明の目的〕 (産業上の利用分野) 本発明は、表面処理方法および半導体装置の製造方法に係り、特に段差を有するシリコン表面を平滑に維持し制御性よくパターニングする方法に関する。 DETAILED DESCRIPTION OF THE INVENTION [OBJECT OF THE INVENTION] (relates) The present invention relates to a method of manufacturing a surface treatment method and a semiconductor device, in particular smooth maintaining good controllability patterning the silicon surface having a step how to on.

〔従来の技術〕 [Prior art]

近年、半導体装置は高集積化、大容量化の一途を辿っており、特に1個のMOSFETと1個のMOSキャパシタから構成されるMOSダイナミックRAM(DRAM)においては、そのメモリセルの微細化への研究が急速に進められている。 Recently, semiconductor devices highly integrated, in which steadily capacity, in particular one MOSFET and MOS dynamic RAM consists of one of the MOS capacitor (DRAM), finer the memory cell research has been advanced rapidly in.

このようなメモリセルの微細化に伴い、情報(電荷) With miniaturization of such memory cells, information (charges)
を蓄積するキャパシタの面積は減少し、この結果メモリ内容が誤って読み出されたり、あるいはα線等によりメモリ内容が破壊されるソフトエラーなどが問題になっている。 It decreased area of ​​the storage to the capacitor, and the like soft error memory contents are destroyed in question or read incorrectly result memory contents, or by α-rays or the like.

このような問題を解決し、高集積化、大容量化をはかるための方法の1つとして、占有面積を増大することなく、実質的にキャパシタの占有面積を拡大し、キャパシタ容量を増やし、蓄積電荷量を増大させるためにいろいろな方法が提案されている。 Such solve the problem, high integration, as one way to achieve large capacity, without increasing the occupied area, substantially expanding the occupied area of ​​the capacitor, increasing the capacitance of the capacitor, the accumulation various methods to increase the amount of charge has been proposed.

その1つに、次のような半導体記憶装置が提案されている。 One of them, the semiconductor memory device has been proposed as follows. この半導体記憶装置は第6図に断面構造を示すように、半導体基板101の表面に溝(トレンチ)103を形成し、このトレンチ103の側壁に沿ってキャパシタを形成し素子寸法を増大させることなく、キャパシタ面積を増大するようにしたトレンチキャパシタセル構造とよばれているものがある。 As the semiconductor memory device is a cross-sectional structure in FIG. 6, a groove (trench) 103 on the surface of the semiconductor substrate 101, without increasing the formed element dimensions capacitors along the sidewalls of the trench 103 , there is what is called the trench capacitor cell structure so as to increase the capacitor area.

この構造では、p型シリコン基板表面に形成された素子分離用のフィールド酸化膜102によって分離された素子領域内に、n型層からなるソースまたはドレイン領域 In this structure, the isolated element region by a field oxide film 102 for element isolation formed in p-type silicon substrate surface, a source or drain region of n-type layer
110,114と、これらの間にゲート絶縁膜108を介して形成されたゲート電極109とからなるMOSFETを形成すると共に、このn型層からなるソースまたはドレイン領域110 And 110 and 114, thereby forming a MOSFET comprising a gate insulating film 108 is formed over the gate electrode 109 between them, the source or drain region 110 formed of the n-type layer
に連設されトレンチの周囲に形成されたn−型層からなるストレージノード105と、このストレージノード105の表面に形成されたキャパシタ絶縁膜104と、このトレンチ内に埋め込まれプレート電極を構成するキャパシタ電極106とからなるMOSキャパシタを形成するものである。 Provided continuously to a capacitor constituting the storage node 105 of n- type layer formed around the trench, a capacitor insulating film 104 formed on the surface of the storage node 105, a buried plate electrode within the trench and forms a MOS capacitor made of the electrode 106..

このような構成では、溝の内壁をMOSキャパシタとして利用するため、キャパシタ容量をプレーナ構造の数倍に高めることができる。 In such a configuration, in order to use the inner wall of the trench as a MOS capacitor, it is possible to increase the capacitor capacity several times the planar structure. 従って、かかる構成により、メモリセルの占有面積を縮小しても蓄積電荷量の減少を防止することが可能となる。 Therefore, by this structure, even by reducing the area occupied by the memory cell can be prevented a reduction in the accumulated charge amount.

一方、MOSFETの上にキャパシタを積層し、該キャパシタの1電極と、半導体基板上に形成されたスイッチングトランジスタの1電極とを導通させるようにすることにより、実質的にMOSキャパシタの静電容量を増大させるようにした積層型メモリセルと呼ばれるメモリセル構造も提案されている。 On the other hand, the capacitor is laminated on the MOSFET, and one electrode of the capacitor, by so as to conduct the first electrode of the switching transistor formed on a semiconductor substrate, a capacitance substantially MOS capacitor a memory cell structure called the the stacked memory cell to increase also been proposed.

この積層型メモリセルは、第7図に示すように、p型のシリコン基板201内に形成された素子分離絶縁膜202によって素子分離された1メモリセル領域内に、n−形拡散層からなるソース・ドレイン領域204と、ソース・ドレイン領域204間にゲート絶縁膜205を介してゲート電極 The stacked memory cell, as shown in FIG. 7, the first memory cell region with element separation by p-type silicon substrate element isolation insulating film 202 formed in the 201, consisting of n- form diffusion layers source and drain regions 204, a gate electrode through a gate insulating film 205 between the source and drain regions 204
206とを形成しスイッチングトランジスタとしてのMOSFE MOSFE as a switching transistor is formed and a 206
Tを構成すると共に、この上層にMOSFETのソース領域204 Together constituting a T, the source region 204 of the MOSFET in the upper layer
の一方にコンタクトするように、MOSFETのゲート電極20 As contact to one, the gate of the MOSFET electrode 20
6および隣接メモリセルのMOSFETのゲート電極(ワード線)の上層を覆う絶縁膜207のストレージノードコンタクト208を介して形成された第1のキャパシタ電極(ストレージノード電極)210と、第2のキャパシタ電極212 6 and the first capacitor electrode (storage node electrode) 210 formed through the storage node contact 208 of the insulating film 207 which covers the upper layer of the gate electrode of the MOSFET of the adjacent memory cell (word line), a second capacitor electrode 212
によって絶縁膜211を挾みキャパシタを形成してなるものである。 By those obtained by forming a capacitor sandwiched an insulating film 211. 207′,207″は層間絶縁膜、208はストレージノードコンタクト、213はビット線コンタクト、214はビット線である。 207 ', 207 "denotes an interlayer insulating film, the storage node contact 208, the bit line contacts 213, 214 are bit lines.

この場合も、第1のキャパシタ電極はMOSFETの上まで形成することができるため、占有面積に対してキャパシタ面積を大きくすることができる。 Again, the first capacitor electrode because it can be formed to the top of MOSFET, it is possible to increase the capacitor area against occupied area.

ところで、このようなトレンチ型メモリセル構造のDR Incidentally, DR of such a trench type memory cell structure
AMおよび積層型メモリセル構造のDRAMでは、両者共にキャパシタ絶縁膜は、キャパシタ容量を高くするために薄くするのが望ましいとされている。 In the DRAM of the AM and the stacked memory cell structure, the capacitor insulating film Both are the thickness is preferably small in order to increase the capacitor capacitance.

しかしながら、トレンチ型メモリセル構造のDRAMでは、このようなキャパシタ絶縁膜は、反応性イオンエッチングなどの異方性エッチングに溝を形成した後、この溝の内壁を覆うように形成され、一方、積層型メモリセル構造のDRAMでは、反応性イオンエッチングなどの異方性エッチングで形成された第1のキャパシタ電極210としての多結晶シリコン膜のパターンを覆うように形成されるため、いずれの場合も、下地がエッチングによる、 However, the DRAM trench type memory cell structure, such capacitor insulating film, after forming the grooves to anisotropic etching such as reactive ion etching, are formed so as to cover the inner wall of the groove, whereas, laminated in the DRAM type memory cell structure, which is formed to cover the pattern of the polycrystalline silicon film serving as a first capacitor electrode 210 formed by anisotropic etching such as reactive ion etching, in any case, underlayer by etching,
曲率半径の小さい角部を有するように形成されており、 Is formed to have a small corner radius of curvature,
この角部でキャパシタ絶縁膜は薄くなり、耐圧が低下するという問題がある。 Capacitor insulating film in this corner portion is thin, there is a problem that the withstand voltage is lowered.

さらにまた、反応性イオンエッチングなどを用いて形成した溝の内壁にはイオン衝撃による表面荒れが生じる一方、多結晶シリコン表面もグレインなどに起因する凹凸を生じており、このような表面の凹凸も、局部的な電界集中を引き起こし、リーク電流発生の原因となっていた。 Furthermore, while the inner wall of the groove formed by using a reactive ion etching occurs roughened surface by ion bombardment, the polycrystalline silicon surface also occurs irregularities caused like grains, also irregularities of such surface causes local electric field concentration, thus causing a leakage current occurs.

このことは、DRAMの場合に限らず、通常の半導体製造工程においても同様であり、エッチングによって形成される溝や段差の角部が急峻であったり、表面に凹凸が生じたりすることにより、後続工程を困難にしたり、素子特性の劣化を招いたりすることがあった。 This is not limited to the DRAM, and the same in the conventional semiconductor fabrication process, or a sharp corner portions of the grooves and steps formed by etching, by irregularities in the surface or cause subsequent or it difficult to process, there can be or cause the deterioration of the device characteristics.

そこで種々の実験を重ねた結果、少なくともハロゲン元素を含む第1のガスと、酸素元素を含む第2のガスとを第1のガスに対する第2のガスの流量比が1以上となるような混合比で、ガスの少なくとも一方を活性化しつつ、エッチング装置内に導入し、エッチングを行うことにより、シリコンの急峻な角部が丸くなり、凹凸表面が平滑化されることが見出だされた。 So result of various experiments, at least a first gas containing a halogen element, the flow rate of the second gas and the second gas to the first gas mixture such that one or more oxygen-containing element ratio, while activating at least one of gas, is introduced into the etching apparatus, etching is performed, sharp corners of the silicon is rounded, uneven surface has been found to be smoothed.

例えば、少なくともハロゲン元素を含む第1のガスとしてテトラフルオルメタンCF 4 、酸素元素を含む第2のガスとして酸素O 2を用いて、被処理基体としてのシリコン基板または多結晶シリコン薄膜をエッチングする場合について考えてみる。 For example, tetrafluoromethane CF 4 as the first gas containing at least halogen element, using oxygen O 2 as a second gas containing oxygen element, etching the silicon substrate or a polycrystalline silicon thin film as the substrate to be processed consider the case.

ここでCF 4は、活性化されてフッ素原子を生じ、このフッ素原子はシリコンをエッチングするが、このエッチング生成物は気相中で酸素と反応し、シリコンのオキシフッ化物Si x O yとなってシリコン表面に堆積する。 Here CF 4 results in a fluorine atom is activated, although etching the fluorine atom is silicon, the etching product reacts with oxygen in the gas phase, in a oxyfluoride Si x O y of silicon It is deposited on the silicon surface. このため、シリコン表面ではオキシフッ化物の堆積と、この堆積膜を拡散しシリコン表面に到達したフッ素原子によるシリコンのエッチングが同時に起こる。 Therefore, the deposition of the oxyfluoride at the silicon surface, the etching of silicon by fluorine atoms reaching the silicon surface to diffuse the deposited film simultaneous.

以上の反応は、次式に示す通りである。 Above reactions are as shown in the following equation.

CF 4 →C+4F Si+4F→SiF 4 SiF 4 +O 2 →Si x O yところで、このような反応の場合、溝の底部のような凹部の角部や凹凸表面の凹部のように、負の曲率を有する部分では平坦部に比べエッチング生成物の濃度が高い上、気相物質に対する平衡蒸気圧が低いため、オキシフッ化物の堆積が起こりやすい。 CF 4 → C + 4F Si + 4F → SiF 4 SiF 4 + O 2 → Si x O y In the case of such reactions, as in the concave portion of the concave corners and uneven surface such as the bottom of the groove, has a negative curvature on high concentration of etching products compared to the flat portion at a portion, it is low equilibrium vapor pressure for the vapor phase material, prone to deposition of oxyfluoride. すなわち、これらの場所ではエッチングよりも堆積が促進され、平坦部よりエッチング速度が低くなる。 That is, these in place is facilitated deposited than etching, the etching rate becomes lower than the flat portion.

これに対し、溝の上部のような凸部の角部や凹凸表面の凸部のように、正の曲率を有する部分では平坦部に比べエッチングの進行が速い。 In contrast, as in the convex portion of the corner portion and the uneven surface of the convex portion such as the top of the groove, a moiety having a positive curvature is fast progress of etching as compared to the flat portion.

このため、凹部の角部では周辺よりもエッチングが遅れ、逆に凸の角部では周辺よりもエッチングが速く進行するために、角部はいずれも丸くなる。 Therefore, even late etching than near the corners of the recess, in order to progress etching faster than around the convex corners Conversely, any corners rounded. また、凹凸を有する表面では、凸部の方がよりエッチングが進行しやすいため、表面が平坦化される。 Further, the surface having unevenness, since the direction of the convex portion is more etching proceeds easily, the surface is flattened.

しかしながら、凹部と凸部とで、角部を丸めるのに必要なガス条件が異なり、さらには凹凸面を平坦化するのに必要な最適条件も異なっており、角部の丸めおよび凹凸部の平滑化を同時に行うには、綿密なガス制御を行い、エッチング反応と酸化膜生成反応とをバランスよく進行させなければならない。 However, in the concave portion and the convex portion, it requires different gas conditions to round the corners, yet are different optimum conditions required to planarize the uneven surface, the rounded corners and the uneven portion smooth into simultaneously performs depth gas control must the oxide film formation reaction and an etching reaction to proceed in good balance.

また、オキシフッ化膜の堆積され易さを考えると、凹角部>平坦部>凸角部の順である。 Moreover, given the deposited ease of oxyfluoride film, in the order of re-entrant portion> flats> convex corner.

従って、平坦部、凸角部表面を平滑化したり、凸角部を丸めるためには、オキシフッ化膜を厚く形成するようなエッチング条件を用いる必要がある。 Accordingly, the flat portion, or smooth convex corner surfaces, in order to round the convex corner, it is necessary to use an etching conditions such as forming a thick oxyfluoride film.

実際に、CF 4 /O 2ガスを用いたダウンフローエッチングでシリコン基板あるいは多結晶シリコン薄膜表面をエッチングすると、CF 4 /O 2流量比2以上では、オキシフッ化膜が厚く形成され、凸部表面の平滑化および丸めは効率よく行うことができた。 Indeed, when etching the silicon substrate or polycrystalline silicon thin film surface downflow etching using CF 4 / O 2 gas, at a CF 4 / O 2 flow rate ratio of 2 or more, oxyfluorides film is formed thick, the surface of the protrusion smoothing and rounding could be carried out efficiently.

しかし、このとき凹部の角部では、オキシフッ化膜が厚く形成され過ぎて、エッチングが進行せず、丸めおよび平滑化が進まないという問題がある。 However, in the corners of the recess this time, oxyfluorides film is too thickly formed, the etching does not proceed, there is a problem that the rounding and smoothing does not proceed.

これに対し、CF 4 /O 2流量比を1以上2以下にすると、凹部の角部は効率よく丸められたが、この条件では、凸部表面へのオキシフッ化膜の形成はわずかであるため、この部分での表面平滑化効率は極めて低いものとなる。 In contrast, when the CF 4 / O 2 flow rate ratio to 1 to 2, for the corner portion of the recess is rounded efficiently, in this condition, the formation of the oxyfluoride film into the surface of the protrusion is small , surface smoothing efficiency at this portion becomes extremely low.

このように、同一のエッチング条件で、凹部および凸部の両方の平滑化を満たすためには、多量にエッチングを行わなければならないという問題があった。 Thus, under the same etching conditions, in order to satisfy the smoothing of both concave and convex portions, there is a problem that must be performed a large amount of etching.

(発明が解決しようとする課題) このようにハロゲン元素を含む第1のガスと、酸素元素を含む第2のガスとを第1のガスに対する第2のガスとを用いたドライエッチングにより、急峻な角部を丸く(なだらかに)したり、表面を平滑化することは可能であるが、凹部凸部の丸め、表面平滑化を同時に効率よくおこなうことは困難であるという問題があった。 (Problems to be Solved invention) first gas containing a halogen element in this way, by dry etching using a second gas and a second gas containing oxygen element to the first gas, steep or rounded corners (gently) such, it is possible to smooth the surface, rounding of the concave convex part, be carried out well at the same time efficiently to a surface smoothing has a problem that it is difficult.

従って、例えば積層型キャパシタ構造のDRAMの形成に際し、キャパシタ下部電極の段差の丸めや表面平滑化を行うためには、多量にエッチングする必要があり、キャパシタ下部電極の厚さが薄くなる分だけ、容量が減少するのみならず、表面が平滑でないとキャパシタ絶縁膜を厚く形成しなければならないため、容量の低下を免れることができないという問題があった。 Thus, for example, upon formation of a DRAM of a stacked capacitor structure, in order to perform the rounding and surface smoothing of the step of the capacitor lower electrode, it is necessary to heavily etched, an amount corresponding to the thickness of the capacitor lower electrode becomes thinner, not only capacity decreases, since the surface is not the must form a thick capacitor insulating film was smooth, and it is impossible to avoid a reduction in capacity.

またトレンチ型キャパシタ構造のDRAMの形成に際しても、トレンチ内壁にキャパシタ絶縁膜を形成するに先立ち、表面の平滑化およびトレンチ周縁のエッジの丸めを行う必要があるが、十分に段差の丸めや表面の平滑化ができないため、積層型キャパシタ構造の場合と同様、キャパシタ絶縁膜を厚く形成しなければならないため、これも容量の低下を免れることができない。 Also the formation of the DRAM trench capacitor structures, prior to forming the capacitor insulation film in the trench inner wall, it is necessary to round the smoothing and trenches peripheral edges of the surface, enough of the step rounding and the surface of the because it can not smoothed, as in the case of multilayer capacitor structure, since it is necessary to form a thick capacitor insulating film, which also can not be avoided the decrease in capacity.

このように、従来のDRAMにおいては、キャパシタ絶縁膜の実効膜厚を薄くすることは困難であるため、さらに高集積化をはかるため、キャパシタの占有面積を減少せしめると、蓄積容量が減少してしまうという問題があった。 Thus, in the conventional DRAM, for reducing the effective thickness of the capacitor insulating film is difficult, to further achieve high integration and allowed to reduce the occupied area of ​​the capacitor, the storage capacitor is reduced there is a problem that put away is.

本発明は、前記実情に鑑みてなされたもので、凹部および凸部の両方の角部をなだらかにし、かつ平滑な表面を得ることのできる表面処理方法を提供することを目的とする。 The present invention has been made in view of the above circumstances, and gentle corners of both of the concave and convex portions, and an object thereof to provide a surface treatment method capable of obtaining a smooth surface.

また、本発明は、キャパシタの形成において、占有面積のさらなる縮小化に際しても、十分なキャパシタ容量を確保することのできるキャパシタの形成方法を構造を提供することを目的とする。 Further, the present invention is in the formation of the capacitor, even when further reduction in the occupied area, and an object thereof is to provide a structure forming method of a capacitor which can secure a sufficient capacitance.

〔発明の構成〕 [Configuration of the Invention

(課題を解決するための手段) そこで本発明では、単結晶シリコン、多結晶シリコンなどのシリコン基板あるいは薄膜、または金属あるいは金属硅化物薄膜等の表面を、ハロゲン元素を含む第1のガスと、酸素元素を含む第2のガスとを含む雰囲気中にさらし、ドライエッチングにより溝部、段差部等の角部や、エッチングなどで荒れた表面などの処理を行うに際し、第1のガスに対する第2のガスの流量比をやや大きくした第1のエッチング工程で凹部の角部をなだらかにした後、第1のガスに対する第2のガスの流量比を第1 In The present invention (Means for Solving the Problems), single crystal silicon, polycrystalline silicon substrate or a thin film such as a silicon or a metal or a metal silicide surface of the thin film or the like, a first gas containing a halogen element, exposed to an atmosphere containing a second gas containing oxygen element, a groove portion by dry etching, and the corners of such step portion, when performing processing such as rough surfaces such as etching, the second to the first gas after gentle corners of the recess in the first etching process slightly increasing the gas flow rate of the flow rate ratio of the second gas to the first gas first
のエッチング工程のそれよりも大きくした第2のエッチング工程で凸部の角部をなだらにすると共に表面の平滑化を行うようにしている。 Of which the corner portion of the convex portion in the second etching step is larger than that of the etching process to perform a smoothing of the surface as well as the Nada et al.

また、本発明では、異方性エッチングにより積層型キャパシタ構造のDRAMのキャパシタ下部電極をパターニングするに先立ち、ハロゲン元素を含む第1のガスと、酸素元素を含む第2のガスとを含み第1のガスに対する第2のガスの流量比をやや大きくした第1のエッチング工程で凹部の角部をなだらにする工程を付加するようにしている。 Further, in the present invention, prior by anisotropic etching to pattern the capacitor lower electrode of a DRAM of a stacked capacitor structure, first comprises a first gas containing a halogen element, and a second gas containing oxygen element 1 of which the corners of the recess in the first etching process slightly increasing the flow rate of the second gas so as to add a step to Nada et al to gases.

さらに望ましくは、上記方法において異方性エッチングにより積層型キャパシタ構造のDRAMのキャパシタ下部電極を異方性エッチングによりパターニングしたのち、 More preferably, after the capacitor lower electrode of a DRAM of a stacked capacitor structure by anisotropic etching in the above method is patterned by anisotropic etching,
ハロゲン元素を含む第1のガスと、酸素元素を含む第2 A first gas containing a halogen element, a second containing the oxygen element
のガスとを含み第1のガスに対する第2のガスの流量比を第1のエッチング工程のそれよりも大きくした第2のエッチング工程で凹部の角部をなだらかにする工程を付加するようにしている。 And of the second flow ratio of gas to the first gas and a gas to be added step of gentle corner portion of the recessed portion in the second etching process is larger than that of the first etching step there.

また、本発明では、異方性エッチングにより積層型キャパシタ構造のDRAMのキャパシタ下部電極をパターニングしたのち、ハロゲン元素を含む第1のガスと、酸素元素を含む第2のガスとを含み第1のガスに対する第2のガスの流量比をやや大きくした第1のエッチング工程で凹部の角部をなだらかにし、さらにハロゲン元素を含む第1のガスと、酸素元素を含む第2のガスとを含み第1 In the present invention, after patterning the capacitor lower electrode of a DRAM of a stacked capacitor structure by anisotropic etching, a first gas containing a halogen element, the second containing the oxygen element gas and hints first first to smooth the corners of the recess in the etching process slightly increasing the flow rate of the second gas to the gas, a further comprise a first gas containing a halogen element, and a second gas containing oxygen element 1
のガスに対する第2のガスの流量比を第1のエッチング工程のそれよりも大きくした第2のエッチング工程で凹部の角部をなだらかにする工程を付加するようにしている。 So that adds a second step to smooth the corners of the recess in the second etching step the flow rate of the gas is larger than that of the first etching process for the gas.

さらにまた、本発明では、トレンチ型キャパシタの形成に際し、異方性エッチングによりトレンチを形成した後、ハロゲン元素を含む第1のガスと、酸素元素を含む第2のガスとを含み第1のガスに対する第2のガスの流量比をやや大きくした第1のエッチング工程で凹部の角部をなだらかにした後、第1のガスに対する第2のガスの流量比を第1のエッチング工程のそれよりも大きくした第2のエッチング工程で凸部の角部をなだらかにすると共に表面の平滑化を行うようにしている。 Furthermore, in the present invention, upon formation of the trench capacitor, after forming the trench by anisotropic etching, a first gas containing a halogen element, a first gas and a second gas containing oxygen element after gentle corners of the recess in the first etching process slightly increasing the flow rate of the second gas to, than that of the flow rate of the second gas to the first gas first etching step and to perform a smoothing of the surface as well as to smooth the corners of the protrusion at large the second etching step.

(作用) 上記方法によれば、第1のガスに対する第2のガスの流量比をやや大きくした第1のエッチング工程ではわずかなエッチング量で凹部の角部を効率よくなだらかにされ、この後、さらに第1のガスに対する第2のガスの流量比を第1のエッチング吐こう低のそれよりも大きくした第2のエッチング工程で凸部の角部を効率よくなだらかにすると共に効率よく表面の平滑化をはかるようにしている。 According to (action) above method, the corner portions of the recess with a slight amount of etching in the first etching step the flow rate of the second gas to the first gas slightly larger efficiently gently, after this, smoothing efficiently surface with further corner portion of the convex portion to a second etching step the second gas flow rate of greater than that of the first low will Jaco etching the first gas efficiently gently so that measure the reduction.

また、上記キャパシタの製造方法によれば、いずれもキャパシタ絶縁膜の下地がなだらかに形成されているため、キャパシタ絶縁膜を薄く形成しても、絶縁耐圧の低下を防ぐことができ、キャパシタ面積の縮小に際しても、キャパシタ容量を維持することが可能となる。 According to the manufacturing method of the capacitor, since both are the base of the capacitor insulating film is gently formed, even when forming a thin capacitor insulating film, it is possible to prevent a decrease in breakdown voltage, the capacitor area even when reduced, it is possible to maintain the capacitor capacity.

なお、積層型キャパシタ構造のDRAMのキャパシタ下部電極を異方性エッチングによりパターニングするに先立ち、ハロゲン元素を含む第1のガスと、酸素元素を含む第2のガスとを含み第1のガスに対する第2のガスの流量比をやや大きくした第1のエッチング工程で凹部と角部をなだらかにする工程を付加することにより、下地が露呈していないため下地の劣化を生じることなく、平滑な表面を得ることができる。 Incidentally, before the capacitor lower electrode of a DRAM of a stacked capacitor structure is patterned by anisotropic etching, the for the first gas comprises a first gas and a second gas containing oxygen element containing a halogen element by adding a slightly larger the first step of gentle recesses and corners in the etching step of the flow ratio of 2 gas, without causing degradation of the underlying for base is not exposed, the smooth surface it is possible to obtain. また、エッチング量を多くしても下地の劣化を生じることがないため、凸部の角部の丸めおよび表面の平滑化をも行うことが可能となる。 Moreover, since there is never even by increasing the etching amount results in degradation of the foundation, it becomes possible to perform the smoothing rounding and surface corners of the protrusion.

さらに望ましくは、上記方法においてタ下部電極を異方性エッチングによりパターニングしたのち、ハロゲン元素を含む第1のガスと、酸素元素を含む第2のガスとを含み第1のガスに対する第2のガスの流量比を第1のエッチング工程のそれよりも大きくした第2のエッチング工程で凹部の角部をなだらかにする工程を付加するようにすれば、下部電極のエッジの角部をなだらかにする一方、表面の平滑化をはかることが可能となる。 More preferably, after patterned by anisotropic etching motor lower electrode in the above method, a first gas containing a halogen element, a second gas to the first gas and a second gas containing oxygen element if the flow rate ratio so as to add the step of gently the corners of the recess in the second etching process is larger than that of the first etching process, while gently corners of the edge of the lower electrode , it is possible to achieve a smoothing of the surface. この場合、下部電極のパターニングに先立ち凹部の丸めを既に行っているため、下部電極のパターニング後のエッチング量は少なくてよく、下地の劣化を防ぐにはよりよい方法である。 In this case, since already made a rounding of the recess prior to the patterning of the lower electrode, the etching amount after the patterning of the lower electrode may be small, a better way to prevent the deterioration of the underlying.

(実施例) 以下、本発明の実施例について図面を参照しかつ詳細に説明する。 (Example) Hereinafter, examples reference and detailed description of the drawings of the present invention.

まず、本発明による表面処理方法、半導体装置の製造方法の実施例に用いる装置について説明する。 First, the surface treatment method according to the invention, the apparatus used in the practice of the method of manufacturing the semiconductor device will be described.

第1図に概略図を示すように、この装置は、処理室としての真空容器11と、この一端に接続された石英製の放電管12とを具備し、ガス導入口13から放電管12にCF 4とO As shown a schematic diagram in FIG. 1, the apparatus includes a vacuum chamber 11 as a processing chamber, comprising a quartz discharge tube 12 connected to one end, the discharge tube 12 from the gas inlet 13 CF 4 and O
2の混合ガスを導入すると共に、マイクロ波電源14から導波管15を介して2.45GHzのマイクロ波を印加し、混合ガスを放電分解し、これによって生じたフッ素(F)原子、酸素(O)原子等の活性種を真空容器11まで輸送して、試料台16上に載置された試料17等と反応せしめるように構成されている。 While introducing a second mixed gas, the microwave 2.45GHz is applied through the waveguide 15 from the microwave power source 14, a mixed gas discharge decomposition, thereby resulting fluorine (F) atom, an oxygen (O ) active species such as atoms and transported to the vacuum vessel 11 is configured to reacted with the placed sample 17 or the like on the sample stage 16.

そして、真空容器11内に導入されたガスはガス排気口 Then, gas introduced into the vacuum chamber 11 is a gas outlet
18から排気されるようになっている。 It is adapted to be evacuated from the 18.

このような表面処理装置を用いて、表面に凹凸を有するシリコン薄膜をCF 4とO 2との混合ガスを用いて、流量比の異なるものについてエッチングを行う。 Using such a surface treatment apparatus, the silicon thin film having an uneven surface by using a mixed gas of CF 4 and O 2, etched for different ones of the flow ratio. その結果を第2図に示す。 The results are shown in Figure 2.

ここでは、CF 4流量を一定(100sccm)に保ったままO 2 Here remains were kept CF 4 flow rate constant (100 sccm) O 2
流量を変化させた時のSiのエッチング速度、及び表面に形成する酸化膜の膜厚の変化を示したものである。 The etching rate of Si when changing the flow rate, and shows the change in the thickness of the oxide film formed on the surface. この図からも明らかなように、シリコンのエッチング速度は、CF 4にO 2を添加していくと、O 2流量が少ない領域では次第に増大し、さらに添加量を増大していくと減少していく。 As is apparent from this figure, the etching rate of the silicon, when gradually added O 2 in CF 4, O 2 flow rate gradually increased in small areas, and decreased gradually increases the further amount go.

ここで、微量のO 2添加によりエッチング速度が増加する原因は、CF 4の放電分解により生じたCF 3 ,CF 2がO 2 ,O Here, due to the etch rate increases by O 2 addition of trace amounts, CF 3, CF 2 produced by discharge decomposition of CF 4 is O 2, O
と反応してF原子を生成し、さらにこの反応によりC React with to generate F atom, further C by the reaction
F 3 ,CF 2が消費され、F原子の再結合反応が抑制されるためであると考えられる。 F 3, CF 2 is consumed, presumably because the recombination reaction of F atoms is suppressed.

また、O 2を過剰に添加することにより逆にエッチング速度が減少する原因は、第2図でも明らかなように、表面に酸化膜が形成され、F原子とSiの反応が妨げられるためであると考えられる。 Also, why the etching rate is reduced to the contrary by the addition of O 2 excess, as is apparent in Figure 2, an oxide film is formed on the surface, it is because the reaction of F atoms and Si is prevented it is conceivable that.

この酸化膜は、SiがF原子によりエッチングされて生じるエッチング生成物SiFxが気相中でO 2 ,Oと反応してSi The oxide film, Si reacts with O 2, O etching products caused by etching SiFx is in the gas phase by F atoms Si
FxOyとなり、表面に堆積して形成される。 FxOy next is formed by depositing on the surface.

従ってO 2過剰添加の条件では、Siのエッチングと酸化膜の形成が同時に進行する。 Therefore under the condition of O 2 added excessively, the formation of the etched oxide film of Si proceed simultaneously. ところが酸化膜は均一に形成される訳ではなく、凹部や凹の角部では厚く、凸部や凸の角部では薄い。 However oxide film does not mean to be uniformly formed thicker in recess or concave corners, thin at the convex corner portion or convex.

これは、前者の部分(凹部や凹の角部)ではエッチング生成物の濃度が高く、SiFxOyが多量に生成する上、気相物質に対する平衡蒸気圧が高く堆積が起こりやすいためである。 It has a high concentration of the former portion (recess or concave corner portion) in the etching products, on SiFxOy is produced in large quantities, because the equilibrium vapor pressure is high deposition for vapor phase material is likely to occur.

後者の部分(凸部や凸の角部)では、逆の理由でSiFx In the latter part (the convex corner portions or convex), SiFx in reverse reasons
Oy膜は薄くなる。 Oy film becomes thinner.

そして、既に述べたようにこの酸化膜はエッチングを抑制するため、凹凸表面では凸部のみエッチングが進み平滑化される。 Then, in order to suppress the already this oxide film as mentioned etching, etching only the projections are smoothed proceeds in uneven surface. また凹の角部では周辺部よりエッチングが遅れ、凸の角部では周辺部よりエッチングが速いために丸められる。 Also the concave corners delay etching than the peripheral portion is rounded due to the faster etching than at the periphery in the convex corner.

このような丸めおよび平滑化は、エッチングに加えて酸化膜の形成が不可欠である。 Such rounding and smoothing, it is essential formation of oxide film in addition to etching. 従って酸化膜が形成されやすい条件でのみ生じる。 Thus only occurs easily oxidized film is formed.

実際、第2図に示すようにO 2流量をかえてエッチングすると、O 2流量100sccm以上、すなわち[O 2 ]/[CF 4 In fact, when etched by changing the O 2 flow rate as shown in FIG. 2, O 2 flow rate 100sccm or more, that [O 2] / [CF 4 ]
流量比が2以上の時には、平滑化、及び凸の角部の丸めが生じたが、O 2がそれより少い時はほとんど生じなかった。 When the flow rate ratio is 2 or more, smoothing, and rounded corners of the projection occurs when O 2 is less than it hardly occurred.

他方、凹の角部はO 2流量が50sccmから100sccmの間、 On the other hand, concave corners between the O 2 flow rate is 50sccm for 100 sccm,
すなわち[O 2 ]/[CF 4 ]流量比が1以上2以下の条件では丸められたが、それ以外の条件ではほとんど丸められなかった。 That [O 2] / [CF 4 ] Although the flow ratio is rounded at 1 to 2 conditions, was hardly rounded in the other conditions. 流量比2以上で丸めが生じない理由は、この条件でエッチングすると凹の角部に酸化膜が厚く形成されすぎて、全くエッチングされないためであると考えられる。 Why can not rounding occurs in the flow rate ratio of 2 or more, an oxide film too been formed thickly is etched concave corners in this condition is considered to be because not etched at all.

以上、述べた様にSiの凹凸表面を平滑化したり、凸角部を丸めるためには、[O 2 ]/[CF 4 ]流量比が2以上のガスでエッチングすれば良い。 Above, or to smooth the uneven surface of the Si As mentioned, in order to round the salient portions, [O 2] / [CF 4] flow rate ratio may be etched in two or more gas. 流量比1以上2以下のガスでエッチングすると、凹角部は丸まるが凸角部の丸め、表面平滑化を行なうためには多量のエッチングが必要である。 It is etched at a flow ratio of 1 to 2 gases, re-entrant portion is rounded rounded but the convex corner, in order to perform surface smoothing is required a large amount of etching.

(実施例1) 本発明の第1の実施例としてトレンチ型キャパシタの製造方法について説明する。 (Example 1) A method of manufacturing a trench-type capacitor as a first embodiment of the present invention will be described. 第3図(a)乃至第3図(f)はその製造工程の概略図である。 Figure 3 (a) to FIG. 3 (f) is a schematic view of the manufacturing process.

まず、第3図(a)に示すように、シリコン基板31上に、厚さ5000Åの酸化シリコン膜32を堆積した後、レジストパターン33を形成する。 First, as shown in FIG. 3 (a), on a silicon substrate 31, after depositing a silicon oxide film 32 having a thickness of 5000 Å, to form a resist pattern 33.

次に第3図(b)に示すように、反応性イオンエッチング(RIE)によりレジストパターン33をマスクとして酸化シリコン膜32をエッチングし、さらにこの酸化シリコン膜32をマスクとしてシリコン基板31をエッチングして開口径1μm、深さ3μmのトレンチTを形成する。 Next, as shown in FIG. 3 (b), the silicon oxide film 32 using the resist pattern 33 as a mask by reactive ion etching (RIE) etch, further a silicon substrate 31 by etching the silicon oxide film 32 as a mask opening diameter 1μm Te, to form a trench T having a depth of 3 [mu] m.

次に、第3図(c)に示すように、O 2プラズマによってレジストパターン33を除去した後、フッ酸・フッ化アンモニウム緩衝液によってトレンチ内壁の自然酸化膜を除去し、同時に酸化シリコン膜マスク32を後退させた。 Next, as shown in FIG. 3 (c), after removing the resist pattern 33 by O 2 plasma, to remove the natural oxide film on the trench inner wall by hydrofluoric acid-ammonium fluoride buffer, at the same time the silicon oxide film mask 32 is retracted.
この時、トレンチの上の角部34および下の角部35は、ともに急峻であり、また側壁には表面荒れ36が見られた。 At this time, the corners 34 and the lower corners 35 of the top of the trench are both steep and rough surface 36 was observed on a side wall.

このようにしてトレンチの形成されたシリコン基板(試料)を、第1図に示した装置の試料台に載置し、真空排気した後、CF 4 50sccm、O 2 70sccmをガス導入口(1 The thus silicon substrate formed of a trench (sample) was placed on the sample stage of the apparatus shown in FIG. 1, after evacuating, CF 4 50 sccm, O 2 70 sccm the gas inlet (1
3)から導入し、放電管(12)に100Wのマイクロ波を印加して1分間処理した。 Introduced from 3) it was treated 1 minute by applying a microwave of 100W to the discharge tube (12). その結果、第3図(d)に示すように、下の角部35が丸められた。 As a result, as shown in FIG. 3 (d), the corner portion 35 of the lower rounded.

さらに、導入するガスをCF 4 50sccm、O 2 200sccmに変えて1分間処理した。 It was further treated for 1 minute by changing the gas introduced CF 4 50 sccm, the O 2 200 sccm. その結果、第3図(d)に示すように、上の角部34が丸められ、同時に側壁が平滑化された。 As a result, as shown in FIG. 3 (d), the corners 34 of the upper rounded side walls are smoothed simultaneously.

その後、後処理として、試料をフッ酸・フッ化アンモニウム緩衝液に浸し、酸化シリコン膜マスク32及び、前記処理でトレンチ内壁表面に形成された酸化膜(SiFxOy Thereafter, as the post, immersed sample in hydrofluoric acid ammonium fluoride buffer, a silicon oxide film mask 32 and the oxide film formed on the trench inner wall surface of the processing (SiFxOy
膜)37を除去した。 The removal of the film) 37.

このようにして、トレンチ表面の平滑化および角部の丸め処理を行った後、第3図(f)に示すように、トレンチ内壁にヒ素(As)を拡散して濃度1×10 20 cm -3 、深さ1500Åのn型拡散層38を形成した後、トレンチの内壁を酸化し、厚さ80Åのキャパシタ絶縁膜39を形成し、さらにトレンチT内に高濃度にドープされた多結晶シリコン薄膜301を堆積して電極とし、トレンチキャパシタを形成した。 In this way, after the rounding processing of the smoothing and the corners of the trench surface, as shown in FIG. 3 (f), by diffusing arsenic (As) in the inner wall of the trench concentration 1 × 10 20 cm - 3, after forming the n-type diffusion layer 38 of depth 1500 Å, to oxidize the inner wall of the trench, forming a capacitor insulating film 39 having a thickness of 80 Å, a polycrystalline silicon thin film is further doped at a high concentration in the trench T an electrode by depositing 301 to form a trench capacitor.

このようにして形成したトレンチキャパシタは、トレンチの角部が共に丸くなだらかになっており、側壁表面が平滑化されているため、キャパシタ絶縁膜が均一に形成され、絶縁破壊耐圧が高い。 Thus formed was trench capacitor, the corner portion of the trench has become both rounded smooth, since the side wall surface is smoothed, is formed uniformly capacitor insulating film, dielectric breakdown voltage is high.

実際、上述のような丸め、平滑化処理を行なって形成したトレンチキャパシタでは95%が10MV/cmの耐圧を示したのに対し、処理を行なわずに形成したものは80%が Indeed, rounding as described above, while the 95% is in the trench capacitor formed by performing a smoothing process showed the breakdown voltage of 10 MV / cm, which was formed without treatment 80%
7MV/cm以下の耐圧しか示さなかった。 7MV / cm showed only following the breakdown voltage.

また、処理を行なっても1つのガス条件でしかエッチングせず、角の一方しか丸めなかったり、表面を平滑化せずに形成したトレンチキャパシタでは80%が7MV/cmから9MV/cmの耐圧を示し、トレンチの両方の角部を丸め、 Further, only it is etched on one gas conditions be subjected to treatment, only or not rounding one corner 80% in the trench capacitor to form a surface without smoothing the breakdown voltage of 9 MV / cm from 7 MV / cm shows, rounded corners of both trenches,
表面を平滑化したキャパシタには及ばなかった。 The surface was not inferior to smoothed capacitor.

このように、本発明の方法によれば、キャパシタ容量が大きくかつ絶縁破壊電圧が高く、信頼性の高いトレンチキャパシタを形成することができた。 Thus, according to the method of the present invention, a large capacitance and high breakdown voltage, it was possible to form a highly reliable trench capacitor.

(実施例2) 本発明の第2の実施例として、積層型キャパシタ構造のDRAMメモリセルの製造方法について述べる。 As a second example (Example 2) The present invention, a method for manufacturing the DRAM memory cell of the stacked capacitor structure. 第4図(a)乃至第3図(f)はその製造工程の概略図である。 Figure 4 (a) to FIG. 3 (f) is a schematic view of the manufacturing process.

まず、第4図(a)に示すように、シリコン基板41上に、ゲート酸化膜42と素子分離用の厚い酸化膜43を形成する。 First, as shown in 4 (a), on a silicon substrate 41, to form a thick oxide film 43 having a gate oxide film 42 and the element separation.

この後、第4図(b)に示すように、多結晶シリコン薄膜の堆積、RIEによるパターニングを行ないゲート電極44を形成し、さらにAsイオンのイオン注入を行なってゲート電極44の両端にn型拡散層45を形成する。 Thereafter, as shown in FIG. 4 (b), a polycrystalline deposition of silicon thin film, a gate electrode 44 performs patterning by RIE, further n-type at both ends of the gate electrode 44 by performing ion implantation of As ions forming a diffusion layer 45.

次に第4図(c)に示すように、層間絶縁膜として酸化シリコン膜46を堆積した後、RIEによりコンタクト孔4 Next, as shown in FIG. 4 (c), after depositing a silicon oxide film 46 as an interlayer insulating film, a contact hole 4 by RIE
7を開口する。 7 to open the.

そして、希フッ酸処理によりコンタクト孔47の表面の自然酸化膜を除去した後、リン添加多結晶シリコン薄膜の堆積、RIEによる加工を行い、第4図(d)に示すように下部電極48を形成する。 Then, after removing the natural oxide film on the surface of the contact hole 47 by dilute hydrofluoric acid treatment, deposition of phosphorus-doped polycrystalline silicon thin film, subjected to processing by RIE, the lower electrode 48 as shown in FIG. 4 (d) Form. この時、多結晶シリコン膜からなる下部電極48は急峻な凸の角部401、凹の角部402 At this time, the lower electrode 48 is steep projection of polycrystalline silicon film corners 401, concave corners 402
を有し、また表面には多数の粒界が存在し、凹凸のある表面荒れ403を生じていた。 Has, also there are many grain boundaries on the surface, it was produced rough surface 403 having irregularities.

希フッ酸溶液を用いて下部電極48表面の自然酸化膜を除去した後、第1の実施例と同様に第1図に示した装置を用いて、CF 4 50sccm,O 2 70sccmのガス条件で1分間処理した所、第4図(e)に示すように、凹の角部402が丸められる。 After removal of the natural oxide film of the lower electrode 48 surface with dilute hydrofluoric acid solution, as in the first embodiment using the apparatus shown in FIG. 1, CF 4 50 sccm, a gas condition of O 2 70 sccm treated at one minute, as shown in FIG. 4 (e), the concave corners 402 are rounded.

さらに、CF 4 50sccm,O 2 200sccmのガス条件で1分間エッチングすると、第4図(f)に示すように凸の角部40 Further, CF 4 50 sccm, the etching for one minute with a gas condition of O 2 200 sccm, Figure 4 corners of the projection 40 as shown in (f)
1が丸められ、表面の凹凸403が除去され、平滑化された。 1 are rounded, irregularities 403 on the surface was removed and smoothed. この時、下部電極48の側壁404は良好なテーパ状をなしている。 At this time, the side wall 404 of the lower electrode 48 is formed into a good tapered.

次に、第4図(g)に示すように、下部電極48表面を酸化して、厚さ100Åのキャパシタ絶縁膜405を形成した後、リン添加多結晶シリコン膜の堆積、RIEによる加工を行なって上部電極406を形成し、積層型キャパシタ構造のDRAMを作成した。 Next, as shown in FIG. 4 (g), by oxidizing the lower electrode 48 surface, after forming the capacitor insulating film 405 having a thickness of 100 Å, the deposition of phosphorus-doped polycrystalline silicon film, the processing by RIE conducted the upper electrode 406 is formed Te, created a DRAM of a stacked capacitor structure.

以上の工程で形成したキャパシタは、下部電極48の角部がいずれも滑らかであり、表面も平坦であるためキャパシタ絶縁膜405は均一に形成されており、リーク電流は非常に少い。 Capacitor formed in the above step, both corner portions of the lower electrode 48 is smooth, the capacitor insulating film 405 for surface also flat is uniformly formed, the leakage current is very small. 実際、キャパシタ絶縁膜405の両端に6V In fact, 6V at both ends of the capacitor insulating film 405
の電圧を印加した所、従来のように下部電極48の角部の丸めや表面の平滑化を行なわなかったり、一部しか行なわなかったキャパシタでは、少くとも10 -7 A程度のリーク電流が発生していたが、上記実施例で形成したキャパシタではせいぜい10 -9 A程度であった。 Voltage was applied to the conventional or not performed smoothing rounding and surface corners of the lower electrode 48 as in the capacitor that was not made only partially, at least 10 -7 A about the leakage current is generated Although it was then, in the capacitor formed in the above example it was at most about 10 -9 a. このように本発明の方法を用いることにうよりリーク電流が少なく、信頼性の高い積層型キャパシタを形成することができた。 Thus less Uyori leakage current using the method of the present invention, it was possible to form a highly reliable multilayer capacitor.

なお、本発明は上記実施例に限定されることなく、例えば被処理体としては、シリコン基板、多結晶シリコン薄膜に限らず、アモルファスシリコン薄膜、シリコン窒化膜、金属薄膜、金属シリサイド薄膜、金属窒化膜などにも適用可能であり、ハロゲン元素を含むガスとしても、励起されることによりそれらの被処理体をエッチングする活性種を生じるものであればなんでもよい。 The present invention is not limited to the above embodiments, for example, as an object to be processed is a silicon substrate, not only the polycrystalline silicon thin film, amorphous silicon thin film, a silicon nitride film, a metal thin film, a metal silicide film, a metal nitride It is also applicable like the film, as a gas containing a halogen element, anything may be used as long as it yields the active species to etch their target object by being excited.

その他、要旨を逸脱しない範囲で変形して応用できる。 Other applicable and modifications without departing from the gist.

(実施例3) さらに、本発明による半導体素子の製造方法の第3の実施例として積層型キャパシタ構造のDRAMの製造方法について述べる。 (Example 3) In addition, a method for manufacturing a DRAM of a stacked capacitor structure as a third embodiment of a method of manufacturing a semiconductor device according to the present invention.

この方法では、製造工程の前半は、第4図(a)乃至第4図(c)と同様に、MOSFETを形成した後、層間絶縁膜46にコンタクト孔47を形成するもので、この後の工程が第5図に示すように異なるものである。 In this way, the first half of the manufacturing process, like the Figure 4 (a) to Figure 4 (c), after forming the MOSFET, so as to form a contact hole 47 in the interlayer insulating film 46, the subsequent step are different as shown in Figure 5.

まず、第5図(a)に示すように、リン添加多結晶シリコン薄膜51を堆積させる。 First, as shown in FIG. 5 (a), depositing a phosphorus-doped polycrystalline silicon film 51. この時、膜厚は5000Åとした。 At this time, the film thickness was 5000Å.

次に第1図に示した装置を用いて、CF 4 50sccm,O 2 75sc Then using the apparatus shown in FIG. 1, CF 4 50sccm, O 2 75sc
cmの条件でこの多結晶シリコン膜51を2000Åエッチングした。 The polycrystalline silicon film 51 was 2000Å etched in cm condition. このガス条件では凹の角部は丸まりやすい反面、 On the other hand corners of the concave easy rounded in this gas conditions,
凸角部の丸め、表面平滑化の効率は悪いが、2000Åもエッチングしたため凸角部も丸まり、また表面も平滑化された。 Rounding of the convex corner, the efficiency is poor in the surface smoothing, 2000 Å even rounding also convex corners because of the etching, and the surface was also smoothed.

次に、第5図(c)に示すように多結晶シリコン膜51 Next, polycrystalline silicon as shown in FIG. 5 (c) film 51
をRIEにより加工した。 It was processed by RIE.

さらに第5図(d)に示すように、第1図に示した装置を用い、CF 4 50sccm,O 2 100sccmの条件でエッチングして凸の角部52を丸めるとともに、側壁53をテーパ状にし、側壁53表面の凹凸を平滑化した。 As further shown in FIG. 5 (d), using the apparatus shown in FIG. 1, CF 4 50 sccm, with rounded corners 52 of the projecting etched under the conditions of O 2 100 sccm, and the side wall 53 in a tapered shape , the unevenness of the side wall 53 surface is smoothed.

次に第5図(e)に示すように、多結晶シリコン膜51 Then, as shown in FIG. 5 (e), a polycrystalline silicon film 51
を酸化してキャパシタ絶縁膜54を形成し、リン添加多結晶シリコン膜の堆積、加工を行なって上部電極55を形成して積層型キャパシタを作製した。 By oxidizing to form a capacitor insulating film 54, deposition of phosphorus-doped polycrystalline silicon film and to form the upper electrode 55 by performing processing to produce a multilayer capacitor.

このようにして形成した積層型キャパシタでは、下部電極の表面が非常に良く平滑化され、角部が丸められているため絶縁膜の膜質が極めて高い。 In the multilayer capacitor formed in this manner is very well smoothed surface of the lower electrode, a very high quality of the insulating film for the corners are rounded. また、第2の実施例と同様の条件でリーク電流を調べた結果10 -10 Aと、第2の実施例よりもさらに小さい値を示した。 Further, a result 10 -10 A of examining the leakage current under the same conditions as the second embodiment, showing a smaller value than the second embodiment.

これは前記第2の実施例では、電極面積の減少および下地の劣化を防ぐため、あまりエッチング量を大きくすることができなかったのに対し、実施例3では電極のパターニングに先立ち、一旦表面処理のための第1のエッチングを行うことにより、十分にエッチングを行うことができる。 In this second embodiment, in order to prevent the decrease and the base of the deterioration of the electrode area, whereas it was not possible to increase too much etching amount, prior to the patterning of Example 3, the electrode, once surface treatment by performing the first etching for, it can be carried out sufficiently etched. そして、電極のパターニング後に、凸部の丸めを効率よく行うことのできるエッチング条件で僅かにエッチングするようにしているため、表面の平滑性や角部の丸め等をよりよく行うことができたためであると考えられる。 Then, after patterning of the electrodes, since as slightly etching under the etching condition capable of performing rounding protrusions efficiently, because that can make better like rounding smoothness and corners of surface It is believed that there is.

なお、上記実施例に限定されることなく、エッチングガスやガス条件、薄膜等種々選択することができるうえ、本発明の要旨を逸脱しない範囲で適宜変形応用可能である。 Note that without being limited to the embodiments described above, an etching gas or gas condition, upon which can be a thin film such as various selection, and can be appropriately modified applications without departing from the scope of the present invention.

〔発明の効果〕 〔Effect of the invention〕

以上説明してきたように、本発明によれば、ハロゲン元素を含む第1のガスに対する酸素元素を含む第2のガスの流量比をやや大きくした第1のエッチング工程と、 As described above, according to the present invention, a first etching step of a slightly increased the flow rate of the second gas containing oxygen element to the first gas containing a halogen element,
第1のガスに対する第2のガスの流量比を第1のエッチング工程のそれよりも大きくした第2のエッチング工程との2工程で凹凸を有する表面の処理を行うようにしているため、効率よく、なだらかで平滑な表面を得ることが可能となる。 Because so that the flow rate of the second gas to the first gas performs processing of the surface having irregularities in two steps with the second etching process is larger than that of the first etching process, efficiently , it is possible to obtain a gentle and smooth surface.

また、本発明のキャパシタの製造方法によれば、キャパシタ絶縁膜の形成に先立ち、この2つのエッチング工程を順次おこなうようにしているため、下地がなだらかに形成され、キャパシタ絶縁膜を薄く形成しても、絶縁耐圧の低下を防ぐことができ、キャパシタ面積の縮小に際しても、キャパシタ容量を維持することが可能となる。 According to the manufacturing method of the capacitor of the present invention, prior to forming the capacitor insulating film, since the sequentially performed the two etching steps, the base is gently formed, by forming a thin capacitor insulating film also, it is possible to prevent a decrease in breakdown voltage, upon reduction of capacitor area, it becomes possible to maintain the capacitor capacity.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

第1図は本発明の方法で用いられる表面処理装置の概略図であり、第2図は同装置でエッチングを行った場合の酸素流量とシリコンのエッチング速度および酸化膜の堆積膜厚との関係を示す図、第3図(a)乃至第3図(f)は本発明の第1の実施例のトレンチ型キャパシタの製造工程図、第4図(a)乃至第4図(g)は本発明の第2の実施例の積層型メモリセル構造のDRAMの製造工程図、第5図(a)乃至第5図(e)は本発明の第3の実施例の積層型メモリセル構造のDRAMの製造工程図、第6図は従来例のトレンチ型メモリセル構造のDRAMを示す図、第7図は従来例の積層型メモリセル構造のDRAMを示す図である。 Figure 1 is a schematic view of a surface treatment apparatus used in the method of the present invention, FIG. 2 is the relationship between the deposition thickness of the etching rate and oxide film of the oxygen flow rate and silicon in the case of performing etching with the apparatus It shows a third diagram (a) to FIG. 3 (f) are manufacturing process diagrams of a trench-type capacitor of the first embodiment of the present invention, FIG. 4 (a) to FIG. 4 (g) is present manufacturing process diagram of a DRAM of a stacked memory cell structure of the second embodiment of the invention, the DRAM of FIG. 5 (a) to FIG. 5 (e) are stacked memory cell structure of a third embodiment of the present invention manufacturing process diagram, FIG. 6 is a diagram showing a DRAM trench type memory cell structure of the conventional example, FIG. 7 is a diagram showing a DRAM of a stacked memory cell structure of a conventional example. 31…シリコン基板、32…酸化シリコン膜、33…レジストパターン、34…トレンチの上の角部、35…下の角部、36 31 ... silicon substrate, 32 ... silicon oxide film, 33 ... resist pattern, 34 ... corners on the trench 35 ... corner portion of the lower, 36
…表面荒れ、37…酸化膜(SiFxOy膜)、38…n型拡散層(ストレージノード)、39…キャパシタ絶縁膜、301… ... rough surface, 37 ... oxide film (SiFxOy film), 38 ... n-type diffusion layer (storage node), 39 ... capacitor insulating film, 301 ...
キャパシタ電極、41…シリコン基板、42…ゲート酸化膜、43…酸化膜、44…ゲート電極、45…n型拡散層、46 Capacitor electrodes, 41 ... silicon substrate, 42 ... gate oxide film, 43 ... oxide layer, 44 ... gate electrode, 45 ... n-type diffusion layer, 46
…酸化シリコン膜、47…コンタクト孔、48…下部電極、 ... silicon film oxide, 47 ... contact hole 48 ... lower electrode,
401…凸の角部、402…凹の角部、403…表面荒れ、404… 401 ... the convex corner, 402 ... concave corners, 403 ... surface roughness, 404 ...
側壁、405…キャパシタ絶縁膜、406…キャパシタ電極、 Sidewalls, 405 ... capacitor insulating film, 406 ... capacitor electrode,
51…リン添加多結晶シリコン薄膜、52…凸の角部、53… 51 ... phosphorus-doped polycrystalline silicon thin film, the corner portion 52 ... projecting, 53 ...
側壁、54…キャパシタ絶縁膜、55…上部電極、T…トレンチ。 Side walls, 54 ... capacitor insulating film, 55 ... upper electrode, T ... trench.

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 6識別記号 FI H01L 27/10 625Z (58)調査した分野(Int.Cl. 6 ,DB名) H01L 21/302 ────────────────────────────────────────────────── ─── of the front page continued (51) Int.Cl. 6 identification symbol FI H01L 27/10 625Z (58) investigated the field (Int.Cl. 6, DB name) H01L 21/302

Claims (6)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】ハロゲン元素を含む第1のガスと、酸素元素を含む第2のガスを用い、少なくとも第1および第2 1. A using a first gas containing a halogen element, a second gas containing oxygen element, at least first and second
    のガスのうち一方を活性化することにより、単結晶シリコン、多結晶シリコンなどのシリコン基板あるいは薄膜、または金属あるいは金属硅化物薄膜等の被処理基体の溝部、段差部等の角部や、エッチングにより荒れた表面を表面処理するに際し、 前記被処理基体の凹部の角部をなだらかにすべく第1のガスに対する第2のガスの流量比を大きくしエッチングを行う第1のエッチング工程と、 前記被処理基体の凸部の角部をなだらかにすると共に表面の平滑化を行うべく第1のガスに対する第2のガスの流量比を前記第1のエッチング工程の流量比よりも大きくし、エッチングを行う第2のエッチング工程とを含むことを特徴とする表面処理方法。 By activating one of the gas, the single-crystal silicon, silicon substrate or a thin film such as polycrystalline silicon or metal, or the groove of the substrate to be processed such as a metal silicide film, and the corners of such stepped portions, etching upon surface treating the rough surface by said a first etching step of performing a second large etching the flow rate ratio of the gas to the first gas in order to gentle corner portion of the recessed portion of the substrate to be processed, wherein larger than the flow rate ratio of the first second gas flow ratio of the first etching step to gas in order to perform surface smoothing while gentler corners of the convex portion of the substrate to be processed, the etching surface treatment method, which comprises a second etching step of performing.
  2. 【請求項2】単結晶シリコン、多結晶シリコンなどのシリコン基体あるいは薄膜の被処理基体に対して前記第1 2. A single crystal silicon, the first with respect to the silicon substrate or the substrate to be processed of a thin film such as polycrystalline silicon
    のガスは、テトラフルオルメタンCF 4であり、前記第2 The gas is tetrafluoromethane CF 4, the second
    のガスは酸素O 2であり、前記第1のエッチング工程は、 Gas is oxygen O 2, wherein the first etching step,
    第1のガスに対する第2のガスの流量比を1以上2以下とした工程であり、 前記第2のエッチング工程は、第1のガスに対する第2 A step in which the second and the flow rate ratio of the gas and 1 to 2 for the first gas, the second etching step, first for the first gas 2
    のガスの流量比を2以上とした工程であることを特徴とする請求項(1)記載の表面処理方法。 Claim (1) surface treatment method wherein the the flow rate ratio of the gas is a step in which the two or more.
  3. 【請求項3】半導体基板上にトレンチを形成するトレンチ形成工程と、 ハロゲン元素を含む第1のガスと、酸素元素を含む第2 3. A trench forming step of forming a trench on a semiconductor substrate, a first gas containing a halogen element, a second containing the oxygen element
    のガスを用い、前記第1のガスに対する第2のガスの流量比を大きくした第1のエッチング工程により凹部の角部をなだらかにした後、第1のガスに対する第2のガスの流量比を前記第1のエッチング工程の流量比より大とした第2のエッチング工程で凸部の角部をなだらかにすると共に表面の平滑化を行う表面処理工程と、 前記溝の内壁面に低濃度拡散層を形成する低濃度拡散層形成工程と、 前記トレンチ以外の領域を絶縁膜で被覆した状態でキャパシタ絶縁膜を形成するキャパシタ絶縁膜形成工程と、 前記キャパシタ絶縁膜の上層にキャパシタ電極を形成するキャパシタ電極形成工程とを含むことを特徴とする半導体装置の製造方法。 Using the gas, after gentle corner portion of the recessed portion by a first etching process to increase the flow rate of the second gas to the first gas, the flow ratio of the second gas to the first gas a surface treatment step of performing surface smoothing while gentler corners of the projections in the second etching process larger than the flow rate of the first etching step, the low-concentration diffusion layer on the inner wall surface of the groove and low-concentration diffusion layer forming step of forming a capacitor insulating film forming step of forming a capacitor insulating film in a state where a region other than the trench is coated with an insulating film, a capacitor forming a capacitor electrode on the upper layer of the capacitor insulating film the method of manufacturing a semiconductor device which comprises an electrode formation step.
  4. 【請求項4】基板表面にMOSFETを形成するMOSFET形成工程と、 前記MOSFETの上層に、前記MOSFETのソースまたはドレイン領域の一方に接続するように、下部電極とキャパシタ絶縁膜と上部電極とを順次積層しキャパシタを形成するキャパシタ形成工程とを含む積層型キャパシタ構造の半導体装置の製造方法において、 前記下部電極のパターニングに先立ち、 ハロゲン元素を含む第1のガスと、酸素元素を含む第2 A MOSFET formation step of forming a MOSFET 4. A substrate surface, the upper layer of the MOSFET, so as to be connected to one of a source and a drain region of the MOSFET, successively the lower electrode and the capacitor insulating film and the upper electrode in stacked method of manufacturing a semiconductor device of a stacked capacitor structure including a capacitor forming step of forming a capacitor, prior to patterning of the lower electrode, the first comprising a first gas containing a halogen element, an oxygen element 2
    のガスとを用い、前記第1のガスに対する第2のガスの流量比を大きくしたエッチング工程で前記下部電極の凹部の角部をなだらかにする第1の表面処理工程を含むようにしたことを特徴とする半導体装置の製造方法。 Of using a gas, that it has to include a first surface treatment step to smooth the corners of the recess of the lower electrode in the first etching process by increasing the flow rate of the second gas to the gas the method of manufacturing a semiconductor device according to claim.
  5. 【請求項5】前記下部電極のパターニング後、 ハロゲン元素を含む第1のガスと、酸素元素を含む第2 After patterning of claim 5, wherein the lower electrode, a first gas containing a halogen element, a second containing the oxygen element
    のガスとを用い、第1のガスに対する第2のガスの流量比を前記第1の表面処理工程の流量比よりも大としたエッチング工程で凸部の角部をなだらかにすると共に表面を平滑化する第2の表面処理工程を含むようにしたことを特徴とする請求項(4)記載の半導体装置の製造方法。 Smooth surface with the use of a gas, to smooth the corners of the protrusions in the flow rate ratio of the second gas to the first gas first surface treatment step of the flow ratio etching process larger than the method according to claim (4) the semiconductor device, wherein it has to include a second surface treatment step of reduction.
  6. 【請求項6】基板表面にMOSFETを形成するMOSFET形成工程と、 前記MOSFETの上層に、前記MOSFETのソースまたはドレイン領域の一方に接続するように、下部電極とキャパシタ絶縁膜と上部電極とを順次積層しキャパシタを形成するキャパシタ形成工程とを含む積層型キャパシタ構造の半導体装置の製造方法において、 前記下部電極のパターニング後キャパシタ絶縁膜の形成に先立ち、 ハロゲン元素を含む第1のガスと、酸素元素を含む第2 A MOSFET formation step of forming a MOSFET 6. A substrate surface, the upper layer of the MOSFET, so as to be connected to one of a source and a drain region of the MOSFET, successively the lower electrode and the capacitor insulating film and the upper electrode in stacked method of manufacturing a semiconductor device of a stacked capacitor structure including a capacitor forming step of forming a capacitor, prior to the formation of patterned after the capacitor insulating film of the lower electrode, a first gas containing a halogen element, an oxygen element the second, including the
    のガスとを用い、前記第1のガスに対する第2のガスの流量比を大きくしたエッチング工程で凹部の角部をなだらかにする第1の表面処理工程と、 ハロゲン元素を含む第1のガスと、酸素元素を含む第2 Using a gas, a first surface treatment step of gentle corners of the recess in the first etching process by increasing the flow rate of the second gas to the gas, a first gas containing a halogen element , the second containing the oxygen element
    のガスとを用い、第1のガスに対する第2のガスの流量比を前記第1の表面処理工程の流量比より大としたエッチング工程で凸部の角部をなだらかにすると共に表面を平滑化する第2の表面処理工程を含むようにしたことを特徴とする半導体装置の製造方法。 Of using a gas, smoothing the surface as well as to smooth the corners of the projections in the second the flow rate ratio of the gas first surface treatment step of the flow ratio than the larger the etching of the first gas method of manufacturing a semiconductor device is characterized in that to include a second surface treatment step of.
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