JP2875303B2 - The semiconductor integrated circuit - Google Patents

The semiconductor integrated circuit

Info

Publication number
JP2875303B2
JP2875303B2 JP1278412A JP27841289A JP2875303B2 JP 2875303 B2 JP2875303 B2 JP 2875303B2 JP 1278412 A JP1278412 A JP 1278412A JP 27841289 A JP27841289 A JP 27841289A JP 2875303 B2 JP2875303 B2 JP 2875303B2
Authority
JP
Japan
Prior art keywords
circuit
mosfet
bias voltage
substrate
oscillation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP1278412A
Other languages
Japanese (ja)
Other versions
JPH03141669A (en
Inventor
勇夫 秋間
寿雄 野坂
Original Assignee
日立超エル・エス・アイエンジニアリング株式会社
株式会社日立製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日立超エル・エス・アイエンジニアリング株式会社, 株式会社日立製作所 filed Critical 日立超エル・エス・アイエンジニアリング株式会社
Priority to JP1278412A priority Critical patent/JP2875303B2/en
Publication of JPH03141669A publication Critical patent/JPH03141669A/en
Application granted granted Critical
Publication of JP2875303B2 publication Critical patent/JP2875303B2/en
Anticipated expiration legal-status Critical
Application status is Expired - Fee Related legal-status Critical

Links

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路ことにそれに含まれる基板バックバイアス電圧発生回路に関し、例えばダイナミック The present invention [relates] Detailed Description of the Invention relates to a substrate back bias voltage generating circuit contained therein to a semiconductor integrated circuit, for example, the dynamic
RAMや擬似スタティックRAMなどに適用して有効な技術に関するものである。 And applied to a RAM or pseudo-static RAM is a technique effectively.

〔従来技術〕 [Prior art]

MOSFET(絶縁ゲート型電解効果トランジスタ)で構成された半導体集積回路において、MOSFETのような回路素子と半導体基板との寄生容量を減少させるなどのために、基板バックバイアス電圧を内蔵の基板バイアス発生回路で発生させる技術がある。 MOSFET in a semiconductor integrated circuit constituted by (insulated gate field effect transistor), such as for reducing the parasitic capacitance between the circuit element and the semiconductor substrate, such as a MOSFET, the internal substrate back bias voltage substrate bias generating circuit in there is a technique to generate. この技術により、半導体集積回路に供給されるべき電源電圧を5Vのような単一電圧化することができると共に、寄生MOSトランジスタのゲートしきい値電圧を大きくして誤動作防止を図ることができる。 This technique, the power supply voltage to be supplied to the semiconductor integrated circuit it is possible to single voltage of such as 5V, the gate threshold voltage of the parasitic MOS transistor can be made largely to prevent malfunction.

従来の基板バイアス発生回路は、リングオシレータのような発振回路と、この発振回路で形成された周期信号を整流するチャージポンプ回路とを含み、その発振回路の発振周波数に応じて基板バックバイアス電圧を発生する。 Conventional substrate bias generating circuit, an oscillation circuit such as a ring oscillator, and a charge pump circuit for rectifying a periodic signal formed by the oscillating circuit, a substrate back-bias voltage in accordance with the oscillation frequency of the oscillation circuit Occur.

ところで、内部回路が一斉に動作を開始するチップ選択状態と、内部回路が殆ど動作を行わないチップ非選択状態もしくはスタンバイ状態との間では基板に流れる電流が大きく相違するため、双方の内部状態とは無関係に共通の基板バイアス発生回路を動作させると、チップ非選択状態においてもチップ選択状態と同じ動作が行われて電力消費量が増大してしまう。 Meanwhile, the chip selection state the internal circuit starts to operate in unison, to significantly different the current flowing through the substrate between the chip non-selection state or standby state internal circuit hardly perform the operation, and both the internal state When to operate the common substrate bias generating circuit independently, it would take place the same operation as the chip selection state increases the power consumption also in the chip non-selection state.

そこで、特開昭61−59688号に記載されるように、基板バックバイアス電圧のレベルに応じて発振回路の動作を断続的に開始/停止制御する技術が提案されている。 Therefore, as described in JP-A 61-59688, intermittent start / stop control technique is proposed the operation of the oscillation circuit according to the level of the substrate back-bias voltage.

〔発明が解決しようとする課題〕 しかしながら、基板バックバイアス電圧に応じて発振回路の動作を完全に停止させたり再開したりする断続的な制御を行う従来技術では、断続的な動作再開時には基板に電荷を急激に供給しなければらないため、発振回路の動作周期が比較的短くなるように予め回路定数を設定しておかなければならないことが本発明者によって見出され、これによりチップ非選択状態もしくはスタンバイ状態においても比較的大きな消費電力を必要とする。 [Problems to be Solved] However, in the prior art for performing intermittent control or resume completely stopping the operation of the oscillation circuit according to the substrate back bias voltage, the substrate during intermittent operation resumption since no roses have rapidly supply charge, the operation period of the oscillation circuit must be set relatively short so as to advance the circuit constants are found by the present inventors, thereby the chip non-selection state or require relatively large power consumption in the standby state. 特に、擬似SRAMなどバッテリバックアップされる半導体集積回路においてはスタンバイ時における低消費電力化が要請される。 In particular, low power consumption in the standby state in the semiconductor integrated circuit battery backup such as a pseudo SRAM is requested.

本発明の目的は基板バックバイアス電圧に応じて発振周波数を無段階に制御することができ、もってチップ非選択時もしくはスタンバイ時における低消費電力化を図ることができる半導体集積回路を提供することにある。 To provide a semiconductor integrated circuit which purpose it can be continuously controlled, the oscillation frequency depending on the substrate back-bias voltage, it is possible to reduce power consumption when the chip non-selection time or standby with the present invention is there.

前記ならびにその他のほかの目的と新規な特徴は本明細書の記述及び添加図面から明らかになるであろう。 The above and other further objects and novel features will become apparent from the following description and the addition drawings of this specification.

〔課題を解決するための手段〕 [Means for Solving the Problems]

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。 To briefly explain the summary of typical inventions among the inventions disclosed in the present application is as follows.

すなわち、所定のノードの充電経路又は放電経路の時定数に応じて発振周期が決定される発振回路と、チャージポンプ回路とを含んで成る基板バックバイアス回路を備える半導体集積回路において、前記発振回路の放電経路又は充電経路に、発生される基板バックバイアス電圧の絶対値の増大に従って相互コンダクタンスが減少されるMOSFETを直列多段接続した抵抗回路を結合したものである。 That is, in the semiconductor integrated circuit comprising an oscillation circuit whose oscillation period according to the time constant of the charging path or a discharging path of a given node is determined, a substrate back-bias circuit comprising a charge pump circuit, the oscillator circuit a discharge path or charge path is obtained by combining the resistance circuit in series connected in multiple stages a MOSFET transconductance with increasing absolute value is reduced in the substrate back bias voltage generated.

〔作 用〕 [For work]

上記した手段によれば、抵抗回路に含まれる多数のMO According to the above means, a number of MO included in the resistance circuit
SFETのしきい値電圧はその基板効果によりバックバイアス電圧の高低に応じて無段階に制御され、該バックバイアス電圧の絶対値が増大する程そのMOSFETのしきい値電圧が大きくなって発振回路の充電経路又は放電経路のCR The threshold voltage of the SFET is controlled steplessly in accordance with the height of the back-bias voltage due to the substrate effect of the oscillation circuit threshold voltage of the MOSFET as the absolute value increases is increased of the back bias voltage CR charging path or discharge path
時定数が増大し、これによって発振回路の発振周期が長くなってバックバイアス電圧の絶対値を低下させるように作用し、逆に該バックバイアス電圧の絶対値が減少する程そのMOSFETのしきい値電圧が小さくなって発振回路の充電経路又は放電経路のCR時定数が減少し、これによって発振回路の発振周期が短くなってバックバイアス電圧の絶対値を大きくするように作用する。 Increasing constant time, thereby acting to reduce the absolute value of the back bias voltage oscillation period is longer the oscillation circuit, the MOSFET as the absolute value of the back bias voltage conversely decreases the threshold reduces the CR time constant of the charging path or a discharging path of the oscillation circuit voltage becomes small, this oscillation period of the oscillation circuit by acts to increase the absolute value of the back bias voltage is shorter. このように基板バックバイアス回路はその動作を断続的に停止/再開することなく基板バックバイアス電圧を所定値に収束させようとするから、従来技術のように基板に電荷を急激に供給する必要がないため、発振回路の動作周期が比較的短くなるように予め回路定数を設定しておかなければならないという制約から逃れ、その結果としてチップ非選択状態もしくはスタンバイ状態における電力消費量低減を達成する。 Because this way the substrate back bias circuit to try to converge substrate back-bias voltage without intermittently stop / restart its operation to a predetermined value, must be rapidly supply charge to the substrate as in the prior art no therefore, escape the restriction that the operation period of the oscillation circuit must be set relatively short so as to advance the circuit constants, to achieve power consumption reduction in the chip non-selection state or a standby state as a result.

ここで抵抗回路に含まれるMOSFETがNチャンネル型MO Here MOSFET included in the resistance circuit is an N-channel type MO
SFETによつて構成される場合、当該MOSFETに対する基板効果によるしきい値電圧の変動を大きくすることが望ましく、その場合には他のNチャンネル型MOSFETと切り離してそのMOSFETを高濃度に不純物を導入した専用のP型ウェル領域に形成することが望ましい。 If by connexion configured SFET, it is desirable to increase the variation in the threshold voltage due to the substrate effect on the MOSFET, introducing an impurity at a high concentration and the MOSFET separately from the other N-channel MOSFET in which case the it is desirable to form a dedicated P-type well regions. 抵抗回路を充電経路に配置する場合には他のPチャンネル型MOSFETと切り離して高濃度に不純物を導入した専用のN型ウェル領域に形成するとよい。 It may be formed on the N-type well region dedicated to introducing an impurity at a high concentration in isolation from other P-channel MOSFET in the case of arranging the resistor circuit to the charging path.

斯る抵抗回路を含む基板バックバイアス回路の構成を簡素化するには、前記抵抗回路に含まれるMOSFETのゲート電極を一定の電圧でバイアスするようにしておくことが望ましい。 To simplify the configuration of the substrate back-bias circuit including a 斯Ru resistor circuit, it is desirable so as to bias the gate electrode of the MOSFET included in the resistance circuit with a constant voltage.

〔実 施 例〕 〔Example〕

第2図には、この発明が適用された擬似スタティック型RAMの一実施例回路ブロック図が示されている。 The second figure, an example circuit block diagram of a pseudo-static RAM to which the invention is applied is shown. 同図の各ブロックを構成する回路素子は、CMOS(相補型MO Circuit elements constituting each block of the figure, CMOS (Complementary MO
S)製造技術によって、単結晶シリコンのような1個の半導体基板上に形成される。 By S) fabrication techniques, are formed on one semiconductor substrate such as monocrystalline silicon. 以下の図において、チャンネル(バックゲート)部に矢印が付加されるMOSFETはP In the following figures, MOSFET of arrows in the channel (back gate) portion is added is P
チャンネル型であり、矢印の付加されないNチャンネル A channel, N channel not added arrow
MOSFETと区別して表示される。 It is displayed in distinction from the MOSFET.

この実施例の擬似スタティック型RAMは、そのメモリアレイがいわゆる1素子型のダイナミック型メモリセルによって構成されることで、回路の高集積化と低消費電力化が図られる。 Pseudo static RAM in this embodiment, by the memory array is configured by a so-called 1 element type dynamic memory cells, high integration of circuits and low power consumption is achieved. また、Xアドレス信号AXO〜AXi及びY Further, X address signal AXO~AXi and Y
アドレス信号AYO〜AYjがそれぞれ個別の外部端子を介して入力され、制御信号としてチップイネーブル信号▲ Address signal AYO~AYj are inputted respectively through separate external terminals, a chip enable signal as the control signal ▲
▼,ライトイネーブル信号▲▼及び出力イネーブル信号▲▼が設けられることで、通常のスタティック型RAMとコンパチブルな入出力インタフェース条件を持つ。 ▼, the write enable signal ▲ ▼ and output enable signal ▲ ▼ that are provided, with normal static RAM compatible input and output interface conditions. 擬似スタティック型RAMは、さらにリフレッシュ制御回路RFCを内蔵し、ダイナミック型メモリセル特有のリフレッシュ動作を自律的に実行するセルフリフレッシュ機能を持つ。 Pseudo static RAM further incorporates a refresh control circuit RFC, with self-refresh function to autonomously perform dynamic memory cells specific refresh operation. これにより、この実施例の擬似スタティック型RAMは、そのアクセスタイムが問題とならない限りにおいて、比較的高価なバイポーラ型RAMやCMOSスタティック型RAMと置換えて使用することができるものである。 Thus, the pseudo-static RAM in this embodiment, as long as the access time is not a problem, but that can be used by replacing the relatively expensive bipolar RAM and CMOS static RAM.

この実施例の擬似スタティック型RAMにおいて、リフレッシュ制御回路RFCは、後述するように、リフレッシュアドレスカウンタRCTR、リフレッシュタイマー回路RT In the pseudo static RAM in this embodiment, the refresh control circuit RFC, as described later, the refresh address counter RCTR, a refresh timer circuit RT
M及びリフレッシュ用タイミング発生回路RTGを含む。 Including M and refresh timing generator RTG. リフレッシュ制御回路RFCには、外部端子を介してリフレッシュ制御信号▲▼が供給される。 The refresh control circuit RFC, the refresh control signal ▲ ▼ supplied via an external terminal. このリフレッシュ制御信号▲▼が所定の周期で繰返しハイレベルからローレベルに変化されるとき、擬似スタティック型RAMはオートリフレッシュサイクルとされる。 When the refresh control signal ▲ ▼ is changed from repeatedly high level to a low level at a predetermined period, the pseudo-static RAM is set to the auto-refresh cycle. このオートリフレッシュサイクルにおいて、リフレッシュ制御回路RFCは、リフレッシュ制御信号▲▼に従って上記リフレッシュアドレスカウンタRCTRを一つずつ歩進し、1ワード線ごとのリフレッシュ動作を実行する。 In this auto-refresh cycle, the refresh control circuit RFC is the refresh address counter RCTR one by one increment according to the refresh control signal ▲ ▼, performs a refresh operation of each word line. 一方、リフレッシュ制御信号▲▼が所定の期間以上継続してローレベルとされるとき、擬似スタティック型RAMはセルフリフレッシュサイクルとされる。 On the other hand, when the refresh control signal ▲ ▼ is a low level continues for more than a predetermined period of time, the pseudo-static RAM is set to the self-refresh cycle.
このセルフリフレッシュサイクルにおいて、リフレッシュ制御回路RFCは、リフレッシュタイマー回路RTMから供給される起動用のタイミング信号に従って、すべてのワード線に関する一連のリフレッシュ動作を周期的に実行する。 In the self-refresh cycle, the refresh control circuit RFC is in accordance with the timing signal for starting supplied from the refresh timer circuit RTM, a series of refresh operations for all the word lines periodically executed.

第2図において、メモリアレイM−ARYは、特に制限されないが、2交点(折返しビット線)方式とされ、同図の水平方向に配置させるn+1組の相補データ線D0・ In Figure 2, the memory array M-ARY is not particularly limited, is a two-intersection (folded bit line) method, n + 1 sets of complementary data lines D0 · be arranged in the horizontal direction in FIG.
▲▼〜Dn・▲▼と、垂直方向に配置されるm+ ▲ ▼ and -Dn · ▲ ▼, it is arranged vertically m +
1本のワード線W0〜Wm、及びこれらの相補データ線とワード線の交点に格子状に配置される(n+1)×(m+ One word line W0 to Wm, and are arranged in a grid at the intersections of these complementary data lines and word lines (n + 1) × (m +
1)個のメモリセルとを含む。 1) and a number of memory cells.

メモリセルアレイM−ARYの各メモリセルは、いわゆる1素子型のダイナミック型メモリセルとされ、それぞれ情報蓄積用キャパシタCs及びアドレス選択用MOSFETQm Each memory cell of the memory cell array M-ARY is a so-called one-element type of dynamic memory cells, each information storage capacitor Cs and an address selecting MOSFETQm
により構成される。 It constituted by. メモリアレイM−ARYの同一の列に配置されるm+1個のメモリセルのアドレス選択用MOSF m is arranged in the same column of the memory array M-ARY + 1 single MOSF address selection of the memory cell
ETQmのドレインは、対応する相補データ線D0・▲▼ The drain of the ETQm, the corresponding complementary data lines D0 · ▲ ▼
〜Dn・▲▼の非反転信号線又は反転信号線に所定の規則性をもって交互に結合される。 -Dn · ▲ to the non-inverted signal line or the inverted signal line of ▼ with a predetermined regularity they are alternately bonded. また、メモリアレイM−ARYの同一の行に配置されるn+1個のメモリセルのアドレス選択用MOSFETQmのゲートは、対応するワード線W0〜Wmにそれぞれ共通結合される。 The gate of the address selection MOSFETQm of n + 1 memory cells which are arranged in the same row of the memory array M-ARY are commonly coupled to the corresponding word line W0 to Wm. 各メモリセルの情報蓄積用キャパシタCsの他方の電極すなわちセルプレートには、所定のセルフレプレート電圧が共通に供給される。 The other electrode or cell plate of the information storing capacitor Cs of each memory cell, a predetermined self-les plate voltage is commonly supplied.

メモリアレイM−ARYを構成するワード線W0〜Wmは、 Word lines W0~Wm constituting the memory array M-ARY is
ローアドレスデコーダRDCRに結合され、択一的に選択状態とされる。 Coupled to the row address decoder RDCR, it is alternatively selected.

ローアドレスデコーダRDCRには、後述するローアドレスバッファRADBからi+1ビットの相補内部アドレス信号 x0〜 xi(ここで、例えば非反転内部アドレス信号 The row address decoder RDCR, complementary internal address signals a i + 1 bits from the row address buffer RADB described later x0~ a xi (here, for example, the non-inverted internal address signals
ax0と反転内部アドレス信号▲▼をあわせて相補内部アドレス信号 x0のように表す。 ax0 and expressed as the inverted internal address signals ▲ ▼ The combined complementary internal address signals a x0. 以下同じ)が供給され、またタイミング発生回路TGからタイミング信号φ Hereinafter the same) is supplied, also the timing signal φ from the timing generator TG
xが供給される。 x is supplied. タイミング信号φxは、通常ローレベルとされ、擬似スタティック型RAMが通常の動作モード又はリフレッシュモードで選択状態とされるとき所定のタイミングでハイレベルとされる。 Timing signal φx is usually low, the pseudo-static RAM is set to the high level at a predetermined timing when a selected state in the normal operation mode or a refresh mode.

ローアドレスデコーダRDCRは、上記タイミング信号φ Row address decoder RDCR, said timing signal φ
xがハイレベルとされることで、選択的に動作状態とされる。 By x is set to the high level, it is selectively operated state. この動作状態において、ローアドレスデコーダRD In this operating state, the row address decoder RD
CRは、上記相補内部アドレス信号 x0〜 xiをデコードし、対応する1本のワード線を択一的にハイレベルの選択状態とする。 CR decodes the complementary internal address signals a x0~ a xi, the corresponding one word line to a selected state of alternatively high level.

ローアドレスバッファRADBは、アドレスマルチプレクサAMXから伝達されるローアドレス信号を受けて保持する。 Row address buffer RADB holds receives a row address signal transferred from the address multiplexer AMX. また、これらのローアドレス信号をもとに、上記相補内部アドレス信号 x0〜 xiを形成する。 Further, based on these row address signals, forming the complementary internal address signals a x0~ a xi.

アドレスマルチプレクサAMXの一方の入力端子には、 To one input terminal of the address multiplexer AMX,
外部端子AX0〜AXiを介して入力されるi+1ビットのX Is input via the external terminal AX0~AXi i + 1 bits of X
アドレス信号AX0〜AXiが供給される。 Address signal AX0~AXi is supplied. また、アドレスマルチプレクサAMXの他方の入力端子には、特に制限されないが、後述するリフレッシュ制御回路RFCからi+1 The address multiplexer to the other input terminal of AMX, is not particularly limited, i + 1 from the refresh control circuit RFC described later
ビットのリフレッシュアドレス信号rx0〜rxiが供給される。 Bit of the refresh address signal rx0~rxi is supplied. アドレスマルチプレクサAMXには、さらにタイミング発生回路TGから、タイミング信号φrefが供給される。 The address multiplexer AMX, from further timing generator TG, a timing signal φref is supplied. タイミング信号φrefは、擬似スタティック型RAMが通常の書込み又は読出し動作モードとされるときローレベルとされ、オートリフレッシュ又はセルフリフレッシュモードとされるときハイレベルとされる。 Timing signal φref is pseudo static RAM is set to the low level when it is a normal write or read operation mode, set to the high level when it is auto-refresh or self-refresh mode.

アドレスマルチプレクサAMXは、上記タイミング信号φrefがローレベルとされる通常のメモリアクセスにおいて、外部端子A0〜Aiを介して供給されるXアドレス信号AX0〜AXiを選択し、ローアドレス信号として上記ローアドレスバッファRADBに伝達する。 Address multiplexer AMX, in normal memory accesses the timing signal φref is the low level, selects the X address signal AX0~AXi supplied via the external terminals A0-Ai, the row address buffer as a row address signal transmitted to the RADB. また、タイミング信号φrefがハイレベルとされる各リフレッシュモードにおいて、リフレッシュ制御回路RFCから供給されるリフレッシュアドレス信号rx0〜rxiを選択し、ローアドレス信号として上記ローアドレスバッファRADBに伝達する。 In each refresh mode the timing signal φref is the high level, selects the refresh address signal rx0~rxi supplied from the refresh control circuit RFC, is transmitted to the row address buffer RADB as row address signals.

一方、メモリアレイM−ARYを構成する相補データ線D On the other hand, the complementary data lines D constituting the memory array M-ARY
0・▲▼〜Dn・▲▼は、その一方において、センスアンプSAの対応する単位増幅回路USAに結合される。 0 · ▲ ▼ ~Dn · ▲ ▼, at the other hand, is coupled to a corresponding unit amplifier USA sense amplifier SA.

センスアンプSAは、n+1個の単位増幅回路USAにより構成される。 The sense amplifier SA is constituted by (n + 1) unit amplifier USA. センスアンプSAの各単位増幅回路USA Each unit amplifiers USA sense amplifier SA
は、第2図に例示的に示されるように、PチャンネルMO As it is illustratively shown in Figure 2, P-channel MO
SFETQ10,Q11及びNチャンネルMOSFETQ30,Q31からなるCM SFETQ10, Q11 and N channel MOSFETQ30, consisting of Q31 CM
OSラッチ回路を基本構成とする。 And the basic configuration of the OS latch circuit. これらのラッチ回路の入出力ノードは、対応する相補データ線D0・▲▼〜 Output nodes of the latch circuits corresponding complementary data lines D0 · ▲ ▼ ~
Dn・▲▼の非反転信号線及び反転信号線にそれぞれ結合される。 It is coupled to the non-inverted signal line and the inverted signal line of dn · ▲ ▼. また、上記センスアンプSAの単位回路には、特に制限されないが、Pチャンネル型の駆動MOSFET Further, the unit circuit of the sense amplifier SA, is not particularly limited, P-channel type driving MOSFET
Q9を介して回路の電源電圧Vccが供給され、Nチャンネル型の駆動MOSFETQ29を介して回路の接地電位が供給される。 Is supplied power supply voltage Vcc of the circuit through Q9, the ground potential of the circuit is supplied through the drive MOSFETQ29 of N-channel type.

駆動MOSFETQ29のゲートには、タイミング発生回路TG The gate of the driving MOSFETs Q29, the timing generator TG
から、タイミング信号φpaが供給される。 From the timing signal φpa supplied. また、駆動MO In addition, the drive MO
SFETQ9のゲートには、上記タイミング信号φpaのインバータ回路N5による反転信号が供給される。 The gate of SFETQ9, inverted signal by an inverter circuit N5 of the timing signal φpa is supplied. タイミング信号φpaは、通常ローレベルとされ、この擬似スタティック型RAMが選択状態とされ選択されたワード線に結合されるメモリセルから出力される微小読出し信号が対応する相補データ線に確立される時点で、ハイレベルとされる。 Time timing signal φpa is usually low, the micro read signal the pseudo static RAM is output from the selected state to the memory cells coupled to the selected word line is established in the corresponding complementary data lines in, it is a high level. タイミング信号φpaがハイレベルとされることで、 By timing signal φpa has a high level,
上記駆動MOSFETQ9及びQ29はともにオン状態となり、センスアンプSAのn+1個の単位増幅回路USAを一斉に動作状態とする。 The drive MOSFETQ9 and Q29 are both turned on, simultaneously to the operating state of the (n + 1) unit amplifier USA sense amplifier SA.

センスアンプSAの各単位増幅回路USAは、その動作状態において、選択されたワード線に結合されるn+1個のメモリセルから対応する相補データ線D0・▲▼〜 Each unit amplifiers USA sense amplifier SA, in its operating state, the corresponding complementary data lines D0 · ▲ ▼ ~ from the n + 1 memory cells coupled to the selected word line
Dn・▲▼を介して出力される微小読出し信号をそれぞれ増幅し、ハイレベル又はローレベルの2値読出し信号とする。 Dn · ▲ ▼ minute read signal is output via the amplifying respectively, and binary read signal of high level or low level. これらの2値読出し信号は、擬似スタティック型RAMが読出しモード又は各リフレッシュサイクルとされるとき、対応するメモリセルに再書込みされ、記憶データのリフレッシュ動作が行われる。 These binary read signal, when the pseudo-static RAM is a read mode or the refresh cycle, is rewritten to the corresponding memory cell, the refresh operation of the memory data. 言い換えると、 In other words,
ワード線W0〜Wmを択一的にハイレベルの選択状態とし、 Alternatively a high level selected state of the word lines W0 to Wm,
センスアンプSAの単位増幅回路USAを一斉に動作状態とすることで、ダイナミック型メモリセルのリフレッシュ動作を実現することができる。 With simultaneously operating state unit amplifiers USA sense amplifier SA, it is possible to realize a refresh operation of the dynamic memory cell.

メモリアレイM−ARYを構成する相補データ線D0・▲ Complementary data lines D0 · constituting the memory array M-ARY ▲
▼〜Dn・▲▼は、その他方において、カラムスイッチCSWの対応するスイッチMOSFETに結合される。 ▼ ~Dn · ▲ ▼, at its other, are coupled to the corresponding switch MOSFET of the column switch CSW. カラムスイッチCSWは、相補データ線D0・▲▼〜Dn・ Column switch CSW, complementary data lines D0 · ▲ ▼ ~Dn ·
▲▼に対応して設けられるn+1対のスイッチMOSF ▲ provided corresponding to ▼ n + 1 pair of switch MOSF
ETQ36,Q37〜Q38,Q39により構成される。 ETQ36, Q37~Q38, constituted by Q39. これらのスイッチMOSFETの一方は対応する相補データ線にそれぞれ結合され、その他方は相補共通データ線の非反転信号線CD及び反転信号線▲▼にそれぞれ共通接続される。 One of these switches MOSFET is coupled to the corresponding complementary data lines, the other of which is commonly connected to the non-inverted signal line CD and the inverted signal line ▲ ▼ complementary common data line. 各対のスイッチMOSFETのゲートはそれぞれ共通接続され、カラムアドレスデコーダCDCRから対応するデータ線選択信号Y0〜Ynがそれぞれ供給される。 The gate of each pair switch MOSFET are connected in common, respectively, the data line selection signal Y0~Yn corresponding from the column address decoder CDCR are supplied. これにより、カラムスイッチCSWを構成する各対のスイッチMOSFETは、対応する上記データ線選択信号Y0〜Ynが択一的にハイレベルとされることでオン状態となり、指定される一組の相補データ線と共通相補データ線CD・▲▼を選択的に接続する。 Thus, each pair of switches MOSFET constituting the column switch CSW corresponding said data line selection signal Y0~Yn is turned on by being a selectively high level, a set of complementary data specified lines and to selectively connect the common complementary data lines CD · ▲ ▼.

カラムアドレスデコーダCDCRには、後述するカラムアドレスバッファCADBからj+1ビットの相補内部アドレス信号 y0〜 yjが供給され、またタイミング発生回路 A column address decoder CDCR is complementary internal address signals a y0~ a yj of j + 1 bits from the column address buffer CADB to be described later is supplied, also the timing generator
TGからタイミング信号φyが供給される。 Timing signal φy supplied from TG. タイミング信号φyは、通常ローレベルとされ、擬似スタティック型 Timing signal φy is usually low, the pseudo-static
RAMが選択状態とされ上記センスアンプSAによる増幅動作が終了する時点で、ハイレベルとされる。 When the RAM is amplifying operation by the selected state the sense amplifier SA is completed, it is the high level.

カラムアドレスデコーダCDCRは、上記タイミング信号φyがハイレベルとされることで、選択的に動作状態とされる。 Column address decoder CDCR, by the timing signal φy is the high level, are selectively operated state. この動作状態において、カラムアドレスデコーダCDCRは、上記相補内部アドレス信号 y0〜 yjをデコードし、対応する上記データ線選択信号Y0〜Ynを択一的にハイレベルとする。 In this operating state, the column address decoder CDCR decodes the complementary internal address signals a y0~ a yj, the corresponding said data line selection signal Y0~Yn and alternatively a high level.

カラムアドレスバッファCADBは、外部端子AY0〜AYjを介して供給されるj+1ビットのYアドレス信号AY0〜A Column address buffer CADB is the j + 1 bit supplied through the external terminals AY0~AYj Y address signal AY0~A
Yjを取込み、保持する。 It captures the Yj, to hold. また、これらのYアドレス信号 These Y-address signal
AY0〜AYjをもとに上記相補内部アドレス信号 y0〜 yj The complementary internal address based on AY0~AYj signal a y0~ a yj
を形成する。 To form.

相補共通データ線CD・▲▼には、メインアンプMA Complementary common data line CD · ▲ ▼, the main amplifier MA
の入力端子が結合されるとともに、データ入力バッファ An input terminal of is coupled, the data input buffer
DIBの出力端子が結合される。 Output terminals of the DIB are combined. メインアンプMAの出力端子はさらにデータ出力バッファDOBの入力端子に結合され、データ出力バッファDOBの出力端子にはデータ入出力端子DIOに結合される。 An output terminal of the main amplifier MA is further coupled to an input terminal of the data output buffer DOB, the output terminal of the data output buffer DOB is coupled to the data input and output terminals DIO. データ入力バッファDIBの入力端子も上記データ入出力端子DIOに共通結合される。 Input terminal of the data input buffer DIB is also commonly coupled to the data input and output terminals DIO.

メインアンプMAは、タイミング発生回路TGから供給されるタイミング信号φmaに従って選択的に動作状態とされる。 The main amplifier MA are selectively operating state in accordance with the timing signal φma supplied from the timing generator TG. この動作状態において、メインアンプMAは、メモリアレイM−ARYの選択されたメモリセルから対応する相補データ線及び相補共通データ線CD・▲▼を介して出力される2値読出し信号をさらに増幅し、データ出力バッファDOBに伝達する。 In this operating state, the main amplifier MA, further amplifies the binary read signal output via the selected memory cells in the memory array M-ARY corresponding complementary data lines and the complementary common data line CD · ▲ ▼ , transmitted to the data output buffer DOB.

データ出力バッファDOBは、擬似スタティック型RAMが読出し動作モードとされるとき、タイミング発生回路TG Data output buffer DOB, when the pseudo-static RAM is a read operation mode, the timing generator TG
から供給されるタイミング信号φrに従って選択的に動作状態とされる。 It is selectively operating state in accordance with the timing signal φr which is supplied from. この動作状態において、データ出力バッファDOBは、メインアンプMAから伝達されるメモリセルの読出し信号をデータ入出力端子DIOを介して外部の装置に送出する。 In this operating state, the data output buffer DOB sends the read signal of the memory cell to be transmitted from the main amplifier MA to an external apparatus via the data input-output terminal DIO.

データ入力バッファDIOは、ダイナミック型RAMが書込み動作モードとされるとき、タイミング発生回路TGから選択的に動作状態とされる。 Data input buffer DIO, when the dynamic RAM is set to the write operation mode, are selectively operating state from the timing generator TG. この動作状態において、データ入力バッファDIOは、データ入出力端子DIOを介して供給される書込みデータを相補書込み信号とし、相補共通データ線CD・▲▼に供給する。 In this operating state, the data input buffer DIO is a complementary write signal write data supplied via the data input and output terminals DIO, and supplies the complementary common data line CD · ▲ ▼.

リフレッシュ制御回路RFCは、前述したように、リフレッシュタイマ回路RTMとリフレッシュアドレスカウンタRCTR及びリフレッシュ用タイミング発生回路RTGを含む。 Refresh control circuit RFC, as described above, includes a refresh timer circuit RTM and refresh address counter RCTR and refresh timing generator RTG. リフレッシュ制御回路RFCは、後述するように、外部端子を介して供給されるリフレッシュ制御信号▲ Refresh control circuit RFC, as described later, the refresh control signal supplied via the external terminals ▲
▼に従って、オートリフレッシュサイクル又はセルフリフレッシュサイクルを選択的に実行する。 ▼ accordingly executes the auto-refresh cycle or the self-refresh cycle selectively.

各リフレッシュサイクルにおいて、リフレッシュ制御回路RFCは、タイミング発生回路TGにリフレッシュ動作を開始するためのタイミング信号φrsを供給する。 In each refresh cycle, the refresh control circuit RFC supplies a timing signal φrs for starting a refresh operation to the timing generator TG. タイミング発生回路TGは、上記タイミング信号φrsに従ってリフレッシュ動作に必要な各種のタイミング信号を形成し、各回路に供給する。 The timing generator TG, in accordance with the timing signal φrs forms various timing signals necessary for the refresh operation, and supplies to each circuit. また、1つのワード線に関するリフレッシュ動作が終了するごとに、タイミング信号φ Further, each time the refresh operation for one word line is completed, the timing signal φ
reを上記リフレッシュ制御回路RFCに供給する。 re a supplied to the refresh control circuit RFC. このタイミング信号φreは、上記リフレッシュアドレスカウンタRCTRを歩進するためのカウントパルスとされる。 The timing signal φre is a count pulse for stepping the refresh address counter RCTR.

タイミング発生回路TGは、チップイネーブル信号▲ The timing generator TG, the chip enable signal ▲
▼,ライトイネーブル信号▲▼及び出力イネーブル信号▲▼をもとに、上記各種のタイミング信号を形成し、各回路に供給する。 ▼, based on the write enable signal ▲ ▼ and output enable signal ▲ ▼, to form the various timing signals and supplies to each circuit. また、上記リフレッシュ制御回路RFCから供給されるタイミング信号φrsに従って、リフレッシュ動作に必要な各種のタイミング信号を形成し、各回路に供給する。 Further, according to the timing signal φrs supplied from the refresh control circuit RFC, it forms various timing signals necessary for the refresh operation, and supplies to each circuit. さらに、タイミング発生回路TGは、1本のワード線に関するリフレッシュ動作が終了すると、タイミング信号φreを形成し、上記リフレッシュ制御回路RFCに供給する。 Further, the timing generator TG, when the refresh operation relating to one word line is completed, to form a timing signal .phi.RE, supplied to the refresh control circuit RFC.

基板バックバイアス回路(以下単に基板バイアス発生回路とも記す)Vbb−Gは、集積回路の外部端子を構成する電源端子Vccと基準電位端子(もしくはアース端子)GNDとの間に加えられる+5Vのような正の電源電圧によって動作され、負のバイアス電圧を出力する。 Substrate back-bias circuit (hereinafter simply referred to as a substrate bias generating circuit) Vbb-G, such as the applied + 5V to between the power supply terminal Vcc and a reference potential terminal (or ground terminal) GND constituting the external terminal of the integrated circuit operated by positive supply voltage, and outputs a negative bias voltage.

基板バイアス発生回路Vbb−Gから出力させるバイアス電圧は、メモリアレイにおけるMOSFETQm及び図示されている回路ブロックを構成するMOSFETの基体ゲートとしての半導体領域に供給される。 Bias voltage to be outputted from the substrate bias generating circuit Vbb-G is supplied to the semiconductor region of a MOSFET of the substrate gate to a circuit block being MOSFETQm and illustrated in the memory array.

特に制限されないが、この実施例のCMOS集積回路は、 Is not particularly limited, CMOS integrated circuit of this embodiment,
単結晶P型シリコンからなる半導体基板に形成される。 It is formed on a semiconductor substrate made of monocrystalline P-type silicon.
メモリアレイM−ARYにおけるMOSFETQmのようなNチャンネルMOSFETは、かかる半導体基板表面に形成されたソース領域、ドレイン領域、及びソース領域とドレイン領域との間の半導体基板表面に薄い厚さのゲート絶縁膜を介して形成されたポリシリコンからなるようなゲート電極から構成される。 N-channel MOSFET such as MOSFETQm in the memory array M-ARY, such source region formed in a semiconductor substrate surface, a drain region, and a thin gate insulating film of the semiconductor substrate surface between the source region and the drain region composed of the gate electrode such as of polysilicon formed through. PチャンネルMOSFETは、上記半導体基板表面に形成されたN型ウェル領域に形成される。 P-channel MOSFET is formed in an N-type well region formed on the semiconductor substrate surface. これによって、半導体基板は、その上に形成された複数のNチャンネルMOSFETの基体ゲートを構成する。 Thus, the semiconductor substrate constitutes a substrate gate of the plurality of N-channel MOSFET formed thereon. N型ウェル領域は、その上に形成されたPチャンネルMOSFETの基体ゲートを構成する。 N-type well region constitutes the substrate gate of the P-channel MOSFET formed thereon. PチャンネルMOSFETの基体ゲートすなわちN型ウェル領域は、第1図の電源端子Vccに結合される。 Substrate gate ie N-type well region of the P-channel MOSFET is coupled to the power supply terminal Vcc of the first view.

この実施例のCMOS集積回路は、図示しないけれども、 CMOS integrated circuit of this embodiment, although not shown,
半導体基板の主面のうち、活性領域とされるべき表面部分以外の表面部分、すなわちMOSFET,MOSキャパシタ及び半導体配線領域等を形成すべき表面部分以外の表面部分は、比較的厚い厚さのフィールド絶縁膜によって覆われる。 Among the main surface of the semiconductor substrate, the surface portions other than the surface portion to be the active region, i.e. MOSFET, the surface portions other than the surface portion for forming the MOS capacitor and the semiconductor wiring region and the like, field relatively thick thickness It is covered with the insulating film. 必要とされる配線層は、フィールド絶縁膜上に延長されたり、活性領域上に絶縁膜を介して延長される。 Wiring layers required is or are extended over the field insulating film, it is extended through the insulating film on the active region.

この構造に従うと、基板バイアス発生回路Vbb−Gから出力されるバックバイアス電圧−Vbbは、半導体基板の表面に形成されたNチャンネルMOSFETの基体ゲートに供給される。 According to this structure, the back-bias voltage -Vbb output from the substrate bias generating circuit Vbb-G is supplied to the substrate gate of the N-channel MOSFET formed on the surface of the semiconductor substrate.

バックバイアス電圧は、NチャンネルMOSFETのソース・ドレイン領域と半導体基板との間のPN接合によって形成される接合容量及び半導体配線領域と半導体基板との間のPN接合によって形成される接合容量を減少させる。 Back bias voltage reduces the junction capacitance formed by the PN junction between the junction capacitance and the semiconductor wiring region and the semiconductor substrate is formed by a PN junction between the source-drain region and the semiconductor substrate of the N-channel MOSFET .
これに応じて、集積回路は、それにおける動作速度を制限する寄生容量が減少されるので、高速動作可能となる。 In response, the integrated circuit, the parasitic capacitance which limits the operating speed of which is reduced and high-speed operation possible.

アドレス選択MOSFETのようなMOSFETは、それがオフ状態にされているときでも、往々にしてリーク電流を生ずる。 MOSFET such as the address selection MOSFET is that it even when it is turned off, resulting in leakage current Often. このMOSFETは、バックバイアス電圧−Vbbが印加されたときの基板バイアス効果によってそのしきい値電圧が適当に増加され、それによって、斯るリーク電流が減少される。 This MOSFET has its threshold voltage is increased appropriately by the substrate bias effect when back bias voltage -Vbb is applied, thereby 斯Ru leakage current is reduced. アドレス選択MOSFETにおけるリーク電流の減少の結果として、情報記憶キャパシタCsにおける保持電荷は、比較的長時間にわたって保持されるようになる。 As a result of the reduction of the leakage current in the address selection MOSFET, charges held in the information storage capacitor Cs will be retained over a relatively long period of time.

集積回路において、フィールド絶縁膜とその上に延長される信号配線のような配線からなる構造は、寄生MOSF In an integrated circuit, a field insulating film and the wiring, such as the signal wiring extending on its structure, parasitic MOSF
ET構造の一部を構成するとみなされる。 It is considered to constitute part of the ET structure. バックバイアス電圧−Vbbは、寄生MOSFETのしきい値電圧を増加させ、 Back bias voltage -Vbb increases the threshold voltage of the parasitic MOSFET,
寄生MOSFETが動作しないようにさせる。 It causes the parasitic MOSFET does not work.

基板バイアス発生回路Vbb−Gは、後の説明から明らかとなるように、キャパシタを利用するチャージポンプ作用によって周期的にバイアス電圧を発生する。 The substrate bias generating circuit Vbb-G, as will become apparent from the following description, periodically generating a bias voltage by a charge pump action utilizing capacitors. このバックバイアス電圧は、それが与えられる半導体基板と電源配線、半導体領域との間に存在する寄生容量、浮遊容量によって平滑される。 This back bias voltage, it is given semiconductor substrate and the power supply wiring, parasitic capacitance between the semiconductor region and is smoothed by the stray capacitance.

バックバイアス電圧は、MOSFETのソース・ドレイン領域と半導体基板との間に生ずるようなリーク電流によって減少する。 Back bias voltage is reduced by the leakage current, as generated between the source and drain regions and the semiconductor substrate of the MOSFET.

ここで、半導体基板に対するリーク電流は、必ずしも一定でなく、回路動作に影響される。 Here, the leakage current to the semiconductor substrate is not necessarily constant, is affected by the circuit operation. このリーク電流は、チップ非選択状態もしくはスタンバイ状態におけるようにMOSFETのスイッチ状態が変化されずに固定もしくは静止されているなら比較的小さい。 This leakage current is relatively small if the switch state of the MOSFET is fixed or stationary without being changed as in the chip non-selection state or a standby state. これに対し、このリーク電流は、チップ選択状態におけるようにMOSFETのスイッチ状態が変化されると、それに応じて増加されてしまう。 In contrast, the leakage current, the switch state of the MOSFET is changed as in the chip selection state, it would be increased accordingly. なお、基板へのリーク電流の発生メカニズムについては、必要なら、1981年付ジョーン ウイリイ アンド サンズ(Jhon Willy & sons)社発行、エス エム スツェー(SMSze)著フィジックス オブ セミコンダクタ デバイセズ(Physics of semiconductor d It is to be noted that the generation mechanism of the leakage current to the substrate, if necessary, Joan Uirii & Sons with 1981 (Jhon Willy & sons), published, S. M. Sutsue (SMSze) Author Physics of Semiconductor Devices (Physics of semiconductor d
evices)第480頁ないし487頁を参照されたい。 evices) see the first 480 pages to 487 pages.

第2図の擬似SRAMにおいては、基板リーク電流は、チップイネーブル信号▲▼やアウトプットイネーブル信号▲▼などにもとづいてタイミング制御回路TC, In the pseudo SRAM of FIG. 2, the substrate leakage current, the chip enable signal ▲ ▼ and output enable signal ▲ ▼ based on a timing control circuit TC,
アドレスバッファ,デコーダ,センスアンプ等の回路が動作されると、それに応じて増加される。 Address buffer, decoder, the circuit such as a sense amplifier is operated is increased accordingly.

この実施例に従うと、基板バイアス発生回路Vbb−G According to this embodiment, the substrate bias generating circuit Vbb-G
は、チップ選択状態において基板リーク電流が増加されたときにおいても、基板バイアス電位を適切な値に維持させることができるようにするために、比較的大きな電流駆動能力をもった第1発生回路Vbb−G1と、チップ非選択状態もしくはスタンバイ状態において必要な最小限の電流駆動能力をもった第2発生回路Vbb−G2とを備えている。 It is even when the substrate leakage current is increased in the chip selection state, in order to be able to maintain the substrate bias potential to an appropriate value, the first generation circuit Vbb having a relatively large current driving capability and -G1, and a second generation circuit Vbb-G2 with a minimum current driving capability required in the chip non-selection state or a standby state. このように擬似SRAMの動作状態に応じて双方の回路を使い分けることにより、低消費電力化を図るものである。 By selectively using both circuits in accordance with the operation state of the pseudo SRAM, in which reduction of power consumption.

特に制限されないが、この実施例に従うと、基板バイアス発生回路Vbb−Gにおける第1発生回路Vbb−G1と第2発生回路Vbb−G2との動作状態はチップイネーブル信号▲▼に基づいてタイミング制御回路TGから出力される制御信号φce及びリフレッシュ制御信号φrefに基づいて制御される。 Is not particularly limited, according to this embodiment, the first generation circuit Vbb-G1 and operating state of the second generator circuit Vbb-G2 chip enable signal ▲ ▼ timing control circuit on the basis of the substrate bias generating circuit Vbb-G It is controlled based on the control signal φce and the refresh control signal φref is outputted from the TG. 即ち、チップイネーブル信号▲ That is, the chip enable signal ▲
▼がローレベルにアサートされてチップ状態にされているとき、並びにリフレッシュ制御信号φrefによってリフレッシュ動作が指示されるときに、第1発生回路Vbb ▼ is when being asserted low level is the chip state, and when the refresh operation is instructed by the refresh control signal .phi.ref, first generator Vbb
−G1の動作が選択され、それ以外のチップ非選択時もしくはスタンバイ時には第2発生回路Vbb−G2の動作が選択される。 Operation of -G1 is selected, and when the other chip unselected or standby operation of the second generator circuit Vbb-G2 is selected.

第1図には基板バイアス発生回路Vbb−Gに含まれる第2発生回路Vbb−G2の一例が示される。 The first drawing an example of a second generation circuit Vbb-G2 contained in the substrate bias generating circuit Vbb-G is shown.

同図に示される第2発生回路VBB−G2は、発振回路OSC Second generator VBB-G2 shown in this figure, the oscillation circuit OSC
と、その出力波形の整形並びに増幅を行うCMOSインバータ回路INVaにて成る増幅回路AMP、及び整流回路として機能するチャージポンプ回路PUMPから構成される。 When, and a charge pump circuit PUMP functioning as an amplifier circuit AMP, and the rectifier circuit comprising at CMOS inverter circuit INVa performing shaping and amplification of the output waveform.

発振回路OSCは、電源電圧Vccによって動作され、例えば奇数段のCMOSインバータ回路INV1〜INViがリング状に結合されることによって構成されたリングオシレータとして構成される。 Oscillation circuit OSC, the power supply voltage Vcc is operated by, for example, a CMOS inverter circuit INV1~INVi odd stages as a ring oscillator configured by being coupled in a ring shape.

前記チャージポンプ回路PUMPは、チャージポンプ用のキャパシタC1と、整流素子として動作するようにそのゲート電極がそのドレイン電極(印加される電圧極性によってドレイン電極として作用するかソース電極として作用するか異なるが便宜上ドレイン電極と称する)に結合されたNチャンネル型MOSFETQ40及びQ41とからなる。 The charge pump circuit PUMP includes a capacitor C1 of the charge pump, but the gate electrodes to operate as a rectifying element or different acts as a source electrode or acts as a drain electrode by a voltage polarity which is the drain electrode (applied consisting convenience referred to as a drain electrode) to be coupled the N-channel type MOSFETQ40 and Q41 Prefecture. 特に制限されないが、キャパシタC1は、NチャンネルMOSF Is not particularly limited, the capacitor C1, N-channel MOSF
ETと類似の構成にされることによってMOSキャパシタ構造をとるようにされている。 It is to take MOS capacitor structure by being similar in configuration and ET. キャパシタC1の一方の電極、すなわちMOSFTのゲート電極と対応される電極は、 One electrode of the capacitor C1, i.e. electrodes corresponding to the gate electrode of MOSFT is
前記CMOSインバータ回路INVaの出力端子に結合されている。 The is coupled to the output terminal of the CMOS inverter circuit INVa. キャパシタC1の他方の電極すなわちMOSFETのソース又はドレイン電極と対応される電極は、MOSFETQ40とQ41 Electrodes and the other of the source electrode i.e. MOSFET also be associated with the drain electrode of the capacitor C1, MOSFET Q40 and Q41
の共通接続点に接続されている。 It is connected to a common connection point.

整流素子としてのMOSFETQ40は、キャパシタC1の他方の電極と回路の接地点GNDとの間に設けられ、MOSFETQ41 MOSFETQ40 as the rectifying element is provided between the ground point GND of the other electrode and the circuit of the capacitor C1, MOSFET Q41
は上記他方の電極と基板バイアス用電極パッドPADとの間に設けられている。 Is provided between the other electrode and the substrate bias electrode pad PAD. この電極パッドPADは半導体基板等に電気的に接続されていて、基板バイアス電圧−Vbb The electrode pad PAD is not electrically connected to the semiconductor substrate or the like, the substrate bias voltage -Vbb
を供給する。 And supplies. 尚、この基板などと回路の接地電位点との間には、実質的にバックバイアス電圧を保持する図示しない寄生容量Cbが存在する。 Note that during such substrate and the ground potential point of the circuit, the parasitic capacitance Cb is present (not shown) for holding the substantially back bias voltage.

上記ダイオード形態のMOSFETQ40は、発振パルスがハイレベル(電源電圧Vcc)のときオン状態となる。 MOSFETQ40 of the diode forms an oscillation pulse is turned on at a high level (power supply voltage Vcc). これにより、キャパシタC1は上記出力ハイレベルによってプリチャージが行われる。 Thus, the capacitor C1 is precharged by the output high level is performed. 発振パルスがローレベル(回路の接地電位)にされたとき、キャパシタC1の他方の電極は、−(Vcc−Vth)の負電圧となる。 When the oscillation pulse is at a low level (ground potential of the circuit), the other electrode of the capacitor C1, - a negative voltage (Vcc-Vth). ここで、VthはMOS Here, Vth is MOS
FETQ40のしきい値電圧である。 It is a threshold voltage of FETQ40. この負電位によりダイオード形態のMOSFETQ41はオン状態にされ、上記寄生容量C MOSFETQ41 diode form by the negative potential is set to the ON state, the parasitic capacitance C
bに負電位を与える。 Give a negative potential to b. これにより、基板等には−Vbbの基板バイアス電圧が与えられる。 Thus, the substrate or the like is given substrate bias voltage -Vbb.

この第2発生回路Vbb−G2の電流供給能力は、実質的にキャパシタC1のキャパシタンスと発振回路OSCの発振周波数とによって決定される。 The current supply capability of the second generation circuit Vbb-G2 is determined by the oscillation frequency of the substantially capacitance and the oscillator OSC of the capacitor C1. すなわち、1個の発振出力パルスに応答して半導体基板等に注入される電荷量は、キャパシタC1のキャパシタンスが大きければ、それに応じて大きくなる。 That is, the amount of charge injected into the semiconductor substrate or the like in response to one of the oscillation output pulse, the larger the capacitance of the capacitor C1, increases accordingly. また、単位時間当りに半導体基板等に電荷が注入される回数は、発振回路OSCの発振周波数が大きければそれに応じて多くなる。 Further, the number of charges in the semiconductor substrate or the like per unit time is injected is larger accordingly larger the oscillation frequency of the oscillation circuit OSC.

この実施例に従うと、第2発生回路Vbb−G2は、チップ非選択状態もしくはスタンバイ状態において基板に対して流れるリーク電流を補償することができる程度の比較的小さな電流供給能力を持てばよいようになっている。 According to this embodiment, the second generator circuit Vbb-G2, as simply needs to have a relatively small current supply capacity to the extent that it is possible to compensate for the leakage current flowing to the substrate in the chip non-selection state or standby state going on. 即ち、必要とされる比較的小さい電流供給能力を確保しつつ低消費電力特性を示すような構成にされる。 That is to shown a low power consumption structure while securing a relatively small current supply capacity that is required. 発振回路OSCの発振周波数は、その発振回路を構成するCMO The oscillation frequency of the oscillation circuit OSC constitutes the oscillator circuit CMO
Sインバータ回路の適当な個数の設定と、それぞれの信号遅延特性との適当な設定とによって、例えば1ないし2メガヘルツのような比較的低い値にされる。 Setting a suitable number of S inverter circuit, by an appropriate setting of the respective signal delay characteristics, for example 1 to be a relatively low value such as 2 megahertz. キャパシタC1のキャパシタンスは比較的小さい値に設定される。 The capacitance of the capacitor C1 is set to a relatively small value.

ここで発振回路OSCにおける消費電力は、発振周波数に比例する。 Here the power consumption of the oscillation circuit OSC is proportional to the oscillation frequency. すなわち、発振回路OSCを構成するそれぞれのCMOSインバータ回路の動作電流もしくは消費電流は、良く知られているCMOSインバータ回路のそれと同様に、それぞれの出力に結合されている負荷容量(配線容量や後段のインバータ回路の入力容量等からなる)の充放電のために必要とされるところのいわゆる過渡電流に比例され、それぞれの入力もしくは出力がハイレベルもしくはローレベルにされている静止状態においては実質的に0である。 That is, the operating current or the current consumption of each CMOS inverter circuit constituting the oscillation circuit OSC may similar to the known CMOS inverter circuit, the load capacitance (wiring capacitance and subsequent coupled to respective output It is proportional to the so-called transients where required for charging and discharging of and an input capacitance of the inverter circuits), substantially in a stationary state in which each input or output is in a high level or low level it is 0. それぞれのCMOSインバータ回路の過渡電流が動作周波数に比例されるので、低発振周波数の発振回路OSCの消費電力は、そもそも第1発生回路Vbb−G1に比べて小さくされている。 Since transient current of each CMOS inverter circuit is proportional to the operating frequency, power consumption of the oscillation circuit OSC low oscillation frequency, the first place is smaller than the first generation circuit Vbb-G1.

さらにこの発振回路OSCは、その発振周波数をバックバイアス電圧レベルに応じて自律的に制御可能にされ、 Furthermore this oscillator circuit OSC is the oscillation frequency autonomously controllable in accordance with a back bias voltage level,
これにより、一層の低消費電力化を図っている。 Thereby, the aim of further reducing power consumption. 以下これについて詳細に説明する。 Hereinafter, this will be described in detail.

前記発振回路OSCに含まれるCMOSインバータ回路INV2 CMOS inverter circuit INV2 included in the oscillation circuit OSC
の出力端子とCMOSインバータ回路INV3の入力端子との間に、所定の静電容量を持つ容量性素子としてのキャパシタC2が配置されている。 Between the output terminal and the input terminal of the CMOS inverter circuit INV3, a capacitor C2 as a capacitive element having a predetermined capacitance is arranged. このキャパシタC2は、特に制限されないが、Nチャンネル型MOSFETのゲート容量、或いはシリコン基板上に形成された薄い酸化膜の上に金属電極を被せた構造の容量などによって構成される。 The capacitor C2 is not particularly limited, the gate capacitance of N-channel type MOSFET, or configured such by the capacity of the structure covered with a metal electrode on a thin oxide film formed on a silicon substrate. キャパシタC2の一方の電極は回路の接地電位に結合され、その他方の電極はノードN1としてCMOSインバータ回路INV2の出力端子とCMOSインバータ回路INV3の入力端子とに結合されている。 One electrode of the capacitor C2 is coupled to the ground potential of the circuit, its other electrode is coupled to an input terminal of the output terminal and the CMOS inverter circuit INV3 of CMOS inverter circuit INV2 as a node N1. 前記CMOSインバータ回路INV2を構成するN N constituting the CMOS inverter circuit INV2
チャンネル型MOSFETQ42のソース電極と回路の接地電位との間には、直列多段接続されたNチャンネル型MOSFET Between the ground potential of the source electrode and the circuit channel MOSFETQ42 is series multistage-connected N-channel MOSFET
Qr1〜Qrnを含む抵抗回路REGが配置されている。 Resistor circuit REG containing Qr1~Qrn is disposed.

前記CMOSインバータ回路INV2におけるPチャンネル型 P-channel type in the CMOS inverter circuit INV2
MOSFETQ43は前記キャパシタC2を電源電圧Vccに充電するための充電経路を構成し、また、前記MOSFETQ42及びMOS MOSFETQ43 constitutes a charging path for charging the capacitor C2 to the power supply voltage Vcc, and also the MOSFETQ42 and MOS
FETQr1〜QrnはキャパシタC2の放電経路を構成する。 FETQr1~Qrn constitutes a discharge path for the capacitor C2. 前記ノードN1に入力端子が結合されたCMOSインバータ回路 CMOS inverter circuit having an input terminal coupled to the node N1
INV3は当該ノードN1のレベルを所定の論理しきい値をもって判定するレベル判定回路として機能する。 INV3 serves the level of the node N1 as determining the level detector with a predetermined logic threshold. そして、 And,
該CMOSインバータ回路INV3の出力端子と前記CMOSインバータ回路INV2の入力端子との間に結合されたCMOSインバータ回路INV4〜INV1は、キャパシタC2を充電してノード CMOS inverter circuit INV4~INV1 coupled between an input terminal of said output terminal of said CMOS inverter circuit INV3 CMOS inverter circuit INV2, the node to charge the capacitor C2
N1の電圧レベルを電源電圧Vccに初期化するためのリセット回路として機能する。 The voltage level of N1 acts as a reset circuit for initializing the power source voltage Vcc. 尚、前記CMOSインバータ回路 Incidentally, the CMOS inverter circuit
INV3の出力端子にゲート電極が結合されたNチャンネル型MOSFETQ44は、該CMOSインバータ回路INV3の出力レベルがハイレベルに反転された後キャパシタC2の電荷を急速に放電させて電源ノイズなどによる誤動作防止若しくはノイズマージン拡大のために設けられている。 N-channel gate electrode coupled to the output terminal of INV3 MOSFET Q44 is output level malfunction prevention or due rapidly discharged so the power supply noise charge of capacitor C2 after being inverted to the high level of the CMOS inverter circuit INV3 It is provided for the noise margin enlargement.

ここで、前記抵抗回路REGの説明を先に進める前に発振回路OSCの基本的な動作について説明する。 Here, a basic operation of the oscillator OSC will be described before proceeding with the description of the resistance circuit REG earlier.

前記CMOSインバータ回路INV1の出力がローレベルにされると、これに同期してMOSFETQ43がターン・オンされ、キャパシタC2を介してノードN1がハイレベルに充電される。 Wherein the output of the CMOS inverter circuit INV1 is at a low level, MOSFETQ43 in synchronization therewith is turned on, the node N1 via the capacitor C2 is charged to a high level. この状態はインバータ回路INV1の出力信号をハイレベルに反転させる。 This state inverts the output signal of the inverter circuit INV1 to the high level. これによりノードN1はオン状態のMOSFETQ42及び抵抗回路REGを介して徐々に放電され、 Thus the node N1 is gradually discharged through the MOSFETQ42 and resistance circuit REG ON state,
該レベルN1がCMOSインバータ回路INV3の論理しきい値電圧以下まで低下されたとき、これを検出する該CMOSインバータ回路INV3の出力が反転される。 When the level N1 has been reduced to below the logic threshold voltage of the CMOS inverter circuit INV3, the output of the CMOS inverter circuit INV3 is inverted be detected. この出力変化は順次CMOSインバータ回路INV2に帰還され、再びノードN1が初期レベルに充電される。 This output change is fed back sequentially CMOS inverter circuit INV2, the node N1 again is charged to the initial level. このようにしてノードN1に対する充放電動作が繰返されることによって発振し、その発振周期に応ずる周期を持つパルス信号が増幅回路AMP In this way, the oscillation by the charging and discharging operation for the node N1 is repeated, a pulse signal amplifying circuit AMP having a period to comply to the oscillation period
を介してチャージポンプ回路PUMPに与えられる。 It is given to the charge pump circuit PUMP through.

このパルス信号の周期は、前記ノードN1の初期電位がディスチャージされるときのCR時定数τ及びCMOSインバータ回路INV3の論理しきい値電圧によって専ら決定され、そのCR時定数τの抵抗成分は前記MOSFETQ42のオン抵抗及び抵抗回路REGの抵抗値によって決定される。 The period of the pulse signal, the initial potential of the node N1 is solely determined by the CR time constant τ and the logic threshold voltage of the CMOS inverter circuit INV3 when it is discharged, the resistance component of the CR time constant τ is the MOSFETQ42 It is determined by the oN resistance and the resistance value of the resistor REG.

ここで前記抵抗回路REGに含まれるMOSFETQr1〜Qrnのゲート電極はバイアス回路VBによってバイアスされ、それらに基準とされるコンダクタンスが設定されている。 Wherein the gate electrode of MOSFETQr1~Qrn included in the resistance circuit REG is biased by the bias circuit VB, conductance as a reference to them is set.
更に、抵抗回路REGに含まれるMOSFETQr1〜Qrn並びにMOS Furthermore, MOSFETQr1~Qrn and MOS included in resistance circuit REG
FETQ42のバックゲートにはバックバイアス電圧−Vbbが供給されるようになっている。 The back gate of FETQ42 adapted back bias voltage -Vbb is applied. これにより、バックバイアス電圧−Vbbに応じてそれらMOSFETのコンダクタンスが基板効果によって自律的に制御される。 Thus, the conductance thereof MOSFET in accordance with a back bias voltage -Vbb is autonomously controlled by the substrate effect. 即ち、抵抗回路REGに含まれる多数のMOSFETQr1〜Qrnのしきい値電圧はその基板効果によりバックバイアス電圧−Vbbの高低に応じて無段階に制御され、該バックバイアス電圧−Vb That is, a number of threshold voltages of MOSFETQr1~Qrn included in resistance circuit REG is controlled steplessly in accordance with the height of the back-bias voltage -Vbb by the substrate effect, the back bias voltage -Vb
bの絶対値が増大する程そのMOSFETQr1〜Qrnのしきい値電圧が大きくなって発振回路OSCの放電経路のCR時定数が増大し、これによって発振回路OSCの発振周期が長くなってバックバイアス電圧−Vbbの絶対値を低下させるように作用する。 b of the threshold voltage of the MOSFETQr1~Qrn as the absolute value increases is increased to increase the CR time constant of the discharge path of the oscillation circuit OSC, the back bias voltage thereby longer oscillation cycle of the oscillation circuit OSC It acts to reduce the absolute value of -Vbb. 逆にバックバイアス電圧−Vbbの絶対値が減少する程そのMOSFETQr1〜Qrnのしきい値電圧が小さくなって発振回路OSCの放電経路のCR時定数が減少し、これによってOSCの発振周期が短くなってバックバイアス電圧−Vbbの絶対値を大きくするように作用する。 Conversely back bias voltage as the threshold voltage of the MOSFETQr1~Qrn absolute value decreases the -Vbb is decreased to decrease the CR time constant of the discharge path of the oscillation circuit OSC, thereby becoming shorter oscillation period of OSC It acts to increase the absolute value of the back bias voltage -Vbb Te. このように基板バイアス発生回路Vbb−Gの第2発生回路Vbb−G2はその動作を断続的に停止/再開することなく基板バックバイアス電圧−Vbbを所定値に収束させようとするから、従来技術のように基板に電荷を急激に供給する必要がないため、発振回路の動作周期が比較的短くなるように予め回路定数を設定しておかなければならないという制約から逃れ、その結果としてチップ非選択状態もしくはスタンバイ状態における電力消費量の低減を達成することができる。 Because this way the second generator Vbb-G2 substrate bias generating circuit Vbb-G is to try to converge substrate back-bias voltage -Vbb without intermittently stop / restart its operation to a predetermined value, the prior art chip is deselected as there is no need to rapidly supply charge to the substrate, away from the constraint that the operating cycle of the oscillation circuit must be set relatively short so as to advance the circuit constants, the result as it is possible to achieve a reduction of power consumption in the state or the standby state.

ここで抵抗回路REGに含まれる一つのNチャンネル型M Wherein one of N-channel type M contained in the resistor circuit REG
OSFETにおける基板効果によるしきい値電圧の変動分は比較的小さい。 Variation in the threshold voltage due to the substrate effect is relatively small in OSFET. 基板効果によって得られる抵抗回路REG Obtained by the substrate effect resistor circuit REG
全体の抵抗値の変化量を数倍或いは10倍程度に大きくするには、その倍率に応じて多数のMOSFETを直列接続しておけばよい。 To increase the amount of change in the overall resistance value several times or 10 times in a number of MOSFET it is sufficient to serially connected in accordance with the magnification. また個々のMOSFETに対する基板効果によるしきい値電圧の変動分を大きくするには、第3図に示されるように他のNチャンネル型MOSFETと切り離してMOSF Also in order to increase the variation in the threshold voltage due to the substrate effect on the individual MOSFET, separately from the other N-channel type MOSFET as shown in FIG. 3 MOSF
ETQr1〜Qrnを高濃度に不純物を導入した抵抗回路RGE専用のP型ウェル領域P−WELLに形成するとよい。 The ETQr1~Qrn may be formed at a high concentration resistive introducing the impurity into RGE dedicated P-type well region P-WELL. この場合にはダブルウェルCMOSプロセスが必要になり、代表的に示されたその他のNチャンネル型MOSFETQnはP型半導体基板P−SUBに形成され、代表的に示されたPチャンネル型MOSFETQpはN型ウェル領域N−WELLに形成される。 Requires double well CMOS process in this case, other N-channel type MOSFETQn representatively shown is formed in a P-type semiconductor substrate P-SUB, P-channel type MOSFETQp representatively shown N-type It is formed in the well region N-wELL. このN型ウェル領域N−WELLは電源端子Vccに結合され、前記P型ウェル領域P−WELL及び半導体基板P− The N-type well region N-WELL is coupled to the power supply terminal Vcc, the P-type well region P-WELL and semiconductor substrate P-
SUBにはバックバイアス電圧−Vbbが与えられる。 Back bias voltage -Vbb is applied to SUB. 尚、第3図において1はフィールド酸化膜、2はMOSFETのソース・ドレイン領域、3はポリシリコンなどで成るMOSFET Incidentally, 1 is the field oxide film in Figure 3, the source and drain regions of 2 MOSFET, 3 is made of polysilicon MOSFET
のゲート電極、4はゲート酸化膜、5は絶縁層、6はアルミニウム配線層であり、その上層の構造については省略されている。 Gate electrode, a gate oxide film 4, 5 an insulating layer, 6 denotes an aluminum wiring layer are omitted for the structure of the upper layer.

尚、第1図には第2発生回路Vbb−G2の動作選択のための回路構成が図示されていないが、例えば発振回路OS Note that in Figure 1 but the circuit configuration for operating the selection of the second generation circuit Vbb-G2 is not shown, for example, the oscillation circuit OS
Cのループ内に含まれる少なくとも一つのCMOSインバータ回路の代わりに、又は当該ループに出力端子を結合した2入力ナンドゲート回路などを配置しておけばよい。 Instead of the at least one CMOS inverter circuits included within the C of the loop, or the like 2-input NAND gate circuit it is sufficient to place that combines the output terminal to the loop.
このナンドゲート回路の一方の入力端子には動作選択のための制御信号を与えるようにする。 To one input terminal of the NAND gate circuit to provide a control signal for the operation selected. この制御信号がハイレベルにされると発振動作が可能になり、ローレベルにされるとその発振回路OSCの動作が非選択とされる。 The control signal allows oscillating operation to be at a high level, when the low level operation of the oscillation circuit OSC is not selected.
また、第1発生回路Vbb−G1については特に図示していないが、必要な電流駆動能力をもって第1図と同様に、 Although not specifically illustrated for the first generation circuit Vbb-G1, similarly to FIG. 1 with the required current driving capability,
若しくは抵抗回路REGを設けずに構成したりすることができる。 Or it may be or constitute a resistance circuit REG without providing.

以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。 It has been concretely described based on the embodiments invention made by the above inventors, but the present invention is not limited thereto, and various modifications are possible within a scope not departing from the gist thereof.

例えば上記実施では初期状態においてノードN1を充電してからディスチャージする形式の発振回路において説明したが、それとは逆に初期状態においてノードN1をディスチャージしてから当該ノードN1を充電するという動作を繰り返して発信する形式を採用してもよい。 For example, in the above embodiments have been described in the oscillation circuit of the type discharging from charging the node N1 in the initial state, by repeating the operation that after discharging the node N1 in the reverse in the initial state to charge the node N1 from that the format for transmission may be employed. この場合に抵抗回路はノードN1に対して電源端子Vcc側に配置される。 The resistance circuit in the case is placed on the power supply terminal Vcc side to the node N1.

また、第4図に示されるようにCMOSインバータ回路IN Moreover, CMOS inverter circuits IN as shown in FIG. 4
Vaの出力端子と容量C1との間に、バックゲートにバックバイアス電圧−Vbbを受けるNチャンネル型MOSFETQ46を挿入してもよい。 Between the output terminal and the capacitor C1 of va, it may be inserted an N-channel type MOSFETQ46 receiving a back bias voltage -Vbb to the back gate. 斯るMOSFETQ46はそのしきい値電圧分だけ低い電圧を容量C1に与えるため、MOSFETの微細化などにより、外部から供給される電源電圧に対して内部回路で実際に利用される電源電圧が低いような場合に、バックバイアス電圧−Vbbの絶対値を簡単に小さくすることができる。斯Ru MOSFETQ46 is to provide a low voltage by the threshold voltage of the capacitor C1, due to miniaturization of the MOSFET, so that low power supply voltage actually available in an internal circuit to the power supply voltage supplied from the outside in case, it is possible to easily reduce the absolute value of the back bias voltage -Vbb. また、上記実施例ではノードN1の充放電によるレベル変化を検出するレベル判定回路をCMOSインバータによって構成したが、その他の回路形式を持つインバータ、さらには別の回路形式を採用してもよい。 Further, the level judging circuit in the above embodiment for detecting the level change caused by charging and discharging the node N1 is constituted by CMOS inverters, inverters with other circuit types, and further may employ different circuit types. また、ノードN1に対する放電経路及び充電経路をCMOSインバータINV1のNチャンネル型MOSFET及びPチャンネル型 Further, the discharge path and the N-channel-type MOSFET and P-channel type charging path CMOS inverters INV1 for the node N1
MOSFETによって基本的に構成したが、この回路形式についても適宜変更することができる。 Has been basically formed by MOSFET, it can also be changed as appropriate for the circuit type.

そして、第2図の回路ブロックにおいて、メモリアレイM−ARYは複数個のメモリマットによって構成してもよい。 Then, in the circuit block of FIG. 2, the memory array M-ARY may be constituted by a plurality of memory mats. 但しこの場合には、各メモリマットにおいて夫々1本のワード線を選択するようにして、複数ワード線に関するリフレッシュ動作を同時に行うようにしてもよい。 However, in this case, so as to select a respective one word line in each memory mat may be performed the refresh operation relating to a plurality word lines simultaneously. また、擬似スタティック型RAMは、同時に複数ビットの情報を入出力することができるものであってもよいし、前記複数個のメモリマットによって各アドレスデコーダを共用するようにしてもよい。 Further, the pseudo-static RAM may be a one which can input and output a plurality of bit information at the same time, may be shared each address decoder by said plurality of memory mats. 擬似スタティック型 Pseudo-static type
RAMの回路ブロック構成や制御信号及びアドレス信号などはその他種々の態様を採り得る。 Such as a circuit block configuration and control signals and address signals in the RAM may take various other aspects.

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である擬似スタティック型RAMに適用した場合について説明したが、それに限定されるものではなく、例えば、通常のダイナミック型RA Has been described as applied the invention made by the present inventors to the pseudo-static RAM is a field as the background in the above description, the present invention is not limited thereto, for example, conventional dynamic RA
Mなどの半導体記憶装置やマイクロコンピュータなど各種半導体集積回路に広く適用することができる。 It can be widely applied to a semiconductor memory device or a microcomputer such as various semiconductor integrated circuits such as M. 本発明は、少なくとも基板バックバイアスを必要とする条件のものに広く適用することができる。 The present invention can be widely applied to those conditions requiring at least the substrate back bias.

〔発明の効果〕 〔Effect of the invention〕

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。 To briefly explain advantageous effects obtained by typical ones of the inventions disclosed in the present application is as follows.

すなわち、所定のノードの充放電時間によって発振周期が決定される発振回路の放電経路又は充電経路に、基板バックバイアス電圧の絶対値の増大に従って相互コンダクタンスが減少されるMOSFETを直列多段接続した抵抗回路を結合して、チャージポンプ回路と共に基板バックバイアス回路を構成することにより、抵抗回路に含まれる多数のMOSFETのしきい値電圧は、その基板効果によりバックバイアス電圧の高低に応じて無段階に制御されるため、基板バックバイアス回路はその動作を断続的に停止/再開することなく基板バックバイアス電圧を所定値に収束させようとすることができ、これにより、断続制御する従来技術のように基板に電荷を急激に供給する必要がなくなるため、発振回路の動作周期を比較的短くするように予め回路定数を That is, the discharge path or charge path of the oscillation circuit oscillation period by the charge and discharge time of a given node is determined, the resistance circuit the MOSFET transconductance is reduced in series cascaded with increasing absolute value of the substrate back bias voltage bonded to the, by configuring the substrate back-bias circuit with a charge pump circuit, the threshold voltage of a large number of MOSFET included in the resistor circuit, controlled steplessly in accordance with the height of the back-bias voltage due to the substrate effect since the substrate back bias circuit may be trying to converge substrate back-bias voltage without intermittently stop / restart its operation to a predetermined value, thereby, the substrate as in the prior art intermittent control it is not necessary to rapidly supply charge to is eliminated, the advance circuit constant so as to relatively short operating period of the oscillation circuit 定しておかなければならないという制約から逃れ、その結果としてチップ非選択状態もしくはスタンバイ状態における電力消費量の低減を達成することができるという効果がある。 Away from constraint that must be kept constant, there is an effect that it is possible to achieve a reduction in power consumption in the chip non-selection state or a standby state as a result.

また、抵抗回路に含まれるMOSFETを他のNチャンネル型MOSFETから切り離してそのMOSFETを高濃度に不純物を導入した専用のウェル領域に形成することにより、抵抗回路に含まれるMOSFETそれ自体において基板効果によるしきい値電圧の変動を大きくすることができる。 Further, by forming the well region dedicated to introducing an impurity at a high concentration the MOSFET to disconnect the MOSFET included in the resistance circuit from other N-channel MOSFET, due to the substrate effect in MOSFET itself included in the resistance circuit it is possible to increase the variation in the threshold voltage. したがって、抵抗回路に含まれるMOSFETの直列段数をむやみに増やさなくても充電経路又は放電経路のCR時定数の制御範囲を容易に大きくすることができる。 Thus, the control range of the CR time constant of the charging path is also a series number of a MOSFET included in the resistance circuit without unduly increasing or discharge path can be easily increased.

そして、前記抵抗回路に含まれるMOSFETのゲート電極を一定の電圧でバイアスするようにしておくことにより、斯る抵抗回路の構成を簡素化することができる。 By leaving the gate electrode of the MOSFET included in the resistor circuit to be biased at a constant voltage, it is possible to simplify the configuration of the 斯Ru resistor circuit.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

第1図は本発明の一実施例に係る擬似SRAMに含まれるバックバイアス電圧発生回路の一部を示す回路図、 第2図は本発明の一実施例に係る擬似SRAM全体の回路ブロック図、 第3図はその擬似SRAMにおけるデバイス構造的な部分断面図、 第4図はバックバイアス電圧発生回路における発振回路とチャージポンプ回路との間でバックバイアス電圧を受けてそのしきい値電圧が制御されるMOSFETを配置した場合の回路図である。 Circuit diagram showing a part of a back bias voltage generating circuit included in the pseudo SRAM according to an embodiment of FIG. 1 according to the present invention, Figure 2 is a circuit block diagram of the overall pseudo SRAM according to an embodiment of the present invention, Figure 3 is the device structural partial section in the pseudo SRAM view, Fig. 4 that the threshold voltage is controlled by receiving a back bias voltage between the oscillator and the charge pump circuit in the back bias voltage generating circuit that is a circuit diagram in the case where a MOSFET. M−ARY……メモリアレイ、Qm……選択用MOSFET、Cs… M-ARY ...... memory array, Qm ...... selection MOSFET, Cs ...
…情報蓄積用キャパシタ、TG……タイミングジェネレータ、Vbb−G……基板バックバイアス発生回路、Vbb−G1 ... Information storage capacitor, TG ...... timing generator, Vbb-G ...... substrate back bias generating circuit, Vbb-G1
……第1発生回路、Vbb−G2……第2発生回路、−Vbb… ...... first generator, Vbb-G2 ...... second generator, -Vbb ...
…基板バックバイアス電圧、OSC……発振回路、AMP…… ... substrate back-bias voltage, OSC ...... oscillation circuit, AMP ......
増幅回路、PUMP……チャージポンプ回路、INV2……CMOS Amplifier circuit, PUMP ...... charge pump circuit, INV2 ...... CMOS
インバータ、C2……キャパシタ、REG……抵抗回路、Qr1 Inverter, C2 ...... capacitor, REG ...... resistance circuit, Qr1
〜Qrn……Nチャンネル型MOSFET、VB……ゲートバイアス回路、P−WELL……P型ウェル領域、N−WELL……N ~Qrn ...... N-channel MOSFET, VB ...... gate bias circuit, P-WELL ...... P-type well region, N-WELL ...... N
型ウェル領域、P−SUB……半導体基板。 Type well region, P-SUB ...... semiconductor substrate.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 野坂 寿雄 東京都小平市上水本町5丁目20番1号 日立超エル・エス・アイエンジニアリン グ株式会社内 (56)参考文献 特開 昭56−94654(JP,A) 特開 昭61−263145(JP,A) 特開 昭62−156853(JP,A) 特開 平3−69153(JP,A) (58)調査した分野(Int.Cl. 6 ,DB名) H01L 27/04 H01L 21/822 ────────────────────────────────────────────────── ─── of the front page continued (72) inventor Hisao Nosaka Tokyo Kodaira Josuihon-cho 5-chome No. 20 No. 1 Hitachi ultra-El es eye engineering within Co., Ltd. (56) reference Patent Akira 56 - 94654 (JP, a) JP Akira 61-263145 (JP, a) JP Akira 62-156853 (JP, a) JP flat 3-69153 (JP, a) (58) investigated the field (Int.Cl. 6, DB name) H01L 27/04 H01L 21/822

Claims (5)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】発振回路と、この発振回路で形成された周期信号を整流するチャージポンプ回路とを含み基板バックバイアス電圧を発生する基板バックバイアス回路を備える半導体集積回路において、 前記発振回路は、それに含まれる所定のノードの充電経路又は放電経路の時定数に応じて発振周期が決定されるものであって、 前記放電経路又は充電経路に、前記基板バックバイアス電圧の絶対値の増大に従って相互コンダクタンスが減少されるMOSFETを直列多段接続した抵抗回路を結合し、 前記抵抗回路に含まれるMOSFETは、その他のMOSFETとは独立したウェル領域に形成され、当該ウェル領域に前記基板バックバイアス電圧が印加されることを特徴とする半導体集積回路。 1. A oscillator circuit in a semiconductor integrated circuit comprising a substrate back bias circuit for generating a substrate back-bias voltage and a charge pump circuit for rectifying a periodic signal formed by the oscillation circuit, the oscillation circuit, be those oscillation period depending on the time constant of the charging path or a discharging path of a predetermined node contained therein is determined, in the discharge path or charge path, transconductance with increasing absolute value of the substrate back bias voltage There combining resistor circuit in series connected in multiple stages a MOSFET is reduced, MOSFET included in the resistance circuit is formed in the well region independent of the other MOSFET, the substrate back-bias voltage is applied to the well region the semiconductor integrated circuit according to claim Rukoto.
  2. 【請求項2】制御信号に応じて動作可能とされる回路ブロックと、前記回路ブロックに基板バイアス電圧を供給するために、前記回路ブロックが選択状態とされるときに第1電流駆動能力で前記基板バイアス電圧を発生する第1基板バイアス電圧発生回路、及び前記回路ブロックが非選択状態とされるときに前記第1電流駆動能力よりも小さな第2電流駆動能力で前記基板バイアス電圧を発生する第2基板バイアス電圧発生回路とを含む半導体集積回路であって、 前記第2基板バイアス電圧発生回路は、発振回路と、前記発振回路の出力する周期信号に基づいて前記基板バイアス電圧を発生するチャージポンプ回路とを含み 前記発振回路は、それに含まれる所定のノードの充電経路又は放電経路の時定数に応じて発振周期を決定するためのMO And a circuit block that is operable in response to 2. A control signal, for providing a substrate bias voltage to the circuit block, the first current drive capability when the circuit block is the selected state the first substrate bias voltage generating circuit for generating a substrate bias voltage, and the circuit block generates the substrate bias voltage at said smaller second current driving capability than the first current driving capability when it is deselected a semiconductor integrated circuit including a second substrate bias voltage generating circuit, the second substrate bias voltage generating circuit includes an oscillation circuit and a charge pump for generating the substrate bias voltage based on the output periodic signal of the oscillation circuit MO for the oscillation circuit and a circuit for determining the oscillation period depending on the time constant of the charging path or a discharging path of a predetermined node contained therein SFETを直列多段接続した抵抗回路を有し、 前記抵抗回路に含まれるMOSFETはその他のMOSFETとは独立したウェル領域に形成され、当該ウェル領域に前記基板バックバイアス電圧が印加されることを特徴とする半導体集積回路。 Has a resistance circuit in series connected in multiple stages to SFET, MOSFET included in the resistance circuit is formed in the well region independent of the other MOSFET, and wherein the substrate back bias voltage to the well region is applied semiconductor integrated circuit.
  3. 【請求項3】前記回路ブロックは、情報蓄積用キャパシタとアドレス選択用MOSFETとをそれぞれに含む複数のメモリセルを有するメモリアレイであり、 前記基板バイアス電圧は前記アドレス選択用MOSFETの形成されるウェル領域に供給されることを特徴とする請求項2に記載の半導体集積回路。 Wherein said circuit block is a memory array having a plurality of memory cells including the information storage capacitor and an address selection MOSFET, respectively, well above the substrate bias voltage is formed of the address selection MOSFET the semiconductor integrated circuit according to claim 2, characterized in that it is supplied to the region.
  4. 【請求項4】前記その他のMOSFETは、前記アドレス選択用MOSFETであり、 前記アドレス選択用MOSFETは、前記抵抗回路に含まれる Wherein said other MOSFET is the address selection MOSFET, the address selection MOSFET is included in the resistance circuit
    MOSFETとは独立のウェル領域に形成されることを特徴とする請求項3に記載の半導体集積回路。 The semiconductor integrated circuit according to claim 3, MOSFET and is characterized in that it is formed independently of the well region.
  5. 【請求項5】前記抵抗回路に含まれるMOSFETのゲート電極は、所定電圧でバイアスされることを特徴とする請求項1から4のいずれか一つに記載の半導体集積回路。 5. The gate electrode of the MOSFET included in the resistor circuit, the semiconductor integrated circuit according to claim 1, any one of 4, characterized in that it is biased at a predetermined voltage.
JP1278412A 1989-10-27 1989-10-27 The semiconductor integrated circuit Expired - Fee Related JP2875303B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1278412A JP2875303B2 (en) 1989-10-27 1989-10-27 The semiconductor integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1278412A JP2875303B2 (en) 1989-10-27 1989-10-27 The semiconductor integrated circuit

Publications (2)

Publication Number Publication Date
JPH03141669A JPH03141669A (en) 1991-06-17
JP2875303B2 true JP2875303B2 (en) 1999-03-31

Family

ID=17596986

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1278412A Expired - Fee Related JP2875303B2 (en) 1989-10-27 1989-10-27 The semiconductor integrated circuit

Country Status (1)

Country Link
JP (1) JP2875303B2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7605616B2 (en) 2006-10-18 2009-10-20 Spansion Llc Voltage detector circuit

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7477097B2 (en) * 2005-09-29 2009-01-13 Hynix Semiconductor Inc. Internal voltage generating circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7605616B2 (en) 2006-10-18 2009-10-20 Spansion Llc Voltage detector circuit

Also Published As

Publication number Publication date
JPH03141669A (en) 1991-06-17

Similar Documents

Publication Publication Date Title
US7176745B2 (en) Semiconductor device
US5684751A (en) Dynamic memory refresh controller utilizing array voltage
KR0172234B1 (en) Control apparatus of the frequency of self-refresh
US6097665A (en) Dynamic semiconductor memory device having excellent charge retention characteristics
US5600588A (en) Data retention circuit and semiconductor memory device using the same
USRE35141E (en) Substrate bias generating circuit
US4549284A (en) Dynamic MOS random access memory
KR100601114B1 (en) Semiconductor device
US6081443A (en) Semiconductor memory device
US4636982A (en) Semiconductor memory device
US4716551A (en) Semiconductor memory device with variable self-refresh cycle
US6426908B1 (en) Semiconductor memory device with reduced current consumption in data hold mode
US5726941A (en) Semiconductor integrated circuit
US20010040834A1 (en) Semiconductor integrated circuit device having a hierarchical power source configuration
KR100594927B1 (en) Semiconductor memory device
EP1255254B1 (en) Word line driver for a semiconductor memory device
KR940002859B1 (en) Wordline driver circuit in semiconductor memory device
USRE37593E1 (en) Large scale integrated circuit with sense amplifier circuits for low voltage operation
US5544120A (en) Semiconductor integrated circuit including ring oscillator of low current consumption
JP3904282B2 (en) Semiconductor integrated circuit device
US6489796B2 (en) Semiconductor device provided with boost circuit consuming less current
US20010000133A1 (en) Semiconductor integrated circuit device and method of activating the same
US6201728B1 (en) Dynamic RAM, semiconductor storage device, and semiconductor integrated circuit device
US20020000624A1 (en) Semiconductor device
US4569036A (en) Semiconductor dynamic memory device

Legal Events

Date Code Title Description
S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

Free format text: JAPANESE INTERMEDIATE CODE: R313115

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R370 Written measure of declining of transfer procedure

Free format text: JAPANESE INTERMEDIATE CODE: R370

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

Free format text: JAPANESE INTERMEDIATE CODE: R313115

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees