JP2862434B2 - Non-volatile memory - Google Patents

Non-volatile memory

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JP2862434B2
JP2862434B2 JP10684892A JP10684892A JP2862434B2 JP 2862434 B2 JP2862434 B2 JP 2862434B2 JP 10684892 A JP10684892 A JP 10684892A JP 10684892 A JP10684892 A JP 10684892A JP 2862434 B2 JP2862434 B2 JP 2862434B2
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祥光 山内
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Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】この発明は高集積化可能な不揮発性メモリに関し、更に詳しくは5ボルト以下の低電圧の単一電源電圧でもって書き込み可能なホットエレクトロンをソース側から注入するソース・ホットエレクトロン注入型のFLASH(フラッシュ)EEPROMに関するものである。 BACKGROUND OF THE INVENTION This invention relates to highly integrated non-volatile memory, more particularly a source hot injecting a writable hot electrons from the source with a single supply voltage of a low voltage below 5 volts it relates electron injection type fLASH (flash) EEPROM.

【0002】 [0002]

【従来の技術及び発明が解決しようとする課題】従来のフラッシュEEPROMはドレイン側からのチャネル(アバランシェ)ホットエレクトロン注入により書き込みをおこなっていたため、1mA程度の書き込み電流を必要とし、書き込み効率が低く、ドレインに5ボルト以上の高電圧を印加する必要があった。 DISCLOSURE OF THE PRIOR ART and to be Solved by the Invention Conventional flash EEPROM because it was subjected to writing by a channel (avalanche) hot electron injection from the drain side, and requires a write current of about 1 mA, the write efficiency is low, it is necessary to apply a 5 volts or more high voltage to the drain. 従って、回路に高電圧を発生させるのが難しい。 Therefore, it is difficult to generate a high voltage to the circuit. そのため、通常の5ボルト電源電圧より高い外部電源電圧が必要であった。 Therefore, high external power supply voltage than the normal 5 volt supply voltage is required.

【0003】この発明では、書き込み効率が高く、5ボルト以下の低電圧の単一電源電圧で、かつ1μs以下の高速でもって書き込みできる不揮発性メモリを提供しようとするものである。 [0003] In the present invention, the write efficiency is high, a single supply voltage of 5 volts or less of a low voltage, and is intended to provide a non-volatile memory that can be written with the following high-speed 1 [mu] s. 又、この発明では、小面積で、プログラム電流が従来の1mAに対して、10μAに設定できて高電圧発生回路(オン・チップ ハイ ボルティジ ゼネレイション サーキット)の作成を容易にできる不揮発性メモリを提供しようとするものである。 Further, in this invention, a small area, provided to a programming current conventional 1 mA, a nonvolatile memory that can be easy to create and can be set to 10μA high voltage generating circuit (on-chip high Borutiji Zenereishon Circuit) it is intended to.

【0004】 [0004]

【課題を解決するための手段】この発明によれば、 ソー Means for Solving the Problems] According to the present invention, saw
ス領域としての第1の不純物拡散層とドレイン領域とし A first impurity diffusion layer and the drain region as a source region
ての第2の不純物拡散層とが所定間隔離れて形成された A second impurity diffusion layer of Te is formed apart a predetermined distance
半導体基板と、これら第1,第2の不純物拡散層間で、 And the semiconductor substrate, in these first, second impurity diffusion layers,
かつ第1の不純物拡散層側の半導体基板上に配設される第1絶縁膜と、第1,第2の不純物拡散層間で、かつ And a first insulating layer disposed on the first impurity diffusion layer side of the semiconductor substrate, the first, second impurity diffusion layers, and the
1絶縁膜に隣接するとともに第2の不純物拡散層側の半 Second impurity diffusion layer side of the semi-together adjacent first insulating film
導体基板上に配設されるトンネル絶縁膜と、第1絶縁膜上に形成される第1電極と、トンネル絶縁膜上に形成され、かつ第1電極の側壁のみに絶縁膜を介して形成されるフローティングゲートと、第2絶縁膜を介して少なくともフローティングゲート上に配設され、それによってフローティングゲートの電位を制御しうる第2電極とからなるメモリセルを備え、第1電極下に形成され、第1 A tunnel insulating film which is disposed a conductor on a substrate, a first electrode formed on the first insulating film, is formed on the tunnel insulating film, and is formed through an insulating film only on the sidewalls of the first electrode a floating gate that, via a second insulating film disposed on at least the floating gate, thereby comprising a memory cell and a second electrode capable of controlling the potential of the floating gate, is formed under the first electrode, first
電極によって制御される反転層からチャネルホットエレクトロンがフローティングゲートへ注入されることを可能とする不揮発性メモリが提供される。 Nonvolatile memory that channel hot electrons from the inversion layer that is controlled by the electrodes is to allow it to be injected into the floating gate is provided.

【0005】また、この発明では別の観点から以下の不揮発性メモリが提供される。 Moreover, following the non-volatile memory from another aspect this invention is provided. (i)上記メモリセルが複数個一方向に連設され、かつ1つのメモリセルの第1の不純物拡散層とこの1つのメモリセルの一方に隣接する一方のメモリセルの第2の不純物拡散層とが連続して形成されてなる不揮発性メモリが提供される。 (I) the memory cells are continuously provided in a plurality in one direction, and second impurity diffusion layers of one first impurity diffusion layer of the memory cell and one memory cell adjacent to one of the one memory cell nonvolatile memory is provided which bets is formed continuously. (ii)上記メモリセルが複数個一方向に連設され、かつ一つのメモリセルの第1の不純物拡散層とこの一つのメモリセルの一方に隣接する一方のメモリセルの第1の不純物拡散層とを共有して設けると共に、一つのメモリセルの第2の不純物拡散層とこの一つのメモリセルのもう一方に隣接する他方のメモリセルの第2の不純物拡散層とを共有して設けてなる不揮発性メモリが提供される。 (Ii) the memory cells are continuously provided in a plurality in one direction, and the first impurity diffusion layer and the first impurity diffusion layers of one memory cell adjacent to one of the one memory cell of one memory cell preparative with shared to provide a, formed by providing share the second impurity diffusion layers of the other memory cell adjacent to the other of the second impurity diffusion layer and the one of the memory cells of one memory cell non-volatile memory is provided.

【0006】(iii)上記メモリセルが複数個をマトリックス状に配列され、上記マトリックス状のY方向に配列したメモリセルの第1電極がY方向に連続形成され、上記マトリックス状のX方向に配列したメモリセルがこの一つのメモリセルの第1の不純物拡散層とこの一つのメモリセルの一方に隣接する一方のメモリセルの第1の不純物拡散層とを共有して形成するとともに、一つのメモリセルの第2の不純物拡散層とこの一つのメモリセルのもう一方に隣接する他方のメモリセルの第2の不純物拡散層とを連続して形成し、第1の不純物拡散層又は第2 [0006 (iii) The above memory cells are arranged a plurality in a matrix form, the first electrode of the memory cells arranged in the matrix shape in the Y direction are continuously formed in the Y direction, the matrix of the X-direction in sequence with the memory cell is formed by sharing the first impurity diffusion layers of one memory cell adjacent to the one of the first impurity diffusion layer and the one of the memory cells of the one memory cell, one memory continuously forming a second impurity diffusion layers of the other memory cell adjacent to the second impurity diffusion layer of the cell to the other of the one memory cell, the first impurity diffusion layer or the second
の不純物拡散層のどちらか一方がX方向に接続されて配線され、他方がY方向に接続されて配線されている不揮発性メモリが提供される。 Either the impurity diffusion layer is wired connected to the X-direction, and the other nonvolatile memory is provided which is wired connected to the Y-direction.

【0007】この発明における第1絶縁膜は、第1電極のゲート酸化膜として定義されるものであり、例えば、 [0007] The first insulating film in this invention is intended to be defined as a gate oxide film of the first electrode, for example,
SiO 2膜により形成され、その膜厚は50〜200Å It is formed by SiO 2 film, a film thickness 50~200Å
程度が好ましい。 Degree is preferred.

【0008】この発明におけるトンネル絶縁膜は、第1 [0008] The tunnel insulating film in the present invention, first
の不純物拡散層とは反対に位置する第2の不純物拡散層の領域まで延設された絶縁膜であり、主としてフローティングゲート下に設けられる絶縁膜である。 The impurity diffusion layer is a second insulation layer that extends to the area of ​​the impurity diffusion layers on the opposite, an insulating film mainly provided under the floating gate. この膜は例えばSiO 2膜で形成され、その膜厚は20〜100Å The membrane is formed of, for example, SiO 2 film, a film thickness 20~100Å
程度が好ましい。 Degree is preferred.

【0009】 [0009]

【実施例】以下この発明の実施例について説明する。 EXAMPLES The following examples of the present invention will be described. なお、これによってその発明は限定を受けるものではない。 Incidentally, whereby the invention is not intended to be limiting. 図1はこの発明の不揮発性メモリのメモリセルを示す一実施例である。 Figure 1 shows an embodiment of a memory cell of a nonvolatile memory of the present invention. 図1において、不揮発性メモリは、 In Figure 1, the non-volatile memory,
ソース(第1の不純物拡散層)としてのn n as the source (the first impurity diffusion layer) +拡散層8 + Diffusion layer 8
a、ドレイン(第2の不純物拡散層)としてのn +拡散層8bを有するp型Si基板1と、SiO 2のゲート酸化膜(第1絶縁膜)2と、SiO 2のトンネル絶縁膜9 a, drain (second diffusion layer) and the p-type Si substrate 1 having an n + diffusion layer 8b as a gate oxide film (first insulating film) 2 SiO 2, SiO 2 tunnel insulating film 9
と、ポリシリコンの補助ゲート(第1電極)(以下 A When polysilicon assist gate (first electrode) (hereinafter A
Gという)4と、ポリシリコンのフローティングゲート(以下 FGという)11aと、ポリシリコンの制御ゲート(第2電極)(以下 CGという)13とから主としてなる。 And G hereinafter) 4, a floating gate (hereinafter referred to as FG) 11a of polysilicon, polysilicon control gate (second electrode) (hereinafter referred to as CG) composed mainly of 13.

【0010】更に、ゲート酸化膜2はソース8a、ドレイン8b間で、かつソース側のSi基板1上に配設され、膜厚d oが170Åである。 Furthermore, the gate oxide film 2 between the source 8a, the drain 8b, and is disposed on the Si substrate 1 on the source side, the film thickness d o are 170 Å. トンネル絶縁膜9はソース8aとは反対に位置するドレイン8bの領域まで延設され、膜厚d 2が80Åである。 Tunnel insulating film 9 is the source 8a is extended to the region of the drain 8b positioned on the opposite, the thickness d 2 is 80 Å. AG4はゲート酸化膜2上に形成され、それによってホットエレクトロンをFG11aのAG4下に形成されAG4によって制御される反転層からチャネルホットエレクトロンがFG11 AG4 is formed on the gate oxide film 2, thereby being formed a hot electrons under AG4 of FG11a channel hot electron from the inversion layer, which is controlled by AG4 is FG11
aへ注入されることで書き込みが可能となる。 Thereby enabling writing by being injected into a.

【0011】FG11aはトンネル絶縁膜9上で、かつAG4の側壁に膜厚d 3が500ÅのSiO 2の側壁絶縁膜30を介して形成されている。 [0011] FG11a tunnel on the insulating film 9, and the thickness d 3 in the side wall of the AG4 is formed through the SiO 2 of the sidewall insulating film 30 of 500 Å. CG13は、膜厚d CG13, the film thickness d
4が200ÅのSiO 2の第2絶縁膜12を介して少なくともフローティングゲート11a上に配設され、それによってFG11aの電位を制御しうる。 4 is disposed on at least the floating gate 11a via the second insulating film 12 of SiO 2 of 200 Å, thereby capable of controlling the potential of FG11a.

【0012】以下、製造方法について説明する。 [0012] In the following, the manufacturing method will be described. まず、 First of all,
図3に示すようにp型Si基板1上に、熱酸化によって第1絶縁膜である170Å厚のSiO 2のゲート酸化膜2を形成する。 On the p-type Si substrate 1 as shown in FIG. 3, a gate oxide film 2 of 170Å thick SiO 2 which is the first insulating film by thermal oxidation. そして、ゲート酸化膜2上の全面に30 Then, 30 on the entire surface of the gate oxide film 2
00Å厚のポリシリコン層、膜厚d 1が1500ÅのS 00Å thick polysilicon layer, the thickness d 1 is 1500Å of S
iO 2膜を順次積層し、更にレジストパターン3を例えば1μm積層した後、エッチングを行ってAG4並びにその上に膜厚d 1が1500ÅのSiO 2膜5を形成する(以上図3参照)。 iO 2 film successively laminated, further after the resist pattern 3, for example to 1μm lamination, AG4 and the thickness d 1 thereon by etching to form a SiO 2 film 5 of 1500 Å (or see Fig. 3).

【0013】レジストパターン3を除去し、続いて、イオン注入用マスク6を形成し、続いて、イオン注入用マスク6及びAG4をマスクとしてAsイオン7の注入を行ってAG4の2つのn +拡散層形成領域A,Bのうち一方の形成領域Bにのみソースとしてのn +拡散層8a [0013] The resist pattern 3 is removed, followed by forming an ion implantation mask 6, subsequently, the two n + diffusion AG4 performing implantation of As ions 7 ion implantation mask 6 and AG4 as a mask layer formation regions a, n + diffusion layer 8a as a source on only one of the forming region B of the B
を形成する(図4参照)。 The formed (see FIG. 4). この際、Asイオン7のイオン注入量は加速電圧が80KeVで1×10 15 cm At this time, As ion implantation of ions 7 acceleration voltage is 1 × 10 15 cm at 80KeV -2である。 -2.

【0014】マスク6を除去した後、続いて、AG4を有するSi基板上の全面に500Å厚のSiO 2の絶縁膜(図示せず)を積層した後エッチバック処理によりA [0014] After removing the mask 6, subsequently, A by etch-back process after laminating a 500Å thick SiO 2 insulating film (not shown) on the entire surface of the Si substrate having a AG4
G4の側壁に膜厚d 3が500ÅのSiO 2の側壁絶縁膜30を形成する(図5参照)。 Thickness d 3 on the side wall of the G4 to form the sidewall insulating film 30 of SiO 2 of 500 Å (see Fig. 5). この側壁絶縁膜30はSiO 2 /SiNの2層膜やSiO 2 /SiN/SiO The sidewall insulating film 30 is two-layer film or SiO 2 / SiN / SiO of SiO 2 / SiN
2の3層膜(ONO膜)でも良い。 2 of the three-layer film (ONO film) may be used.

【0015】次に、熱酸化によって領域Aと領域BでのSi基板1の不純物濃度の違いによる酸化膜生成速度の違いにより、領域A上に膜厚d 2が80ÅのSiO 2のトンネル絶縁膜9と、領域B上に膜厚d 13が150ÅのSiO 2膜2aとが形成される(図6参照)。 Next, the difference in oxide film formation rate due to a difference in the impurity concentration of the Si substrate 1 in the regions A and B by thermal oxidation, a thickness d 2 is SiO 2 tunnel insulating film of 80Å on the region A 9, the thickness d 13 is and the SiO 2 film 2a of 150Å is formed on the region B (see FIG. 6). 更に、側壁絶縁膜30を有するSi基板1上の全面に4000Å Further, 4000 Å on the entire surface of the Si substrate 1 having a sidewall insulating film 30
厚のポリシリコン層を積層した後、通常の反応性イオンエッチング(RIE)でエッチバックを行ってAG4の両側壁にポリシリコンのサイド ウォール スペーサー11a、11bを形成する(以上図6参照)。 After stacking the thickness polysilicon layer, typically polysilicon on both side walls of the AG4 are etched back by reactive ion etching (RIE) of the sidewall spacer 11a, to form a 11b (see above Fig. 6).

【0016】この際、AG4のn +拡散層8aとは反対に位置するn +拡散層(次工程で形成されるドレイン8 The drain 8 this time, which is formed by the n + diffusion layer (the next step which is located opposite to the n + diffusion layer 8a of AG4
b)側に位置するサイド ウォール スペーサー11a Sidewall spacers 11a located on the b) side
は膜厚d 2が80Å厚のSiO 2のトンネル絶縁膜9上に形成され、さらにこのサイド ウォール スペーサー11aはFGとして機能するものであり、サイド ウォール スペーサー11aは次工程のCG13形成時に同時にエッチングされセルフアラインでFG11aが形成されることになる。 The thickness d 2 is formed on the tunnel insulating film 9 of SiO 2 of 80Å thick, further the sidewall spacer 11a is intended to function as FG, the sidewall spacers 11a are simultaneously etched during CG13 formation of the next step so that FG11a is formed by self-alignment. 一方、サイド ウォールスペーサー11bはメモリセルの動作に関与しない。 On the other hand, the side wall spacer 11b is not involved in the operation of the memory cell. 従って、サイド ウォールスペーサー11bをRIEで除去しても良い。 Thus, the side wall spacer 11b may be removed by RIE.

【0017】次に、再度Asイオン7,リンイオン20 [0017] Then, again As ions 7, phosphorus ions 20
の注入をSi基板1上に行って残りのn +拡散層形成領域Aにドレインとしてのn +拡散層8bを形成する(図6参照)。 Performing injection of the on the Si substrate 1 to form an n + diffusion layer 8b as a drain to the remaining n + diffusion layer forming region A (see FIG. 6). この際、Asイオン注入量は5×10 14 cm -2 At this time, As ion implantation amount is 5 × 10 14 cm -2
であり、リンイオン注入量は2×10 14 cm -2である。 , And the phosphorus ion implantation amount is 2 × 10 14 cm -2. 次に、ソース8a、ドレイン8b及び側壁絶縁膜30を有するSi基板上の全面に膜厚d 4が200ÅのSiO 2 Then, the source 8a, the drain 8b and the sidewall insulating film 30 SiO 2 Si film thickness d 4 on the entire surface of the substrate is 200Å of having
膜12を形成し、その上に2000Å厚のポリシリコン層を積層した後、レジストマスク(図示せず)を用いてエッチングを行いCG13を形成する(図7参照)。 Forming a film 12, after laminating a polysilicon layer of 2000Å thick is formed thereon a CG13 etched using a resist mask (not shown) (see FIG. 7). この際、上述したように、図6のサイドウォール スペーサー11aは2000Å厚のポリシリコン層と同時にエッチングされFG11aが形成される。 At this time, as described above, the sidewall spacer 11a of FIG. 6 FG11a is simultaneously etched with 2000Å thick polysilicon layer is formed. また、このエッチング時にサイド ウォールスペーサー11bをRIE Further, the side wall spacer 11b when the etching RIE
で除去しても良い。 In may be removed.

【0018】図2にこの実施例のメモリセルの等価回路を示す。 [0018] FIG. 2 shows an equivalent circuit of the memory cell of this embodiment. 図2の等価回路において、ソース8a、ドレイン8b、AG4、CG13にそれぞれ印加される電圧をV s , V d ,V ag ,V cgとして、たとえば、表1のような電圧を印加することにより動作させることができる。 In the equivalent circuit shown in FIG. 2, the source 8a, the drain 8b, AG4, CG13 to voltage V s applied respectively, V d, V ag, as V cg, for example, operation by applying a voltage as shown in Table 1 it can be.

【0019】 [0019]

【表1】 [Table 1]

【0020】表1において、書き込み時は、CG13に高電圧を印加してFG11aの直下の部分を強い反転状態にしておき、AG4にしきい値電圧V th程度の電圧(2ボルト) を印加すると、FG11aのソース側からFG11aへホットエレクトロンが注入される。 [0020] In Table 1, when writing, leave the portion immediately below the FG11a by applying a high voltage to the CG13 strong inversion state, upon application of a threshold voltage V th voltage of approximately (2 volts) AG4, hot electrons are injected from the source side of FG11a to FG11a. 消去時は、FG11aからドレイン8bへのF/Nトンネル電流により電子が引き抜かれる。 Erasing, electrons are extracted by F / N tunneling current from FG11a to the drain 8b.

【0021】図8にはAG電圧V agの関数として、プログラムされるメモリセルのしきい値電圧V thが描かれている。 [0021] as a function of the AG voltage V ag in FIG. 8, the threshold voltage V th of the memory cells to be programmed are drawn. 図9は異なる電圧( V d ) に対するプログラム時間の関数として、プログラムされるメモリセルのしきい値シフト( スレッショルドシフト) を示す。 9 as a function of programming time for different voltages (V d), shows the threshold shift of the memory cell to be programmed (threshold shift). 図10は本発明のメモリセルを複数個配列したメモリセルアレイの第1の実施例を示す。 Figure 10 shows a first embodiment of a memory cell array in which a plurality arranged memory cells of the present invention. 図10から、一方向に配列される一つのメモリセルのソース領域とそれの一方に隣接する一方のメモリセルのドレイン領域とを連続形成するようにメモリセルが配置され( メモリセルC11のソースとC11に隣接するC12のドレインとが接続されている) 、Si基板の表面に平行で、これらメモリセルの上記配列方向とは直交する方向にAGが連続して形成され、AGがそれぞれ接続されている方向と平行にソース領域/ドレイン領域が接続されていることが分かる。 From Figure 10, and one memory cell so as to continuously form a drain region of the source region and the one of the memory cells adjacent to one of its memory cells are arranged (the source of the memory cell C11 is arranged in one direction C12 of the drain is connected adjacent to C11), parallel to the surface of the Si substrate, which are the aforementioned array direction of the memory cell is formed by AG are continuous in a direction perpendicular, AG is connected it can be seen that parallel to the source / drain regions and the direction in which it is connected.

【0022】図10に示されるメモリセルC11とC1 The memory cells C11 and C1 as shown in FIG. 10
2の構造の概略を図11に示す。 The outline of the second structure shown in FIG. 11. メモリセルC11とメモリセルC12とは、図11に示すように、メモリセルC11のAG4のFG11aが存在しない不純物拡散層68側にはメモリセルC12のAG4のFG11aがメモリセルC11のAG4と不純物拡散層68を介して隣接するように配置されている。 The memory cell C11 and the memory cell C12, as shown in FIG. 11, FG11a of AG4 of the memory cell C12 is the impurity diffusion layer 68 side FG11a the AG4 does not exist in the memory cell C11 is AG4 and the impurity diffusion of the memory cell C11 It is disposed adjacent through a layer 68. この不純物拡散層68はメモリセルC11に対してはソースとして機能し、メモリセルC12に対してはドレインとして機能する。 The impurity diffusion layer 68 serves as a source for the memory cells C11, serves as a drain for the memory cell C12.

【0023】以下、製造方法について説明する。 [0023] In the following, the manufacturing method will be described. まず、 First of all,
図12に示すようにp型Si基板1上に、レジストパターン3を用いて第1絶縁膜2、AG4及びSiO 2膜5 On the p-type Si substrate 1 as shown in FIG. 12, the first insulating film by using the resist pattern 3 2, AG4 and the SiO 2 film 5
を形成する(図3と同一工程)。 To form a (FIG. 3 the same process). 続いて、図13に示すようにレジストパターン3を除去し、マスク6を形成し、ソース領域にAsイオン7を注入する(図4と同一工程)。 Subsequently, removing the resist pattern 3 as shown in FIG. 13, a mask 6, implanting As ions 7 on the source region (Fig. 4 and the same process).

【0024】続いて、図14に示すようにマスク6を除去し、全面にSiO 2膜を積層した後エッチバックをおこなって側壁絶縁膜30を形成する(図5と同一工程)。 [0024] Subsequently, the mask is removed 6 as shown in FIG. 14, and etched back after laminating a SiO 2 film to form sidewall insulating film 30 on the entire surface (FIG. 5 in the same step). 続いて、図15に示すように熱酸化で膜厚d 2が80ÅのSiO 2のトンネル膜9、膜厚d 13が150Å Subsequently, the film thickness d 2 by thermal oxidation as shown in FIG. 15 tunnel film 9 of SiO 2 of 80 Å, the film thickness d 13 is 150Å
のSiO 2膜2aを形成したのち、図16に示すように全面に4000Å厚のポリシリコン層を積層した後エッチバックをおこなってAG4の両側壁にポリシリコンのサイド ウォール スペーサー11a,11bを形成する。 After forming the SiO 2 film 2a of and formed on the entire surface of the polysilicon sidewalls of AG4 are etched back after laminating a 4000Å thick polysilicon layer of the sidewall spacers 11a, 11b as shown in FIG. 16 . このサイドウォールスペーサー11aは図19でC C in the sidewall spacer 11a is 19
G13を形成するときに同時にエッチングされ、セルフアラインでFG11aとして形成され機能する。 Are simultaneously etched in forming the G13, functions are formed as FG11a by self-alignment.

【0025】更に図17に示すようにAsイオン7,P Furthermore As ions 7 as shown in FIG. 17, P
イオン20をSi基板1上のドレイン領域に注入する。 Implanting ions 20 to the drain region of the Si substrate 1.
この際、図16で形成されたサイド ウォール スペーサー11a,11bのうち、不要なサイド ウォール At this time, the sidewall spacer 11a is formed in FIG. 16, of the 11b, unwanted sidewall
スペーサー11bを除去しても良い。 A spacer 11b may be removed. 図11はサイド Figure 11 is side
ウォール スペーサー11bを除去した時の実施例である。 It is an example of when to remove the wall spacer 11b. また、サイド ウォール スペーサー11bの除去の時期はAsやリンのイオン注入の前でも上述したようにイオン注入の後でもどちらでも良い。 Further, the timing of the removal of the sidewall spacer 11b may be either after ion implantation as described above even before the ion implantation of As or phosphorus. 以上の図15から図17までの工程は図6と同一工程である。 Steps from Figure 15 above to 17 are views 6 the same process.

【0026】次に、図18に示すように全面に膜厚d 4 Next, the film thickness d 4 on the entire surface as shown in FIG. 18
が200ÅのSiO 2の第2絶縁膜12を形成したのち、図19に示すように2000Å厚のポリシリコン層を積層した後CG13をパターン形成する。 There After forming the second insulating film 12 of SiO 2 of 200 Å, patterning a CG13 after laminating a polysilicon layer of 2000Å thick as shown in FIG. 19. 以上の図1 More than shown in FIG. 1
8から図19までの工程は図6から図7までの工程と同一である。 Steps from 8 to 19 is identical to the process of FIGS. 6 to 7. このように上記第1の実施例では、図10に示すように、一方向(たとえばX方向)に相互に隣接するメモリセルC11、C12で、一つのメモリセルC1 In the first embodiment as described above, as shown in FIG. 10, the memory cell C11, C12 adjacent to each other in one direction (e.g., X direction), one memory cell C1
2のソースと、隣接するメモリセルC11のドレインとを連続して形成し、又、同じく一方向(たとえばX方向)に相互に隣接するメモリセルC21、C22で、一つのメモリセルC22のソースと、隣接するメモリセルC21のドレインとを連続して形成し、かつメモリセルC11とメモリセルC21のそれぞれ上記(ソース、ドレイン)がY方向に延びる埋め込み拡散層で接続され、 And second source, and formed continuously to the drain of the adjacent memory cells C11, also, like the memory cell C21, C22 adjacent to each other in one direction (e.g., X direction), and the source of the one memory cell C22 , and formed continuously to the drain of the adjacent memory cell C21, and each of the above (source, drain) of the memory cell C11 and the memory cell C21 is connected with the buried diffusion layer extending in the Y direction,
又、メモリセルC12とメモリセルC22のそれぞれ上記(ソース、ドレイン)がY方向に延びる埋め込み拡散層で接続された構造のメモリセルアレイを提供できる。 Further, it is possible to provide a memory cell array of each of the above (source, drain) of the memory cell C12 and the memory cell C22 is connected with the buried diffusion layer extending in the Y-direction structure.

【0027】さらに図10に示すように、AG1がY方向に配列されたメモリセルC11とメモリセルC21に接続され、AG2がY方向に配列されたメモリセルC1 [0027] As further shown in FIG. 10, AG1 is connected to the memory cell C11 and the memory cell C21 arranged in the Y direction, the memory cells C1 AG2 are arranged in the Y direction
2とメモリセルC22に接続されている。 It is connected to two memory cell C22. 又、CG1はX方向に配列されたメモリセルC11とメモリセルC1 Further, CG1 memory cell C11 and the memory cell C1 arranged in the X direction
2に接続され、CG2がX方向に配列されたメモリセルC21とメモリセルC22に接続されている。 Is connected to the 2, CG2 is connected to the memory cell C21 and the memory cell C22 arranged in the X direction.

【0028】その結果、第1の実施例ではソース、ドレインとして機能する不純物拡散層と金属等の配線層とを接続するためのコンタクト領域を形成する必要がないので、メモリセルアレイの面積を縮小でき、素子の高集積化を可能にできる。 [0028] As a result, in the first embodiment the source, there is no need to form a contact area for connecting the impurity diffusion layer and the wiring layer such as a metal which functions as a drain, it can reduce the area of ​​the memory cell array It may enable the high integration of elements. 上記第1の実施例では、一つのメモリセルC12のソースと、隣接するメモリセルC11のドレインとを連接して形成した場合を示したが、第2の実施例に示すように、一つのメモリセルのソースと、隣接するメモリセルのソースとを連接して形成したり、一つのメモリセルのドレインと、隣接するメモリセルのドレインとを連接して形成することも可能である。 In the first embodiment, the source of one of the memory cell C12, there is shown the case where formed by concatenating the drain of the adjacent memory cells C11, as shown in the second embodiment, one memory a cell source, or formed by connecting the source of the adjacent memory cells, the drain of one memory cell, it is also possible to form by concatenating the drain of the adjacent memory cells.

【0029】図20は本発明のメモリセルを複数個配列したメモリセルアレイの第2の実施例を示す。 [0029] Figure 20 shows a second embodiment of a memory cell array in which a plurality arranged memory cells of the present invention. 図20において、一方向、例えばX方向にメモリセルC11,メモリセルC12,メモリセルC13,. In Figure 20, in one direction, for example, the memory cell C11 in the X direction, the memory cell C12, memory cells C13,. . . が配列されている。 There has been arranged. メモリセルC12のソース領域とそれに隣接するメモリセルC13のソース領域とが連続形成されており、メモリセルC11のドレイン領域とそれに隣接するメモリセルC12のドレイン領域とが連続形成されている。 Source regions of the memory cell C12 and the source region of the memory cell C13 adjacent thereto are successively formed, the drain region of the memory cell C11 and the drain region of the memory cell C12 adjacent thereto are successively formed. この際、メモリセルC13はメモリセルC12を介してメモリセルC11とは反対側に配置されている。 In this case, the memory cell C13 is disposed on the opposite side of the memory cell C11 via the memory cell C12. A
GはX方向に直交するY方向に接続されている。 G is connected to the Y direction orthogonal to X direction. すなわち、メモリセルC11とメモリセルC21はAG1で接続され、メモリセルC12とメモリセルC22はAG2 That is, the memory cell C11 and the memory cell C21 is connected in AG1, the memory cell C12 and the memory cell C22 is AG2
で接続され、メモリセルC13とメモリセルC23はA In connected, the memory cell C13 and the memory cell C23 is A
G3で接続されている。 It is connected by G3. しかもAG1が接続されている方向と平行にメモリセルC11とメモリセルC21の各ソース領域とドレイン領域とが平行に配列されており、 Moreover AG1 and the direction that are connected in parallel with the memory cell C11 and the source and drain regions of the memory cell C21 are arranged in parallel,
AG2及びAG3でも同様である。 Even AG2 and AG3 are the same.

【0030】図21は図20のメモリセルC12,メモリセルC13の配列構造を示す。 FIG. 21 is a memory cell C12 of FIG. 20 shows the arrangement of the memory cell C13. 図21において、メモリセルC12,メモリセルC13は一方向、例えばX方向に配列され、それぞれのAG4の両側壁のうち一方にFG11aを有する。 In Figure 21, the memory cell C12, memory cells C13 are arranged in one direction, for example in the X direction and a FG11a to one of each of the AG4 of the side walls. しかもメモリセルC12,メモリセルC13のソース8aは共有して設けられ、かつX方向に配列されるメモリセルC11,メモリセルC12のドレイン8bは共有して設けられている。 Moreover the memory cell C12, the source 8a of the memory cell C13 is provided shared, and the memory cell C11 is arranged in the X direction, the drain 8b of the memory cell C12 is provided to share.

【0031】以下、製造方法について説明する。 [0031] In the following, the method of production will be explained. まず、 First of all,
図22に示すようにp型Si基板1上に、レジストパターン3を用いてSiO 2の第1絶縁膜2、AG4及びS On the p-type Si substrate 1 as shown in FIG. 22, the resist pattern 3 first insulating film 2 of SiO 2 using, AG4 and S
iO 2膜5を形成する(図3の時と同一工程である)。 forming an iO 2 film 5 (the same process as for the Figure 3).
続いて、図23に示すようにレジストパターン3を除去し、マスク6を形成し、ソース領域にAsイオン7を注入する。 Subsequently, removing the resist pattern 3 as shown in FIG. 23, a mask 6, implanting As ions 7 on the source region.

【0032】続いて、図24に示すようにマスク6を除去し、全面にSiO 2膜を積層した後エッチバックをおこなって側壁絶縁膜30を形成する(図5と同一工程)。 [0032] Subsequently, the mask is removed 6 as shown in FIG. 24, and etched back after laminating a SiO 2 film to form sidewall insulating film 30 on the entire surface (FIG. 5 in the same step). この際、メモリセルC12,C13はソース8a In this case, the memory cell C12, C13 source 8a
によつて共通接続される。 Is by go-between commonly connected to. 続いて、図25に示すように、熱酸化で膜厚d 2が80ÅのSiO 2のトンネル絶縁膜9、膜厚d 13が150ÅのSiO 2膜2aを形成したのち、図26に示すように全面に4000Å厚のポリシリコン層を積層した後エッチバックを行ってAG4の側壁にポリシリコンのサイド ウォール スペーサー1 Subsequently, as shown in FIG. 25, after the tunnel insulating film 9 of a thermal oxide film thickness d 2 is 80 Å SiO 2, the thickness d 13 was formed SiO 2 film 2a of 150 Å, as shown in FIG. 26 the entire surface of polysilicon on the sidewalls of the AG4 are etched back after laminating a polysilicon layer of 4000Å thickness of the sidewall spacers 1
1a,11bを形成し、最終的にCG13の形成時に最終的にそのうちのサイド ウォールスペーサー11aをFGとする。 1a, 11b to form, eventually finally them sidewall spacers 11a during the formation of CG13 and FG. この際、もう一つのサイド ウォール スペーサー11bは除去しても良い(図21参照)。 At this time, another side wall spacer 11b may be removed (see FIG. 21).

【0033】続いて、図27に示すようにマスク31とサイド ウォール スペーサー11aを用いてドレイン領域にAsイオン7、Pイオン21を注入する。 [0033] Then, implanting As ions 7, P ions 21 to the drain region by using the mask 31 and the sidewall spacers 11a as shown in FIG. 27. 続いて、図28に示すように、マスク31を除去したのち全面に膜厚d 4が200ÅのSiO 2の第2絶縁膜12を形成したのち、2000Å厚のポリシリコン層を積層した後CG13をパターニングする。 Subsequently, as shown in FIG. 28, after the thickness d 4 on the entire surface after removing the mask 31 to form a second insulating film 12 of SiO 2 of 200 Å, a CG13 after laminating a polysilicon layer of 2000Å thick patterning. この際、サイド ウォール スペーサー11aが2000Å厚のポリシリコン層と同時にエッチングされてFG11aが形成される。 At this time, FG11a is formed sidewall spacers 11a is simultaneously etched with 2000Å thick polysilicon layer.

【0034】このような上記第1の実施例及び第2の実施例で示されるメモリセルアレイを動作させるためには表2のような電圧をメモリセルC12に印加すれば良い。 [0034] In order to operate the memory cell array shown in such the first embodiment and the second embodiment may be applied a voltage as shown in Table 2 in the memory cell C12.

【0035】 [0035]

【表2】 [Table 2]

【0036】表2のような電圧を図10及び図20で上述したメモリセルアレイのメモリセルC12に印加すれば、書き込み,消去,読み出しを達成できる。 [0036] When voltage is applied such as 2 in memory cell C12 of the memory cell array described above in FIGS. 10 and 20 Table can be achieved write, erase, and read. このように上記第1,第2の各実施例では、メモリセルアレイにコンタクト領域を形成する必要がなく、メモリセルアレイの面積を縮小できる。 Thus in the first and second of each embodiment, there is no need to form a contact area in the memory cell array, can reduce the area of ​​the memory cell array. 更に、上記第2の実施例では、 Further, in the second embodiment,
以下の(1)(2)のことから上記第1の実施例よりもメモリセルアレイ面積を縮小できる。 The following (1) (2) of the memory cell can be reduced array area than the first embodiment since.

【0037】(1)上記第2の実施例では、例えば図2 [0037] (1) In the second embodiment, for example, FIG. 2
1に示すように、AG4−AG4間のソース領域8a上にサイド ウォール スペーサー11bを形成する必要がないため、AG4−AG4間の幅を狭くすることができる。 As shown in 1, it is not necessary to form the sidewall spacers 11b on the source region 8a between AG4-AG4, it is possible to narrow the width between AG4-AG4. (2)また、ソース領域8aを形成するためのAsイオン7の注入において(図13、図23参照)、少なくともFG形成予定領域をレジストマスク6で覆うが、第1 (2) Further, in the implantation of As ions 7 to form the source region 8a (see FIG. 13, FIG. 23), but covered with a resist mask 6 at least FG forming region, first
の実施例では図13に示すように、ソース領域形成のためのイオン7の注入領域がレジストマスク6で定義されているため、マスク合わせ余裕を必要とするが、第2の実施例では、AG4−AG4間のソース領域8a上にはFG11aが存在しない(図28参照)ため、図23に示すように、AG4をマスクとしてイオン7の注入を行うことができ、そのため上述のマスク合わせ余裕をとる必要がなくなり、AG4−AG4間の幅を狭くできる。 As in the embodiment shown in FIG. 13, since the implanted region of the ion 7 for source region formation is defined by the resist mask 6, it requires a mask alignment margin, in the second embodiment, AG4 no FG11a on the source region 8a between -AG4 (see FIG. 28), as shown in FIG. 23, it is possible to perform ion implantation 7 as a mask AG4, taking the mask alignment margin above for the it is no longer necessary, be able to narrow the width of between AG4-AG4.

【0038】図10、図20において、読み出し時には、メモリセルC12のAG2,BL1に電圧を印加すると、メモリセルC22のAG,ドレインにも電圧が印加されるため、メモリセルC22のAGトランジスタもオン状態となり、もし、メモリセルC22が過剰消去(オーバー・イレーズ:OVER ERASE)の状態であると、図10ではBL1−BL2の間でリークを生じるおそれがあり、図20ではBL1−S2の間でリークを生じるおそれがある。 [0038] In FIGS. 10 and 20, at the time of reading, when a voltage is applied to the AG2, BL1 of the memory cell C12, since AG memory cell C22, the voltage to the drain is applied, AG transistor of the memory cell C22 also on a state, if the memory cell C22 is over-erased: If it is the state (over-erase oVER eRASE), there may occur a leak between the FIG. 10, BL1-BL2, between 20 in the BL1-S2 which may cause leakage.

【0039】このような問題を解決するために、図2 [0039] In order to solve such a problem, as shown in FIG. 2
9、図30に示すように、AG線(AGライン)とドレイン線(ドレインライン)とを直交させたり、AG線(AGライン)とソース線(ソースライン)とを直交させたりする構成とし、読み出しを行うメモリセル以外のメモリセルのAGとドレイン(又はソース)とに同時に電圧が印加されないようにしてリークをる防止することができるこの発明の第3,第4実施例を以下に提供する。 9, as shown in FIG. 30, a configuration in which or to orthogonal AG line and (AG line) or are perpendicular to the drain lines (drain lines), AG line (AG lines) and source lines (source lines), providing a third of the present invention that it is possible to prevent that leakage as simultaneously voltage between AG and the drain of the memory cells other than the memory cell (or source) to be read is not applied, a fourth embodiment below .

【0040】図29はドレイン線とAG線とを直交させたこの発明の第3の実施例を示す。 [0040] Figure 29 shows a third embodiment of the present invention in which are perpendicular to the drain lines and the AG line. 図30はソース線とAG線とを直交させたこの発明の第4の実施例を示す。 Figure 30 shows a fourth embodiment of the present invention in which are perpendicular to the source line and the AG line.
図39はドレイン側コンタクトを備えたこの発明の第3 Figure 39 is a third of the invention with a drain side contact
の実施例のメモリセルアレイを示す。 A memory cell array of the embodiment. 図39から、AG From FIG. 39, AG
線4はSi基板1の表面に平行にドレイン線93に直交していることが分かる。 Line 4 it can be seen that parallel to perpendicular to the drain lines 93 on the surface of the Si substrate 1.

【0041】図48はソース側コンタクトを備えたこの発明の第4の実施例のメモリセルアレイを示す。 [0041] Figure 48 shows a memory cell array of the fourth embodiment of the present invention having a source-side contact. 図48 Figure 48
から、AG線4はSi基板1の表面に平行にソース線3 From, AG line 4 is parallel to the source line on the surface of the Si substrate 1 3
1に直交していることが分かる。 It can be seen that are orthogonal to one. FG11aはAG4の両側壁の一方にサイド ウォール スペーサーとして備わっている。 FG11a is provided as a side wall spacer on one of the side walls of AG4. このFG11aはドレイン8bの側にだけ設けられており、AG4の両側壁の他方のソース8aの側にはサイド ウォール スペーサーは設けられていない。 The FG11a is provided only on the side of the drain 8b, on the side of the other of the source 8a of the side walls of the AG4 sidewall spacers are not provided.

【0042】なお、ソース8aの側にもサイド ウォール スペーサー11bを残しておいても良い。 [0042] It should be noted, may be left sidewall spacer 11b is also on the side of the source 8a. この実施例は図57に示されている。 This embodiment is shown in Figure 57. 図57はソース8aとソース線31を接続するためのコンタクトパッドとしてAG Figure 57 is AG as a contact pad for connecting the source 8a and the source line 31
4の両側壁の他方のソース8aの側にサイド ウォール スペーサー11bが使用されているこの発明の第5の実施例を示す。 On the side of the other of the source 8a of the fourth side walls showing a fifth embodiment of the invention the side wall spacer 11b are used.

【0043】以下製造方法について説明する。 [0043] The following manufacturing method will be described. まず、最初にこの発明の第3の実施例の製造方法について図31 First, Figure 31 first manufacturing method of the third embodiment of the present invention
〜図39を用いて説明する。 It will be described with reference to to 39. 図31〜図37までは図2 FIGS. 31 to 37 to the FIG. 2
2〜図28と同じ工程である。 Is the same step as 2 through 28. なお、この第3の実施例において、図21のように、サイド ウォール スペーサー11bは、勿論、除去しておいても良い。 Incidentally, in this third embodiment, as shown in FIG. 21, the side wall spacer 11b it is, of course, may be removed.

【0044】図37において、CG13がパターン形成される。 [0044] In FIG. 37, CG13 is patterned. 続いて、ドレイン領域8b上のCG13及びS Then, on the drain region 8b CG13 and S
iO 2膜12をマスク89を用いて除去し、ドレイン側コンタクト91が形成される(図38参照)。 The iO 2 film 12 is removed by using the mask 89, the drain-side contact 91 is formed (see FIG. 38). 次に、図39に示すように、1500Å厚のNSG膜及び500 Next, as shown in FIG. 39, NSG film and 500 of 1500Å thickness
0Å厚のBPSG膜を順次積層して層間絶縁膜34を形成する。 The 0Å thickness of the BPSG film are sequentially laminated to form an interlayer insulating film 34. 続いて、マスク(図示せず)を用いてドレイン領域8b上の層間絶縁膜34をSi基板1が露出するまで除去する。 Subsequently, an interlayer insulating film 34 on the drain region 8b is removed to the Si substrate 1 is exposed using a mask (not shown). その結果、開口92が形成され、続いてドレイン線93が形成される(図39参照)。 As a result, an opening 92 is formed, followed by the drain lines 93 are formed (see FIG. 39).

【0045】このように本実施例では、AG線4はSi [0045] In this embodiment Thus, AG line 4 Si
基板1の表面に平行にドレイン線93に直交(図29参照)したメモリセルアレイを提供できる。 Possible to provide a memory cell array in parallel perpendicular to the drain line 93 (see FIG. 29) on the surface of the substrate 1.

【0046】 [0046]

【表3】 [Table 3]

【0047】 [0047]

【表4】 [Table 4]

【0048】上記表4は、書き込み時、消去時及び読み出し時の特性を示す。 [0048] Table 4, when writing, indicating the characteristics at the time of erasing and reading. 表4において、書き込み時には、 In Table 4, at the time of writing,
メモリセルC22のドレイン(D2)8bを2ボルトに、メモリセルC22のAG2を5ボルトに、メモリセルC22のCG2を5ボルトにそれぞれ設定する。 The drain (D2) 8b of the memory cell C22 to 2 volts, the AG2 of memory cells C22 to 5 volts, respectively set CG2 of memory cells C22 to 5 volts. その結果、バーチャル グラウンド(VIRTUAL GR As a result, the virtual ground (VIRTUAL GR
OUND)のメモリセルにて発生した問題点、すなわち、メモリセルが過剰消去の状態にあると、BL間でリークを生じるという不都合を回避できる。 Problems with memory cells has occurred ound), i.e., when the memory cell is in the state of over-erasure, can avoid a disadvantage that results in leakage between BL.

【0049】次に、この発明の第4の実施例の製造方法について図40〜図48を用いて説明する。 Next, a manufacturing method of the fourth embodiment of the present invention will be described with reference to FIGS. 40 48. 図40〜図46までは図22〜図28(図31〜図37)と同じ工程である。 Until FIGS. 40 46 are the same steps as FIGS. 22 to 28 (FIGS. 31 37). 図46において、CG13がパターン形成される。 In Figure 46, CG13 is patterned. 続いて、ソース領域8a上のCG13、SiO 2 Then, on the source region 8a CG13, SiO 2
膜12及びサイド ウォール スペーサー11bを除去してソース側コンタクト領域33を形成する(図47参照)。 By removing the film 12 and the sidewall spacers 11b to form a source-side contact region 33 (see FIG. 47). この際、符号91はソース領域8a上のCG1 At this time, CG1 code 91 on the source region 8a
3、SiO 2膜12を除去して形成されたCG13の開孔91である。 3, a hole 91 of the SiO 2 film 12 CG13 formed by removing the.

【0050】次に、図48に示すように、1500Å厚のNSG膜及び5000Å厚のBPSG膜を順次積層して層間絶縁膜34を形成する。 Next, as shown in FIG. 48, by sequentially laminating an NSG film and 5000Å thick BPSG film 1500Å thick to form an interlayer insulating film 34. 続いて、マスク(図示せず)を用いてソース領域8a上の層間絶縁膜34をSi Subsequently, an interlayer insulating film 34 on the source region 8a by using a mask (not shown) Si
基板1が露出するまで除去する。 Removed until the substrate 1 is exposed. その結果、開口が形成され、続いてソース線31が形成される(図48参照)。 As a result, an opening is formed, followed source line 31 are formed (see FIG. 48). 図48において、符号100はソースコンタクトを示す。 In Figure 48, reference numeral 100 denotes a source contact.

【0051】このように、AG(第1電極)4の側壁にポリシリコンのサイド ウォールスペーサー11aを備えたメモリセルからなるメモリセルアレイを形成できる。 [0051] Thus, it is possible to form a memory cell array consisting of AG memory cell having a (first electrode) 4 polysilicon on the sidewalls of the sidewall spacer 11a. 図30から、AG線(AG1,AG2,AG3)はSi基板の表面に平行にソース線(S1,S2,S3) From Figure 30, AG line (AG1, AG2, AG3) are parallel to the source line on the surface of the Si substrate (S1, S2, S3)
に直交していることが分かる。 It can be seen that are orthogonal to. 表3は、書き込み時、消去時及び読み出し時の特性を示す。 Table 3, when writing, indicating the characteristics at the time of erasing and reading.

【0052】表3において、書き込み時には、メモリセルC22のドレイン(D1)8bを2ボルトに、メモリセルC22のAG2を5ボルトに、メモリセルC22のCG2を5ボルトに、メモリセルC11,C12,C1 [0052] In Table 3, at the time of writing, the drain (D1) 8b of the memory cell C22 to 2 volts, the AG2 of memory cells C22 to 5 volts, a CG2 of memory cells C22 to 5 volts, the memory cell C11, C12, C1
3のソース(S1)8aを2ボルトに、メモリセルC3 The third source (S1) 8a to 2 volts, the memory cell C3
1,C32,C33のソース(S3)8aを2ボルトにそれぞれ設定すれば良い。 1, C32, C33 source (S3) 8a a may be set respectively to 2 volts.

【0053】最後に、この発明の第5の実施例の製造方法について図49〜図57を用いて説明する。 [0053] Finally, described with reference to FIGS. 49 57 a method of manufacturing the fifth embodiment of the present invention. 図49〜 Fig. 49
図52までは図22〜図25(図40〜図43)と同じ工程である。 Until 52 are the same steps as FIGS. 22 to 25 (FIGS. 40 43). 図53において、4000Å厚のポリシリコン層91を積層する。 In Figure 53, stacking the polysilicon layer 91 of 4000Å thickness. 続いて、エッチバックを行ってAG4の両側壁にポリシリコンのサイド ウォール スペーサー11a,11bを形成する(図54参照)。 Subsequently, the sidewall spacer 11a of polysilicon on both side walls of the AG4 are etched back to form 11b (see FIG. 54).

【0054】この際、AG4−AG4間の間隔Rが80 [0054] In this case, the distance R between the AG4-AG4 80
00Å以下であれば、AG4−AG4間のソース領域8 If 00Å or less, the source region 8 between AG4-AG4
a上のサイド ウォール スペーサー11bは相互に接して配置され、これによりソース領域8a上のAG4− Sidewall spacers 11b on a is disposed in contact with each other, thereby on the source region 8a AG4-
AG4間がポリシリコンで埋め込まれることになる。 AG4 between is to be filled with polysilicon. そのため、以後に形成されるソース線31に直接接続するパッド状のサイド ウォール スペーサー11bが形成される。 Therefore, the pad-like side wall spacer 11b to be connected directly to a source line 31 which is formed later is formed. なお、このサイド ウォール スペーサー11 In addition, the sidewall spacer 11
bは相互に接して配置されなくても良く、離れて存在しても良い。 b may not be arranged in contact with each other, it may be present away. 間隔Rが8000Å以上であれば、AG4− If the interval R is 8000Å or more, AG4-
AG4間のソース領域8a上のサイド ウォール スペーサー11bは相互に離れて配置される。 Sidewall spacers 11b on the source region 8a between AG4 are spaced apart from each other.

【0055】次に、Asイオン7,Pイオン20をマスク83を用いてドレイン形成領域Kに注入する(図55 Next, it injected into the drain forming region K by using a mask 83, As ions 7, P ions 20 (FIG. 55
参照)。 reference). マスク83を除去した後200Å厚のSiO 2 SiO 2 of 200Å thickness after removing the mask 83
膜12及び2000Å厚のポリシリコン層13を順次積層する(図56参照)。 Sequentially laminated film 12 and 2000Å thick polysilicon layer 13 (see FIG. 56). 続いて、マスク(図示せず)を用いてソース8a上のポリシリコン層13、SiO 2膜12を除去し、CG13の開孔91を形成し(図57参照)、さらに図57に示すように、1500Å厚のNS Subsequently, to remove the polysilicon layer 13, SiO 2 film 12 on the source 8a using a mask (not shown) to form an opening 91 of CG13 (see FIG. 57), as further shown in FIG. 57 , of 1500Å thickness NS
G膜及び5000Å厚のBPSG膜を順次積層して層間絶縁膜34を形成した後マスク(図示せず)を用いてソース領域8a上の層間絶縁膜34を除去し、その結果、 Removing the interlayer insulating film 34 on the source region 8a by using a mask (not shown) forming an interlayer insulating film 34 are sequentially stacked G film and 5000Å thickness of the BPSG film, as a result,
開口81を形成する。 To form an opening 81. 最後に、開口81を含む層間絶縁膜34上にソース線31を形成する(図57参照)。 Finally, a source line 31 on the interlayer insulating film 34 including the opening 81 (see FIG. 57). さらに、開口81を形成する際に、サイド ウォール スペーサー11bの存在により開口部の深さを浅くできる。 Further, when forming the opening 81, it can reduce the depth of the opening by the presence of sidewall spacers 11b.

【0056】この実施例でも、AG線4はSi基板1の表面に平行にソース線31に直交したメモリセルアレイを提供できる。 [0056] Also in this embodiment, AG line 4 can provide a memory cell array perpendicular to the source line 31 parallel to the surface of the Si substrate 1. 図59はこの発明の第3,第4及び第5 Figure 59 is a third of the present invention, the fourth and fifth
の実施例を示す。 It shows the embodiment. 図59から、AG線4と、CG13の開孔91内に形成されるソース線31(又はドレイン線93)が平面的に直交しいることが分かる。 From Figure 59, the AG line 4, the source line 31 formed in the opening 91 of CG13 (or drain line 93) it can be seen that perpendicular on a plane.

【0057】上記第3の実施例では、ドレイン領域8b [0057] In the third embodiment, the drain region 8b
上に開口92が形成されている(図39参照)。 Opening 92 is formed in the upper (see Figure 39). また、 Also,
第4及び第5の各実施例では、それぞれ開口33,開口81がソース領域8a上に形成されている(図47,図57参照)。 In each of the embodiments of the fourth and fifth, respectively opening 33, an opening 81 is formed on the source region 8a (see FIG. 47, FIG. 57). 図48、図57に示すように、ソース線3 Figure 48, as shown in FIG. 57, the source line 3
1がソース側コンタクト100を介してソース領域8a 1 via the source contact 100 source region 8a
に接続されている。 It is connected to the.

【0058】図58はこの発明の第4及び第5の各実施例を示す。 [0058] Figure 58 shows the respective embodiments of the fourth and fifth of the present invention. 図58からCG13が少なくともFG11a From FIG. 58 CG13 is at least FG11a
及びドレイン領域8bを覆うようにパターン形成されていることが分かる。 And we can see that this is patterned so as to cover the drain region 8b. 図58において、CG13の存在する領域は点線で囲まれる領域の内側の領域である。 In Figure 58, the region in the presence of CG13 is the area inside the region surrounded by a dotted line. そして、コンタクト102を介してCGライン101と接続し、電位が供給される。 Then, connect the CG line 101 through a contact 102, the potential is supplied. 又、ソース線31がソース領域8a上でソース側コンタクト100を介してソース領域8aに接続されていることが分かる。 Moreover, it can be seen that the source line 31 is connected to the source region 8a via the source contact 100 on the source region 8a.

【0059】なお、図58、図59において、符号13 [0059] It should be noted that, as shown in FIG. 58, in FIG. 59, reference numeral 13
3は活性領域を示す。 3 shows an active region.

【0060】 [0060]

【発明の効果】以上のようにこの発明によれば、第1電極(補助ゲート)の側壁に側壁ポリシリコン電極をフローティングゲートとして用いた、ソース側注入型フラッシュEEPROMを提供できるものである。 According to the above manner the present invention according to the present invention, using side wall polysilicon electrode as a floating gate on the side wall of the first electrode (assist gate) are those that can provide a source side injection type flash EEPROM. これにより書き込み効率を向上でき、5ボルト以下の単一供給電圧で、かつ1μsの速さで書き込みを行うことができ、しかも単一のパワーソースで満たされた不揮発性メモリを得ることができる。 This allows improving the writing efficiency, a single supply voltage of 5 volts or less, and can be written at a rate of 1 [mu] s, it is possible to obtain a non-volatile memory which is filled with a single power source.

【0061】また、メモリセルの面積の縮小を図ることができる。 [0061] Further, it is possible to reduce the area of ​​the memory cell. 更に、10μA程度の低いプログラム電流の高電圧発生回路の作成が容易に実現できる。 Moreover, creation of the high voltage generating circuit of a low programming current of about 10μA can be easily realized.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】この発明によるメモリセルを示す構成説明図である。 1 is a configuration diagram showing a memory cell according to the invention.

【図2】上記メモリセルの等価回路図である。 Figure 2 is an equivalent circuit diagram of the memory cell.

【図3】上記メモリセルの製造方法の第1ステップを示す構成説明図である。 Figure 3 is a block diagram showing a first step of the manufacturing method of the memory cell.

【図4】上記メモリセルの製造方法の第2ステップを示す構成説明図である。 Figure 4 is a block diagram showing a second step of the manufacturing method of the memory cell.

【図5】上記メモリセルの製造方法の第3ステップを示す構成説明図である。 Figure 5 is a block diagram showing a third step of the manufacturing method of the memory cell.

【図6】上記メモリセルの製造方法の第4ステップを示す構成説明図である。 6 is a block diagram showing a fourth step of the manufacturing method of the memory cell.

【図7】上記メモリセルの製造方法の第5ステップを示す構成説明図である。 7 is a configuration diagram showing a fifth step of the manufacturing method of the memory cell.

【図8】上記メモリセルのプログラム及び消去におけるAG電圧V agと、しきい値電圧V thとの間の関係を示す特性図である。 8 is a characteristic diagram showing the relationship between the AG voltage V ag in the program and erase of the memory cell, the threshold voltage V th.

【図9】上記メモリセルのプログラムにおけるしきい値電圧V thと、プログラム時間との間の関係を異なる電圧 [9] and the threshold voltage V th of said memory cell program related different voltages between the program time
( V d ) に対応させて示す特性図である。 It is a characteristic diagram showing in correspondence with (V d).

【図10】この発明の第1実施例における隣接するメモリセル間でドレイン、ソースを共有するメモリセルアレイを示す等価回路図である。 FIG. 10 is an equivalent circuit diagram showing the drain, the memory cell array sharing the source between adjacent memory cells in the first embodiment of the present invention.

【図11】上記第1実施例における隣接するメモリセル間でドレイン、ソースを共有するメモリセルアレイを示す構成説明図である。 11 is a configuration diagram illustrating the drain, the memory cell array sharing the source between adjacent memory cells in the aforementioned first embodiment.

【図12】上記第1実施例におけるメモリセルアレイの製造方法の第1ステップを示す構成説明図である。 FIG. 12 is a configuration diagram showing a first step in the manufacturing method of the memory cell array in the first embodiment.

【図13】上記第1実施例におけるメモリセルアレイの製造方法の第2ステップを示す構成説明図である。 FIG. 13 is a block diagram showing a second step in the manufacturing method of the memory cell array in the first embodiment.

【図14】上記第1実施例におけるメモリセルアレイの製造方法の第3ステップを示す構成説明図である。 14 is a configuration diagram showing a third step of the manufacturing method of the memory cell array in the first embodiment.

【図15】上記第1実施例におけるメモリセルアレイの製造方法の第4ステップを示す構成説明図である。 Figure 15 is a block diagram showing a fourth step of the manufacturing method of the memory cell array in the first embodiment.

【図16】上記第1実施例におけるメモリセルアレイの製造方法の第5ステップを示す構成説明図である。 Figure 16 is a block diagram showing a fifth step of the manufacturing method of the memory cell array in the first embodiment.

【図17】上記第1実施例におけるメモリセルアレイの製造方法の第6ステップを示す構成説明図である。 17 is a configuration diagram showing a sixth step of the manufacturing method of the memory cell array in the first embodiment.

【図18】上記第1実施例におけるメモリセルアレイの製造方法の第7ステップを示す構成説明図である。 FIG. 18 is a configuration explanatory view showing a seventh step of the manufacturing method of the memory cell array in the first embodiment.

【図19】上記第1実施例におけるメモリセルアレイの製造方法の第8ステップを示す構成説明図である。 19 is a configuration diagram showing an eighth step of the manufacturing method of the memory cell array in the first embodiment.

【図20】この発明の第2実施例における隣接するメモリセル間でドレイン−ドレイン、ソース−ソースを共有するメモリセルアレイを示す等価回路図である。 [20] The drain between adjacent memory cells in the second embodiment of the present invention - the drain, source - is an equivalent circuit diagram showing a memory cell array sharing the source.

【図21】上記第2実施例における隣接するメモリセル間でドレイン−ドレイン、ソース−ソースを共有するメモリセルアレイを示す構成説明図である。 [21] The drain between adjacent memory cells in the second embodiment - drain, source - is a configuration explanatory view showing a memory cell array sharing the source.

【図22】上記第2実施例におけるメモリセルアレイの製造方法の第1ステップを示す構成説明図である。 Figure 22 is a block diagram showing a first step in the manufacturing method of the memory cell array in the second embodiment.

【図23】上記第2実施例におけるメモリセルアレイの製造方法の第2ステップを示す構成説明図である。 Figure 23 is a block diagram showing a second step in the manufacturing method of the memory cell array in the second embodiment.

【図24】上記第2実施例におけるメモリセルアレイの製造方法の第3ステップを示す構成説明図である。 Figure 24 is a block diagram showing a third step of the manufacturing method of the memory cell array in the second embodiment.

【図25】上記第2実施例におけるメモリセルアレイの製造方法の第4ステップを示す構成説明図である。 Figure 25 is a block diagram showing a fourth step of the manufacturing method of the memory cell array in the second embodiment.

【図26】上記第2実施例におけるメモリセルアレイの製造方法の第5ステップを示す構成説明図である。 Figure 26 is a block diagram showing a fifth step of the manufacturing method of the memory cell array in the second embodiment.

【図27】上記第2実施例におけるメモリセルアレイの製造方法の第6ステップを示す構成説明図である。 FIG. 27 is a configuration explanatory view showing a sixth step of the manufacturing method of the memory cell array in the second embodiment.

【図28】上記第2実施例におけるメモリセルアレイの製造方法の第7ステップを示す構成説明図である。 FIG. 28 is a configuration explanatory view showing a seventh step of the manufacturing method of the memory cell array in the second embodiment.

【図29】この発明の第3実施例におけるドレイン線とAG線とを直交させたメモリセルアレイを示す等価回路図である。 Figure 29 is an equivalent circuit diagram showing a memory cell array is perpendicular to the drain lines and the AG line in the third embodiment of the present invention.

【図30】この発明の第4、第5実施例におけるソース線とAG線とを直交させたメモリセルアレイを示す等価回路図である。 FIG. 30 is a fourth, an equivalent circuit diagram showing a memory cell array is perpendicular to the source line and the AG line in the fifth embodiment of the present invention.

【図31】上記第3実施例におけるメモリセルアレイの製造方法の第1ステップを示す構成説明図である。 Figure 31 is a block diagram showing a first step in the manufacturing method of the memory cell array in the third embodiment.

【図32】上記第3実施例におけるメモリセルアレイの製造方法の第2ステップを示す構成説明図である。 Figure 32 is a block diagram showing a second step in the manufacturing method of the memory cell array in the third embodiment.

【図33】上記第3実施例におけるメモリセルアレイの製造方法の第3ステップを示す構成説明図である。 33 is a configuration diagram showing a third step of the manufacturing method of the memory cell array in the third embodiment.

【図34】上記第3実施例におけるメモリセルアレイの製造方法の第4ステップを示す構成説明図である。 FIG. 34 is a configuration diagram showing a fourth step of the manufacturing method of the memory cell array in the third embodiment.

【図35】上記第3実施例におけるメモリセルアレイの製造方法の第5ステップを示す構成説明図である。 FIG. 35 is a configuration diagram showing a fifth step of the manufacturing method of the memory cell array in the third embodiment.

【図36】上記第3実施例におけるメモリセルアレイの製造方法の第6ステップを示す構成説明図である。 FIG. 36 is a configuration diagram showing a sixth step of the manufacturing method of the memory cell array in the third embodiment.

【図37】上記第3実施例におけるメモリセルアレイの製造方法の第7ステップを示す構成説明図である。 FIG. 37 is a configuration diagram showing a seventh step of the manufacturing method of the memory cell array in the third embodiment.

【図38】上記第3実施例におけるメモリセルアレイの製造方法の第8ステップを示す構成説明図である。 Figure 38 is a block diagram showing an eighth step of the manufacturing method of the memory cell array in the third embodiment.

【図39】上記第3実施例におけるメモリセルアレイの製造方法の第9ステップを示す構成説明図である。 FIG. 39 is a configuration diagram showing a ninth step of the manufacturing method of the memory cell array in the third embodiment.

【図40】上記第4実施例におけるメモリセルアレイの製造方法の第1ステップを示す構成説明図である。 Figure 40 is a block diagram showing a first step in the manufacturing method of the memory cell array of the fourth embodiment.

【図41】上記第4実施例におけるメモリセルアレイの製造方法の第2ステップを示す構成説明図である。 FIG. 41 is a configuration diagram showing a second step in the manufacturing method of the memory cell array of the fourth embodiment.

【図42】上記第4実施例におけるメモリセルアレイの製造方法の第3ステップを示す構成説明図である。 FIG. 42 is a configuration diagram showing a third step of the manufacturing method of the memory cell array of the fourth embodiment.

【図43】上記第4実施例におけるメモリセルアレイの製造方法の第4ステップを示す構成説明図である。 FIG. 43 is a configuration diagram showing a fourth step of the manufacturing method of the memory cell array of the fourth embodiment.

【図44】上記第4実施例におけるメモリセルアレイの製造方法の第5ステップを示す構成説明図である。 FIG. 44 is a configuration diagram showing a fifth step of the manufacturing method of the memory cell array of the fourth embodiment.

【図45】上記第4実施例におけるメモリセルアレイの製造方法の第6ステップを示す構成説明図である。 FIG. 45 is a configuration diagram showing a sixth step of the manufacturing method of the memory cell array of the fourth embodiment.

【図46】上記第4実施例におけるメモリセルアレイの製造方法の第7ステップを示す構成説明図である。 FIG. 46 is a configuration diagram showing a seventh step of the manufacturing method of the memory cell array of the fourth embodiment.

【図47】上記第4実施例におけるメモリセルアレイの製造方法の第8ステップを示す構成説明図である。 FIG. 47 is a configuration diagram showing an eighth step of the manufacturing method of the memory cell array of the fourth embodiment.

【図48】上記第4実施例におけるメモリセルアレイの製造方法の第9ステップを示す構成説明図である。 FIG. 48 is a configuration diagram showing a ninth step of the manufacturing method of the memory cell array of the fourth embodiment.

【図49】上記第5実施例におけるソースとソース線を接続するためのコンタクトパッドとしてAGの両側壁の他方のソースの側にサイド ウォール スペーサーが使用されているメモリセルアレイの製造方法の第1ステップを示す構成説明図である。 [Figure 49] The first step of the manufacturing method of the fifth other side wall spacer on the side of the source of both side walls of the AG as a contact pad for connecting the source and the source line are used in the embodiment the memory cell array is a block diagram showing the.

【図50】上記第5実施例におけるメモリセルアレイの製造方法の第2ステップを示す構成説明図である。 FIG. 50 is a configuration diagram showing a second step in the manufacturing method of the memory cell array in the fifth embodiment.

【図51】上記第5実施例におけるメモリセルアレイの製造方法の第3ステップを示す構成説明図である。 FIG. 51 is a configuration diagram showing a third step of the manufacturing method of the memory cell array in the fifth embodiment.

【図52】上記第5実施例におけるメモリセルアレイの製造方法の第4ステップを示す構成説明図である。 FIG. 52 is a configuration diagram showing a fourth step of the manufacturing method of the memory cell array in the fifth embodiment.

【図53】上記第5実施例におけるメモリセルアレイの製造方法の第5ステップを示す構成説明図である。 FIG. 53 is a configuration diagram showing a fifth step of the manufacturing method of the memory cell array in the fifth embodiment.

【図54】上記第5実施例におけるメモリセルアレイの製造方法の第6ステップを示す構成説明図である。 FIG. 54 is a configuration diagram showing a sixth step of the manufacturing method of the memory cell array in the fifth embodiment.

【図55】上記第5実施例におけるメモリセルアレイの製造方法の第7ステップを示す構成説明図である。 FIG. 55 is a configuration diagram showing a seventh step of the manufacturing method of the memory cell array in the fifth embodiment.

【図56】上記第5実施例におけるメモリセルアレイの製造方法の第8ステップを示す構成説明図である。 FIG. 56 is a configuration diagram showing an eighth step of the manufacturing method of the memory cell array in the fifth embodiment.

【図57】上記第5実施例におけるメモリセルアレイの製造方法の第9ステップを示す構成説明図である。 FIG. 57 is a configuration diagram showing a ninth step of the manufacturing method of the memory cell array in the fifth embodiment.

【図58】上記第4,第5各実施例におけるメモリセルアレイを示す構成説明図である。 [Figure 58] the fourth is a block diagram showing a memory cell array in the fifth embodiments.

【図59】上記第3,第4及び第5各実施例におけるメモリセルアレイを示す構成説明図である。 [Figure 59] The third is a block diagram showing a memory cell array in the fourth and fifth embodiments.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 Si基板 2 ゲート酸化膜(第1絶縁膜) 4 補助ゲート(第1電極) 8a ソース(第1不純物拡散層) 8b ドレイン(第2不純物拡散層) 9 トンネル絶縁膜 11a フローティングゲート 12 第2絶縁膜 13 制御ゲート(第2電極) 1 Si substrate 2 gate oxide film (first insulating film) 4 auxiliary gate (first electrode) 8a source (first impurity diffusion layer) 8b drain (second impurity diffusion layer) 9 tunnel insulating film 11a floating gate 12 the second insulation film 13 a control gate (second electrode)

フロントページの続き (56)参考文献 特開 平4−44365(JP,A) 特開 昭61−239497(JP,A) 特開 昭59−121980(JP,A) 特開 昭63−142680(JP,A) 特開 昭62−43179(JP,A) 特開 平3−3274(JP,A) 特開 平2−143464(JP,A) 特開 平2−128477(JP,A) 特開 昭63−226059(JP,A) (58)調査した分野(Int.Cl. 6 ,DB名) H01L 21/8247 H01L 29/788 H01L 29/792 Of the front page Continued (56) Reference Patent flat 4-44365 (JP, A) JP Akira 61-239497 (JP, A) JP Akira 59-121980 (JP, A) JP Akira 63-142680 (JP , A) JP Akira 62-43179 (JP, A) Patent Rights 3-3274 (JP, A) Patent Rights 2-143464 (JP, A) Patent Rights 2-128477 (JP, A) JP Akira 63-226059 (JP, a) (58 ) investigated the field (Int.Cl. 6, DB name) H01L 21/8247 H01L 29/788 H01L 29/792

Claims (17)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】 ソース領域としての第1の不純物拡散層 1. A first impurity diffusion layer serving as a source region
    とドレイン領域としての第2の不純物拡散層とが所定間 A second impurity diffusion layer serving as a drain region and is between the predetermined
    隔離れて形成された半導体基板と、 これら第1,第2の不純物拡散層間で、かつ第1の不純物拡散層側の半導体基板上に配設される第1絶縁膜と、 第1,第2の不純物拡散層間で、かつ第1絶縁膜に隣接 A semiconductor substrate isolated which are formed, these first, second impurity diffusion layers, and a first insulating layer disposed on the first impurity diffusion layer side of the semiconductor substrate, first, second in the impurity diffusion layers, and adjacent to the first insulating layer
    するとともに第2の不純物拡散層側の半導体基板上に配 Distribution in the second impurity diffusion layer side of the semiconductor substrate as well as
    設されるトンネル絶縁膜と、 第1絶縁膜上に形成される第1電極と、 トンネル絶縁膜上に形成され、かつ第1電極の側壁のみ A tunnel insulating film set, a first electrode formed on the first insulating film, is formed on the tunnel insulating film, and only the side walls of the first electrode
    に絶縁膜を介して形成されるフローティングゲートと、 第2絶縁膜を介して少なくともフローティングゲート上に配設され、それによってフローティングゲートの電位を制御しうる第2電極とからなるメモリセルを備え、 第1電極下に形成され、第1電極によって制御される反転層からチャネルホットエレクトロンがフローティングゲートへ注入されることを可能とする不揮発性メモリ。 A floating gate formed via an insulating film, through a second insulating film disposed on at least the floating gate, comprising a memory cell consisting whereby a second electrode capable of controlling the potential of the floating gate, non-volatile memory is formed under the first electrode, channel hot electron from the inversion layer, which is controlled by the first electrode to allow it to be injected into the floating gate.
  2. 【請求項2】 フローティングゲートがトンネル絶縁膜を介して第2の不純物拡散層と一部重なり合って形成されている請求項1による不揮発性メモリ。 2. The nonvolatile memory according to claim 1, the floating gate is formed partially overlapped with the second impurity diffusion layer through a tunnel insulating film.
  3. 【請求項3】 フローティングゲートが第1電極の側壁にセルフアラインで形成されている請求項1による不揮発性メモリ。 3. A nonvolatile memory according to claim 1, the floating gate is formed in self-alignment to the side walls of the first electrode.
  4. 【請求項4】 ソース領域としての第1の不純物拡散層 Wherein the first impurity diffusion layer serving as a source region
    とドレイン領域としての第2の不純物拡散層とが所定間 A second impurity diffusion layer serving as a drain region and is between the predetermined
    隔離れて形成された半導体基板と、 これら第1,第2の不純物拡散層間で、かつ第1の不純物拡散層側の半導体基板上に配設される第1絶縁膜と、 第1,第2の不純物拡散層間で、かつ第1絶縁膜に隣接 A semiconductor substrate isolated which are formed, these first, second impurity diffusion layers, and a first insulating layer disposed on the first impurity diffusion layer side of the semiconductor substrate, first, second in the impurity diffusion layers, and adjacent to the first insulating layer
    するとともに第2の不純物拡散層側の半導体基板上に配 Distribution in the second impurity diffusion layer side of the semiconductor substrate as well as
    設されるトンネル絶縁膜と、 第1絶縁膜上に形成される第1電極と、 トンネル絶縁膜上に形成され、かつ第1電極の側壁のみ A tunnel insulating film set, a first electrode formed on the first insulating film, is formed on the tunnel insulating film, and only the side walls of the first electrode
    に絶縁膜を介して形成されるフローティングゲートと、 第2絶縁膜を介して少なくともフローティングゲート上に配設され、それによってフローティングゲートの電位を制御しうる第2電極とからなるメモリセルを備え、 上記メモリセルが複数個一方向に連設され、かつ1つのメモリセルの第1の不純物拡散層とこの1つのメモリセルの一方に隣接する一方のメモリセルの第2の不純物拡散層とが連続して形成されてなる不揮発性メモリ。 A floating gate formed via an insulating film, through a second insulating film disposed on at least the floating gate, comprising a memory cell consisting whereby a second electrode capable of controlling the potential of the floating gate, It said memory cells are continuously provided in a plurality in one direction, and the first impurity diffusion layer and the second impurity diffusion layers continuously on one of the memory cells adjacent to one of the one memory cell of a memory cell nonvolatile memory formed by formed by.
  5. 【請求項5】 複数個一方向に連設されたメモリセルが、半導体基板表面に平行で、かつ上記一方向と直交する他方向に配設され、しかも上記他方向に沿って隣接するメモリセルの各不純物拡散層同志が、拡散層によって接続されている請求項4による不揮発性メモリ。 5. A continuously to a plurality unidirectional memory cell is parallel to the semiconductor substrate surface, and is disposed in the other direction orthogonal to the one direction, yet the memory cells adjacent along the other direction nonvolatile memory of claim 4 each impurity diffusion layers comrade, which are connected by the diffusion layer.
  6. 【請求項6】 フローティングゲートが第1電極の側壁にセルフアラインで同時形成されている請求項4による不揮発性メモリ。 6. The nonvolatile memory according to claim 4, floating gates are simultaneously formed in a self-aligned manner on a side wall of the first electrode.
  7. 【請求項7】 1つのメモリセルの第2電極が、1つのメモリセルの第2不純物拡散層からフローティングゲート、第1電極、並びに第1の不純物拡散層に至る領域上、さらにこの1つのメモリセルの一方に隣接する一方のメモリセルの第2の不純物拡散層からフローティングゲート、第1電極、並びに第1の不純物拡散層に至る領域上まで第2絶縁膜を介して延設されている請求項4による不揮発性メモリ。 The second electrode of 7. One memory cell, one of the floating gate from the second impurity diffusion layers of memory cells, the first electrode, and a region on reaching the first impurity diffusion layer, and the single memory the floating gate from the second impurity diffusion layers of one of the memory cells adjacent to one cell, the first electrode, and claims are extended through the second insulating film to the region extending to the first impurity diffusion layer non-volatile memory according to claim 4.
  8. 【請求項8】 相互に隣接するメモリセルのうち1つのメモリセルの第1電極と一方のメモリセルのフローティングゲートとが隣り合うようにして対向して配設されている請求項4による不揮発性メモリ。 8. One of the first electrode and the non-volatile by claim 4 in which the floating gate of one memory cell is disposed opposite as adjacent memory cells of the memory cells adjacent to each other memory.
  9. 【請求項9】 ソース領域としての第1の不純物拡散層 9. The first impurity diffusion layer serving as a source region
    とドレイン領域としての第2の不純物拡散層とが所定間 A second impurity diffusion layer serving as a drain region and is between the predetermined
    隔離れて形成された半導体基板と、 これら第1,第2の不純物拡散層間で、かつ第1の不純物拡散層側の半導体基板上に配設される第1絶縁膜と、 第1,第2の不純物拡散層間で、かつ第1絶縁膜に隣接 A semiconductor substrate isolated which are formed, these first, second impurity diffusion layers, and a first insulating layer disposed on the first impurity diffusion layer side of the semiconductor substrate, first, second in the impurity diffusion layers, and adjacent to the first insulating layer
    するとともに第2の不純物拡散層側の半導体基板上に配 Distribution in the second impurity diffusion layer side of the semiconductor substrate as well as
    設されるトンネル絶縁膜と、 第1絶縁膜上に形成される第1電極と、 トンネル絶縁膜上に形成され、かつ第1電極の側壁のみ A tunnel insulating film set, a first electrode formed on the first insulating film, is formed on the tunnel insulating film, and only the side walls of the first electrode
    に絶縁膜を介して形成されるフローティングゲートと、 第2絶縁膜を介して少なくともフローティングゲート上に配設され、それによってフローティングゲートの電位を制御しうる第2電極とからなるメモリセルを備え、 上記メモリセルが複数個一方向に連設され、かつ一つのメモリセルの第1の不純物拡散層とこの一つのメモリセルの一方に隣接する一方のメモリセルの第1の不純物拡散層とを共有して設けると共に、一つのメモリセルの第2の不純物拡散層とこの一つのメモリセルのもう一方に隣接する他方のメモリセルの第2の不純物拡散層とを共有して設けてなる不揮発性メモリ。 A floating gate formed via an insulating film, through a second insulating film disposed on at least the floating gate, comprising a memory cell consisting whereby a second electrode capable of controlling the potential of the floating gate, It said memory cells are continuously provided in a plurality in one direction, and share a first impurity diffusion layer of the first impurity diffusion layer one memory cell adjacent to one of the one memory cell of one memory cell and provided with, the one of the second impurity diffusion layer and the second non-volatile memory formed by providing share the impurity diffusion layers of the other memory cell adjacent to the other of the one memory cell of the memory cell .
  10. 【請求項10】 フローティングゲートが第1電極の側壁にセルフアラインで同時形成されている請求項9による不揮発性メモリ。 10. A non-volatile memory according to claim 9, the floating gate is formed simultaneously in a self-aligned manner on a side wall of the first electrode.
  11. 【請求項11】 ある一つのメモリセルとこの一つのメモリセルの一方に隣接する一方のメモリセルにおいて、 11. There one memory cell adjacent to one of the one memory cell with the one memory cell,
    各第1電極が第2の不純物拡散層側にフローティングゲートを有するとともに、共有する第1の不純物拡散層側の各第1電極間が上記フローティングゲートと同時に形成されるサイドウォールスペーサを有し、そのサイドウォールスペーサによって埋め込まれている請求項9による不揮発性メモリ。 With each first electrode has a floating gate to the second impurity diffusion layer side, it has a sidewall spacer between the first impurity diffusion layer side of the first electrode to be shared is formed simultaneously with the floating gate, nonvolatile memory of claim 9 which is embedded by the sidewall spacer.
  12. 【請求項12】 複数個一方向に連設されたメモリセルが、半導体基板表面に平行で、かつ上記一方向と直交する他方向に配設され、しかも上記他方向に沿って隣接するメモリセルの各不純物拡散層同志が、拡散層によって接続されている請求項9による不揮発性メモリ。 12. consecutively into a plurality unidirectional memory cell is parallel to the semiconductor substrate surface, and is disposed in the other direction orthogonal to the one direction, yet the memory cells adjacent along the other direction nonvolatile memory of claim 9 each of the impurity diffusion layers comrade, which are connected by the diffusion layer.
  13. 【請求項13】 一つのメモリセルの第2の不純物拡散層とこの一つのメモリセルの一方に隣接する一方のメモリセルの第2の不純物拡散層とを共通に設けてなると共に、両者のメモリセルが、一つのメモリセルのフローティングゲートと一方のメモリセルのフローティングゲートとを隣り合うようにして配設され、さらに、一つのメモリセルの第1の不純物拡散層とこの一つのメモリセルのもう一方に隣接する他方のメモリセルの第1の不純物拡散層とを共通に設けてなると共に、両者のメモリセルが、一つのメモリセルの第1電極と一方のメモリセルの第1電極とを隣り合うようにして配設されている請求項9による不揮発性メモリ。 13. with a second impurity diffusion layers of one memory cell adjacent to the one of the second impurity diffusion layer and the one of the memory cells of one memory cell formed by providing a common, both memory cells, so as to adjacent to a floating gate of a floating gate and one of the memory cells of one memory cell is disposed, further, another of the first impurity diffusion layer and the one of the memory cells of one memory cell on the other hand with formed by providing a common and first impurity diffusion layers of the other memory cells adjacent to, both of the memory cell, next to the first electrode of the first electrode and one of the memory cells of one memory cell nonvolatile memory of claim 9 which manner is arranged fit.
  14. 【請求項14】 ソース領域としての第1の不純物拡散 14. The first impurity diffusion as the source region
    層とドレイン領域としての第2の不純物拡散層とが所定 Predetermined and the second impurity diffusion layers as a layer and the drain region
    間隔離れて形成された半導体基板と、 これら第1,第2の不純物拡散層間で、かつ第1の不純物拡散層側の半導体基板上に配設される第1絶縁膜と、 第1,第2の不純物拡散層間で、かつ第1絶縁膜に隣接 A semiconductor substrate formed apart intervals, these first, second impurity diffusion layers, and a first insulating layer disposed on the first impurity diffusion layer side of the semiconductor substrate, first, second in the impurity diffusion layers, and adjacent to the first insulating layer
    するとともに第2の不純物拡散層側の半導体基板上に配 Distribution in the second impurity diffusion layer side of the semiconductor substrate as well as
    設されるトンネル絶縁膜と、 第1絶縁膜上に形成される第1電極と、 トンネル絶縁膜上に形成され、かつ第1電極の側壁のみ A tunnel insulating film set, a first electrode formed on the first insulating film, is formed on the tunnel insulating film, and only the side walls of the first electrode
    に絶縁膜を介して形成されるフローティングゲートと、 第2絶縁膜を介して少なくともフローティングゲート上に配設され、それによってフローティングゲートの電位を制御しうる第2電極とからなるメモリセルを備え、 このメモリセルが複数個をマトリックス状に配列され、 上記マトリックス状のY方向に配列したメモリセルの第1電極がY方向に連続形成され、上記マトリックス状のX方向に配列したメモリセルがこの一つのメモリセルの第1の不純物拡散層とこの一つのメモリセルの一方に隣接する一方のメモリセルの第1の不純物拡散層とを共有して形成するとともに、一つのメモリセルの第2の不純物拡散層とこの一つのメモリセルのもう一方に隣接する他方のメモリセルの第2の不純物拡散層とを連続して形成し、第1の不純 A floating gate formed via an insulating film, through a second insulating film disposed on at least the floating gate, comprising a memory cell consisting whereby a second electrode capable of controlling the potential of the floating gate, the memory cells are arranged a plurality in a matrix form, the first electrode of the memory cells arranged in the matrix shape in the Y direction are continuously formed in the Y direction, the matrix of memory cells arranged in the X direction this single one of the first impurity diffusion layer so as to form share the first impurity diffusion layers of one memory cell adjacent to one of the one memory cell of the memory cell, a second impurity of one memory cell a diffusion layer and the second impurity diffusion layers of the other memory cell adjacent to the other of the one memory cell is formed in succession, a first impure 拡散層又は第2の不純物拡散層のどちらか一方がX方向に接続されて配線され、他方がY方向に接続されて配線されている不揮発性メモリ。 Diffusion layer or the second either impurity diffusion layer is wired connected to the X-direction, the non-volatile memory and the other is wired connected to the Y-direction.
  15. 【請求項15】 フローティングゲートが第1電極の側壁にセルフアラインで形成されている請求項14による不揮発性メモリ。 15. The nonvolatile memory according to claim 14, floating gates are formed in self-alignment to the side walls of the first electrode.
  16. 【請求項16】 X方向に連設されたメモリセルの各第2の不純物拡散層から引き出される第1配線がX方向に接続され、Y方向に連設されたメモリセルの各第1の不純物拡散層が拡散層を用いてY方向に接続されてなる請求項14による不揮発性メモリ。 16. The first wiring drawn out from the second impurity diffusion layer continuously provided memory cells in the X direction is connected to the X-direction, the first impurity continuously provided memory cells in the Y direction nonvolatile memory of claim 14, diffusion layer is connected to the Y-direction using a spreading layer.
  17. 【請求項17】 X方向に連設されたメモリセルの各第1の不純物拡散層から引き出される第2配線がX方向に接続され、Y方向に連設されたメモリセルの各第2の不純物拡散層が拡散層を用いてY方向に接続されてなり、 かつフローティングゲートと同時に第1電極の側壁に形成されるサイドウォールスペーサを有し、そのサイドウォールスペーサを第1の不純物拡散層と第2配線との間のコンタクトパッドとして用いる請求項14による不揮発性メモリ。 17. The second wiring drawn from the first impurity diffusion layer continuously provided memory cells in the X direction is connected to the X-direction, the second impurity continuously provided memory cells in the Y direction diffusion layer is connected to the Y-direction using a spreading layer and having a sidewall spacer formed on the sidewalls of the floating gate and at the same time the first electrode, the sidewall spacer and the first impurity diffusion layer first nonvolatile memory of claim 14 for use as a contact pad between the 2 wires.
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