JP2862304B2 - Method for manufacturing semiconductor device - Google Patents
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Description
【発明の詳細な説明】 〔概要〕 半導体装置の製造方法に関し、 TiN等のバリアメタル層をエミッタ引き出し用のポリ
シリコン膜上にバリア性が悪くならないようにカバレッ
ジ良く形成することができる半導体装置の製造方法を提
供することを目的とし、 下地の膜上に第１の開口部を有する膜を形成する工程
と、該第１の開口部を覆うように第１のシリコン酸化膜
及び第１のポリシリコン膜を形成する工程と、該第１の
ポリシリコン膜及び該第１のシリコン酸化膜を異方性エ
ッチングして、該第１の開口部を有する膜側壁に側壁シ
リコン酸化膜及び該側壁シリコン酸化膜側壁に側壁ポリ
シリコン膜を形成するとともに、第２の開口部を形成す
る工程と、第２の開口部内をエッチング処理して該側壁
ポリシリコン膜下に第１の凹部を形成する工程と、該第
１の凹部を埋め込むように第２のポリシリコン膜を形成
するとともに、該第２のポリシリコン膜に該第１の凹部
によって生じる第２の凹部を形成する工程と、該第２の
凹部を埋め込むように該第２のポリシリコン膜上に第２
のシリコン酸化膜を形成する工程と、該第２のシリコン
酸化膜を異方性エッチングして該第２の凹部のみに該第
２のシリコン酸化膜を埋め込む工程と、該第２のポリシ
リコン膜及び該第２のシリコン酸化膜を覆うようにバリ
アメタル層を形成する工程と、該バリアメタル層上に金
属層を形成する工程とを含むように構成する。DETAILED DESCRIPTION OF THE INVENTION [Summary] The present invention relates to a method of manufacturing a semiconductor device, in which a barrier metal layer such as TiN can be formed on a polysilicon film for extracting an emitter with good coverage so that the barrier property is not deteriorated. Forming a film having a first opening on a base film; and forming a first silicon oxide film and a first polysilicon so as to cover the first opening. Forming a silicon film; anisotropically etching the first polysilicon film and the first silicon oxide film to form a side wall silicon oxide film and a side wall silicon film on a film side wall having the first opening; Forming a second opening on the side wall of the oxide film and forming a second opening; and forming a first recess under the side wall polysilicon film by etching the inside of the second opening. Forming a second polysilicon film so as to fill the first recess, and forming a second recess formed by the first recess in the second polysilicon film; Is formed on the second polysilicon film so as to
Forming a second silicon oxide film, anisotropically etching the second silicon oxide film to bury the second silicon oxide film only in the second recess, and forming the second polysilicon film. And a step of forming a barrier metal layer so as to cover the second silicon oxide film, and a step of forming a metal layer on the barrier metal layer.
本発明は、半導体装置の製造方法に係り、バイポーラ
トランジスタの製造方法に適用することができ、特に、
TiN等のバリアメタル層をエミッタ引き出し用のポリシ
リコン膜上にバリア性が悪くならないようにカバレッジ
良く形成することができる半導体装置の製造方法に関す
る。The present invention relates to a method for manufacturing a semiconductor device, and can be applied to a method for manufacturing a bipolar transistor.
The present invention relates to a method of manufacturing a semiconductor device capable of forming a barrier metal layer such as TiN on a polysilicon film for extracting an emitter with good coverage so as not to deteriorate the barrier property.
近年、バイポーラトランジスタのエミッタ引き出し用
のポリシリコン膜とAl・Cu層等の金属層との間にTiN等
のバリアメタル層をバリア性が悪くならないように均一
な膜厚でカバレッジ良く形成することができる半導体装
置の製造方法が要求されている。In recent years, it has been possible to form a barrier metal layer such as TiN between a polysilicon film for extracting an emitter of a bipolar transistor and a metal layer such as an Al / Cu layer with a uniform thickness and good coverage so as not to deteriorate the barrier property. There is a need for a method of manufacturing a semiconductor device that can be used.
第２図（ａ）〜（ｈ）は従来の半導体装置の製造方法
を説明する図である。2 (a) to 2 (h) are views for explaining a conventional method for manufacturing a semiconductor device.
この図において、31はSi等からなり例えばｐ型の基
板、32はSiO2等からなるシリコン酸化膜、33はシリコン
酸化膜32に形成された開口部、34はSiO2等からなるシリ
コン酸化膜、35は例えばn+型の埋没層、36は単結晶Si等
からなる半導体層、37はSiO2等からなるフィールド酸化
膜、38はSiO2等からなるシリコン酸化膜、39はフィール
ド酸化膜37から基板31にまで達するように形成されたト
レンチ、40はトレンチ39内に形成されたシリコン酸化
膜、41はトレンチ39下の基板31に形成されたチャネルカ
ット、42はトレンチ39内に埋め込まれたポリシリコン
膜、43はSiO2等からなるシリコン酸化膜、44はSi3N4等
からなるシリコン窒化膜、45はポリシリコン膜、45aは
コレクタ引き出し用のポリシリコン膜、45bは外部ベー
ス引き出し用のポリシリコン膜、46はSi3N4等からなる
シリコン窒化膜、47はシリコン窒化膜46に形成された開
口部、48はSiO2等からなるシリコン酸化膜、49はSiO2等
からなるシリコン酸化膜、50はシリコン酸化膜49、ポリ
シリコン膜45bに形成された開口部、51、52はSiO2等か
らなるシリコン酸化膜、53はポリシリコン膜、54はエミ
ッタ開口部、55はエミッタ引き出し用のポリシリコン
膜、56はコレクタ引き出し用の開口部、57は外部ベース
引き出し用の開口部、58はエミッタ拡散層、59は内部ベ
ース拡散層、60は外部ベース拡散層、61はコレクタ拡散
層、62はチタンナイトライド（TiN）等のバリアメタル
層、63はAl・Cu等からなる金属層である。In this figure, 31 is a p-type substrate made of Si or the like, for example, 32 is a silicon oxide film made of SiO 2 or the like, 33 is an opening formed in the silicon oxide film 32, and 34 is a silicon oxide film made of SiO 2 or the like , 35, for example n + -type buried layer, a semiconductor layer made of single-crystal Si or the like 36, 37 denotes a field oxide film made of SiO 2 or the like, a silicon oxide film of SiO 2 or the like 38, 39 a field oxide film 37 , A trench formed so as to reach the substrate 31, 40 is a silicon oxide film formed in the trench 39, 41 is a channel cut formed in the substrate 31 below the trench 39, 42 is embedded in the trench 39. Polysilicon film, 43 is a silicon oxide film made of SiO 2 etc., 44 is a silicon nitride film made of Si 3 N 4 etc., 45 is a polysilicon film, 45a is a polysilicon film for drawing a collector, 45b is a drawing of an external base Polysilicon film, 46 is made of Si 3 N 4 etc. Silicon nitride film, the opening formed in the silicon nitride film 46 47, 48 silicon oxide film of SiO 2 or the like, a silicon oxide film of SiO 2 or the like 49, 50 are silicon oxide film 49, a polysilicon film 45b 51, 52 are silicon oxide films made of SiO 2 or the like, 53 is a polysilicon film, 54 is an emitter opening, 55 is a polysilicon film for extracting an emitter, and 56 is an opening for extracting a collector. Reference numeral 57 denotes an opening for extracting an external base, 58 denotes an emitter diffusion layer, 59 denotes an internal base diffusion layer, 60 denotes an external base diffusion layer, 61 denotes a collector diffusion layer, and 62 denotes a barrier metal layer such as titanium nitride (TiN). Reference numeral 63 denotes a metal layer made of Al.Cu or the like.
次に、その製造方法について説明する。 Next, the manufacturing method will be described.
まず、第２図（ａ）に示すように、例えば熱酸化によ
り基板31を酸化してシリコン酸化膜32を形成した後、例
えばRIEによりシリコン酸化膜32を選択的にエッチング
して開口部33を形成する。次いで、例えばイオン注入に
よりシリコン酸化膜32をマスクとして開口部33内の基板
31に不純物を導入し、例えば熱酸化により基板31を選択
的に酸化してシリコン酸化膜34を形成した後、アニール
処理する。このアニール処理と上記イオン注入によりn+
型の埋没層35が形成される。First, as shown in FIG. 2A, a silicon oxide film 32 is formed by oxidizing a substrate 31 by, for example, thermal oxidation, and then the silicon oxide film 32 is selectively etched by, for example, RIE to form an opening 33. Form. Next, for example, the substrate in the opening 33 is formed by ion implantation using the silicon oxide film 32 as a mask.
After introducing impurities into the substrate 31 and selectively oxidizing the substrate 31 by, for example, thermal oxidation to form a silicon oxide film 34, an annealing process is performed. By this annealing treatment and the above ion implantation, n +
A mold buried layer 35 is formed.
次に、第２図（ｂ）に示すように、例えばRIEにより
シリコン酸化膜32、34をエッチングして除去し、例えば
CVD法（エピタキシャル成長法）により埋没層35を覆う
ように単結晶Siを堆積して半導体層36を形成した後、LO
COS法によりパターニングしたSi3N4膜をマスクとして半
導体層36を選択的に酸化して素子分離領域としてのフィ
ールド酸化膜37を形成する。次いで、マスクとして用い
た上記Si3N4膜を除去することにより素子領域を形成す
る。Next, as shown in FIG. 2B, the silicon oxide films 32 and 34 are removed by etching, for example, by RIE.
After depositing single-crystal Si to cover the buried layer 35 by the CVD method (epitaxial growth method) to form the semiconductor layer 36, the LO
The semiconductor layer 36 is selectively oxidized using the Si 3 N 4 film patterned by the COS method as a mask to form a field oxide film 37 as an element isolation region. Next, an element region is formed by removing the Si 3 N 4 film used as a mask.
次に、第２図（ｃ）に示すように、例えば熱酸化（CV
D法でもよい）により半導体層36を選択的に酸化してシ
リコン酸化膜38を形成し、例えばCVD法により全面にSi3
N4、PSGを堆積してSi3N4膜、PSG膜を順次形成した後、
例えばRIEによりフィールド酸化膜37上の領域において
開口部を有するようにPSG膜、Si3N4膜を選択的にエッチ
ングする。次いで、例えばRIEによりパターニングされ
たPSG膜、Si3N4膜をマスクとして上記開口部内のフィー
ルド酸化膜37から基板31まで選択的にエッチングしてフ
ィールド酸化膜37から基板31まで達するトレンチ39を形
成し、例えば熱酸化によりトレンチ39内を選択的に酸化
してシリコン酸化膜40を形成し、例えばイオン注入によ
りトレンチ39下の基板31に不純物を導入してチャネルカ
ット41を形成した後、例えばCVD法によりトレンチ39内
にポリシリコンを埋め込むようにポリシリコン膜42を形
成する。次いでポリシリコン膜42をトレンチ39内に均等
にするためトレンチ39上部のポリシリコン膜42をアニー
ルし、例えばポリシングにより表面のポリシリコン膜、
PSG膜を除去し、熱酸化してシリコン酸化膜43を形成し
た後、例えばRIEによりマスクとして用いた上記Si3N4膜
をエッチングして除去する。この時、フィールド酸化膜
37、シリコン酸化膜38、43が露出される。Next, as shown in FIG. 2C, for example, thermal oxidation (CV
The semiconductor layer 36 is selectively oxidized to form a silicon oxide film 38 by also be) in Method D, for example, Si 3 on the entire surface by CVD
After depositing N 4 and PSG to form a Si 3 N 4 film and a PSG film sequentially,
For example, the PSG film and the Si 3 N 4 film are selectively etched by RIE so as to have an opening in a region on the field oxide film 37. Next, for example, the PSG film patterned by RIE, the Si 3 N 4 film is used as a mask to selectively etch from the field oxide film 37 to the substrate 31 in the opening to form a trench 39 reaching from the field oxide film 37 to the substrate 31. Then, for example, the inside of the trench 39 is selectively oxidized by thermal oxidation to form a silicon oxide film 40, and an impurity is introduced into the substrate 31 below the trench 39 by ion implantation to form a channel cut 41, for example, CVD. A polysilicon film 42 is formed so as to fill polysilicon in the trench 39 by the method. Next, in order to make the polysilicon film 42 even in the trench 39, the polysilicon film 42 on the trench 39 is annealed, and a polysilicon film on the surface by, for example, polishing,
After the PSG film is removed and thermally oxidized to form the silicon oxide film 43, the Si 3 N 4 film used as a mask is removed by, for example, RIE. At this time, the field oxide film
37, the silicon oxide films 38 and 43 are exposed.
次に、第２図（ｄ）に示すように、例えばCVD法によ
り全面にSi3N4を堆積してシリコン窒化膜44を形成し、
例えばRIEによりシリコン窒化膜44、シリコン酸化膜38
を選択的にエッチングする。この時、シリコン窒化膜44
がフィールド酸化膜37上に残されるとともに、シリコン
酸化膜38が除去される。次いで、例えばCVD法により全
面にポリシリコンを堆積してポリシリコン膜45を形成
し、第２図（ｅ）に示すように、例えばCVD法によりポ
リシリコン膜45上にSi3N4を堆積してシリコン窒化膜46
を形成した後、例えばRIEによりシリコン窒化膜44上の
領域においてシリコン窒化膜46を選択的にエッチングし
て開口部47を形成するとともに、開口部47内にポリシリ
コン膜45を露出させる。次いで、例えば熱酸化によりシ
リコン窒化膜46をマスクとして開口部47内のポリシリコ
ン膜45を選択的に酸化してシリコン酸化膜48を形成す
る。この時、コレクタ引き出し用ポリシリコン膜45aと
外部ベース引き出し用ポリシリコン膜45bがシリコン酸
化膜48により分離され形成される。Next, as shown in FIG. 2 (d), for example, Si 3 N 4 is deposited on the entire surface by a CVD method to form a silicon nitride film 44,
For example, silicon nitride film 44, silicon oxide film 38 by RIE
Is selectively etched. At this time, the silicon nitride film 44
Are left on the field oxide film 37 and the silicon oxide film 38 is removed. Next, polysilicon is deposited on the entire surface by, for example, a CVD method to form a polysilicon film 45, and as shown in FIG. 2E, Si 3 N 4 is deposited on the polysilicon film 45 by, for example, a CVD method. Silicon nitride film 46
After the silicon nitride film 46 is formed, the silicon nitride film 46 is selectively etched in a region on the silicon nitride film 44 by, eg, RIE to form an opening 47 and expose the polysilicon film 45 in the opening 47. Next, the polysilicon film 45 in the opening 47 is selectively oxidized by, for example, thermal oxidation using the silicon nitride film 46 as a mask to form a silicon oxide film 48. At this time, the polysilicon film 45a for extracting the collector and the polysilicon film 45b for extracting the external base are separated and formed by the silicon oxide film 48.
次に、第２図（ｆ）に示すように、パターニングされ
たレジストをマスクとしてイオン注入によりコレクタ引
き出し用のポリシリコン膜45aにＰ及びASを順次導入
し、ここでマスクとして用いたレジストを除去し、同様
にパターニングされたレジストをマスクとして外部ベー
ス引き出し用のポリシリコン膜45bにＢを導入した後、
ここでマスクとして用いたレジストを除去するとともに
シリコン窒化膜46を除去する。Next, as shown in FIG. 2 (f), successively introducing P and A S polysilicon film 45a for the collector lead-out by ion implantation using the patterned resist as a mask, the resist used here as a mask After removing and introducing B into the polysilicon film 45b for leading out the external base using the similarly patterned resist as a mask,
Here, the resist used as the mask is removed and the silicon nitride film 46 is removed.
次に、第２図（ｇ）に示すように、例えばCVD法によ
りポリシリコン膜45a、45bを覆うようにSiO2を堆積して
シリコン酸化膜49を形成し、例えばRIEによりシリコン
酸化膜49、ポリシリコン膜45bを選択的にエッチングし
て開口部50を形成するとともに、開口部50内に半導体層
36を露出させた後、例えば熱酸化により開口部50内を酸
化してシリコン酸化膜51を形成した後、イオン注入によ
り開口部50内のシリコン酸化膜51を介して半導体層36に
内部ベース形成用の不純物を導入する。次いで、例えば
CVD法によりSiO2、ポリSiを堆積してシリコン酸化膜5
2、ポリシリコン膜53を形成し、例えばRIEによりポリシ
リコン膜53、シリコン酸化膜51を選択的にエッチングし
てエミッタ開口部54を形成するとともに、エミッタ開口
部54内に半導体層36を露出させる。次いで、エミッタ開
口部54内の半導体層36上に発生したSiO2等の高抵抗層
（自然酸化膜）を除去するために例えばフッ酸系溶液で
エミッタ開口部54内をクリーニング処理する。Next, as shown in FIG. 2 (g), a silicon oxide film 49 is formed by depositing SiO 2 so as to cover the polysilicon films 45a and 45b by, for example, a CVD method, and the silicon oxide film 49 is formed by, for example, RIE. The polysilicon film 45b is selectively etched to form an opening 50, and a semiconductor layer is formed in the opening 50.
After exposing 36, a silicon oxide film 51 is formed by oxidizing the inside of the opening 50 by, for example, thermal oxidation, and then an internal base is formed in the semiconductor layer 36 through the silicon oxide film 51 in the opening 50 by ion implantation. Introduce impurities. Then, for example
SiO 2 and poly-Si are deposited by CVD method and silicon oxide film 5
2. A polysilicon film 53 is formed, and the polysilicon film 53 and the silicon oxide film 51 are selectively etched by, for example, RIE to form an emitter opening 54, and the semiconductor layer 36 is exposed in the emitter opening 54. . Next, in order to remove a high-resistance layer (natural oxide film) such as SiO 2 formed on the semiconductor layer 36 in the emitter opening 54, the inside of the emitter opening 54 is cleaned with a hydrofluoric acid solution, for example.
次に、例えばCVD法によりエミッタ開口部54を覆うよ
うにポリシリコンを堆積するとともに、イオン注入によ
りポリシリコンにAsを導入し、例えばRIEによりポリシ
リコンを選択的にエッチングしてエミッタ引き出し用の
ポリシリコン膜55を形成した後、例えばRIEによりシリ
コン酸化膜49を選択的にエッチングしてコレクタ引き出
し用ポリシリコン膜45a、ベース引き出し用ポリシリコ
ン膜45b上の領域において各々開口部56、57を形成し、
アニール処理することによりポリシリコン膜55、45a、4
5bから各々不純物を拡散してエミッタ拡散層58、内部ベ
ース拡散層59、外部ベース拡散層60、コレクタ拡散層61
を形成し、ポリシリコン膜55及び開口部56、57内のポリ
シリコン膜45a、45bと各々コンタクトを取るようにTiN
からなるバリアメタル層62を形成した後、バリアメタル
層62とコンタクトを取るようにAl・Cuからなる金属層63
を形成することにより、第２図（ｈ）に示すような半導
体装置を得ることができる。なお、ここで、エミッタ開
口部54内の半導体層36とコンタクトを取るようにポリシ
リコン膜55を形成しているのは、ポリシリコン膜55を形
成せずにTiNからなるバリアメタル層62、Al・Cuからな
る金属層63を形成すると半導体層36が侵食されてしまう
ので、侵食されてもよいように予めポリシリコン膜55を
適当な膜厚で形成しているのである。Next, polysilicon is deposited so as to cover the emitter opening 54 by, for example, a CVD method, As is introduced into the polysilicon by ion implantation, and the polysilicon is selectively etched by, for example, RIE, and the polysilicon for extracting the emitter is removed. After forming the silicon film 55, the silicon oxide film 49 is selectively etched by, for example, RIE to form openings 56 and 57 in regions on the polysilicon film 45a for extracting the collector and the polysilicon film 45b for extracting the base, respectively. ,
The polysilicon films 55, 45a, 4
5b, the respective impurities are diffused from the emitter diffusion layer 58, the internal base diffusion layer 59, the external base diffusion layer 60, and the collector diffusion layer 61.
Is formed, and TiN is contacted with the polysilicon film 55 and the polysilicon films 45a and 45b in the openings 56 and 57, respectively.
After forming a barrier metal layer 62 made of Al, a metal layer 63 made of Al
Is formed, a semiconductor device as shown in FIG. 2 (h) can be obtained. Here, the polysilicon film 55 is formed so as to make contact with the semiconductor layer 36 in the emitter opening 54 because the barrier metal layer 62 made of TiN and the Al When the metal layer 63 made of Cu is formed, the semiconductor layer 36 is eroded. Therefore, the polysilicon film 55 is formed in an appropriate thickness in advance so that the semiconductor layer 36 may be eroded.
上記した従来の半導体装置の製造方法にあっては、第
３図（ａ）に示すようにRIEによりシリコン酸化膜51、5
2からなるベース酸化膜、ポリシリコン膜53を形成する
とともに、エミッタ開口部54を形成した後、第３図
（ｂ）に示すように、エミッタ開口部54内の半導体層36
上に発生したSiO2等の高抵抗層（自然酸化膜）を除去す
るためにフッ酸系溶液でクリーニング処理している。し
かしながら、このクリーニング処理の際、第３図（ｂ）
に示す如く、ポリシリコン膜53はほとんどエッチングさ
れないのであるが、シリコン酸化膜51、52からなるベー
ス酸化膜がエッチングされてしまい、ポリシリコン膜53
下に凹部71が発生する。このため、第３図（ｃ）に示す
ように、ポリシリコン膜55は凹部71にまわり込みが良く
カバレッジ良く形成されるが、凹部71により発生したポ
リシリコン膜55の凹部72へのバリアメタル層62のまわり
込みが悪くバリアメタル層62をカバレッジ良く形成し難
く、バリアメタル層62のバリア性が悪くなるという問題
があた。このため、バリアメタル層62のカバレッジの悪
い膜厚の薄くなったところでバリアメタル層62のバリア
性が悪くなり、Al・Cuからなる金属層63のAlとポリシリ
コン膜55のSiとが反応し易くなり、最悪の場合エミッタ
拡散層58がAlSi合金により破壊されてＥ−Ｂショートに
至る等、トランジスタ特性に悪影響を与えていた。In the above-described conventional method for manufacturing a semiconductor device, as shown in FIG. 3A, the silicon oxide films 51, 5 are formed by RIE.
After forming a base oxide film and a polysilicon film 53 of 2 and an emitter opening 54, as shown in FIG. 3B, the semiconductor layer 36 in the emitter opening 54 is formed.
In order to remove a high-resistance layer (natural oxide film) such as SiO 2 generated on the upper surface, a cleaning process is performed using a hydrofluoric acid-based solution. However, during this cleaning process, FIG. 3 (b)
As shown in FIG. 7, the polysilicon film 53 is hardly etched, but the base oxide film composed of the silicon oxide films 51 and 52 is etched, and the polysilicon film 53 is etched.
A concave portion 71 is generated below. For this reason, as shown in FIG. 3C, the polysilicon film 55 is formed with good coverage and good coverage around the concave portion 71. However, the barrier metal layer formed by the concave portion 71 on the concave portion 72 of the polysilicon film 55 is formed. There is a problem that it is difficult to form the barrier metal layer 62 with good coverage due to poor wraparound of the barrier metal layer 62 and the barrier property of the barrier metal layer 62 deteriorates. Therefore, the barrier property of the barrier metal layer 62 deteriorates when the thickness of the barrier metal layer 62 becomes poor, and the barrier property of the barrier metal layer 62 deteriorates, and Al of the metal layer 63 made of Al and Cu reacts with Si of the polysilicon film 55. In the worst case, the emitter diffusion layer 58 is broken by the AlSi alloy, resulting in an EB short circuit, which adversely affects the transistor characteristics.
そこで、本発明は、TiN等のバリアメタル層をエミッ
タ引き出し用のポリシリコン膜上にバリア性が悪くなら
ないようにカバレッジ良く形成することができる半導体
装置の製造方法を提供することを目的としている。Accordingly, it is an object of the present invention to provide a method of manufacturing a semiconductor device in which a barrier metal layer such as TiN can be formed on a polysilicon film for extracting an emitter with good coverage so that the barrier property does not deteriorate.
本発明による半導体装置の製造方法は上記目的達成の
ため、下地の膜上に第１の開口部を有する膜を形成する
工程と、該第１の開口部を覆うように第１のシリコン酸
化膜及び第１のポリシリコン膜を形成する工程と、該第
１のポリシリコン膜及び該第１のシリコン酸化膜を異方
性エッチングして、該第１の開口部を有する膜側壁に側
壁シリコン酸化膜及び該側壁シリコン酸化膜側壁に側壁
ポリシリコン膜を形成するとともに、第２の開口部を形
成する工程と、第２の開口部内をエッチング処理して、
該側壁ポリシリコン膜下に第１の凹部を形成する工程
と、該第１の凹部を埋め込むように第２のポリシリコン
膜を形成するとともに、該第２のポリシリコン膜に該第
１の凹部によって生じる第２の凹部を形成する工程と、
該第２の凹部を埋め込むように該第２のポリシリコン膜
上に第２のシリコン酸化膜を形成する工程と、該第２の
シリコン酸化膜を異方性エッチングして該第２の凹部の
みに該第２のシリコン酸化膜を埋め込む工程と、該第２
のポリシリコン膜及び該第２のシリコン酸化膜を覆うよ
うにバリアメタル層を形成する工程と、該バリアメタル
層上に金属層を形成する工程とを含むものである。In order to achieve the above object, a method for manufacturing a semiconductor device according to the present invention includes the steps of forming a film having a first opening on a base film, and forming a first silicon oxide film so as to cover the first opening. Forming a first polysilicon film and anisotropically etching the first polysilicon film and the first silicon oxide film to form a sidewall silicon oxide film on the sidewall of the film having the first opening. Forming a sidewall polysilicon film on the sidewall of the film and the sidewall silicon oxide film, forming a second opening, and etching the inside of the second opening,
Forming a first recess under the sidewall polysilicon film; forming a second polysilicon film so as to fill the first recess; and forming the first recess in the second polysilicon film. Forming a second recess caused by the
Forming a second silicon oxide film on the second polysilicon film so as to fill the second recess, and anisotropically etching the second silicon oxide film to form only the second recess. Embedding the second silicon oxide film in the
Forming a barrier metal layer so as to cover the polysilicon film and the second silicon oxide film, and forming a metal layer on the barrier metal layer.
本発明において、第２の開口部内のエッチング処理に
は例えばフッ酸系溶液によるエッチング処理が挙げられ
る。In the present invention, the etching treatment in the second opening includes, for example, an etching treatment with a hydrofluoric acid-based solution.
本発明に係るバリアメタル層には、TiN層等が挙げら
れる。Examples of the barrier metal layer according to the present invention include a TiN layer.
本発明に係る金属層には、Al層、Al・Cu層等が挙げら
れる。Examples of the metal layer according to the present invention include an Al layer and an Al / Cu layer.
本発明は、第１図（ａ）〜（ｈ）に示すように、半導
体層１上に第１の開口部４を有する外部ベース引き出し
用ポリシリコン膜２、絶縁膜３が形成され、第１の開口
部４を覆うように第１のシリコン酸化膜５及び第１のポ
リシリコン膜６が形成され、第１のポリシリコン膜６及
び第１のシリコン酸化膜５が異方性エッチングされて、
第１の開口部４を有する膜２、３側壁に側壁シリコン酸
化膜７及び側壁シリコン酸化膜７側壁に側壁ポリシリコ
ン膜８が形成されるとともに、第２の開口部９が形成さ
れた後、第２の開口部９内がフッ酸系溶液等でウエット
処理されて側壁ポリシリコン膜８下に第１の凹部10が形
成される。次いで、第１の凹部10が埋め込まれるように
第２のポリシリコン膜11が形成されるとともに、第２の
ポリシリコン膜11に第１の凹部10によって生じる第２の
凹部12が形成され、第２の凹部12が埋め込まれるように
第２のポリシリコン膜11上に第２のシリコン酸化膜13が
形成され、第２のシリコン酸化膜13が異方性エッチング
されて第２の凹部12のみに第２のシリコン酸化膜13が形
成され、第２のポリシリコン膜11及び第２のシリコン酸
化膜13が覆われるようにバリアメタル層18が形成された
後、バリアメタル層18上に金属層19を形成される。In the present invention, as shown in FIGS. 1 (a) to 1 (h), a polysilicon film 2 for leading an external base having a first opening 4 and an insulating film 3 are formed on a semiconductor layer 1; A first silicon oxide film 5 and a first polysilicon film 6 are formed so as to cover the opening 4 of FIG. 1, and the first polysilicon film 6 and the first silicon oxide film 5 are anisotropically etched.
After the side wall silicon oxide film 7 is formed on the side walls of the films 2 and 3 having the first opening 4 and the side wall polysilicon film 8 is formed on the side wall of the side wall silicon oxide film 7, the second opening 9 is formed. The inside of the second opening 9 is wet-treated with a hydrofluoric acid-based solution or the like to form a first recess 10 under the side-wall polysilicon film 8. Next, a second polysilicon film 11 is formed so that the first recess 10 is embedded, and a second recess 12 generated by the first recess 10 is formed in the second polysilicon film 11. A second silicon oxide film 13 is formed on the second polysilicon film 11 so that the second recess 12 is buried, and the second silicon oxide film 13 is anisotropically etched so that only the second recess 12 is formed. After a second silicon oxide film 13 is formed and a barrier metal layer 18 is formed so as to cover the second polysilicon film 11 and the second silicon oxide film 13, a metal layer 19 is formed on the barrier metal layer 18. Is formed.
したがって、TiN等のバリアメタル層11をエミッタ引
き出し用のポリシリコン膜上にバリア性が悪くならない
ようにカバレッジ良く形成することができるようにな
る。詳細については実施例で説明する。Accordingly, the barrier metal layer 11 such as TiN can be formed on the polysilicon film for extracting the emitter with good coverage so that the barrier property is not deteriorated. Details will be described in Examples.
以下、本発明を図面に基づいて説明する。 Hereinafter, the present invention will be described with reference to the drawings.
第１図（ａ）〜（ｈ）は本発明に係る半導体装置の製
造方法の一実施例を説明する図である。図示例の製造方
法はバイポーラトランジスタの製造方法に適用する場合
である。1 (a) to 1 (h) are diagrams illustrating an embodiment of a method for manufacturing a semiconductor device according to the present invention. The manufacturing method in the illustrated example is a case applied to a manufacturing method of a bipolar transistor.
この図において、１はSi等からなる半導体層、２は外
部ベース引き出し用ポリシリコン膜、３はSiO2等からな
る絶縁膜、５はSiO2等からなるシリコン酸化膜5a、5bか
らなる第１のシリコン酸化膜、６は第１のポリシリコン
膜、７は外部ベース引き出し用ポリシリコン膜２及び絶
縁膜３側壁に形成されたSiO2等からなる側壁シリコン酸
化膜、８は側壁シリコン酸化膜７側壁に形成された側壁
ポリシリコン膜、９は側壁シリコン酸化膜間に形成され
た第２の開口部、10は側壁ポリシリコン膜８下に形成さ
れた第１の凹部、11はエミッタ引き出し用の第２のポリ
シリコン膜、12は第１の凹部10によって第２のポリシリ
コン膜11に形成された第２の凹部、13はSiO2等からなる
第２のシリコン酸化膜、14はエミッタ開口部となる第３
の開口部、15はエミッタ拡散層、16は内部ベース拡散
層、17は外部ベース拡散層、18はTiN等からなるバリア
メタル層、19はAl・Cu等からなる金属層である。In this figure, the semiconductor layer 1 is made of Si or the like, 2 external base leading polysilicon film, an insulating film made of SiO 2 or the like 3, 5 first made of a silicon oxide film 5a, 5b made of SiO 2 or the like 6 is a first polysilicon film, 7 is a side wall silicon oxide film made of SiO 2 or the like formed on the side wall of the external base lead-out polysilicon film 2 and the insulating film 3, 8 is a side wall silicon oxide film 7 A side wall polysilicon film formed on the side wall, 9 is a second opening formed between the side wall silicon oxide films, 10 is a first recess formed below the side wall polysilicon film 8, and 11 is an emitter leading-out portion. A second polysilicon film, 12 is a second recess formed in the second polysilicon film 11 by the first recess 10, 13 is a second silicon oxide film made of SiO 2 or the like, 14 is an emitter opening The third
15 is an emitter diffusion layer, 16 is an internal base diffusion layer, 17 is an external base diffusion layer, 18 is a barrier metal layer made of TiN or the like, and 19 is a metal layer made of Al / Cu or the like.
次に、その製造方法について説明する。 Next, the manufacturing method will be described.
ここでは、バイポーラトランジスタのベースとエミッ
タ部を中心に説明する。Here, the description will focus on the base and the emitter of the bipolar transistor.
まず、第１図（ａ）に示すように、例えばCVD法によ
り半導体層１上にＰ等の不純物が導入された外部ベース
引き出し用の膜厚が例えば3000Åの外部ベース引き出し
用ポリシリコン膜２及びSiO2からなる膜厚が例えば5000
Åの絶縁膜３を形成し、例えばRIEにより絶縁膜３及び
外部ベース引き出し用ポリシリコン膜２を選択的にエッ
チングして第１の開口部４を形成するとともに、第１の
開口部４内に半導体層１を露出させる。次いで、熱酸化
により第１の開口部４内を酸化してシリコン酸化膜5aを
形成し、イオン注入により第１の開口部４内のシリコン
酸化膜5aを介して半導体層１に内部ベース形成用の不純
物を導入した後、例えばCVD法によりSiO2、ポリSiを堆
積して膜厚が例えば1450Åのシリコン酸化膜5b及び膜厚
が例えば1600Åの第１のポリシリコン膜６を形成する。
この時、第１の開口部４を覆うようにシリコン酸化膜5
a、5bからなる第１のシリコン酸化膜５及び第１のポリ
シリコン膜６が形成される。First, as shown in FIG. 1 (a), an external base lead-out polysilicon film 2 having an external base lead thickness of, for example, 3000.degree. The film thickness of SiO 2 is, for example, 5000
The insulating film 3 is formed, and the insulating film 3 and the polysilicon film 2 for leading out the external base are selectively etched by, for example, RIE to form the first opening 4, and the inside of the first opening 4 is formed. The semiconductor layer 1 is exposed. Next, the inside of the first opening 4 is oxidized by thermal oxidation to form a silicon oxide film 5a. The semiconductor layer 1 is formed in the semiconductor layer 1 through the silicon oxide film 5a in the first opening 4 by ion implantation. Then, SiO 2 and poly-Si are deposited by, for example, a CVD method to form a silicon oxide film 5b having a thickness of, for example, 1450 ° and a first polysilicon film 6 having a thickness of, for example, 1600 °.
At this time, the silicon oxide film 5 is formed so as to cover the first opening 4.
A first silicon oxide film 5 and a first polysilicon film 6 composed of a and 5b are formed.
次に、第１図（ｂ）に示すように、例えばRIEにより
第１のポリシリコン膜６及び第１のシリコン酸化膜５を
異方性エッチングして、第１の開口部４内の絶縁膜３及
び外部ベース引き出し用ポリシリコン膜２側壁に側壁シ
リコン酸化膜７、及び側壁シリコン酸化膜７側壁に側壁
ポリシリコン膜８を形成するとともに、第２の開口部９
を形成する。Next, as shown in FIG. 1B, the first polysilicon film 6 and the first silicon oxide film 5 are anisotropically etched by RIE, for example, to thereby form an insulating film in the first opening 4. A sidewall silicon oxide film 7 is formed on the sidewalls of the polysilicon film 3 and the external base leading-out polysilicon film 2, a sidewall polysilicon film 8 is formed on the sidewalls of the sidewall silicon oxide film 7, and a second opening 9 is formed.
To form
次に、第１図（ｃ）に示すように、第２の開口部９内
の半導体層１上に発生したSiO2等の高抵抗層（自然酸化
膜）を除去するためにフッ酸系溶液で第２の開口部９内
をクリーニング処理する。この時、側壁ポリシリコン膜
８はほとんどエッチングされないが、側壁シリコン酸化
膜７が部分的にエッチングされて側壁ポリシリコン膜８
下に第１の凹部10が形成される。Next, as shown in FIG. 1C, a hydrofluoric acid-based solution is used to remove a high resistance layer (natural oxide film) such as SiO 2 generated on the semiconductor layer 1 in the second opening 9. Then, the inside of the second opening 9 is cleaned. At this time, the side wall polysilicon film 8 is hardly etched, but the side wall silicon oxide film 7 is partially etched to form the side wall polysilicon film 8.
A first recess 10 is formed below.
次に、第１図（ｄ）に示すように、例えばCVD法によ
り第１の開口部10を埋め込むように膜厚が例えば1000Å
のエミッタ引き出し用の第２のポリシリコン膜11を形成
するとともに、第２のポリシリコン膜11に第１の凹部10
によって生じる第２の凹部12を形成し、イオン注入によ
り第２のポリシリコン膜11にAsを導入した後、例えばRI
Eにより第２のポリシリコン膜11を選択的にエッチング
する。次いで、例えばRIEにより絶縁膜３を選択的にエ
ッチングしてコレクタ引き出し用ポリシリコン膜及び外
部ベース引き出し用ポリシリコン膜２上の領域において
開口部を形成する。次いで、アニール処理することによ
りエミッタ引き出し用の第２のポリシリコン膜11、外部
ベース引き出し用ポリシリコン膜２及びコレクタ引き出
し用ポリシリコン膜から不純物を拡散させてエミッタ拡
散層15、内部ベース拡散層16、外部ベース拡散層17及び
コレクタ拡散層を形成する。Next, as shown in FIG. 1D, the film thickness is set to, for example, 1000 Å so as to fill the first opening 10 by, for example, a CVD method.
A second polysilicon film 11 for extracting an emitter is formed, and a first recess 10 is formed in the second polysilicon film 11.
Is formed in the second polysilicon film 11 by ion implantation, and then, for example,
The second polysilicon film 11 is selectively etched by E. Next, the insulating film 3 is selectively etched by, for example, RIE to form openings in regions on the polysilicon film for leading the collector and the polysilicon film 2 for leading the external base. Next, an impurity is diffused from the second polysilicon film 11 for extracting the emitter, the polysilicon film 2 for extracting the external base, and the polysilicon film for extracting the collector by performing an annealing process, so that the emitter diffusion layer 15 and the internal base diffusion layer 16 are diffused. Then, an external base diffusion layer 17 and a collector diffusion layer are formed.
次に、第１図（ｅ）に示すように、例えばCVD法によ
り第２の凹部12を埋め込むように第２のポリシリコン膜
11上にSiO2を堆積して膜厚が例えば1000Åの第２のシリ
コン酸化膜13を形成する。Next, as shown in FIG. 1E, a second polysilicon film is buried in the second concave portion 12 by, for example, a CVD method.
SiO 2 is deposited on 11 to form a second silicon oxide film 13 having a thickness of, for example, 1000 °.
次に、第１図（ｆ）に示すように、RIEにより第２の
シリコン酸化膜13を異方性エッチングして第２の凹部12
内のみに第２のシリコン酸化膜13を埋め込む。この時、
第２のシリコン酸化膜13間にエミッタ開口部となる第３
の開口部14が形成され、第３の開口部14内に第２のポリ
シリコン膜11が露出される。Next, as shown in FIG. 1 (f), the second silicon oxide film 13 is anisotropically etched by
The second silicon oxide film 13 is buried only inside. At this time,
A third portion between the second silicon oxide film 13 and an emitter opening is formed.
The opening 14 is formed, and the second polysilicon film 11 is exposed in the third opening 14.
次に、第１図（ｇ）に示すように、第２のポリシリコ
ン膜11、絶縁膜３、及びコレクタ引き出し用ポリシリコ
ン膜とコンタクトを取るように膜厚が例えば3000ÅのTi
Nからなるバリアメタル層18を形成する。Next, as shown in FIG. 1 (g), a Ti film having a thickness of, for example, 3000 Å is formed so as to make contact with the second polysilicon film 11, the insulating film 3, and the polysilicon film for extracting the collector.
A barrier metal layer made of N is formed.
そして、バリアメタル層18とコンタクトを取るように
Al・Cuからなる金属層19を形成することにより、第１図
（ｈ）に示すような半導体装置を得ることができる。And make contact with the barrier metal layer 18
By forming the metal layer 19 made of Al / Cu, a semiconductor device as shown in FIG. 1 (h) can be obtained.
すなわち、上記実施例では、第２の開口部９内をフッ
酸溶液でクリーニング処理する際、側壁ポリシリコン膜
８下に第１の凹部10が形成され、この第１の凹部10内を
埋め込むように第２のポリシリコン膜11上に第２のポリ
シリコン膜11を形成する際、第２のポリシリコン膜11に
第１の凹部10によって生じる第２の凹部12が形成された
後、異方性エッチングにより第２の凹部12内のみに第２
のシリコン酸化膜13を埋め込むようにしている。このた
め、従来のようにバリアメタル層18を第２の凹部12にま
わり込ませなくて済み、しかも第２のポリシリコン膜11
及び第２のシリコン酸化膜13表面にはほとんど凹部がな
いため、第２のポリシリコン膜11及び第２のシリコン酸
化膜13上にほぼ均一な膜厚でカバレッジ良く形成するこ
とができる。したがって、第２のポリシリコン膜11とAl
・Cuからなる金属層19間にTiNからなるバリアメタル層1
8をバリア性が悪くならないように形成することができ
る。That is, in the above embodiment, when the inside of the second opening 9 is cleaned with a hydrofluoric acid solution, the first recess 10 is formed below the side wall polysilicon film 8, and the inside of the first recess 10 is filled. When the second polysilicon film 11 is formed on the second polysilicon film 11, the second recess 12 caused by the first recess 10 is formed in the second polysilicon film 11, and then the second polysilicon film 11 is anisotropically formed. The second etching is performed only in the second concave portion 12 by the reactive etching.
The silicon oxide film 13 is buried. For this reason, the barrier metal layer 18 does not need to be wrapped around the second concave portion 12 as in the prior art, and the second polysilicon film 11
In addition, since there is almost no concave portion on the surface of the second silicon oxide film 13, it can be formed on the second polysilicon film 11 and the second silicon oxide film 13 with a substantially uniform film thickness and good coverage. Therefore, the second polysilicon film 11 and Al
A barrier metal layer 1 made of TiN between metal layers 19 made of Cu
8 can be formed so as not to deteriorate the barrier properties.
本発明によれば、TiN等のバリアメタル層をエミッタ
引き出し用のポリシリコン膜上にバリア性が悪くならな
いようにカバレッジ良く形成することができるという効
果がある。According to the present invention, there is an effect that a barrier metal layer such as TiN can be formed on a polysilicon film for extracting an emitter with good coverage so that a barrier property is not deteriorated.
第１図は本発明に係る半導体装置の製造方法の一実施例
の製造方法を説明する図である。 第２図は従来例の製造方法を説明する図、 第３図は従来例の課題を説明する図である。 １……半導体層、 ２……外部ベース引き出し用ポリシリコン膜、 ３……絶縁膜、 ４……第１の開口部、 ５……第１のシリコン酸化膜、 ６……第１のポリシリコン膜、 ７……側壁シリコン酸化膜、 ８……側壁ポリシリコン膜、 ９……第２の開口部、 10……第１の凹部、 11……第２のポリシリコン膜、 12……第２の凹部、 13……第２のシリコン酸化膜、 18……バリアメタル層、 19……金属層。FIG. 1 is a diagram for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention. FIG. 2 is a diagram illustrating a conventional manufacturing method, and FIG. 3 is a diagram illustrating a problem of the conventional example. DESCRIPTION OF SYMBOLS 1 ... Semiconductor layer, 2 ... Polysilicon film for leading out external base, 3 ... Insulating film, 4 ... First opening, 5 ... First silicon oxide film, 6 ... First polysilicon Film 7 sidewall silicon oxide film 8 sidewall polysilicon film 9 second opening 10 first recess 11 second polysilicon film 12 second , 13 ... second silicon oxide film, 18 ... barrier metal layer, 19 ... metal layer.
Claims (1)
有する膜（２、３）を形成する工程と、 該第１の開口部（４）を覆うように第１のシリコン酸化
膜（５）及び第１のポリシリコン膜（６）を形成する工
程と、 該第１のポリシリコン膜（６）及び該第１のシリコン酸
化膜（５）を異方性エッチングして、該第１の開口部
（４）を有する膜（２、３）側壁に側壁シリコン酸化膜
（７）及び該側壁シリコン酸化膜（７）側壁に側壁ポリ
シリコン膜（８）を形成するとともに、第２の開口部
（９）を形成する工程と、 第２の開口部（９）内をエッチング処理して該側壁ポリ
シリコン膜（８）下に第１の凹部（10）を形成する工程
と、 該第１の凹部（10）を埋め込むように第２のポリシリコ
ン膜（11）を形成するとともに、該第２のポリシリコン
膜（11）に該第１の凹部（10）によって生じる第２の凹
部（12）を形成する工程と、 該第２の凹部（12）を埋め込むように該第２のポリシリ
コン膜（11）上に第２のシリコン酸化膜（13）を形成す
る工程と、 該第２のシリコン酸化膜（13）を異方性エッチングして
該第２の凹部（12）のみに該第２のシリコン酸化膜（1
3）を埋め込む工程と、 該第２のポリシリコン膜（11）及び該第２のシリコン酸
化膜（13）を覆うようにバリアメタル層（18）を形成す
る工程と、 該バリアメタル層（18）上に金属層（19）を形成する工
程と、を含むことを特徴とする半導体装置の製造方法。A step of forming a film having a first opening on a base film, and a step of covering the first opening so as to cover the first opening. Forming a silicon oxide film (5) and a first polysilicon film (6), and anisotropically etching the first polysilicon film (6) and the first silicon oxide film (5). Forming a side wall silicon oxide film (7) on the side wall of the film (2, 3) having the first opening (4) and a side wall polysilicon film (8) on the side wall of the side wall silicon oxide film (7); Forming a second opening (9); and etching the inside of the second opening (9) to form a first recess (10) under the side-wall polysilicon film (8). Forming a second polysilicon film (11) so as to fill the first recess (10), and forming the second polysilicon film (11). Forming a second recess (12) formed by the first recess (10) in the film (11); and forming the second polysilicon film (11) so as to fill the second recess (12). Forming a second silicon oxide film (13) thereon; anisotropically etching the second silicon oxide film (13) to form the second silicon oxide film only in the second concave portion (12); Membrane (1
3) burying; forming a barrier metal layer (18) so as to cover the second polysilicon film (11) and the second silicon oxide film (13); A) forming a metal layer (19) thereon.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1700390A JP2862304B2 (en) | 1990-01-26 | 1990-01-26 | Method for manufacturing semiconductor device |
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| Publication Number | Publication Date |
|---|---|
| JPH03222325A JPH03222325A (en) | 1991-10-01 |
| JP2862304B2 true JP2862304B2 (en) | 1999-03-03 |
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| Application Number | Title | Priority Date | Filing Date |
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