JP2861003B2 - 文字放送受信機 - Google Patents
文字放送受信機Info
- Publication number
- JP2861003B2 JP2861003B2 JP63271143A JP27114388A JP2861003B2 JP 2861003 B2 JP2861003 B2 JP 2861003B2 JP 63271143 A JP63271143 A JP 63271143A JP 27114388 A JP27114388 A JP 27114388A JP 2861003 B2 JP2861003 B2 JP 2861003B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、テレビジョン信号の垂直帰線期間内に重畳
される文字多重放送の受信機に関するものである。
される文字多重放送の受信機に関するものである。
従来の技術 テレビ放送による文字多重放送サービスが近年行なわ
れているが、これは垂直帰線期間内のいくつかの水平期
間に文字信号を多重して放送する。文字信号は、デジタ
ル信号として送信されており、放送であるが故の伝送品
質の確保のために誤り訂正を用いている。
れているが、これは垂直帰線期間内のいくつかの水平期
間に文字信号を多重して放送する。文字信号は、デジタ
ル信号として送信されており、放送であるが故の伝送品
質の確保のために誤り訂正を用いている。
さらに文字放送は、一番組の送出間隔が、２〜30秒と
なっており、待ち時間対策としてバッファメモリを設け
ることが、行なわれてきている。
なっており、待ち時間対策としてバッファメモリを設け
ることが、行なわれてきている。
従来、誤り訂正は、第２図に示す様な回路を用いてい
た。
た。
第２図に示す従来例のブロック図は松下電子工業
（株）製のMN8354であり、「National Technical Repor
t（ナショナルテクニカルレポート）Vol.32 No.1,Feb,1
986」に発表されたものを一部省略し引用したものであ
る。その構成と動作を説明する。
（株）製のMN8354であり、「National Technical Repor
t（ナショナルテクニカルレポート）Vol.32 No.1,Feb,1
986」に発表されたものを一部省略し引用したものであ
る。その構成と動作を説明する。
１は、ゲート信号CRGの有効ゲート期間中にFC（フレ
ーミングコード）信号を検出するFC検出部である。
ーミングコード）信号を検出するFC検出部である。
２は、タイミング発生部で、イコライザ等から出力さ
れる文字放送信号DATAを取込むためのシステムクロック
SCLK,訂正回路用クロックCLK,水平同期信号HDおよび垂
直同期信号VD,文字放送信号重畳区間ゲート信号TXGより
必要な各種タイミング信号と訂正終了後CPUに対する割
込み信号▲▼を発生させる。
れる文字放送信号DATAを取込むためのシステムクロック
SCLK,訂正回路用クロックCLK,水平同期信号HDおよび垂
直同期信号VD,文字放送信号重畳区間ゲート信号TXGより
必要な各種タイミング信号と訂正終了後CPUに対する割
込み信号▲▼を発生させる。
３は、文字放送信号の12H相当のパケットデータを蓄
積するバッファメモリ部である。
積するバッファメモリ部である。
４は、文字放送信号データDATAと誤り訂正信号とを切
換えるスイッチとして機能するスイッチである。信号TX
G有効時は、文字放送信号DATA側となる。
換えるスイッチとして機能するスイッチである。信号TX
G有効時は、文字放送信号DATA側となる。
５は、スイッチ４を通過したデータをシリアル／パラ
レル（直並）変換するS/P変換部である。
レル（直並）変換するS/P変換部である。
６は、文字放送データDATAを水平期間（Ｈ）ごとに決
められたバッファメモリ部３のアドレス領域に取込むた
めのアドレスを発生するためのアドレス発生部である。
められたバッファメモリ部３のアドレス領域に取込むた
めのアドレスを発生するためのアドレス発生部である。
７は、アドレス発生部６の発生するアドレス信号とマ
イクロコンピュータからのアドレス信号とを切えるアド
レス切換え部である。
イクロコンピュータからのアドレス信号とを切えるアド
レス切換え部である。
８は、バッファメモリ３より誤り訂正を行なうために
バッファリングデータを読出した場合に、データをパラ
レル／シリアル（並直）変換するためのP/S変換部であ
る。
バッファリングデータを読出した場合に、データをパラ
レル／シリアル（並直）変換するためのP/S変換部であ
る。
９は、文字放送の誤り訂正規準による82ビットシンド
ロームレジスタである。
ロームレジスタである。
10は、誤りがあった場合を検出するOR回路である。
11は、加算器としきい値の判定回路よりなる多数決回
路である。
路である。
12は、P/S変換部８からのシリアルデータと多数決回
路11からのシリアルデータを加算する加算器である。
路11からのシリアルデータを加算する加算器である。
13は、第10H目〜第21H目（第273H目〜第284H目）の各
々の水平期間に対するFCの検出状況を示すFC検出ステイ
タス部である。
々の水平期間に対するFCの検出状況を示すFC検出ステイ
タス部である。
14は、第10H目〜第21H目（第273H目〜第284H目）の各
々の水平期間に対する誤り状態を示す誤りステイタス部
である。
々の水平期間に対する誤り状態を示す誤りステイタス部
である。
15は、割込み信号▲▼のパルスをラッチし割込
みを示すステイタス部で、マイクロコンピュータでアク
セスされることでステイタスがリセットされる。
みを示すステイタス部で、マイクロコンピュータでアク
セスされることでステイタスがリセットされる。
16は、マイクロコンピュータからのアドレス信号をデ
コードするアドレスデコード部である。
コードするアドレスデコード部である。
17は、バッファメモリ部３のデータをマイクロコンピ
ュータが読み出す場合の出力ポートである。
ュータが読み出す場合の出力ポートである。
第３図にHD,VD,TXG,CRG,DATAのタイミングチャートを
示す。
示す。
以下、従来例の動作について説明する。
文字放送データDATAは、タイミング発生部２により第
10H目〜第21H目（第273H目〜第284H目）の間、スイッチ
４を通過し、S/P変換部５でシリアルパラレル変換され
る。TXGが、ローレベルの期間変換されたデータよりFC
検出部１でFC信号が検出されると、FC検出部１からの検
出信号でタイミング発生部２は、アドレス切換え部７を
介しアドレス発生部６からのアドレス信号をバッファメ
モリ３に供給し、バッファメモリ３にFC検出後のデータ
をDMAにより記録する。この時、FC検出部１からのFC検
出情報は、FC検出ステイタス部13に、各Ｈ毎に記録され
る。
10H目〜第21H目（第273H目〜第284H目）の間、スイッチ
４を通過し、S/P変換部５でシリアルパラレル変換され
る。TXGが、ローレベルの期間変換されたデータよりFC
検出部１でFC信号が検出されると、FC検出部１からの検
出信号でタイミング発生部２は、アドレス切換え部７を
介しアドレス発生部６からのアドレス信号をバッファメ
モリ３に供給し、バッファメモリ３にFC検出後のデータ
をDMAにより記録する。この時、FC検出部１からのFC検
出情報は、FC検出ステイタス部13に、各Ｈ毎に記録され
る。
バッファメモリ３に取り込まれたデータは、TXGのロ
ー区間終了後、今度は、同様にタイミング発生部2,アド
レス発生部6,アドレス切換え部７により読み出され、P/
S変換部８でパラレルシリアル（並直）変換され、その
ままのシリアルデータと誤り訂正のための82ビットシン
ドロームレジスタ部９に入力され多数決回路11を介した
データは、加算器12により誤り訂正され、スイッチ４を
介し、S/P変換部５でシリアルパラレル（直並）変換さ
れてバッファメモリ３に再度、蓄積される。 この時、
82ビットシンドロームレジスタ９からの出力信号で誤り
が検出された場合、OR回路10を介して誤りステイタス部
14に各Ｈ毎に記録される。
ー区間終了後、今度は、同様にタイミング発生部2,アド
レス発生部6,アドレス切換え部７により読み出され、P/
S変換部８でパラレルシリアル（並直）変換され、その
ままのシリアルデータと誤り訂正のための82ビットシン
ドロームレジスタ部９に入力され多数決回路11を介した
データは、加算器12により誤り訂正され、スイッチ４を
介し、S/P変換部５でシリアルパラレル（直並）変換さ
れてバッファメモリ３に再度、蓄積される。 この時、
82ビットシンドロームレジスタ９からの出力信号で誤り
が検出された場合、OR回路10を介して誤りステイタス部
14に各Ｈ毎に記録される。
有効Ｈすべての誤り訂正が完了すると、タイミング発
生部２は割込み信号▲▼を割込みステイタス部お
よびマイクロコンピュータ側に出力する。▲▼信
号によりマイクロコンピュータ側は、アドレスデコード
部16を介し割込みステイタス部15により、ステイタスを
読みかつ解除し、アドレス切換え部７をマイクロコンピ
ュータ側に切換え、バッファメモリ３をアクセスし、出
力ポート17よりデータを読み出す。
生部２は割込み信号▲▼を割込みステイタス部お
よびマイクロコンピュータ側に出力する。▲▼信
号によりマイクロコンピュータ側は、アドレスデコード
部16を介し割込みステイタス部15により、ステイタスを
読みかつ解除し、アドレス切換え部７をマイクロコンピ
ュータ側に切換え、バッファメモリ３をアクセスし、出
力ポート17よりデータを読み出す。
発明が解決しようとする課題 ところが、従来の様な文字放送受信機では、誤り訂正
をハード的に行なっており、誤り訂正されたデータは、
専用のメモリに記録される。その後、ソフトウエア処理
により専用メモリ内のデータの判別を行ない、さらに別
のメモリに必要なデータを記録している。
をハード的に行なっており、誤り訂正されたデータは、
専用のメモリに記録される。その後、ソフトウエア処理
により専用メモリ内のデータの判別を行ない、さらに別
のメモリに必要なデータを記録している。
上記処理は毎垂直同期ごとに繰返し行なわれており、
ソフトウエア処理は、このため単位時間あたり他の処理
に多くの時間を裂けず表示処理に時間がかかりすぎると
いう課題があった。
ソフトウエア処理は、このため単位時間あたり他の処理
に多くの時間を裂けず表示処理に時間がかかりすぎると
いう課題があった。
課題を解決するための手段 上記課題を解決するため、フレーミング信号を含むそ
れ以降のすべての有効データを記憶する記憶手段と、デ
ータの記憶完了後誤り訂正を行う誤り訂正手段と、誤り
訂正後のデータを外部に出力する第１の出力手段と、重
畳水平期間に関する信号を外部に出力する第２の出力手
段と、外部へのデータ出力完了後あるいはフレーミング
信号が検出されなかった場合に、次の重畳水平期間のデ
ータを読み出す手段を有する誤り訂正ブロックと、誤り
訂正処理された文字信号を表示するための表示手段と、
前記表示手段を制御するCPUとを備えた構成により、前
記誤り訂正ブロックで表示手段へのデータ転送処理及び
データ判別を行い、CPUはアクセス処理をせずに表示処
理制御だけを行うようにしたものである。
れ以降のすべての有効データを記憶する記憶手段と、デ
ータの記憶完了後誤り訂正を行う誤り訂正手段と、誤り
訂正後のデータを外部に出力する第１の出力手段と、重
畳水平期間に関する信号を外部に出力する第２の出力手
段と、外部へのデータ出力完了後あるいはフレーミング
信号が検出されなかった場合に、次の重畳水平期間のデ
ータを読み出す手段を有する誤り訂正ブロックと、誤り
訂正処理された文字信号を表示するための表示手段と、
前記表示手段を制御するCPUとを備えた構成により、前
記誤り訂正ブロックで表示手段へのデータ転送処理及び
データ判別を行い、CPUはアクセス処理をせずに表示処
理制御だけを行うようにしたものである。
作用 このような本発明によれば、上記に示した手段によっ
て、有効な文字放送信号データおよびそれに付随する重
畳水平期間番号と誤りステイタスの有効データを外部の
大容量メモリにDMA転送することができ、制御用マイク
ロコンピュータ（CPU）によりデータ判別，データ転送
の負担を軽減させ、より表示処理を迅速に行なうことが
可能となる。
て、有効な文字放送信号データおよびそれに付随する重
畳水平期間番号と誤りステイタスの有効データを外部の
大容量メモリにDMA転送することができ、制御用マイク
ロコンピュータ（CPU）によりデータ判別，データ転送
の負担を軽減させ、より表示処理を迅速に行なうことが
可能となる。
実施例 以下、本発明の一実施例について図面を参照しながら
説明する。
説明する。
第１図は、本発明の一実施例における文字放送受信機
のブロック図を示すものである。なお、第１図において
第２図に示す従来例と同一の番号を有するものは、同一
機能を有するものであり、詳細な説明は省略する。
のブロック図を示すものである。なお、第１図において
第２図に示す従来例と同一の番号を有するものは、同一
機能を有するものであり、詳細な説明は省略する。
20は、処理中の重畳Ｈの誤りの有無および重畳Ｈを示
す誤り・Ｈレジスタである。
す誤り・Ｈレジスタである。
21は、タイミング発生部で、従来例に示したタイミン
グ発生部２の有する機能に加えて、誤り・Ｈレジスタ20
に重畳Ｈを書込む機能、誤り・Ｈレジスタ20の内容を外
部に出力する機能、誤り訂正されたデータを再度バッフ
ァメモリ３に蓄積することなく外部に出力する機能、出
力データが有効か否かを示す信号DEを出力する機能を有
する。
グ発生部２の有する機能に加えて、誤り・Ｈレジスタ20
に重畳Ｈを書込む機能、誤り・Ｈレジスタ20の内容を外
部に出力する機能、誤り訂正されたデータを再度バッフ
ァメモリ３に蓄積することなく外部に出力する機能、出
力データが有効か否かを示す信号DEを出力する機能を有
する。
22は、タイミング発生部21より一垂直同期期間内のデ
ータ処理の完了を示す信号が出力した場合、CPU側に対
して割込み要求信号▲▼を出力し、CPU側より▲
▼信号でアクセスされると▲▼信号をリセッ
トする割込みステイタス部である。
ータ処理の完了を示す信号が出力した場合、CPU側に対
して割込み要求信号▲▼を出力し、CPU側より▲
▼信号でアクセスされると▲▼信号をリセッ
トする割込みステイタス部である。
23は、誤り・Ｈレジスタ部20の出力および誤り訂正後
の出力データを外部に出力するための出力ポートであ
る。
の出力データを外部に出力するための出力ポートであ
る。
文字放送データDATAは、タイミング発生部21よりスイ
ッチ４が、DATA側に切替っている時にクロックCLKに同
期して取込まれる。その後、DATA信号はS/P変換部５で
シリアル・パラレル（直並）変換され、信号CRGが有効
である時にFC検出部１でFC検出がなされると、一水平同
期期間内のFC信号を含む、FC信号以降の有効データまで
をアドレス発生部６の発生信号によりバッファメモリ部
３に取込まれる。第10H目から第21H目まで上記の処理が
なされる。
ッチ４が、DATA側に切替っている時にクロックCLKに同
期して取込まれる。その後、DATA信号はS/P変換部５で
シリアル・パラレル（直並）変換され、信号CRGが有効
である時にFC検出部１でFC検出がなされると、一水平同
期期間内のFC信号を含む、FC信号以降の有効データまで
をアドレス発生部６の発生信号によりバッファメモリ部
３に取込まれる。第10H目から第21H目まで上記の処理が
なされる。
第21H目までのデータが取込まれると、タイミング発
生部21はシステムクロックであるSCLK信号を基準信号と
してアドレス発生部６を動作させ、バッファメモリ部３
より各Ｈごとにデータを読み出す。読み出されたデータ
は、P/S変換部８でパラレル・シリアル（並直）変換さ
れ、加算器12とスイッチ４を介してS/P変換部５でシリ
アル・パラレル変換され、FC検出部１へ出力される。バ
ッファメモリ部３の各Ｈ対応のアドレス領域の先頭アド
レスが読み出されている時にFC検出がされると、タイミ
ング発生部２は82ビットシンドロームレジスタ9,多数決
回路11の誤り訂正部を初期化を解除し、アドレス発生部
６の同一Ｈアドレス領域のアドレス発生の歩進を行な
う。バッファメモリ部３より出力されるFC信号より後の
データは、同様にP/S変換部８を介し、82ビットシンド
ロームレジスタ9,多数決回路11,加算器12により誤り訂
正され、スイッチ４を介してS/P変換部５でシリアル・
パラレル変換され、出力ポート23より出力される。
生部21はシステムクロックであるSCLK信号を基準信号と
してアドレス発生部６を動作させ、バッファメモリ部３
より各Ｈごとにデータを読み出す。読み出されたデータ
は、P/S変換部８でパラレル・シリアル（並直）変換さ
れ、加算器12とスイッチ４を介してS/P変換部５でシリ
アル・パラレル変換され、FC検出部１へ出力される。バ
ッファメモリ部３の各Ｈ対応のアドレス領域の先頭アド
レスが読み出されている時にFC検出がされると、タイミ
ング発生部２は82ビットシンドロームレジスタ9,多数決
回路11の誤り訂正部を初期化を解除し、アドレス発生部
６の同一Ｈアドレス領域のアドレス発生の歩進を行な
う。バッファメモリ部３より出力されるFC信号より後の
データは、同様にP/S変換部８を介し、82ビットシンド
ロームレジスタ9,多数決回路11,加算器12により誤り訂
正され、スイッチ４を介してS/P変換部５でシリアル・
パラレル変換され、出力ポート23より出力される。
さらに、一水平同期期間内の誤り訂正が完了すると、
誤りの有無が誤り・Ｈレジスタ20に登録されており、さ
らに重畳Ｈも同様にタイミング発生部21より書き込まれ
た出力ポート23より出力される。出力ポートのデータ
が、有効であるとタイミング発生部２よりデータ有効信
号DEが出力される。
誤りの有無が誤り・Ｈレジスタ20に登録されており、さ
らに重畳Ｈも同様にタイミング発生部21より書き込まれ
た出力ポート23より出力される。出力ポートのデータ
が、有効であるとタイミング発生部２よりデータ有効信
号DEが出力される。
FC検出がされなかった場合、ただちに次の重畳Ｈのデ
ータを記憶しているアドレス領域のアドレスが発生さ
れ、同様の処理が、第10H目から第21H目まで繰返され、
バッファメモリ部３の読出しが完了する。
ータを記憶しているアドレス領域のアドレスが発生さ
れ、同様の処理が、第10H目から第21H目まで繰返され、
バッファメモリ部３の読出しが完了する。
以降、一垂直同期期間毎に同様の処理が継続される。
発明の効果 このように、本発明によれば、誤り訂正されたデータ
を再度バッファメモリに記憶させ、CPUによりソフトウ
エア介在のもとに、再度別のバッファメモリにデータを
移しかえるという効率の悪い処理手段を用いず、CPUの
負担増を発生させることなく誤り訂正されたデータをダ
イレクトに外部に出力し、外部回路等によりただちにバ
ッファメモリに取込みが可能となる極めてすぐれた効果
を得ることができる。
を再度バッファメモリに記憶させ、CPUによりソフトウ
エア介在のもとに、再度別のバッファメモリにデータを
移しかえるという効率の悪い処理手段を用いず、CPUの
負担増を発生させることなく誤り訂正されたデータをダ
イレクトに外部に出力し、外部回路等によりただちにバ
ッファメモリに取込みが可能となる極めてすぐれた効果
を得ることができる。
さらに、FC検出された水平期間のデータのみを誤り・
重量Ｈ番号とともに外部に出力でき、CPUの処理負担の
軽減を図るとともにより処理効率を上げやすいデータ形
態をも提供することが可能という極めてすぐれた効果も
得ることができる。
重量Ｈ番号とともに外部に出力でき、CPUの処理負担の
軽減を図るとともにより処理効率を上げやすいデータ形
態をも提供することが可能という極めてすぐれた効果も
得ることができる。
重畳可能水平期間は、12水平期間であるが、現在４水
平期間のみの送信となっており、将来的にも８水平期間
が限度といわれている。この様な状況を考慮すると、FC
検出されたデータのみをデータ転送する本発明の効果
は、さらに大きいものといえる。
平期間のみの送信となっており、将来的にも８水平期間
が限度といわれている。この様な状況を考慮すると、FC
検出されたデータのみをデータ転送する本発明の効果
は、さらに大きいものといえる。
この様にデータ判別，データ転送をハードウエア処理
で行なえる様にしたため、CPUの表示処理の迅速化が図
られるという極めてすぐれた効果を得ることができる。
で行なえる様にしたため、CPUの表示処理の迅速化が図
られるという極めてすぐれた効果を得ることができる。
さらに、CPUアクセスをなくしたためにCPUのアドレス
バスとの配線が不必要となり、よりピン数の少ないLSI
を提供することが可能となり、回路面積が縮小でき、よ
り歩留りの高く実装効率の高いLSIを提供できるという
極めてすぐれた効果も合せ持っている。
バスとの配線が不必要となり、よりピン数の少ないLSI
を提供することが可能となり、回路面積が縮小でき、よ
り歩留りの高く実装効率の高いLSIを提供できるという
極めてすぐれた効果も合せ持っている。
第１図は本発明の一実施例における文字放送受信機のブ
ロック図、第２図は従来例における文字放送受信機のブ
ロック図、第３図は従来例におけるタイミングチャート
である。 １……FC検出部、３……バッファメモリ、４……スイッ
チ、６……アドレス発生部、９……82ビットシンドロー
ムレジスタ、10……OR回路、11……多数決回路、12……
加算器、20……誤り・Ｈレジスタ、21……タイミング発
生部、22……割込みステイタス、23……出力ポート。
ロック図、第２図は従来例における文字放送受信機のブ
ロック図、第３図は従来例におけるタイミングチャート
である。 １……FC検出部、３……バッファメモリ、４……スイッ
チ、６……アドレス発生部、９……82ビットシンドロー
ムレジスタ、10……OR回路、11……多数決回路、12……
加算器、20……誤り・Ｈレジスタ、21……タイミング発
生部、22……割込みステイタス、23……出力ポート。
Claims (1)
- 【請求項１】垂直帰線期間内の水平期間において文字信
号が重畳された有効重畳水平期間に重畳されているフレ
ーミングコード（FC）信号を含むそれ以降のすべての有
効データを一垂直同期期間毎に記憶する記憶手段と、 全有効重畳水平期間のデータの記憶完了後、各水平期間
毎に記憶されたデータを読み出し、フレーミングコード
（FC）信号を検出するとそれ以降のデータについて誤り
訂正を行う誤り訂正手段と、 誤り訂正後ただちに所定の水平期間単位毎にデータを外
部に出力する第１の出力手段と、 各水平期間の誤り訂正完了後、誤りの有無および文字信
号が重畳されている重畳水平期間の順位を示す番号ｎを
記憶し、何番目の重畳水平期間で誤りが検出されたかを
示すデータ及び文字信号データが重畳されている重畳水
平期間の順位データｎに関する信号を外部に出力する第
２の出力手段と、 外部へのデータ出力終了後、あるいはフレーミングコー
ド（FC）信号が検出されなかった場合に有効重畳水平期
間内の次の重畳水平期間のデータを読み出す手段とを有
する誤り訂正ブロックと、 前記誤り訂正ブロックから出力される誤り訂正処理され
た文字信号を表示装置に表示するための表示手段と、 前記表示手段を制御するCPUとを備え、 文字信号の表示処理における前記表示手段へのデータ転
送処理およびデータ判別を前記誤り訂正ブロックで行
い、CPUはアクセス処理をせずに表示処理制御だけを行
うようにしたことを特徴とする文字放送受信機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63271143A JP2861003B2 (ja) | 1988-10-27 | 1988-10-27 | 文字放送受信機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63271143A JP2861003B2 (ja) | 1988-10-27 | 1988-10-27 | 文字放送受信機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02117287A JPH02117287A (ja) | 1990-05-01 |
| JP2861003B2 true JP2861003B2 (ja) | 1999-02-24 |
Family
ID=17495921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63271143A Expired - Lifetime JP2861003B2 (ja) | 1988-10-27 | 1988-10-27 | 文字放送受信機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2861003B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59216388A (ja) * | 1983-05-24 | 1984-12-06 | Nippon Hoso Kyokai <Nhk> | 誤り訂正復号回路 |
-
1988
- 1988-10-27 JP JP63271143A patent/JP2861003B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02117287A (ja) | 1990-05-01 |
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