JP2845794B2 - Logic circuit division method - Google Patents

Logic circuit division method

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JP2845794B2
JP2845794B2 JP8042672A JP4267296A JP2845794B2 JP 2845794 B2 JP2845794 B2 JP 2845794B2 JP 8042672 A JP8042672 A JP 8042672A JP 4267296 A JP4267296 A JP 4267296A JP 2845794 B2 JP2845794 B2 JP 2845794B2
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Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は論理回路分割方式に係り、特に大規模の論理回路を複数の大規模集積回路(LSI)で実現する際の論理回路分割方式に関する。 The present invention relates to relates to a logic circuit division method in realizing a logic circuit division method relates to, large scale integrated circuits in particular a logic circuit of a large plurality of (LSI).

【0002】 [0002]

【従来の技術】従来、論理回路を複数のLSIで実現する場合には、LSI間にまたがる配線の本数が少なくなるように、人間が回路を分割したり、あるいは、「19 Conventionally, when realizing a logic circuit with a plurality of LSI, as the number of wires that pass between LSI is reduced, human or divides the circuit, or, "19
70年2月、ザ・ベル・システム・テクニカル・ジャーナル、第49巻、第2号、291頁〜307頁(The Be 70 February, The Bell System Technical Journal, Vol. 49, No. 2, 291 pp ~307 (The Be
ll System Technical Journal,vol.49,No.2,pp.291-307 ll System Technical Journal, vol.49, No.2, pp.291-307
(Feb.1970))」に開示されている「アン・エフィシェント・ヒューリスティック・プロシージャ・フォー・パーティショニング・グラフス(An Efficient Heuristic (Feb.1970)) are disclosed in "" Anne Efficient heuristic procedure Four partitioning Gurafusu (An Efficient Heuristic
Procedure for Partitioning Graphs)」という論文や、「1982年、プロシーディグス・オブ・第19回・デザイン・オートメーション・コンファレンス、17 Procedure for Partitioning Graphs) "and the article entitled," 1982, Proceedings Digusu Of The 19th Design Automation Conference, 17
5頁〜181頁(Proceedings of 19th Design Automat 5, pp. ~181 (Proceedings of 19th Design Automat
ion Conference pp.175-181(1982))」に開示されている「ア・リニアータイム・ヒューリスティクス・フォー・ ion Conference pp.175-181 (1982)), "" A-linear disclosed in time heuristics FOR
インプルービング・ネットワーク・パーティションズ(A Linear-Time Heuristic for Improving Network Pa In proving network partition's (A Linear-Time Heuristic for Improving Network Pa
rtitions)」という論文に示されるように、グラフ理論的なアプローチとして、グラフのカット数を少なくするヒューリスティクスを利用したグラフ分割手法を用いたりしていた。 As shown in the article referred Rtitions) ", as a graph theoretical approach, I was walking with Graph Partitioning method using heuristics to reduce the number of cuts of the graph.

【0003】 [0003]

【発明が解決しようとする課題】しかるに、人間が回路を分割する方法は、論理回路の大規模化に伴い時間が極めてかかる上にミスも発生し易くなり困難である。 The object of the invention is to be Solved However, how human beings is to divide the circuit, it is difficult tends also occurs miss it takes a very long time due to the large scale of the logic circuit. また、従来のグラフ分割手法も、論理回路が大規模になると処理時間、分割結果の品質(カット数)の点で満足のいく結果が得られないという問題がある。 Also, the conventional graph partitioning techniques, and processing time logic circuit becomes large, there is a problem that satisfactory results in terms of quality of the division result (number of cuts) can not be obtained.

【0004】本発明は上記の点に鑑みなされたもので、 [0004] The present invention has been devised in view of the above,
大規模論理回路を人手を介さず、自動的に複数のLSI A large-scale logic circuit without human intervention, automatically a plurality of LSI
で実現できる論理回路分割方式を提供することを目的とする。 And to provide a logic circuit division method can be realized in.

【0005】 [0005]

【課題を解決するための手段】本発明は上記の目的を達成するため、複数の集積回路で実現する論理回路の仕様に基づき、機能ブロックを単位として論理回路を分割し分割回路を生成する分割回路生成手段と、分割回路のそれぞれにおいて、信号を生成している部分を解析し、信号が生成されている時間的な順番を解析する第1の解析手段と、分割回路のそれぞれにおいて、信号を受けている部分を解析し、信号が必要となる時間的順序関係を解析する第2の解析手段と、分割回路のそれぞれにおいて、第1の解析手段により解析された信号の生成順番に従って、信号の生成順番が等しいときには第2の解析手段により解析された信号を必要とする順番に従って信号を時分割多重化して出力する多重化手段とを備えるようにしたものである。 The present invention SUMMARY OF THE INVENTION in order to achieve the above object, division based on the specifications of the logic circuit for implementing a plurality of integrated circuits, for generating a dividing circuit divides the logic circuit function block units a circuit generating means, in each of the dividing circuit, analyzes the part that generates a signal, and a first analyzing means for analyzing the temporal order in which the signal is generated, in each of the dividing circuit, a signal receiving and analyzing the parts are, and second analysis means for analyzing the time sequence relation signal are required, in each of the dividing circuit, in accordance with the generated order of the analyzed signal by the first analyzing means, signal when generating the order are equal is obtained by so and a multiplexing means for outputting the time-division multiplexed signal according to the order that requires signal analyzed by the second analyzing means.

【0006】この発明では、まず分割回路生成手段により、論理回路の仕様に基づき機能ブロック(マクロあるいは関数単位)を単位として論理回路を分割して分割回路を生成し、第1の解析手段により各分割回路のそれぞれにおいて信号を生成している側を解析し、信号が生成されている順番を調べる。 [0006] In this invention, the first dividing circuit generating means, by dividing the logic circuit generates a divided circuit function blocks on the basis of the specifications of the logic circuit (macro or function units) as a unit, each the first analysis unit analyzing the side that generates the signal in each of the dividing circuit, examining the order in which the signal is generated. 次に、第2の解析手段により、信号を受けている側を解析し、信号を必要としている順番を調べる。 Next, the second analysis unit analyzes the side that receives the signal, determine the order in need of signal.

【0007】そして、多重化手段は、基本的には信号を生成している順番に従って信号を時分割多重化するが、 [0007] Then, the multiplexing means is time division multiplexing signal according to the order is basically generating the signal,
信号の生成時刻が等しい場合には、受信側が信号を必要としている順番に従って時分割多重化する。 If generation time of the signal is equal to time division multiplexing according to the order in which the receiving side is in need of signal. これにより、この発明では、分割回路をLSIで構成する際に、 Thus, in this invention, when configuring a dividing circuit in LSI,
時分割多重化信号を伝送する信号線でLSI間を接続できる。 It can be connected between the LSI with the signal lines for transmitting time division multiplexed signal.

【0008】ここで、信号が生成されてから必要とされるまでの時間に余裕がある場合は、多重化手段を、時分割多重するそれぞれ複数ビットである複数の入力信号を、各入力信号のビット数よりも少ないビット数で順番に所定ビットずつ出力する手段とすることにより、信号伝送のビット幅自体を削減することができる。 [0008] Here, if there is a margin in time until a signal is needed from being generated, a plurality of input signals each of a plurality of bits of the multiplexing means, for time-division multiplexing, each input signal with means for outputting one by a predetermined bit number of bits smaller than the number of bits, it is possible to reduce the bit width itself of the signal transmission.

【0009】また、多重化手段を、多重化された出力信号と共に、その信号名を示す第1の信号と、出力信号が有効であるかどうかを示す第2の信号をそれぞれ付随させて出力したり、あるいは、多重化された出力信号と共に、その信号の順番を示す第3の信号と、出力信号が有効であるかどうかを示す第2の信号をそれぞれ付随させて出力することにより、信号の生成される時間的な順番が動的に変化したり、信号を必要とする時間的な順番が動的に変化する場合に、対処することができる。 Further, the multiplexing means, the multiplexed output signal, a first signal indicating the signal name, the second signal indicating whether the output signal is valid and outputs to associated respectively or, alternatively, with multiplexed output signal, a third signal indicating the order of the signal, the output signal is output by accompanying each second signal indicating whether valid signal temporal order in which they are produced may change dynamically, when the temporal order that requires signal changes dynamically, it is possible to deal with.

【0010】 [0010]

【発明の実施の形態】次に、本発明の実施の形態について図面と共に説明する。 DESCRIPTION OF THE PREFERRED EMBODIMENTS A description will now be given, with drawings, embodiments of the present invention. 図1は本発明の論理回路分割方式の一実施の形態の動作説明図である。 Figure 1 is an explanatory view of the operation of an embodiment of a logic circuit division method of the present invention. 同図において、 In the figure,
まず、C言語のような高級言語で記述された仕様記述1 First, the specification written in a high-level language such as C language description 1
8を入力する(ステップ11)。 8 inputs (step 11).

【0011】次に、入力した仕様記述18を仕様記述解析し(ステップ12)、続いて機能ブロック毎に初期分割状態19の状態に(LSIへ)分割する(ステップ1 [0011] Next, the specification description 18 input specification describes analysis (step 12), followed by the state of the initial split state 19 for each functional block (the LSI) dividing (Step 1
3)。 3). 図1の初期分割状態19の例では、仕様記述18 In the example of the initial split state 19 of FIG. 1, Specification 18
に従い、関数fと関数gをそれぞれ関数f実装チップ2 According, the function f and the function g each function f mount chip 2
0と関数g実装チップ21にて実現している。 It is realized at 0 and the function g mount chip 21.

【0012】続いて、機能ブロック間で引き渡されている信号を抽出する(ステップ14)。 [0012] Subsequently, to extract the passed-by and signals between functional blocks (step 14). すなわち、関数間の引数がどれであるかを調べ、分割されたチップ間の信号として割り当てる。 That is, the argument between functions is checked whether a which is assigned as a signal between the divided chips. ここでは、関数fから関数gへ渡す引数(関数f側から関数gを呼ぶときの引数として変数xと変数y、関数g側では仮引数として変数aと変数b)については、引数x用配線23と引数y用配線22 Here, (variables x and y from the function f side as an argument when calling the function g, a function g side variable a and variable b as a formal argument) arguments passed from the function f to the function g for the wiring argument x 23 and the argument y wiring 22
を割り当てる。 Assign a.

【0013】次に、機能ブロック間で引き渡されている信号の生成される順番を解析する(ステップ15)。 [0013] Then, to analyze the order in which the generation of signals that are passed between functional blocks (step 15). すなわち、仕様記述18中の信号生成の時間的順序関係を解析する。 That is, to analyze the temporal order relation of the signal generation in the specification description 18. ここでは、データ依存木25に示すように、 Here, as shown in the data dependency tree 25,
まず、変数xの値が求まり、その後に変数yの値が定まることがわかる。 First, Motomari the value of the variable x, it can be seen that subsequent to the value of the variable y is determined.

【0014】次に、機能フロック間て引き渡されている信号の必要とされる順番を解析する(ステップ16)。 [0014] Then, to analyze the order in which the required signals are passed on between the functional floc (step 16).
すなわち、仕様記述18中の信号が必要となる時間的順序関係を解析する。 That is, to analyze the temporal order in relation signal in Specification 18 is required. ここでは、データ依存木24に示すように、まず変数aの値が必要となり、その後に変数b Here, as shown in the data dependency tree 24, first the value of the variable a is required, followed by the variable b
の値が必要となることがわかる。 It can be seen that the value is required.

【0015】最後に、機能ブロック間で引き渡される信号の生成順番が等しい場合には、信号を必要とする順番に従って信号を時分割多重化する(ステップ17)。 [0015] Finally, when the order of generation of the signals passed between the functional blocks are equal, time-division multiplex signals in the order that requires signal (step 17). すなわち、ステップ15での信号生成順解析とステップ1 That is, the signal generation order analysis in step 15 and step 1
6での信号要求順解析の解析結果に従って信号を時分割多重化し、それが等しい場合にはステップ16の信号要求順解析によって得た信号を、必要とする順番に従って時分割多重化する。 Time division multiplexed signal according to the analysis result of the signal request order analysis in 6, if it is equal to the signal obtained by the signal requesting the order analysis in step 16, the time division multiplexing according to the order in need.

【0016】ここでは、ステップ15の信号生成順解析によって変数xの値が変数yの値よりも先に定まることが分かったので、論理分割結果26に示すように、最終関数fの実装チップ27と最終関数gの実装チップ28 [0016] Here, since the value of the variable x by the signal generation order analysis in step 15 is found to be determined before the value of the variable y, as shown in the logical division result 26, the implementation of the final function f chip 27 the final function g of mount chip 28
の間の信号は変数xを先に変数yを後に送るという形で時分割多重化してチップ間にまたがる最終配線29の信号線数を削減する。 The signals between the reducing number of signal lines of the final wire 29 spanning between the chips by time division multiplexing in the form of letter after the variable y above the variable x.

【0017】その際に、最終関数f実装チップ27には変数xと変数yの値を時分割多重化するための多重化回路30が必要となる。 [0017] In this case, it is necessary to multiplex circuit 30 for time-division multiplexing the values ​​of variables x and y are the final function f mount chip 27. 同様に、最終関数g実装チップ2 Similarly, the final function g mount chip 2
8には、最終関数f実装チップ27から多重化されて送られてくる信号を分離するための多重分離回路31が必要となる。 The 8, demultiplexer 31 for separating the signal from the final function f mount chip 27 transmitted are multiplexed is needed.

【0018】図2は上記の多重化回路30の一例を示す。 [0018] Figure 2 shows an example of a multiplexing circuit 30 described above. 同図の例では、入力信号線103から入力される変数xと、入力信号線102から入力される変数yをマルチプレクサ100に入力し、入力切換信号104によってどちらか一方の信号を選択して出力信号線101へ出力する。 In the illustrated example, the variable x inputted from the input signal line 103, enter the variable y which is input from the input signal line 102 to the multiplexer 100 selects one of the signals either by the input switching signal 104 output and outputs to the signal line 101.

【0019】従って、変数xが入力されたときには、入力切換信号104によって入力変数xを選択して出力信号線101へ信号zとして出力し、次に、入力信号線1 [0019] Therefore, when the variable x is input, and outputs as a signal z to select the input variable x by the input switching signal 104 to the output signal line 101, then the input signal line 1
02から変数yが入力されたときには、入力切換信号1 When the variable y is input from 02, the input switching signal 1
04によって入力変数yを選択して出力信号線101へ信号zとして出力することにより、信号の時分割多重化が可能となる。 By outputting as input variables signal z y selects and to the output signal line 101 by 04, it is possible to time division multiplexing of signals. これにより、チップ(LSI)間にまたがる信号線数を従来のグラフ理論的な回路分割手法に比し削減できる。 This allows reduced compared to the number of signal lines spanning between the chip (LSI) on a conventional chart theoretical partition method.

【0020】図3は上記の多重分離回路31の一例のブロック図を示す。 [0020] Figure 3 is a block diagram showing an example of a demultiplexing circuit 31 described above. 同図において、デマルチプレクサ20 In the figure, the demultiplexer 20
1は、入力信号線200を介して入力される入力信号p 1, the input signal p which is input through the input signal line 200
を、出力切換信号202により出力用Dラッチ203と出力用Dラッチ204のどちらへ出力するかを制御する。 The controls whether to output to either an output D latch 203 by the output switching signal 202 of the output D latch 204. これによって、入力信号pが時分割多重化されている信号であるときは、出力信号線207へ出力すべき信号qと出力信号線208へ出力すべき信号rとに分離することができる。 Thus, when the input signal p is the signal being time multiplexed, can be separated into a signal r to be output signal q to be outputted to the output signal line 207 to the output signal line 208.

【0021】なお、信号分離の後にその信号が必要となるまでの期間、信号の値を保持するために、出力信号線207へ出力されるべき信号は出力用Dラッチ203によりラッチ信号205によりラッチされて保持され、同様に、出力信号線208へ出力されるべき信号は出力用Dラッチ204によりラッチ信号206によりラッチされて保持される。 [0021] The period until the signal after the signal separation is required, in order to hold the value of the signal, the signal to be outputted to the output signal line 207 by a latch signal 205 by the output D latch 203 latches which is to be retained, similarly, signals to be outputted to the output signal line 208 is held latched by the latch signal 206 by outputting D latch 204.

【0022】図4(A)及び(B)は図1中の多重化回路30の他の例を示す。 FIG. 4 (A) and (B) shows another example of the multiplexing circuit 30 in FIG. 同図(A)において、多重化回路301は図2に示した多重化回路と同一構成のマルチプレクサで、二つの入力信号(変数)xとyのうち、図示を省略した入力切換信号に基づいて一方を選択して出力する。 In FIG. (A), the multiplexing circuit 301 in the multiplexing circuit same as that of the multiplexer circuit shown in FIG. 2, of the two input signals (variables) x and y, on the basis of the input switching signal which is not shown and it outputs the selected one. ここでは、入力信号xとyはそれぞれ8ビット幅で、計16ビット幅分の入力信号線が、上記の時分割多重化により、出力信号線303は8ビット幅分に圧縮される。 Here, the input signal x and y are each 8 bits wide, input signal lines for a total of 16 bit width is, the time division multiplexing of the output signal line 303 is compressed to 8-bit width.

【0023】また、図4(B)に示す多重化回路302 Further, the multiplexing circuit 302 shown in FIG. 4 (B)
は、更に各々の信号についてもより狭いビット幅に多重化圧縮している。 Is further compressed multiplexed into smaller bits width for each signal. すなわち、多重化回路302はx0〜 In other words, the multiplexing circuit 302 x0~
x7の8ビットからなる第1の入力信号(変数)xと、 A first input signal (variable) x of 8 bits x7,
y0〜y7の8ビットからなる第2の入力信号(変数) A second input signal of 8 bits Y0 to Y7 (variable)
yとが入力され、まず、第1の入力信号xを上位2ビットから順番に(x7,x6)、(x5,x4)、(x And a y is inputted, first, the first input signal x in order from the upper two bits (x7, x6), (x5, x4), (x
3,x2)、(x1,x0)というように2ビットずつ出力信号線304へ出力し、続いて、第2の入力信号y 3, x2), (x1, x0) outputs two bits to the output signal line 304 and so on, followed by the second input signal y
も同様に上位2ビットから順番に(y7,y6)、(y Similarly in order from the upper 2 bits (y7, y6), (y
5,y4)、(y3,y2)、(y1,y0)というように2ビットずつ出力信号線304へ出力する。 5, y4), (y3, y2), and outputs to the output signal line 304 by two bits and so on (y1, y0).

【0024】従って、この場合は、16ビット幅分の入力信号線が、上記の時分割多重化により2ビット幅分の出力信号線304に圧縮される。 [0024] Therefore, in this case, 16-bit width of the input signal line is compressed to the output signal line 304 of the 2-bit width of the time division multiplexing described above. この場合は信号伝搬の時間は増すが、チップ間の信号線本数をより一層削減することができる。 In this case, time of the signal propagation increases, but it is possible to further reduce the number of signal lines between the chips. なお、上記の場合、出力側と入力側の取り決めさえ合えば、下位から順に出力するようにしてもよいことは勿論である。 In the case described above, if someone even input arrangements and the output side, it is a matter of course that may be output from the lower order.

【0025】以上の例では、前もって信号の多重化の順番を定め、それに従って多重化回路30と多重分離回路31を制御することを前提としていたが、信号の順序を決め難い場合には、信号の順序を可変にすることも有効である。 [0025] In the above example, defines the order of the advance signal multiplexing, it has been assumed that accordingly controls the multiplexing circuit 30 and demultiplexing circuit 31, when hardly determine the order of the signal, the signal it is also effective to the order of the variable. 図5はこのような動的に多重化の順番を変えることが可能な構成の一例を示す。 Figure 5 shows an example of such a dynamically capable of changing the order of the multiplex configuration. 同図中、図1と同一構成部分には同一符号を付してある。 In the figure, the same components as FIG. 1 are denoted by the same reference numerals.

【0026】図5において、最終関数f実装チップ27 [0026] In FIG. 5, the last function f mount chip 27
と最終関数g実装チップ28の間には、最終配線29と共に、配線400と401が設けられる。 And between the last function g mount chip 28, together with the final wiring 29, the wiring 400 and 401 are provided. 配線400は最終配線29を伝送する信号の名前、すなわち現在最終配線29を伝送中の信号がxなのか信号yなのかを区別するための名前信号を伝送する。 Wiring 400 transmits the name of the signals transmitted through the final wire 29, i.e. the name signals for signals being transmitted to distinguish whether the x on the 7th signal y current final wire 29. また、配線401は最終配線29を伝送中の信号が有効か否かを示す有効信号を伝送する。 The wiring 401 is a signal in the transmission final wire 29 transmits a valid signal indicating whether valid.

【0027】これらの名前信号と有効信号により、多重分離回路31は最終配線29を伝送して多重化回路30 [0027] These names signal and enable signal, demultiplexing circuit 31 multiplexer circuit 30 to transmit the final wiring 29
から多重分離回路31に入力される信号の名前とその信号が有効かどうかを判別し、これに基づいて動的に信号を分離する。 Names and signal of the signal inputted to the demultiplexer 31 to determine whether valid from dynamically separates the signal based on this. これにより、動的な信号多重化が実現でき、信号多重化の効率を改善できる。 Thus, the dynamic signal multiplexing can be realized, thereby improving the efficiency of signal multiplexing.

【0028】なお、上記の場合、名前信号で信号の種類を知らせるのではなく、関数gにおける何番目の引数であるかのみを伝送しても同様の機能を実現できる。 [0028] In the case described above, instead of informing the kind of signal name signal, it is transmitted only what number of arguments in the function g can provide the same function. しかも、この場合には、信号の名前を伝送する場合よりも少ないビット数で実装できる。 Moreover, in this case, it can be implemented with fewer bits than the case of transmitting the name of the signal.

【0029】 [0029]

【発明の効果】以上説明したように、本発明によれば、 As described in the foregoing, according to the present invention,
分割回路をLSIで構成する際に、自動的にLSI間にまたがる信号線を配置できると共に、時分割多重化信号を伝送する信号線でLSI間を接続できるため、従来のグラフ分割手法による場合よりもLSI間にまたがる信号線数を削減できる。 When configuring a dividing circuit in LSI, automatically it is possible to arrange the signal lines spanning between LSI, since it connects the LSI with the signal lines for transmitting division multiplexed signal when, than with a conventional graph partitioning techniques It may reduce the number of signal lines pass between LSI.

【0030】また、本発明によれば、信号が生成されてから必要とされるまでの時間に余裕がある場合は、信号伝送のビット幅自体を削減することができるため、より一層LSI間の信号線数を少なくできる。 Further, according to the present invention, if the time until the signal is needed from being generated there is a margin, it is possible to reduce the bit width itself of the signal transmission between more LSI It can reduce the number of signal lines.

【0031】更に、本発明によれば、多重化手段を、多重化された出力信号と共に、その信号名を示す第1の信号と、出力信号が有効であるかどうかを示す第2の信号をそれぞれ付随させて出力したり、あるいは、多重化された出力信号と共に、その信号の順番を示す第3の信号と、出力信号が有効であるかどうかを示す第2の信号をそれぞれ付随させて出力することにより、信号の生成される時間的な順番が動的に変化したり、信号を必要とする時間的な順番が動的に変化する場合に、対処することができ、信号多重化の効率を改善することができる。 Furthermore, according to the present invention, the multiplexing means, the multiplexed output signal, a first signal indicating the signal name, the second signal indicating whether the output signal is valid and outputs by accompanying each or with multiplexed output signal, a third signal indicating the order of the signal, the second signal indicating whether the output signal is valid by accompanying each output by temporal changes or dynamically order generated signal, when the temporal order that requires signal changes dynamically, it is possible to deal with, the efficiency of signal multiplexing it is possible to improve.

【0032】以上より、本発明によれば、従来人手では困難であった大規模な論理回路を自動的に複数のLSI [0032] As described above, according to the present invention, automatically a plurality of LSI large logic circuit is difficult in the conventional manually
で実現することができると共に、従来のグラフ理論的な回路分割手法と比較して、LSI間にまたがる信号線数を劇的に削減することができ、高速で高品質な論理回路分割ができる。 In it is possible to realize, compared with the conventional graph theoretical partition method, can dramatically reduce the number of signal lines pass between LSI, it is high-quality logic circuit partitioning at a high speed.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の一実施の形態の動作説明図である。 1 is a diagram for describing operation of an embodiment of the present invention.

【図2】図1の多重化回路の一例を示す図である。 2 is a diagram showing an example of a multiplexing circuit in FIG.

【図3】図1の多重分離回路の一例のブロック図である。 3 is a block diagram of an example of a demultiplexing circuit of FIG.

【図4】図1の多重化回路の他の例を示す図である。 4 is a diagram showing another example of a multiplexing circuit in FIG.

【図5】多重化の順番を動的に変える場合の一例の構成図である。 5 is a configuration diagram of an example of a case where dynamically changing the order of the multiplexing.

【符号の説明】 DESCRIPTION OF SYMBOLS

11〜17 処理ステップ 18 仕様記述 19 初期分割状態 20 関数f実装チップ 21 関数g実装チップ 22 引数y用配線 23 引数x用配線 24、25 データ依存木 26 論理分割結果 27 最終関数f実装チップ 28 最終関数g実装チップ 29 最終配線 30 多重化回路 31 多重分離回路 100 マルチプレクサ 101、207、208 出力信号線 102、103、200 入力信号線 104 入力切換信号 201 デマルチプレクサ 202 出力切換信号 203、204 出力用Dラッチ 205、206 出力ラッチ信号 301、302 多重化回路 400 名前信号用信号線 401 有効信号用信号線 11-17 process step 18 Specification 19 initial split state 20 function f mount chip 21 functions g mount chip 22 argument y wiring 23 for arguments x lines 24 and 25 data dependency tree 26 logically divided result 27 final function f mount chip 28 final function g mount chip 29 final wire 30 multiplexer circuit 31 demultiplexer 100 multiplexer 101,207,208 output signal line 102,103,200 input signal line 104 inputs the switching signal 201 demultiplexer 202 outputs switching signals 203 and 204 output D latch 205 and 206 output the latch signal 301 and 302 multiplex circuit 400 names signal signal line 401 enable signal signal lines

Claims (4)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】 複数の集積回路で実現する論理回路の仕様に基づき、機能ブロックを単位として前記論理回路を分割し分割回路を生成する分割回路生成手段と、 前記分割回路のそれぞれにおいて、信号を生成している部分を解析し、信号が生成されている時間的な順番を解析する第1の解析手段と、 前記分割回路のそれぞれにおいて、信号を受けている部分を解析し、信号が必要となる時間的順序関係を解析する第2の解析手段と、 前記分割回路のそれぞれにおいて、前記第1の解析手段により解析された信号の生成順番に従って、該信号の生成順番が等しいときには前記第2の解析手段により解析された信号を必要とする順番に従って信号を時分割多重化して出力する多重化手段とを有することを特徴とする論理回路分割方式。 Based on 1. A specification of the logic circuit for implementing a plurality of integrated circuits, a division circuit generating means for generating division circuit dividing said logic circuit function blocks as a unit, in each of the divided circuit, the signal analyzing the generated and that portion, a first analyzing means for analyzing the temporal order in which the signal is generated in each of the divided circuit analyzes the part that receives the signal, the signal is required second analyzing means for analyzing the composed temporal order relation, in each of the divided circuit, in accordance with the generated order of the analyzed signal by said first analyzing means, generating order of the signal is the second when equal logic circuit division method characterized in that it comprises a multiplexing means for outputting the time-division multiplexed signal according to the order that requires signal analyzed by the analysis means.
  2. 【請求項2】 前記多重化手段は、時分割多重するそれぞれ複数ビットである複数の入力信号を、各入力信号のビット数よりも少ないビット数で順番に所定ビットずつ出力する手段であることを特徴とする請求項1記載の論理回路分割方式。 Wherein said multiplexing means includes a plurality of input signals of a plurality of bits for time division multiplexing, that in turn with a smaller number of bits than the number of bits of each input signal is a means for outputting by a predetermined bit logic circuit division method according to claim 1, wherein.
  3. 【請求項3】 前記多重化手段は、多重化された出力信号と共に、その信号名を示す第1の信号と、該出力信号が有効であるかどうかを示す第2の信号をそれぞれ付随させて出力することを特徴とする請求項1記載の論理回路分割方式。 Wherein said multiplexing means, together with multiplexed output signal, a first signal indicating the signal name, the second signal indicating whether the output signal is valid is appended respectively logic circuit division method according to claim 1, wherein the output.
  4. 【請求項4】 前記多重化手段は、多重化された出力信号と共に、その信号の順番を示す第3の信号と、該出力信号が有効であるかどうかを示す第2の信号をそれぞれ付随させて出力することを特徴とする請求項1記載の論理回路分割方式。 Wherein said multiplexing means, together with the multiplexed output signal, is associated with a third signal indicating the order of the signal, the output signal is the second signal indicating whether valid respectively logic circuit division method according to claim 1, wherein the output Te.
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