JP2835240B2 - 薄膜トランジスタ - Google Patents

薄膜トランジスタ

Info

Publication number
JP2835240B2
JP2835240B2 JP10710792A JP10710792A JP2835240B2 JP 2835240 B2 JP2835240 B2 JP 2835240B2 JP 10710792 A JP10710792 A JP 10710792A JP 10710792 A JP10710792 A JP 10710792A JP 2835240 B2 JP2835240 B2 JP 2835240B2
Authority
JP
Japan
Prior art keywords
layer
conductive layer
niobium
tantalum
thin film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP10710792A
Other languages
English (en)
Other versions
JPH05304294A (ja
Inventor
夕起 石田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP10710792A priority Critical patent/JP2835240B2/ja
Publication of JPH05304294A publication Critical patent/JPH05304294A/ja
Application granted granted Critical
Publication of JP2835240B2 publication Critical patent/JP2835240B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は薄膜トランジスタに関
し、特にアクティブマトリックス型液晶表示装置などに
好適に用いることができる薄膜トランジスタに関する。
【0002】
【従来の技術およびその問題点】従来のアクティブマト
リックス型液晶表示装置などに用いられている薄膜トラ
ンジスタの断面形状を図2に示す。なお、図面が複雑化
するのを避けるためにハッチングは省略する。図2にお
いて、21はガラス基板などから成る基板、22はゲー
ト電極となる第一の導電層、23はゲート絶縁膜となる
絶縁層、24はチャネル層となる第一の半導体層、25
はオーミックコンタクト層となる第二の半導体層、26
はソース・ドレイン電極となる第二の導電層であり、第
一の半導体層24上には、ソース・ドレイン電極26と
第二の半導体層25をエッチングして分割する際のスト
ッパー層27が設けられており、このエッチングのスト
ッパー層27は、例えば窒化シリコン膜などで形成され
る。
【0003】この薄膜トランジスタは、ゲート電極22
に走査信号を供給して、ソース・ドレイン電極26間を
導通させると共に、ドレイン電極26から第一の半導体
層24、およびソース電極26を経由して、このソース
電極26に接続された画素電極(不図示)などに画像信
号などを供給するものである。
【0004】上述の第一の導電層22は、耐蝕性や陽極
酸化膜形成の容易性などから一般にタンタル(Ta)な
どで形成される。すなわち、この種のトランジスタで
は、第一の導電層22をパターニングした後にも、トラ
ンジスタが完成するまでには各種エッチング液を用いた
工程がある。このような工程で、第一の導電層22が浸
食されないようにするために耐食性に優れた酸化タンタ
ル(TaOX )膜を容易に形成することができるタンタ
ルを用いるのが一般的である。タンタルを用いて第一の
導電層22を形成する場合、スパッタリング法で基板2
1上の全面にタンタルを被着して、所定部分だけが残る
ように他の部分をエッチング除去することによりパター
ニングしていた。
【0005】ところが、この従来の薄膜トランジスタで
は、第一の導電層22を、バルク状のタンタルをターゲ
ットにして、ガラス基板21上に直接スパッタリングし
て形成することから、このタンタル層は正方晶のβ−タ
ンタルとなる。β−タンタルは、比抵抗が180〜20
0μΩ・cmと大きい。一方、比抵抗の小さい体心立方
のα−タンタルも知られているが、α−タンタルを安定
して製造するための製造法は未だに確立されていない。
アクティブマトリックス型液晶表示装置などに用いられ
るトランジスタのゲート電極22に比抵抗の大きい材料
を用いると、駆動回路(不図示)から遠方になるにつれ
て信号の遅延が発生することから、第一の導電層22の
幅を広くしなければならず、高精細化が困難であるとい
う問題が付きまとう。
【0006】そこで、本発明者は、特願平3−3076
16号において、タンタル層を形成する前に、体心立方
のニオブ(Nb)層を形成し、このニオブ層を下地層と
してタンタル層を連続して形成すると、体心立方のα−
タンタル層を安定して形成できることを開示した。
【0007】一方、アクティブマトリックス型液晶表示
装置などを形成する場合、ゲート電極の直下部に、画素
電極を形成するための透明導電層が存在することがあ
る。この透明導電層は、酸化錫(SnO2 )や酸化イン
ジウム錫(ITO)などで形成されるが、透明導電層上
にニオブ層を形成して、400℃以上の熱を加えると、
透明導電層とニオブ層との界面で反応が起き、ニオブ層
とタンタル層が剥離するという問題を誘発した。これ
は、透明導電層内の酸素原子がニオブ層内に拡散し、そ
の酸素原子が加熱されたことにより、ニオブ(Nb)と
反応して酸化ニオブ(NbOX )となり、体積が急激に
膨張したことによるものと考えられる。
【0008】
【課題を解決するための手段】本発明は、このような従
来技術の問題点に鑑みて成されたものであり、その特徴
とするところは、基板上にゲート電極の下地層となる透
明導電層、ゲート電極となる第一の導電層、ゲート絶縁
膜となる絶縁層、およびチャネル層となる第一の半導体
層を順次積層して設けると共に、この第一の半導体層上
にオーミックコンタクト層となる第二の半導体層とソー
ス・ドレイン電極となる第二の導電層を分割して設けた
薄膜トランジスタにおいて、前記第一の導電層をニオブ
から成る下層導電層とα−タンタルから成る上層導電層
との二層構造にすると共に、この第一の導電層と前記透
明導電層との間にバリヤ層を設けた点にあり、このバリ
ヤ層は好適には、酸化ニオブ、窒化ニオブ、珪化モリブ
デン、もしくはパラジウムのいずれかから成る。
【0009】
【作用】上記のように、透明導電層と第一の導電層との
間にバリヤ層を設けると、透明導電層や第一の導電層が
加熱された場合でも第一の導電層が剥離することはな
い。すなわち、バリヤ層は、酸素の拡散速度が遅く、且
つ酸素と反応しないか反応しても体積がそれほど変わら
ないもので形成され、したがってニオブ層の酸化による
体積膨張を抑制して、ニオブ層の剥離を防止できる。も
って、ゲート電極の下地層に透明導電層が形成された薄
膜トランジスタでも、ゲート電極に比抵抗の小さいα−
タンタルを用いることができる。
【0010】
【実施例】以下、本発明を添付図面に基づき詳細に説明
する。図1は、本発明に係る薄膜トランジスタの一実施
例を示す断面図であり、1は基板、2は透明導電層、3
はバリヤ層、4は第一の導電層、5は絶縁層、6は第一
の半導体層、7は第二の半導体層、8は第二の導電層で
ある。
【0011】前記基板1は、例えば#7059基板など
のガラス基板から成る。
【0012】前記基板1上には、透明導電層2が形成さ
れている。この透明導電層2は、酸化錫(SnO2 )や
酸化インジウム錫(ITO)などから成り、スパッタリ
ング法などによって厚み1000Å程度に形成される。
この透明導電層2は、本来アクティブマトリックス型液
晶表示装置の画素電極を形成するために設けるものであ
るが、製造工程を簡略化させるために、ゲート電極の下
層部分も除去せずに残されたりするものである。
【0013】前記透明導電層2上には、バリヤ層3が形
成される。このバリヤ層3に要求される条件としては、
酸素の拡散係数が小さいものであること、および酸素と
反応しないか、反応したとしても体積があまり変わらな
いことである。このような条件を満たす材料として、酸
化ニオブ、窒化ニオブなどのニオブ化合物、珪化モリブ
デン、あるいはパラジウム(Pd)などがある。このバ
リヤ層3を酸化ニオブや窒化ニオブで形成する場合は、
アルゴン(Ar)ガス中に、酸素ガス(O2 )の場合は
2%以下となり、窒素ガス(N2 )の場合は25%以下
となるように混入させ、バルク状のニオブなどをターゲ
ット材にして反応性スパッタリングを行うことにより形
成する。また、バリヤ層3を珪化モリブデンで形成する
場合は、珪化モリブデンのターゲット材を用いてスパッ
タリングした後、連続成膜でニオブ層とタンタル層を形
成する。このようなバリヤ層3は、比抵抗が160〜2
00μΩcm程度とあまり小さくないので、例えば30
0Å以下の厚みとなるようにできる限り薄く形成するこ
とが望ましい。
【0014】前記バリヤ層3上には、第一の導電層4が
形成される。この第一の導電層4は、ニオブから成る下
層導電層4aとα−タンタルから成る上層導電層4bで
構成される。ニオブから成る下層導電層4aは、タンタ
ルから成る上層導電層4bをα相にするために形成され
る。すなわち、ニオブは体心立方であり、このニオブか
ら成る下層半導体層4a上に、連続してタンタル層を形
成すると、このタンタルもα相の体心立方にすることが
できる。α−タンタルは、比抵抗が約23μΩcmと極
めて小さく、トランジスタのゲート電極としては申し分
ない。なお、バリヤ層3を酸化ニオブや窒化ニオブなど
のニオブ化合物で形成するとともに、第一の導電層4の
下層導電層4aをニオブで形成する場合、ニオブをター
ゲット材にしてスパタリング装置内に酸素ガスや窒素ガ
スを導入して、バリヤ層3を形成した後、酸素ガスや窒
素ガスの導入を停止して下層導電層4aを連続して形成
することができる。この場合、バリヤ層3の組成比は連
続的に、もしくは段階的に変更してもよい。
【0015】前記第一の導電層4は、スパッタリング装
置内にアルゴンガスやキセノンガスなどの不活性ガスを
導入して1×10-4torr程度に設定してバルク状の
ニオブやパラジウムをターゲット材にして、5〜10Å
/secの速度で基板1上に約10Å程度の厚みにニオ
ブあるいはパラジウム層4aを形成し、その後、バルク
状のタンタルをターゲット材にして、1〜10Å/se
cの速度で100Å以上の厚みを有するタンタル層4b
を形成すればよい。この場合、900〜1500eVの
イオンビームエネルギーと35mA程度の電子流でター
ゲット材をスパッタリングする。また、ニオブあるいは
パラジウム層4aの厚みを3Å以上にすると、タンタル
層4bは急激にα相が増え、10Å以上にすると殆どの
タンタルはα相になる。したがって、下層のニオブある
いはパラジウム層4aは、厚みを3Å以上にすることが
望ましい。また、複数のターゲットホルダーを有するイ
オンビームスパッタリング装置などでニオブあるいはパ
ラジウム層4aとタンタル層4bを連続して形成するの
が最適である。すなわち、ニオブあるいはパラジウム層
4aを形成して、一旦真空を破壊するとニオブあるいは
パラジウム層の表面に酸化皮膜ができ、上層のタンタル
層4bを安定してα相にすることができない。なお、イ
オンビームスパッタリング法に限らず、マグネトロンス
パッタリング法でも同様なα−タンタル層4bを形成す
ることができる。
【0016】なお、この下層導電層4aと上層導電層4
bは、ケミカルドライエッチングや弗硝酸などで所定形
状にパターニングされる。さらに、トランジスタを形成
する工程でこの第一の導電層4が汚染されたり浸食され
たりすることがないように、この第一の導電層4の外表
面には、酸化膜4cを形成しておくことが望ましい。す
なわち、バリヤ層3として酸化ニオブや窒化ニオブを用
いる場合は、バリヤ層3、下層導電層4a、および上層
導電層4bを陽極酸化することにより、酸化膜4cを形
成する。このような酸化膜4cは、例えば1%の酒石酸
アンモニウム水溶液中などで陽極酸化することにより形
成される。この場合、160V以下の電圧で4×10-4
A/cm2 程度の電流で2.5nA/V程度の電流密度
で陽極酸化すればよい。また、バリヤ層3として珪化モ
リブデンを用いる場合は、スパッタリングによって予め
酸化タンタル膜を形成した後、バリヤ層3、下層導電層
4a、および上層導電層4bを陽極酸化することによ
り、酸化膜4cを形成すればよい。
【0017】前記第一の導電層4上には、ゲート絶縁膜
となる絶縁層5が形成されている。この絶縁層5は、例
えば、例えば窒化シリコン膜(SiNX )、酸化シリコ
ン膜(SiO2 )、あるいはこれらの二層構造のものな
どで形成される。この絶縁層5は、プラズマCVD法や
スパッタリング法などで厚み2000〜4000Å程度
に形成される。
【0018】前記絶縁層5上には、第一の半導体層6が
形成される。この第一の半導体層6は、i型のアモルフ
ァスシリコンなどで構成され、トランジスタのチャネル
となる。この第一の半導体層6は、キャリアガスとシラ
ンガス(SiH4 )を用いたプラズマCVD法などで厚
み100〜1000Å程度に形成される。
【0019】前記第一の半導体層6上には、第二の半導
体層7が形成されている。この第二の半導体層7は、n
+ 型のアモルファスシリコンなどで構成され、トランジ
スタのオーミックコンタクト層となる。この第二の半導
体層7は、キャリヤガスとシランガス(SiH4 )に半
導体用不純物を供給するためのジボランガス(B
2 6 )などを混入させたプラズマCVD法などで厚み
1000Å程度に形成される。
【0020】前記第二の半導体層7上には、画像信号配
線およびソース・ドレイン電極となる第二の導電層8が
形成されている。この第二の導電層8は、タンタル、ア
ルミニウム、クロム、チタンなどで形成され、スパッタ
リング法や真空蒸着法などで厚み1000〜2000Å
程度に形成される。
【0021】なお、前記第一の半導体層6と第二の半導
体層7との間の中央部分には、窒化シリコン膜などから
成るエッチングのストッパー層9が形成されている。す
なわち、トランジスタのソース・ドレインをエッチング
によって分割する際に、第一の半導体層6がエッチング
されて消失しないように保護すると共に、第二の半導体
層7は完全にエッチングされるようにするために形成す
る。このようなエッチングのストッパー層9を設ける
と、第二の半導体層7の一部が残ってトランジスタのオ
フ電流が上昇するのが解消されると共に、第一の半導体
層6は全くエッチングされないようにすることができ
る。なお、第一の半導体層6に例えば炭素元素や窒素元
素を含有させると共に、第二の半導体層を微結晶シリコ
ンなどで形成することによって、第一の半導体層6と第
二の半導体層7にエッチングの選択性を持たせ、もって
エッチングのストッパー層9を省略するようにしてもよ
い。
【0022】また、図示していないが、トランジスタ上
には、必要に応じて窒化シリコン膜などから成るパシベ
ーション膜が形成される。
【0023】
【発明の効果】以上のように、本発明に係る薄膜トラン
ジスタによれば、ゲート電極となる第一の導電層をニオ
ブから成る下層導電層とα−タンタルから成る上層導電
層との二層構造にすると共に、この第一の導電層と下地
層である透明導電層との間にバリヤ層を設けたことか
ら、透明導電層や第一の導電層が加熱された場合でも第
一の導電層が剥離することはない。したがって、ゲート
電極の下地層に透明導電層が形成された薄膜トランジス
タでも、ゲート電極に比抵抗の小さいα−タンタルを用
いることができる。
【図面の簡単な説明】
【図1】本発明に係る薄膜トランジスタの一実施例を示
す図である。
【図2】従来の薄膜トランジスタを示す図である。
【符号の説明】
1・・・基板、2・・・透明導電層、3・・・バリヤ
層、4・・・第一の導電層、4a・・・下層導電層、4
b・・・上層導電層、5・・・絶縁層、6・・・第一の
半導体層、7・・・第二の半導体層、8・・・第二の導
電層。

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】 基板上にゲート電極の下地層となる透明
    導電層、ゲート電極となる第一の導電層、ゲート絶縁膜
    となる絶縁層、およびチャネル層となる第一の半導体層
    を順次積層して設けると共に、この第一の半導体層上に
    オーミックコンタクト層となる第二の半導体層とソース
    ・ドレイン電極となる第二の導電層を分割して設けた薄
    膜トランジスタにおいて、前記第一の導電層をニオブか
    ら成る下層導電層とα−タンタルから成る上層導電層と
    の二層構造にすると共に、この第一の導電層と前記透明
    導電層との間にバリヤ層を設けたことを特徴とする薄膜
    トランジスタ。
  2. 【請求項2】 前記バリヤ層が、酸化ニオブ、窒化ニオ
    ブ、珪化モリブデン、もしくはパラジウムのいずれかか
    ら成ることを特徴とする請求項1に記載の薄膜トランジ
    スタ。
JP10710792A 1992-04-27 1992-04-27 薄膜トランジスタ Expired - Fee Related JP2835240B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP10710792A JP2835240B2 (ja) 1992-04-27 1992-04-27 薄膜トランジスタ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10710792A JP2835240B2 (ja) 1992-04-27 1992-04-27 薄膜トランジスタ

Publications (2)

Publication Number Publication Date
JPH05304294A JPH05304294A (ja) 1993-11-16
JP2835240B2 true JP2835240B2 (ja) 1998-12-14

Family

ID=14450649

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10710792A Expired - Fee Related JP2835240B2 (ja) 1992-04-27 1992-04-27 薄膜トランジスタ

Country Status (1)

Country Link
JP (1) JP2835240B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6825106B1 (en) * 2003-09-30 2004-11-30 Sharp Laboratories Of America, Inc. Method of depositing a conductive niobium monoxide film for MOSFET gates
US7129552B2 (en) * 2003-09-30 2006-10-31 Sharp Laboratories Of America, Inc. MOSFET structures with conductive niobium oxide gates

Also Published As

Publication number Publication date
JPH05304294A (ja) 1993-11-16

Similar Documents

Publication Publication Date Title
US6081308A (en) Method for manufacturing liquid crystal display
JP3064241B2 (ja) 半導体デバイスにおけるテーパー付き誘電層のエッチングによる形成
US7253041B2 (en) Method of forming a thin film transistor
US7052993B2 (en) Thin film transistor having copper alloy wire and method of manufacturing the same
JPH0766423A (ja) 液晶表示装置用アレイ基板
KR960006110B1 (ko) 반도체 장치 및 그 제조 방법
JPH08248442A (ja) 液晶表示装置
JP2835240B2 (ja) 薄膜トランジスタ
US20040198046A1 (en) Method for decreasing contact resistance of source/drain electrodes
JPH05304171A (ja) 薄膜トランジスタ
JP3199404B2 (ja) 薄膜トランジスタの製造方法
JP2866516B2 (ja) アクティブマトリックス基板およびその製造方法
JP3012104B2 (ja) 薄膜トランジスタ
JPH05175503A (ja) 薄膜トランジスタおよびその製造方法
JPH0640585B2 (ja) 薄膜トランジスタ
JP3292240B2 (ja) 薄膜トランジスタ素子及びその製造方法
JP3018128B2 (ja) 薄膜トランジスタおよびその製造方法
JPH11274505A (ja) 薄膜トランジスタ構造およびその製造方法
JPH07225395A (ja) 液晶表示装置およびその製造方法
JPH04304677A (ja) アモルファスシリコン薄膜半導体装置とその製法
JPH01209764A (ja) 薄膜トランジスタとその製法
JP3382130B2 (ja) 薄膜トランジスタの製造方法
JPH0554271B2 (ja)
JPH06214245A (ja) アクティブマトリクス表示素子
JPS61145530A (ja) 薄膜トランジスタアレイの製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees