JP2811760B2 - Clock signal input circuit - Google Patents

Clock signal input circuit

Info

Publication number
JP2811760B2
JP2811760B2 JP1163524A JP16352489A JP2811760B2 JP 2811760 B2 JP2811760 B2 JP 2811760B2 JP 1163524 A JP1163524 A JP 1163524A JP 16352489 A JP16352489 A JP 16352489A JP 2811760 B2 JP2811760 B2 JP 2811760B2
Authority
JP
Japan
Prior art keywords
signal
clock signal
output
output signal
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP1163524A
Other languages
Japanese (ja)
Other versions
JPH0329190A (en
Inventor
あかね 相崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP1163524A priority Critical patent/JP2811760B2/en
Publication of JPH0329190A publication Critical patent/JPH0329190A/en
Application granted granted Critical
Publication of JP2811760B2 publication Critical patent/JP2811760B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明はクロック信号入力バッファ回路に関し、特
に、電源投入時の外部クロック信号の電位を検出し、該
検出結果に基づきクロック信号の制御機能を切り換える
クロック信号入力バッファ回路に関する。
Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock signal input buffer circuit, and in particular, detects a potential of an external clock signal when power is turned on, and performs a control function of a clock signal based on the detection result. The present invention relates to a clock signal input buffer circuit for switching.

[従来の技術] 近年、メモリに対する市場の要求は多様化していく傾
向にある。メモリを制御するクロック信号を例にとる
と、チップ選択機能と出力端子制御機能とを付与したメ
モリや、正負両論理のチップ選択機能を付与したメモリ
への要求がある。このような基本的な内部回路は同じ
で、クロック信号の機能のみを変えたファミリー製品は
クロック信号入力バッファ回路内の回路接続を一部変え
るだけで実現できる。
[Related Art] In recent years, market demands for memories have been diversifying. Taking a clock signal for controlling a memory as an example, there is a demand for a memory having a chip selection function and an output terminal control function, and a memory having a chip selection function of both positive and negative logics. The basic internal circuit is the same, and a family product in which only the function of the clock signal is changed can be realized by only partially changing the circuit connection in the clock signal input buffer circuit.

以下、従来例として2入力のクロック信号バッファ回
路を負論理のチップ選択機能と負論理の出力端子制御機
能を持つ場合と負論理のチップ選択機能と正論理のチッ
プ機能を持つ場合とに回路接続で切り換えられることを
第3図(a),(b),(c)を参照して説明する。
Hereinafter, circuit connections of a two-input clock signal buffer circuit as a conventional example are provided for a case having a chip select function of negative logic and a function of controlling an output terminal of negative logic, and a case of having a chip select function of negative logic and a chip function of positive logic. Will be described with reference to FIGS. 3 (a), 3 (b) and 3 (c).

第3図(a)においてI1,I2はクロック信号を、A31は
インバータ回路を、N31,N32,N33を、B31,B32,B33はスイ
ッチ部を、▲▼′は内部チップ選択信号を、▲
▼′は内部出力端子制御信号をそれぞれ示している。
In FIG. 3 (a), I1 and I2 are clock signals, A31 is an inverter circuit, N31, N32, and N33, B31, B32, and B33 are switches, ▲ ▼ ′ is an internal chip select signal, and ▲
▼ 'indicates an internal output terminal control signal.

まず、負論理のチップ選択機能と負論理の出力端子制
御機能とを持たせる場合について説明する。この場合第
3図(a)のスイッチ部B31は第3図(b)のスイッチ
部B32に示される接続とする。スイッチ部B32では節点N3
1が電源VCCに接続されるから、節点N33は常に低レベル
となり、内部チップ選択信号▲▼′はクロック信号
I2の同相信号となる。一方、節点N32はクロック信号I1
に接続されるから、内部出力端子制御信号▲▼′は
チップ選択状態、すなわち、▲▼′が低レベルであ
ればI1と同相信号になる。従って、クロック信号I2は負
論理のチップ選択機能を有し、I1は負論理の出力端子制
御機能を有する。
First, a case will be described in which a negative logic chip selection function and a negative logic output terminal control function are provided. In this case, the switch section B31 in FIG. 3A is connected to the switch section B32 in FIG. 3B. Node N3 in switch section B32
Since 1 is connected to the power supply VCC, the node N33 is always at the low level, and the internal chip select signal ▲ ▼ ′ is the clock signal.
It becomes the in-phase signal of I2. On the other hand, node N32 is the clock signal I1
, The internal output terminal control signal ▼ ′ becomes a signal in phase with I1 if the chip is in a selected state, that is, if ▼ ′ is at a low level. Therefore, the clock signal I2 has a negative logic chip selection function, and I1 has a negative logic output terminal control function.

次に負論理のチップ選択信号および正論理のチップ選
択信号を持たせる場合を説明する。この場合、第3図
(a)のスイッチ部B31は第3図(c)のスイッチ部B33
に示される接続となる。クロック信号I1は節点N31と接
続されるから▲▼′はI1が高レベル、かつI2が低レ
ベルの場合のみ選択状態である低レベルとなる。従っ
て、クロック信号I1は正論理のI2は負論理のチップ選択
機能を有することになる。一方、節点32は接地(GND)
電源に接続されるから、内部出力端子制御信号▲
▼′は内部チップ選択信号▲▼′と同相の信号とな
る。従って選択状態では常に低レベルに保たれ、メモリ
回路の動作に影響を与えないよう配慮されている。
Next, a case where a negative logic chip selection signal and a positive logic chip selection signal are provided will be described. In this case, the switch B31 in FIG. 3A is replaced with the switch B33 in FIG.
It becomes the connection shown in. Since the clock signal I1 is connected to the node N31, ▼ ′ becomes a low level that is selected only when I1 is at a high level and I2 is at a low level. Accordingly, the clock signal I1 has a positive logic I2 and a negative logic chip selection function. On the other hand, node 32 is grounded (GND)
Because it is connected to the power supply, the internal output terminal control signal ▲
▼ ′ is a signal in phase with the internal chip select signal ▲ ▼ ′. Therefore, in the selected state, it is always kept at a low level, and care is taken not to affect the operation of the memory circuit.

以上の説明から明らかなように、従来例では第3図
(a)のクロック信号入力バッファ回路のスイッチ部B3
1を第3図(b)のスイッチ部B32または第3図(b)の
スイッチ部B33に示す接続のいずれかに設定することに
よりクロック信号の制御機能の異なる2種類のメモリ回
路を実現している。製造工程上、上述の回路接続の切換
はポリシリコンやアルミ配線で行われ、拡散工程内で各
々の接続に合わせた2種類のマスクを作成し製造する手
段を取っていた。
As is clear from the above description, in the conventional example, the switch section B3 of the clock signal input buffer circuit shown in FIG.
By setting 1 to one of the connections shown in the switch section B32 in FIG. 3 (b) or the switch section B33 in FIG. 3 (b), two types of memory circuits having different clock signal control functions are realized. I have. In the manufacturing process, the above-described switching of the circuit connection is performed by polysilicon or aluminum wiring, and a means for producing and manufacturing two types of masks corresponding to each connection in the diffusion process is employed.

[発明が解決しようとする問題点] 上述した従来例では、2種類の機能に対応した2種類
のマスクが必要となり、拡散工程に混乱を来したり2種
類のメモリ回路の生産量を拡散時点から常に管理しなけ
ればならないという欠点があり、更に開孔段階での試作
評価の上からも2種類のメモリ回路に対し各々の拡散工
期を見積る必要があり開発日数がかかるという欠点もあ
った。
[Problems to be Solved by the Invention] In the above-described conventional example, two types of masks corresponding to two types of functions are required, which confuses the diffusion process or reduces the production amount of the two types of memory circuits at the time of diffusion. In addition, there is a disadvantage that it is necessary to always manage the memory cells, and furthermore, it is necessary to estimate each of the diffusion work periods for the two types of memory circuits from the viewpoint of the trial production evaluation at the opening stage, so that the number of development days is increased.

[発明の従来技術に対する相違点] 上述した従来のクロック信号入力バッファ回路に対
し、本発明は電源投入時の外部クロック信号の電位によ
り出力信号の電位を設定する回路を設け、電源投入時の
外部クロック信号の電位によりクロック信号の制御機能
を切り換えるという相違点を有する。
[Differences of the Invention from the Prior Art] In contrast to the above-described conventional clock signal input buffer circuit, the present invention provides a circuit for setting the potential of an output signal based on the potential of an external clock signal at the time of power-on. The difference is that the control function of the clock signal is switched according to the potential of the clock signal.

[問題点を解決するための手段] 本発明の要旨は、第1,第2の外部クロック信号を入力
とし内部チップ選択信号と内部出力端子制御信号を出力
とするクロック信号入力回路おいて、上記第1の外部ク
ロック信号を入力とし電源投入時の該第1の外部クロッ
ク信号の電位により出力信号を高レベルまたは低レベル
に設定可能な出力信号電位設定回路を設け、上記第1の
外部クロック信号と上記出力信号電位設定回路の出力信
号とのノア論理出力を上記第2の外部クロック信号とオ
ア論理をとりその出力を内部チップ選択信号とし、上記
第1の外部クロック信号と上記内部チップ選択信号との
ノア論理出力を上記出力信号電位設定回路の出力信号の
逆相信号とノア論理をとり、その出力を該内部出力端子
制御信号とするクロック信号入力バッファ回路とを備
え、上記第2の外部クロック信号は負論理のチップ選択
機能を有し、上記第1の外部クロック信号は上記出力信
号電位設定回路の出力信号の設定条件により機能が切り
換わり、該出力信号が高レベルの場合は負論理の出力端
子制御機能を低レベルの場合は正論理のチップ選択機能
を有することである。
[Means for Solving the Problems] The gist of the present invention resides in a clock signal input circuit that receives first and second external clock signals as inputs and outputs an internal chip selection signal and an internal output terminal control signal. An output signal potential setting circuit which receives a first external clock signal as input and is capable of setting an output signal to a high level or a low level in accordance with the potential of the first external clock signal when the power is turned on; A NOR logic output of the output signal of the output signal potential setting circuit and an OR logic of the second external clock signal and an output thereof are used as an internal chip select signal, and the first external clock signal and the internal chip select signal are output. A clock signal input buffer which takes a NOR logic output of the output signal potential setting circuit and a NOR logic of the output signal of the output signal potential setting circuit and uses the output as the internal output terminal control signal The second external clock signal has a negative logic chip selection function, and the function of the first external clock signal is switched according to the setting condition of the output signal of the output signal potential setting circuit. When the output signal is at a high level, it has an output terminal control function of negative logic, and when it is at a low level, it has a chip selection function of positive logic.

[発明の作用] 上記構成に係るクロック信号入力回路では、出力信号
電位設定回路が電源投入時の第1の外部クロック信号の
電位に対応した出力信号をクロック信号入力バッファ回
路に供給し、クロック入力バッファ回路は、この出力信
号に基づき負論理の出力端子制御機能と正論理のチップ
選択機能とを選択的に実現できる。
[Operation of the Invention] In the clock signal input circuit according to the above configuration, the output signal potential setting circuit supplies an output signal corresponding to the potential of the first external clock signal at power-on to the clock signal input buffer circuit, and The buffer circuit can selectively realize a negative logic output terminal control function and a positive logic chip selection function based on the output signal.

[実施例] 次に本発明の第1の実施例を第1図を参照して説明す
る。
Next, a first embodiment of the present invention will be described with reference to FIG.

第1図においてWは書き込み制御信号であり、書き込
み動作時高レベル、読み出し動作時低レベルである。P
は出力信号電位設定回路の出力信号であり、N11,N12,N1
3,N14,N15は節点を、A11,A12,A13,A14はインバータ回路
を、Q11,Q12はNチャンネルMOSトランジスタを、Q13は
PチャンネルMOSトランジスタをそれぞれ示している。
In FIG. 1, W is a write control signal, which is at a high level during a write operation and at a low level during a read operation. P
Is an output signal of the output signal potential setting circuit, and N11, N12, N1
3, N14 and N15 are nodes, A11, A12, A13 and A14 are inverter circuits, Q11 and Q12 are N-channel MOS transistors, and Q13 is a P-channel MOS transistor.

まず出力信号電位設定回路100について説明する。読
み出し動作モードすなわち書き込み制御信号Wを低レベ
ルとして電源を投入する。書き込み制御信号Wは低レベ
ルであるからMOSトランジスタQ11はオフであり、節点N1
1は低レベル、節点N12は高レベルとなる。従ってMOSト
ランジスタQ12,Q13はともにオンし、節点N13はクロック
信号I1のレベルと等しくなりA13,A14のフリップフロッ
プを介して出力信号Pはクロック信号I1の逆相信号とな
る。電源投入後、最初の書き込み動作で書き込み制御信
号Wが高レベルとなると、MOSトランジスタQ11がオン
し、節点N11は高レベル、節点N12は低レベルとなるた
め、MOSトランジスタQ12,Q13ともにオフし、クロック信
号I1と節点N13間が非導通状態となる。インバータA11,A
12はフリップフロップを構成しているので、その後は書
き込み制御信号Wのレベルに関わらず節点N11は高レベ
ル、節点N12は低レベルのままであり、MOSトランジスタ
Q12,Q13はともにオフし、クロック信号I1と節点N13間は
非導通状態のままである。
First, the output signal potential setting circuit 100 will be described. The power is turned on in the read operation mode, that is, the write control signal W is set to low level. Since the write control signal W is at a low level, the MOS transistor Q11 is off and the node N1
1 is a low level, and node N12 is a high level. Accordingly, the MOS transistors Q12 and Q13 are both turned on, the node N13 becomes equal to the level of the clock signal I1, and the output signal P becomes a reverse phase signal of the clock signal I1 via the flip-flops A13 and A14. After the power is turned on, when the write control signal W goes high in the first write operation, the MOS transistor Q11 turns on, the node N11 goes high, and the node N12 goes low, so that both the MOS transistors Q12 and Q13 turn off. The non-conductive state is established between the clock signal I1 and the node N13. Inverter A11, A
Since the reference numeral 12 forms a flip-flop, the node N11 remains at a high level and the node N12 remains at a low level regardless of the level of the write control signal W.
Q12 and Q13 are both turned off, and the non-conduction state between the clock signal I1 and the node N13 remains.

従って、インバータA13,A14のフリップフロップによ
り節点N13は書き込み動作前のクロック信号I1のレベル
を保ち、Pはその位相信号のままとなる。従ってクロッ
ク信号I1を低レベルとして電源を投入すると出力信号P
は高レベルに、クロック信号I1を高レベルとして電源を
投入すると、出力信号Pは低レベルに設定される。
Therefore, the node N13 maintains the level of the clock signal I1 before the write operation by the flip-flops of the inverters A13 and A14, and P remains at the phase signal. Therefore, when the power is turned on with the clock signal I1 at low level, the output signal P
When the power is turned on at a high level and the clock signal I1 at a high level, the output signal P is set at a low level.

次に出力信号電位設定回路の出力信号Pの設定条件に
よりクロック信号の制御機能を切り換えることを可能と
したクロック信号入力バッファ回路200を説明する。
Next, a description will be given of a clock signal input buffer circuit 200 that can switch the control function of the clock signal according to the setting condition of the output signal P of the output signal potential setting circuit.

出力信号Pが高レベルの場合、すなわちクロック信号
I1を低レベルとして電源を投入した場合には、節点N14
はクロック信号I1によらず常に低レベルとなり内部チッ
プ選択信号▲▼′はクロック信号I2の同相信号にな
る。一方、節点N15は出力信号Pの逆相で常に低レベル
であるから、内部出力端制御信号▲▼′は、内部チ
ップ選択信号▲▼′が低レベルであればクロック信
号I1の同相信号になる。
When the output signal P is at a high level, that is, when the clock signal
When power is turned on with I1 set to low level, node N14
Is always at a low level irrespective of the clock signal I1, and the internal chip select signal ▼ ′ becomes the same phase signal of the clock signal I2. On the other hand, since the node N15 is always in the opposite phase to the output signal P and is always at a low level, the internal output terminal control signal ▲ ▼ ′ becomes an in-phase signal of the clock signal I1 when the internal chip select signal ▲ ▼ ′ is at a low level. Become.

従って、クロック信号I2は負論理のチップ選択機能を
有し、クロック信号I1は負論理の出力端子制御機能を有
する。
Therefore, the clock signal I2 has a negative logic chip selection function, and the clock signal I1 has a negative logic output terminal control function.

一方、出力信号Pが低レベルの場合、すなわちクロッ
ク信号I1を高レベルとして電源を投入した場合には、節
点N14はクロック信号I1の逆相となるから、内部チップ
選択信号▲▼′はクロック信号I1が高レベル、かつ
クロック信号I2が低レベルの場合にのみ選択状態である
低レベルとなる。従って、クロック信号I2は負論理の、
I1は正論理のチップ選択機能を持つことになる。
On the other hand, when the output signal P is at the low level, that is, when the power is turned on with the clock signal I1 at the high level, the node N14 has the opposite phase to the clock signal I1, so that the internal chip select signal ▲ ▼ ' Only when I1 is at a high level and the clock signal I2 is at a low level, the selected state becomes a low level. Therefore, the clock signal I2 is negative logic,
I1 has a positive logic chip selection function.

一方、節点N15は常に高レベルであるので、内部出力
端子制御信号▲▼′は出力端子活性状態である低レ
ベルに保たれ、メモリ回路動作に影響を与えないよう設
定される。
On the other hand, since the node N15 is always at the high level, the internal output terminal control signal ▼ ′ is kept at the low level which is the active state of the output terminal, and is set so as not to affect the operation of the memory circuit.

以上の説明により本発明は、出力信号電位設定回路の
出力信号Pの設定条件、すなわち電源投入後最初の書き
込み動作までのクロック信号の電位により自動的に回路
接続が切り換わり、クロック信号の制御機能を変えるこ
とができ、使用用途に合わせてその都度簡単にクロック
信号の制御機能切り換えができる。
As described above, according to the present invention, the circuit connection is automatically switched according to the setting condition of the output signal P of the output signal potential setting circuit, that is, the potential of the clock signal from when the power is turned on until the first writing operation, and the clock signal control function Can be changed, and the control function of the clock signal can be easily switched each time according to the use purpose.

第2図は本発明の第2の実施例の出力信号電位設定回
路300である。第2図において、Wは書き込み制御信
号、I1はクロック信号、Pは出力信号電位設定回路の出
力信号、N21〜N27は節点、A21〜A25はインバータ回路、
F21,F22は電気ヒューズをそれぞれ示している。ヒュー
ズF21,F22は大電流により溶断する。Q24,Q25は大電流能
力のあるNチャンネルMOSトランジスタ、R21〜R23は高
抵抗である。Q21,Q22はNチャンネルMOSトランジスタ、
Q23はPチャンネルMOSトランジスタである。クロック信
号入力バッファ回路は第1図と同一のものとする。
FIG. 2 shows an output signal potential setting circuit 300 according to a second embodiment of the present invention. In FIG. 2, W is a write control signal, I1 is a clock signal, P is an output signal of an output signal potential setting circuit, N21 to N27 are nodes, A21 to A25 are inverter circuits,
F21 and F22 indicate electric fuses, respectively. The fuses F21 and F22 are blown by a large current. Q24 and Q25 are N-channel MOS transistors having a large current capability, and R21 to R23 are high resistance. Q21 and Q22 are N-channel MOS transistors,
Q23 is a P-channel MOS transistor. The clock signal input buffer circuit is the same as that shown in FIG.

読み出し動作モード、すなわち書き込み制御信号Wを
低レベルとして電源を投入する。MOSトランジスタQ21は
オフするため、節点N22は高レベル、節点N23は低レベル
となり、ノア(NOR)論理出力節点N24は低レベルとな
り、MOSトランジスタQ24はオフする。従って、節点N25
は高レベル、節点N26は低レベルとなり、MOSトランジス
タQ22,Q23がともにオンし、クロック信号I1のレベルが
節点N27に伝わる。クロック信号I1が低レベルの場合、M
OSトランジスタQ25はオフだから、出力信号電位設定回
路出力信号Pは高レベルとなる。反対にクロック信号I1
が高レベルの場合には、MOSトランジスタQ25がオンし、
大電流が流れることにより電気ヒューズF22が溶断し、
出力信号Pは低レベルとなる。
The power is turned on in the read operation mode, that is, the write control signal W is set at a low level. Since the MOS transistor Q21 turns off, the node N22 goes high, the node N23 goes low, the NOR (NOR) logic output node N24 goes low, and the MOS transistor Q24 turns off. Therefore, node N25
Is at a high level, the node N26 is at a low level, the MOS transistors Q22 and Q23 are both turned on, and the level of the clock signal I1 is transmitted to the node N27. When the clock signal I1 is low, M
Since the OS transistor Q25 is off, the output signal potential setting circuit output signal P goes high. Conversely, the clock signal I1
Is high level, the MOS transistor Q25 turns on,
When a large current flows, the electric fuse F22 blows,
The output signal P goes low.

電源投入後の最初の書き込み動作で書き込み制御信号
Wが低レベルから高レベルになると、MOSトランジスタQ
21がオンし、節点N22は高レベルから低レベルへ遷移
し、節点N23はインバータ列A23〜A25のトランジスタサ
イズで決まる一定期間の遅延後低レベルから高レベルへ
遷移する。従って節点N22とN23のノア論理出力節点N24
は節点N22が高レベルから低レベルへ遷移してから節点N
23が低レベルから高レベルへ遷移するまでの期間のみ高
レベルである上向きのワンショットパルスとなる。節点
N24が高レベルの間MOSトランジスタQ24がオンし大電流
が流れることにより、電気ヒューズF21が溶断する。節
点24は低レベル、N26は高レベルとなりMOSトランジスタ
Q22,Q23がオフし、クロック信号I1と節点N27の間は非導
通状態となる。インバータA21とA22はフリップフロップ
を構成しているので、第1実施例同様その後は書き込み
制御信号Wに関わらず節点N24は低レベルに保たれ、Q24
はオフ状態のままであり、電気ヒューズF21は切断され
ているので高抵抗R21により節点N25は低レベル,N26は高
レベルに保たれ、クロック信号I1と節点N27の間は非導
通状態のままとなる。
When the write control signal W changes from a low level to a high level in the first write operation after power-on, the MOS transistor Q
21 turns on, the node N22 transitions from the high level to the low level, and the node N23 transitions from the low level to the high level after a predetermined period of delay determined by the transistor size of the inverter rows A23 to A25. Therefore, the NOR logic output node N24 of nodes N22 and N23
Is the node N after the node N22 transitions from the high level to the low level.
An upward one-shot pulse that is at a high level only during a period from when the signal 23 transits from a low level to a high level. node
While N24 is at a high level, the MOS transistor Q24 is turned on and a large current flows, so that the electric fuse F21 is blown. Node 24 is low level, N26 is high level and MOS transistor
Q22 and Q23 are turned off, and a non-conductive state is established between the clock signal I1 and the node N27. Since the inverters A21 and A22 form a flip-flop, the node N24 is maintained at a low level regardless of the write control signal W, as in the first embodiment.
Remains in the off state, and the electric fuse F21 is blown, so that the node N25 is kept at a low level and N26 is kept at a high level by the high resistance R21, and the non-conductive state is kept between the clock signal I1 and the node N27. Become.

一方、節点N27は高抵抗R22により低レベルになるた
め、MOSトランジスタQ25はオフ状態となり、電気ヒュー
ズF22が切断されていない場合、すなわち、クロック信
号I1を低レベルとして電源投入した場合には、出力信号
Pは高レベルに、電気ヒューズF22が切断されている場
合、すなわちクロック信号I1を高レベルとして電源投入
した場合には、出力信号Pは高抵抗R23により低レベル
のままとなる。出力信号電位設定回路300の出力信号P
の設定レベルにより、第1実施例と同様外部クロック信
号の制御機能を切り換えることができるのは明かであ
る。
On the other hand, since the node N27 is set to a low level by the high resistance R22, the MOS transistor Q25 is turned off, and when the electric fuse F22 is not cut, that is, when the power is turned on with the clock signal I1 set to the low level, the output is When the signal P is at a high level and the electric fuse F22 is blown, that is, when the power is turned on with the clock signal I1 at a high level, the output signal P remains at a low level due to the high resistance R23. Output signal P of output signal potential setting circuit 300
It is clear that the control function of the external clock signal can be switched in the same manner as in the first embodiment, depending on the set level of.

さらに本実施例では拡散完了後ウェハ状態もしくは組
立後の製品について最初に電源を投入したときに出力信
号Pの電位が設定され、さらに外部クロック信号の制御
機能が決定され、その後は電源をオフしても、再電源投
入時のクロック信号のレベルに関係なく最初に設定した
外部クロック信号の制御機能が保たれるので、電源投入
の度にクロック信号の制御機能に合わせて電源投入時の
クロック信号のレベルを外部の回路等により設定する必
要がないという利点がある。
Furthermore, in this embodiment, the potential of the output signal P is set when the power is first turned on for the wafer state after the diffusion is completed or for the product after the assembly, the control function of the external clock signal is determined, and then the power is turned off. Even when the power is turned on, the external clock signal control function set first is maintained regardless of the clock signal level when the power is turned on again. Is not required to be set by an external circuit or the like.

[発明の効果] 以上説明したように本発明では、従来例に比べまず第
1に拡散工程内で回路構成を切り換える手段を取らない
ので、全ての拡散工程を各々一貫して1種類のマスクで
製造でき拡散工程が単純になるという効果を有する。第
2に電源投入時のクロック信号のレベル設定を変えるだ
けで別の制御機能を有するクロック信号を持つメモリ回
路に切り換えることができるという効果を有する。例え
ば、第1実施例の回路では用途に合わせて、その都度切
り換えることができるので1つのメモリ回路で2種類の
メモリ回路に対する市場の要求を満たすことができ、第
2実施例の回路では製品試験時にクロック信号の制御機
能を切り換えることができ2種類のメモリ回路に作り分
けることができるので市場の要求に合わせて生産量を自
由に調整できるという利点を有する。第3にメモリ回路
開発時点でも2種類のメモリ回路を電源投入時のクロッ
ク信号のレベル設定を変えるだけで即座に評価でき開発
日数を短縮できるという効果を有する。
[Effects of the Invention] As described above, in the present invention, first of all, there is no means for switching the circuit configuration in the diffusion step as compared with the conventional example, so that all the diffusion steps are consistently performed by one type of mask. It has the effect that it can be manufactured and the diffusion process is simplified. Secondly, there is an effect that it is possible to switch to a memory circuit having a clock signal having another control function only by changing the level setting of the clock signal at power-on. For example, the circuit of the first embodiment can be switched each time according to the application, so that one memory circuit can satisfy the market requirements for two types of memory circuits, and the circuit of the second embodiment can be used for product testing. Since the clock signal control function can be switched at times and can be separately formed into two types of memory circuits, there is an advantage that the production amount can be freely adjusted in accordance with market requirements. Thirdly, even at the time of memory circuit development, two types of memory circuits can be evaluated immediately by merely changing the level setting of the clock signal when the power is turned on, and the number of development days can be reduced.

本発明は簡単な回路構成によりクロック信号の制御機
能を変えることができ上述の効果を持つことから実使用
の有益性は極めて高い。尚、本発明は前期実施例に限定
されるものではなく、本発明の主旨を満たす種々の範囲
に適用されることは言うまでもない。
Since the present invention can change the control function of the clock signal with a simple circuit configuration and has the above-described effects, the usefulness of actual use is extremely high. It is needless to say that the present invention is not limited to the first embodiment, but is applicable to various ranges satisfying the gist of the present invention.

【図面の簡単な説明】[Brief description of the drawings]

第1図は本発明の第1実施例のクロック信号入力回路を
示す回路図、第2図は第2実施例の出力信号電位設定回
路を示す回路図、第3図(a)〜(c)は従来例を示す
回路図である。 I1,I2……クロック信号、 ▲▼′……内部チップ選択信号、 ▲▼′……内部出力端子制御信号、 W……書き込み制御信号、 P……出力信号電位設定回路の出力信号、 A11〜A14, A21〜A25,A31……インバータ回路、 Q24,Q25……大電流能力NチャンネルMOSFET、 F21,F22……電気ヒューズ、 R21〜R23……高抵抗、 N11〜N15,N21〜N27, N31〜N33……節点、 B31〜B33……スイッチ部、 100,300……出力信号電位設定回路、 200……クロック信号入力バッファ回路。
FIG. 1 is a circuit diagram showing a clock signal input circuit according to a first embodiment of the present invention, FIG. 2 is a circuit diagram showing an output signal potential setting circuit according to a second embodiment, and FIGS. 3 (a) to 3 (c). Is a circuit diagram showing a conventional example. I1, I2: Clock signal, ▲ ▼ ': Internal chip select signal, ▲ ▼': Internal output terminal control signal, W: Write control signal, P: Output signal of output signal potential setting circuit, A11 to A14, A21 to A25, A31: Inverter circuit, Q24, Q25: High current capability N-channel MOSFET, F21, F22: Electric fuse, R21 to R23: High resistance, N11 to N15, N21 to N27, N31 to N33: Node, B31 to B33: Switch section, 100,300: Output signal potential setting circuit, 200: Clock signal input buffer circuit.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】第1,第2の外部クロック信号を入力とし内
部チップ選択信号と内部出力端子制御信号を出力とする
クロック信号入力回路において、上記第1の外部クロッ
ク信号を入力とし電源投入時の該第1の外部クロック信
号の電位により出力信号を高レベルまたは低レベルに設
定可能な出力信号電位設定回路を設け、上記第1の外部
クロック信号と上記出力信号電位設定回路の出力信号と
のノア論理出力を上記第2の外部クロック信号とオア論
理をとりその出力を内部チップ選択信号とし、上記第1
の外部クロック信号と上記内部チップ選択信号とのノア
論理出力を上記出力信号電位設定回路の出力信号の逆相
信号とノア論理をとり、その出力を該内部出力端子制御
信号とするクロック信号入力バッファ回路とを備え、上
記第2の外部クロック信号は負論理のチップ選択機能を
有し、上記第1の外部クロック信号は上記出力信号電位
設定回路の出力信号の設定条件により機能が切り換わ
り、該出力信号が高レベルの場合は負論理の出力端子制
御機能を低レベルの場合は正論理のチップ選択信号を有
することを特徴とするクロック信号入力回路。
1. A clock signal input circuit which receives first and second external clock signals as inputs and outputs an internal chip select signal and an internal output terminal control signal. An output signal potential setting circuit capable of setting an output signal to a high level or a low level in accordance with the potential of the first external clock signal; and providing an output signal of the first external clock signal and the output signal of the output signal potential setting circuit. The NOR logic output is ORed with the second external clock signal and its output is used as an internal chip select signal.
A clock signal input buffer having a NOR logic output between the external clock signal and the internal chip selection signal, a NOR logic output of the output signal of the output signal potential setting circuit and a NOR logic, and an output thereof as the internal output terminal control signal The second external clock signal has a negative logic chip selection function, and the function of the first external clock signal is switched according to the setting condition of the output signal of the output signal potential setting circuit. A clock signal input circuit having a negative logic output terminal control function when the output signal is at a high level and a positive logic chip selection signal when the output signal is at a low level.
JP1163524A 1989-06-26 1989-06-26 Clock signal input circuit Expired - Lifetime JP2811760B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1163524A JP2811760B2 (en) 1989-06-26 1989-06-26 Clock signal input circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1163524A JP2811760B2 (en) 1989-06-26 1989-06-26 Clock signal input circuit

Publications (2)

Publication Number Publication Date
JPH0329190A JPH0329190A (en) 1991-02-07
JP2811760B2 true JP2811760B2 (en) 1998-10-15

Family

ID=15775508

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1163524A Expired - Lifetime JP2811760B2 (en) 1989-06-26 1989-06-26 Clock signal input circuit

Country Status (1)

Country Link
JP (1) JP2811760B2 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4706626B2 (en) * 2006-11-30 2011-06-22 株式会社デンソー Electronic control unit
JP6202337B2 (en) 2014-03-31 2017-09-27 株式会社Gsユアサ Electric storage element and method for manufacturing the same

Also Published As

Publication number Publication date
JPH0329190A (en) 1991-02-07

Similar Documents

Publication Publication Date Title
EP0230960B1 (en) Microcomputer having a highspeed operation mode and a low-speed operation mode
JPH07235869A (en) Input buffer
US6566932B2 (en) On-chip system with voltage level converting device for preventing leakage current due to voltage level difference
JP3169987B2 (en) Integrated circuit including input buffer circuit
JP2811760B2 (en) Clock signal input circuit
JPH0512898A (en) Semiconductor integrated circuit device
EP0107442A2 (en) Signal input circuit
US4587665A (en) Binary counter having buffer and coincidence circuits for the switched bistable stages thereof
KR100229857B1 (en) Latch circuit
KR960011208B1 (en) Semiconductor memory device
JP3533357B2 (en) Semiconductor integrated circuit with logical operation function
JP3084715B2 (en) Semiconductor memory
JP4384792B2 (en) I / O circuit
JP3057710B2 (en) Semiconductor memory device
JP2830120B2 (en) Semiconductor memory device
US5260907A (en) Repair circuit for integrated circuits
US6239647B1 (en) Decoder circuit and decoding method of the same
US5438279A (en) Option setting circuit for interface circuit
JP3176262B2 (en) Semiconductor memory
JPH0573703A (en) Semiconductor integrated circuit device
JP2552316B2 (en) CMOS semiconductor integrated circuit
KR100685612B1 (en) Address buffer circuit
JP2808783B2 (en) Current switching type differential logic circuit
US6225828B1 (en) Decoder for saving power consumption in semiconductor device
JP2000011661A (en) Data out buffer circuit