JP2807170B2 - Arithmetic unit - Google Patents
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- H04N19/60—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding
Description
【０００１】[0001]
【産業上の利用分野】本発明は、データの量子化及び逆
量子化の処理に使用される演算装置に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an arithmetic unit used for data quantization and inverse quantization.
【０００２】[0002]
【従来の技術】従来のマイクロプログラム方式の信号処
理プロセッサの算術論理演算部の基本構成を図６に示
す。図６において、６１は算術論理演算器（ＡＬＵ）、
６２は該ＡＬＵ６１の演算の種類を制御するための制御
回路である。2. Description of the Related Art FIG. 6 shows a basic configuration of an arithmetic and logic operation unit of a conventional microprogram type signal processor. In FIG. 6, reference numeral 61 denotes an arithmetic logic unit (ALU),
Reference numeral 62 denotes a control circuit for controlling the type of operation of the ALU 61.
【０００３】制御回路６２は、不図示のメモリに格納さ
れたプログラムを構成する命令を順次解読しながら、Ａ
ＬＵ６１による演算の実行を制御する。ＡＬＵ６１は、
入力データＡ及び入力データＢに対して制御回路６２か
ら指定された種類の演算を施し、その演算の結果を出力
データＦとして出力する。両入力データＡ，Ｂ及び出力
データＦは、例えば２の補数表示の２進数（固定小数点
数）である。[0005] The control circuit 62 sequentially decodes instructions constituting a program stored in a memory (not shown),
The execution of the calculation by the LU 61 is controlled. ALU61,
An operation of the type specified by the control circuit 62 is performed on the input data A and the input data B, and the result of the operation is output as output data F. The input data A and B and the output data F are, for example, binary numbers (fixed-point numbers) in 2's complement notation.
【０００４】さて、蓄積メディア動画像符号化国際標準
の１つとして、ＭＰＥＧ１が知られている。図６の算術
論理演算部は、ＭＰＥＧ１に基づく画像データの量子化
の処理と、逆量子化の処理とを実行することができる。[0006] MPEG1 is known as one of the international standards for moving image coding of storage media. The arithmetic and logic unit shown in FIG. 6 can execute a process of quantizing image data based on MPEG1 and a process of inverse quantization.
【０００５】図７は、図６の構成による画像データの復
号化処理の内容を示すデータフロー図である。図７にお
いて、７１はＶＬＤ部、７２はＺＺ-1部、７３はＱ
-1部、７４はミスマッチ制御部、７５はＳＡＴ（サチュ
レーション）部、７６はＩＤＣＴ部、７７はリファレン
スメモリ部である。このうち、Ｑ-1部７３、ミスマッチ
制御部７４及びＳＡＴ部７５では、逆量子化処理が実行
される。ミスマッチ制御部７４は、ＩＤＣＴ部７６での
ミスマッチを避けるためにＱ-1部７３の出力を偶数又は
奇数に制限するものであり、図８（ａ）及び図８（ｂ）
に示すような条件分岐演算を実行する。なお、画像デー
タの量子化処理にも同様の条件分岐演算が要求される。FIG. 7 is a data flow diagram showing the contents of the image data decoding process according to the configuration of FIG. In FIG. 7, reference numeral 71 denotes a VLD section, 72 denotes a ZZ- 1 section, and 73 denotes a QD section.
Reference numeral 1 denotes a mismatch control unit, 74 denotes a mismatch control unit, 75 denotes a SAT (saturation) unit, 76 denotes an IDCT unit, and 77 denotes a reference memory unit. Among them, the Q- 1 section 73, the mismatch control section 74, and the SAT section 75 perform an inverse quantization process. The mismatch control unit 74 limits the output of the Q- 1 unit 73 to an even number or an odd number in order to avoid a mismatch in the IDCT unit 76, and FIG. 8A and FIG.
The conditional branch operation shown in FIG. Note that a similar conditional branch operation is required for the quantization processing of image data.
【０００６】図８（ａ）に示す演算１は、入力データＢ
の正負０と、入力データＡの偶奇とに応じた条件分岐演
算である。具体的には、入力データＡが奇数であれば、
入力データＢの如何にかかわらず、該入力データＢがそ
のまま出力データＦとして出力される。入力データＡが
偶数であれば、入力データＢの正負０に応じて出力が決
定される。すなわち、入力データＡが偶数でありかつ入
力データＢが正であれば、入力データＢに１を加算した
結果Ｂ＋１が出力される。入力データＡが偶数でありか
つ入力データＢが０であれば、０（＝Ｂ）が出力され
る。入力データＡが偶数でありかつ入力データＢが負で
あれば、入力データＢから１を減算した結果Ｂ−１が出
力される。Operation 1 shown in FIG.
Is a conditional branch operation in accordance with the sign 0 of the input data A and the evenness of the input data A. Specifically, if the input data A is odd,
Regardless of the input data B, the input data B is output as output data F as it is. If the input data A is an even number, the output is determined according to the positive or negative 0 of the input data B. That is, if the input data A is even and the input data B is positive, a result B + 1 of adding 1 to the input data B is output. If the input data A is even and the input data B is 0, 0 (= B) is output. If the input data A is even and the input data B is negative, a result B-1 obtained by subtracting 1 from the input data B is output.
【０００７】図８（ｂ）に示す演算２も、上記演算１と
同様に、入力データＢの正負０と、入力データＡの偶奇
とに応じた条件分岐演算である。ただし、演算２の場合
には、演算１のＢ＋１とＢ−１との出力条件が入れ替っ
ている。Operation 2 shown in FIG. 8 (b) is also a conditional branch operation according to the positive / negative 0 of the input data B and the even / odd of the input data A, similarly to the operation 1. However, in the case of the operation 2, the output conditions of B + 1 and B-1 of the operation 1 are interchanged.
【０００８】図８（ａ）に示す演算１を図６の構成で実
行する場合には、次のようなプログラム（手順）が使用
される。When the operation 1 shown in FIG. 8A is executed with the configuration shown in FIG. 6, the following program (procedure) is used.
【０００９】演算１ ＳＴＥＰ１：Ａの最下位ビットが １ならばＳＴＥＰ５へ ０ならば次のＳＴＥＰへ ＳＴＥＰ２：Ｂのゼロ判定をする ＳＴＥＰ３：Ｂのゼロ判定フラグが １ならばＳＴＥＰ５へ ０ならば次のＳＴＥＰへ ＳＴＥＰ４：Ｂの最上位ビットが ０ならばＳＴＥＰ６へ １ならばＳＴＥＰ７へ ＳＴＥＰ５：Ｂをレジスタに書き込みＳＴＥＰ８へ ＳＴＥＰ６：Ｂ＋１をレジスタに書き込みＳＴＥＰ８へ ＳＴＥＰ７：Ｂ−１をレジスタに書き込み次のＳＴＥＰ
へ ＳＴＥＰ８：Operation 1 STEP 1: If the least significant bit of A is 1, go to STEP 5 If it is 0, go to the next STEP STEP4: If the most significant bit of B is 0, go to STEP6. If 1, go to STEP7. STEP5: Write B to the register. STEP8. Write STEP6: B + 1 to the register. STEP8: Write STEP7: B-1 to the register. STEP
To STEP8:
【００１０】図８（ｂ）に示す演算２を図６の構成で実
行する場合には、次のようなプログラム（手順）が使用
される。When the operation 2 shown in FIG. 8B is executed with the configuration shown in FIG. 6, the following program (procedure) is used.
【００１１】演算２ ＳＴＥＰ１：Ａの最下位ビットが １ならばＳＴＥＰ５へ ０ならば次のＳＴＥＰへ ＳＴＥＰ２：Ｂのゼロ判定をする ＳＴＥＰ３：Ｂのゼロ判定フラグが １ならばＳＴＥＰ５へ ０ならば次のＳＴＥＰへ ＳＴＥＰ４：Ｂの最上位ビットが １ならばＳＴＥＰ６へ ０ならばＳＴＥＰ７へ ＳＴＥＰ５：Ｂをレジスタに書き込みＳＴＥＰ８へ ＳＴＥＰ６：Ｂ＋１をレジスタに書き込みＳＴＥＰ８へ ＳＴＥＰ７：Ｂ−１をレジスタに書き込み次のＳＴＥＰ
へ ＳＴＥＰ８：Operation 2 STEP 1: If the least significant bit of A is 1, go to STEP 5 If 0, go to the next STEP STEP4: If the most significant bit of B is 1, go to STEP6. If 0, go to STEP7. STEP5: Write B to the register. STEP8. Write STEP6: B + 1 to the register. STEP8: Write STEP7: B-1 to the register. STEP
To STEP8:
【００１２】上記２つのプログラムは、いずれも条件分
岐命令を含んでいる。Each of the above two programs includes a conditional branch instruction.
【００１３】[0013]
【発明が解決しようとする課題】画像データの処理には
高速性が要求される。信号処理プロセッサは、次々と入
力されてくる膨大な量のデータを各々短時間に処理する
ことが要求される。The processing of image data requires high speed. The signal processor is required to process a huge amount of input data one after another in a short time.
【００１４】ところが、上記従来の信号処理プロセッサ
は、マイクロプログラム方式を採用したものであったの
で、大きなプログラムエリアを必要とするだけでなく、
処理時間が長くなる問題があった。特に条件分岐命令の
実行は、処理遅延の１つの要因であった。具体的には、
上記の演算１、２とも、７ＳＴＥＰのプログラムエリア
と、最大５ＳＴＥＰの実行サイクルとが必要である。However, the above-mentioned conventional signal processor employs a microprogram system, so that it not only requires a large program area,
There is a problem that the processing time becomes long. In particular, execution of a conditional branch instruction was one factor in processing delay. In particular,
Each of the above operations 1 and 2 requires a program area of 7 STEPs and an execution cycle of 5 STEPs at maximum.
【００１５】本発明の目的は、データの量子化及び逆量
子化の処理に必要な条件分岐演算を高速に実行できる演
算装置を提供することにある。An object of the present invention is to provide an arithmetic unit capable of executing a conditional branch operation required for data quantization and inverse quantization at high speed.
【００１６】[0016]
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る演算装置は、データの量子化及び逆量
子化の処理において、第１の入力データＢの正負０と、
第２の入力データＡの偶奇とに応じて、第１の入力デー
タＢに１を加算して出力する、第１の入力データＢから
１を減算して出力する又は第１の入力データＢをそのま
ま出力するという条件分岐演算を、単一の命令に基づい
て１サイクルで実行できるようにしたものである。In order to achieve the above-mentioned object, an arithmetic unit according to the present invention, in a process of quantizing and dequantizing data, determines whether the first input data B is positive or negative 0,
Depending on whether the second input data A is even or odd, 1 is added to the first input data B and output, 1 is subtracted from the first input data B and output, or the first input data B is output. The conditional branch operation of outputting as it is can be executed in one cycle based on a single instruction.
【００１７】具体的に説明すると、請求項１の発明は、
図１及び図２に示すように、次のような第１及び第２の
選択回路１１，１４と、加算器１２と、０判定回路１３
と、選択制御回路１５とを備えた演算装置の構成を採用
したものである。すなわち、第１の選択回路１１は、第
１の入力データＢの最上位ビットを入力し、第１の制御
信号に従い、第１の入力データＢの最上位ビットと該第
１の入力データＢの最上位ビットの反転とのうちいずれ
かを選択して出力する。加算器１２は、図２に示すよう
に、第１の入力データＢと第１の選択回路１１の出力と
を入力し、第１の入力データＢの最下位ビットには１
を、該第１の入力データＢの他の全てのビットには第１
の選択回路１１の出力を各々加算して、その加算結果を
出力する。第２の選択回路１４は、第１の入力データＢ
と加算器１２の出力とを入力し、第２の制御信号に従
い、第１の入力データＢと加算器１２の出力とのうちい
ずれかを選択して当該演算装置の出力として出力する。
０判定回路１３は、第１の入力データＢを入力し、該第
１の入力データＢが０であるかどうかを判定し、０であ
る場合にはフラグを立てる。選択制御回路１５は、第２
の入力データＡの最下位ビットと０判定回路１３からの
フラグとを入力し、第２の入力データＡの最下位ビット
が１であるか又は０判定回路１３からのフラグが立てら
れている場合には第２の選択回路１４が第１の入力デー
タＢを選択し、それ以外の場合には第２の選択回路１４
が加算器１２の出力を選択するように、前記第２の制御
信号を第２の選択回路１４へ供給するものである。More specifically, the invention of claim 1 is
As shown in FIG. 1 and FIG. 2, the following first and second selection circuits 11 and 14, an adder 12, and a 0 determination circuit 13
And a selection control circuit 15. That is, the first selection circuit 11 inputs the most significant bit of the first input data B, and, according to the first control signal, the most significant bit of the first input data B and the most significant bit of the first input data B. One of the inversion of the most significant bit is selected and output. As shown in FIG. 2, the adder 12 receives the first input data B and the output of the first selection circuit 11, and the least significant bit of the first input data B is 1
For all other bits of the first input data B.
, And outputs the result of the addition. The second selection circuit 14 outputs the first input data B
And the output of the adder 12 are input, and one of the first input data B and the output of the adder 12 is selected and output as the output of the arithmetic unit in accordance with the second control signal.
The 0 determination circuit 13 receives the first input data B, determines whether the first input data B is 0, and sets a flag if the first input data B is 0. The selection control circuit 15
Input the least significant bit of the input data A and the flag from the 0 determination circuit 13 and the least significant bit of the second input data A is 1 or the flag from the 0 determination circuit 13 is set The second selection circuit 14 selects the first input data B. Otherwise, the second selection circuit 14
Supplies the second control signal to a second selection circuit 14 so that the output of the adder 12 is selected.
【００１８】請求項２の発明は、図３に示すように、次
のような第１及び第２の選択回路３１，３４と、加算器
３２と、０判定回路３３と、選択制御回路３５とを備え
た演算装置の構成を採用したものである。すなわち、第
１の選択回路３１は、第１の入力データＢの最上位ビッ
トを入力し、第１の制御信号に従い、第１の入力データ
Ｂの最上位ビットと該第１の入力データＢの最上位ビッ
トの反転とのうちいずれかを選択して出力する。加算器
３２は、定数データである−１と第１の入力データＢと
第１の選択回路３１の出力とを入力し、−１と第１の入
力データＢとを加算し、更にその加算結果の最下位ビッ
トから最上位ビットの方向へ数えて２ビット目に第１の
選択回路３１の出力を加算して、その加算結果を出力す
る。第２の選択回路３４は、第１の入力データＢと加算
器３２の出力とを入力し、第２の制御信号に従い、第１
の入力データＢと加算器３２の出力とのうちいずれかを
選択して当該演算装置の出力として出力する。０判定回
路３３は、第１の入力データＢを入力し、該第１の入力
データＢが０であるかどうかを判定し、０である場合に
はフラグを立てる。選択制御回路３５は、第２の入力デ
ータＡの最下位ビットと０判定回路３３からのフラグと
を入力し、第２の入力データＡの最下位ビットが１であ
るか又は０判定回路３３からのフラグが立てられている
場合には第２の選択回路３４が第１の入力データＢを選
択し、それ以外の場合には第２の選択回路３４が加算器
３２の出力を選択するように、前記第２の制御信号を第
２の選択回路３４へ供給するものである。As shown in FIG. 3, the invention of claim 2 includes the following first and second selection circuits 31, 34, an adder 32, a 0 determination circuit 33, and a selection control circuit 35. Is adopted. That is, the first selection circuit 31 inputs the most significant bit of the first input data B, and in accordance with the first control signal, the most significant bit of the first input data B and the most significant bit of the first input data B. One of the inversion of the most significant bit is selected and output. The adder 32 receives the constant data of -1 and the first input data B and the output of the first selection circuit 31, adds -1 to the first input data B, and further adds the result. , The output of the first selection circuit 31 is added to the second bit counted from the least significant bit to the most significant bit, and the addition result is output. The second selection circuit 34 receives the first input data B and the output of the adder 32 and receives the first input data B and outputs the first
Of the input data B and the output of the adder 32 are selected and output as the output of the arithmetic unit. The 0 determination circuit 33 receives the first input data B, determines whether the first input data B is 0, and sets a flag if the first input data B is 0. The selection control circuit 35 inputs the least significant bit of the second input data A and the flag from the 0 determination circuit 33, and determines whether the least significant bit of the second input data A is 1 or Is set, the second selection circuit 34 selects the first input data B. Otherwise, the second selection circuit 34 selects the output of the adder 32. , And supplies the second control signal to the second selection circuit 34.
【００１９】請求項３の発明は、図４に示すように、次
のような第１及び第２の選択回路４１，４５と、第１及
び第２の選択制御回路４２，４６と、加算器４３と、０
判定回路４４とを備えた演算装置の構成を採用したもの
である。すなわち、第１の選択回路４１は、１と−１と
を第１及び第２の定数データとして入力し、第１の制御
信号に従い、前記第１及び第２の定数データのうちいず
れかを選択して出力する。第１の選択制御回路４２は、
第１の入力データＢの最上位ビットを入力し、該第１の
入力データＢの最上位ビットが１であるか０であるかに
基づいて第１の定数データすなわち１又は第２の定数デ
ータすなわち−１を選択するように、前記第１の制御信
号を第１の選択回路４１へ供給する。加算器４３は、第
１の入力データＢと第１の選択回路４１の出力とを入力
し、該第１の入力データＢと第１の選択回路４１の出力
とを加算して、その加算結果を出力する。第２の選択回
路４５は、第１の入力データＢと加算器４３の出力とを
入力し、第２の制御信号に従い、第１の入力データＢと
加算器４３の出力とのうちいずれかを選択して当該演算
装置の出力として出力する。０判定回路４４は、第１の
入力データＢを入力し、該第１の入力データＢが０であ
るかどうかを判定し、０である場合にはフラグを立て
る。第２の選択制御回路４６は、第２の入力データＡの
最下位ビットと０判定回路４４からのフラグとを入力
し、第２の入力データＡの最下位ビットが１であるか又
は０判定回路４４からのフラグが立てられている場合に
は第２の選択回路４５が第１の入力データＢを選択し、
それ以外の場合には第２の選択回路４５が加算器４３の
出力を選択するように、前記第２の制御信号を第２の選
択回路４５へ供給するものである。As shown in FIG. 4, the invention of claim 3 comprises the following first and second selection circuits 41 and 45, first and second selection control circuits 42 and 46, and an adder. 43 and 0
This employs the configuration of an arithmetic unit including the determination circuit 44. That is, the first selection circuit 41 inputs 1 and -1 as the first and second constant data, and selects one of the first and second constant data according to the first control signal. And output. The first selection control circuit 42
The most significant bit of the first input data B is input, and whether the most significant bit of the first input data B is 1 or 0
Based on the first constant data, ie, the first or second constant data.
The first control signal is supplied to the first selection circuit 41 so as to select the data , that is, −1 . The adder 43 receives the first input data B and the output of the first selection circuit 41, adds the first input data B and the output of the first selection circuit 41, and adds the addition result. Is output. The second selection circuit 45 receives the first input data B and the output of the adder 43 and inputs either the first input data B or the output of the adder 43 according to the second control signal. Select and output as the output of the arithmetic unit. The 0 determination circuit 44 receives the first input data B, determines whether the first input data B is 0, and sets a flag if the first input data B is 0. The second selection control circuit 46 inputs the least significant bit of the second input data A and the flag from the 0 determination circuit 44, and determines whether the least significant bit of the second input data A is 1 or 0. When the flag from the circuit 44 is set, the second selection circuit 45 selects the first input data B,
In other cases, the second control signal is supplied to the second selection circuit 45 so that the second selection circuit 45 selects the output of the adder 43.
【００２０】請求項４の発明は、図５に示すように、次
のような加算器５１と、減算器５２と、０判定回路５３
と、選択回路５４と、選択制御回路５５とを備えた演算
装置の構成を採用したものである。すなわち、加算器５
１は、第１の入力データＢと定数データである１とを入
力し、該第１の入力データＢと１とを加算して、その加
算結果を出力する。減算器５２は、第１の入力データＢ
と定数データである１とを入力し、該第１の入力データ
Ｂから１を減算して、その減算結果を出力する。選択回
路５４は、第１の入力データＢと加算器５１の出力と減
算器５２の出力とを入力し、制御信号に従い、第１の入
力データＢと加算器５１の出力と減算器５２の出力との
うちいずれか１つを選択して当該演算装置の出力として
出力する。０判定回路５３は、第１の入力データＢを入
力し、該第１の入力データＢが０であるかどうかを判定
し、０である場合にはフラグを立てる。選択制御回路５
５は、第２の入力データＡの最下位ビットと０判定回路
５３からのフラグと第１の入力データＢの最上位ビット
とを入力し、第２の入力データＡの最下位ビットが１で
あるか又は０判定回路５３からのフラグが立てられてい
る場合には選択回路５４が第１の入力データＢを選択
し、それ以外の場合には第１の入力データＢの最上位ビ
ットが１であるか０であるかに応じて選択回路５４が加
算器５１の出力又は減算器５２の出力を選択するよう
に、前記制御信号を選択回路５４へ供給するものであ
る。As shown in FIG. 5, the invention according to claim 4 comprises an adder 51, a subtractor 52, and a 0 determination circuit 53 as described below.
, A selection circuit 54, and a selection control circuit 55. That is, the adder 5
1 inputs the first input data B and 1 which is constant data, adds the first input data B and 1, and outputs the addition result. The subtractor 52 outputs the first input data B
And 1 as constant data, 1 is subtracted from the first input data B, and the result of the subtraction is output. The selection circuit 54 receives the first input data B, the output of the adder 51, and the output of the subtractor 52, and receives the first input data B, the output of the adder 51, and the output of the subtractor 52 according to the control signal. And outputs it as an output of the arithmetic unit. The 0 determination circuit 53 receives the first input data B, determines whether the first input data B is 0, and sets a flag if the first input data B is 0. Selection control circuit 5
5 inputs the least significant bit of the second input data A, the flag from the 0 determination circuit 53 and the most significant bit of the first input data B, and the least significant bit of the second input data A is 1 If the flag is present or if the flag from the 0 determination circuit 53 is set, the selection circuit 54 selects the first input data B. Otherwise, the most significant bit of the first input data B is 1 The control signal is supplied to the selection circuit 54 so that the selection circuit 54 selects the output of the adder 51 or the output of the subtractor 52 depending on whether the value is 0 or 0.
【００２１】[0021]
【作用】請求項１の発明によれば、第１の選択回路１１
への第１の制御信号により、図８（ａ）及び図８（ｂ）
に示す演算１、２のうちいずれかが選択される。According to the first aspect of the present invention, the first selection circuit 11
8 (a) and 8 (b) by the first control signal to
Either of the operations 1 and 2 shown in FIG.
【００２２】請求項１の発明において、演算１が選択さ
れた場合には、第１の選択回路１１から第１の入力デー
タＢの最上位ビットがそのまま出力される。したがっ
て、第１の入力データＢが正又は０ならば（第１の入力
データＢの最上位ビットが０ならば）、加算器１２は、
第１の入力データＢの最下位ビットには１を、他の全て
のビットには０を各々加算して、その加算結果すなわち
Ｂ＋１を出力する。また、第１の入力データＢが負なら
ば（第１の入力データＢの最上位ビットが１ならば）、
加算器１２は、第１の入力データＢの全てのビットに１
を加算して、その加算結果すなわちＢ−１を出力する。
第２の選択回路１４は、第２の入力データＡが奇数であ
るか又は第１の入力データＢが０である場合には第１の
入力データＢを（Ｂ＝０ならば０を）選択し、それ以外
の場合には加算器１２の出力すなわちＢ＋１又はＢ−１
を選択する。In the first aspect of the present invention, when the operation 1 is selected, the most significant bit of the first input data B is output from the first selection circuit 11 as it is. Therefore, if the first input data B is positive or 0 (if the most significant bit of the first input data B is 0), the adder 12
1 is added to the least significant bit of the first input data B, and 0 is added to all other bits, and the addition result, that is, B + 1 is output. If the first input data B is negative (if the most significant bit of the first input data B is 1),
The adder 12 adds 1 to all bits of the first input data B.
And outputs the addition result, that is, B-1.
The second selection circuit 14 selects the first input data B when the second input data A is an odd number or when the first input data B is 0 (0 when B = 0). Otherwise, the output of the adder 12, ie, B + 1 or B-1
Select
【００２３】請求項１の発明において、演算２が選択さ
れた場合には、第１の選択回路１１から第１の入力デー
タＢの最上位ビットの反転が出力される。したがって、
第１の入力データＢが正又は０ならば（第１の入力デー
タＢの元の最上位ビットが０ならば）、加算器１２は、
第１の入力データＢの全てのビットに１を加算して、そ
の加算結果すなわちＢ−１を出力する。また、第１の入
力データＢが負ならば（第１の入力データＢの元の最上
位ビットが１ならば）、加算器１２は、第１の入力デー
タＢの最下位ビットには１を、他の全てのビットには０
を各々加算して、その加算結果すなわちＢ＋１を出力す
る。第２の選択回路１４は、第２の入力データＡが奇数
であるか又は第１の入力データＢが０である場合には第
１の入力データＢを（Ｂ＝０ならば０を）選択し、それ
以外の場合には加算器１２の出力すなわちＢ−１又はＢ
＋１を選択する。In the first aspect of the present invention, when the operation 2 is selected, the first selection circuit 11 outputs the inverted most significant bit of the first input data B. Therefore,
If the first input data B is positive or 0 (if the original most significant bit of the first input data B is 0), the adder 12
1 is added to all the bits of the first input data B, and the addition result, that is, B-1 is output. If the first input data B is negative (if the original most significant bit of the first input data B is 1), the adder 12 sets 1 to the least significant bit of the first input data B. , 0 for all other bits
And outputs the result of the addition, that is, B + 1. The second selection circuit 14 selects the first input data B when the second input data A is an odd number or when the first input data B is 0 (0 when B = 0). Otherwise, the output of the adder 12, ie, B-1 or B
Select +1.
【００２４】請求項２の発明によれば、第１の選択回路
３１への第１の制御信号により、図８（ａ）及び図８
（ｂ）に示す演算１、２のうちいずれかが選択される。According to the second aspect of the present invention, the first control signal to the first selection circuit 31 is supplied to the first selection circuit 31 as shown in FIGS.
One of the operations 1 and 2 shown in (b) is selected.
【００２５】請求項２の発明において、演算１が選択さ
れた場合には、第１の選択回路３１から第１の入力デー
タＢの最上位ビットの反転が出力される。したがって、
第１の入力データＢが正又は０ならば（第１の入力デー
タＢの元の最上位ビットが０ならば）、加算器３２は、
第１の入力データＢと−１と２とを加算して、その加算
結果すなわちＢ＋１を出力する。また、第１の入力デー
タＢが負ならば（第１の入力データＢの元の最上位ビッ
トが１ならば）、加算器３２は、第１の入力データＢと
−１と０とを加算して、その加算結果すなわちＢ−１を
出力する。第２の選択回路３４は、第２の入力データＡ
が奇数であるか又は第１の入力データＢが０である場合
には第１の入力データＢを（Ｂ＝０ならば０を）選択
し、それ以外の場合には加算器３２の出力すなわちＢ＋
１又はＢ−１を選択する。According to the second aspect of the present invention, when the operation 1 is selected, the first selection circuit 31 outputs the inverted most significant bit of the first input data B. Therefore,
If the first input data B is positive or 0 (if the original most significant bit of the first input data B is 0), the adder 32
The first input data B is added to -1 and 2, and the addition result, that is, B + 1 is output. If the first input data B is negative (if the original most significant bit of the first input data B is 1), the adder 32 adds the first input data B, -1 and 0. Then, the result of the addition, that is, B-1 is output. The second selection circuit 34 outputs the second input data A
Is odd or the first input data B is 0, the first input data B is selected (0 if B = 0), otherwise the output of the adder 32, B +
Select 1 or B-1.
【００２６】請求項２の発明において、演算２が選択さ
れた場合には、第１の選択回路３１から第１の入力デー
タＢの最上位ビットがそのまま出力される。したがっ
て、第１の入力データＢが正又は０ならば（第１の入力
データＢの最上位ビットが０ならば）、加算器３２は、
第１の入力データＢと−１と０とを加算して、その加算
結果すなわちＢ−１を出力する。また、第１の入力デー
タＢが負ならば（第１の入力データＢの最上位ビットが
１ならば）、加算器３２は、第１の入力データＢと−１
と２とを加算して、その加算結果すなわちＢ＋１を出力
する。第２の選択回路３４は、第２の入力データＡが奇
数であるか又は第１の入力データＢが０である場合には
第１の入力データＢを（Ｂ＝０ならば０を）選択し、そ
れ以外の場合には加算器３２の出力すなわちＢ−１又は
Ｂ＋１を選択する。In the second aspect of the present invention, when the operation 2 is selected, the most significant bit of the first input data B is output from the first selection circuit 31 as it is. Therefore, if the first input data B is positive or 0 (if the most significant bit of the first input data B is 0), the adder 32
The first input data B, -1 and 0 are added, and the addition result, that is, B-1 is output. If the first input data B is negative (if the most significant bit of the first input data B is 1), the adder 32 outputs the first input data B and -1.
And 2 are added, and the addition result, that is, B + 1 is output. When the second input data A is an odd number or the first input data B is 0, the second selection circuit 34 selects the first input data B (0 if B = 0). Otherwise, the output of the adder 32, that is, B-1 or B + 1 is selected.
【００２７】請求項３の発明によれば、第１の選択制御
回路４２は、図８（ａ）に示す演算１を実行する場合に
は、第１の入力データＢが正又は０ならば１を、第１の
入力データＢが負ならば−１を各々第１の選択回路４１
が選択するように、該第１の選択回路４１を制御する。
したがって、加算器４３は、第１の入力データＢが正又
は０ならばＢ＋１を、第１の入力データＢが負ならばＢ
−１を各々出力する。第２の選択回路４５は、第２の入
力データＡが奇数であるか又は第１の入力データＢが０
である場合には第１の入力データＢを（Ｂ＝０ならば０
を）選択し、それ以外の場合には加算器４３の出力すな
わちＢ＋１又はＢ−１を選択する。According to the third aspect of the invention, when the first selection control circuit 42 executes the operation 1 shown in FIG. 8A, the first selection control circuit 42 outputs 1 if the first input data B is positive or 0. And -1 if the first input data B is negative.
The first selection circuit 41 is controlled so that is selected.
Therefore, the adder 43 outputs B + 1 if the first input data B is positive or 0, and outputs B + 1 if the first input data B is negative.
-1 is output. The second selection circuit 45 determines whether the second input data A is an odd number or the first input data B is 0.
, The first input data B is set to (0 if B = 0).
) Is selected, otherwise, the output of the adder 43, that is, B + 1 or B-1 is selected.
【００２８】請求項３の発明において、図８（ｂ）に示
す演算２を実行する場合には、第１の選択制御回路４２
は、第１の入力データＢが正又は０ならば−１を、第１
の入力データＢが負ならば１を各々第１の選択回路４１
が選択するように、該第１の選択回路４１を制御する。
したがって、加算器４３は、第１の入力データＢが正又
は０ならばＢ−１を、第１の入力データＢが負ならばＢ
＋１を各々出力する。第２の選択回路４５は、第２の入
力データＡが奇数であるか又は第１の入力データＢが０
である場合には第１の入力データＢを（Ｂ＝０ならば０
を）選択し、それ以外の場合には加算器４３の出力すな
わちＢ−１又はＢ＋１を選択する。According to the third aspect of the present invention, when the operation 2 shown in FIG.
Is -1 if the first input data B is positive or 0,
If the input data B is negative, 1 is assigned to the first selection circuit 41.
The first selection circuit 41 is controlled so that is selected.
Therefore, the adder 43 outputs B-1 if the first input data B is positive or 0, and outputs B-1 if the first input data B is negative.
+1 is output. The second selection circuit 45 determines whether the second input data A is an odd number or the first input data B is 0.
, The first input data B is set to (0 if B = 0).
) Is selected, otherwise, the output of the adder 43, that is, B-1 or B + 1 is selected.
【００２９】請求項４の発明によれば、加算器５１はＢ
＋１を、減算器５２はＢ−１を各々出力する。選択制御
回路５５は、第２の入力データＡが奇数であるか又は第
１の入力データＢが０である場合には、選択回路５４が
第１の入力データＢを選択するように該選択回路５４を
制御する。また、それ以外の場合には、図８（ａ）及び
図８（ｂ）に示す演算１、２のうちいずれを実行するか
に応じて、また第１の入力データＢの最上位ビットが１
であるか０であるかに応じて、加算器５１の出力Ｂ＋１
又は減算器５２の出力Ｂ−１のうちいずれかを選択回路
５４が選択するように該選択回路５４を制御する。すな
わち、図８（ａ）に示す演算１を実行する場合には、第
１の入力データＢの最上位ビットが０ならば（第１の入
力データＢが正ならば）加算器５１の出力Ｂ＋１を、第
１の入力データＢの最上位ビットが１ならば（第１の入
力データＢが負ならば）減算器５２の出力Ｂ−１を各々
選択回路５４が選択するように、該選択回路５４を制御
する。また、図８（ｂ）に示す演算２を実行する場合に
は、第１の入力データＢの最上位ビットが０ならば減算
器５２の出力Ｂ−１を、第１の入力データＢの最上位ビ
ットが１ならば加算器５１の出力Ｂ＋１を各々選択回路
５４が選択するように、該選択回路５４を制御する。According to the invention of claim 4, the adder 51 outputs B
+1 and the subtractor 52 outputs B-1. When the second input data A is an odd number or the first input data B is 0, the selection control circuit 55 selects the first input data B so that the selection circuit 54 selects the first input data B. 54 is controlled. In other cases, the most significant bit of the first input data B is 1 depending on which of the operations 1 and 2 shown in FIGS. 8A and 8B is to be executed.
Or the output B + 1 of the adder 51 according to whether
Alternatively, the selection circuit 54 is controlled so that the selection circuit 54 selects one of the outputs B-1 of the subtractor 52. That is, when the operation 1 shown in FIG. 8A is executed, if the most significant bit of the first input data B is 0 (if the first input data B is positive), the output B + 1 of the adder 51 is obtained. The selection circuit 54 selects the output B-1 of the subtracter 52 if the most significant bit of the first input data B is 1 (if the first input data B is negative). 54 is controlled. When the operation 2 shown in FIG. 8B is performed, if the most significant bit of the first input data B is 0, the output B-1 of the subtractor 52 is changed to the most significant bit of the first input data B. If the upper bit is 1, the selection circuit 54 is controlled so that the output B + 1 of the adder 51 is selected by the selection circuit 54.
【００３０】[0030]
【実施例】以下、図８（ａ）及び図８（ｂ）に示す条件
分岐演算１、２を実行するための４つの演算装置を説明
する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Four arithmetic units for executing conditional branch operations 1 and 2 shown in FIGS. 8A and 8B will be described below.
【００３１】（実施例１）本発明の第１の実施例に係る
演算装置の構成を図１に、図１中の加算器の入力の詳細
を図２にそれぞれ示す。(Embodiment 1) FIG. 1 shows a configuration of an arithmetic unit according to a first embodiment of the present invention, and FIG. 2 shows details of inputs of an adder in FIG.
【００３２】図１及び図２において、１１は定数データ
１又は−１の生成に用いられる第１の選択回路、１２は
２入力の加算器、１３は入力データＢの０判定を行うた
めの０判定回路、１４は入力データＢと加算器１２の出
力とのいずれかを選択するための第２の選択回路、１５
は第２の選択回路１４を制御するための選択制御回路で
ある。In FIGS. 1 and 2, reference numeral 11 denotes a first selection circuit used to generate constant data 1 or -1, 12 denotes a 2-input adder, and 13 denotes a 0 for judging 0 of input data B. A decision circuit 14 for selecting one of the input data B and the output of the adder 12;
Is a selection control circuit for controlling the second selection circuit 14.
【００３３】まず、図８（ａ）に示す演算１を実行する
場合の動作を説明する。First, the operation for executing the operation 1 shown in FIG. 8A will be described.
【００３４】第１の選択回路１１は、制御線上の制御信
号に従い、入力データＢの最上位ビットをそのまま出力
する。加算器１２は、第１の入力データＢと第１の選択
回路１１の出力とを入力し、入力データＢの最下位ビッ
トには１を、該入力データＢの他の全てのビットには第
１の選択回路１１の出力を各々加算する。つまり、入力
データＢの最上位ビットが０ならば、すなわち入力デー
タＢが正又は０ならば、加算器１２は、入力データＢの
最下位ビットには１を、他の全てのビットには０を各々
加算して、その加算結果すなわちＢ＋１を出力する。ま
た、入力データＢの最上位ビットが１ならば、すなわち
入力データＢが負ならば、加算器１２は、入力データＢ
の全てのビットに１を加算して、その加算結果すなわち
Ｂ−１を出力する。The first selection circuit 11 outputs the most significant bit of the input data B as it is in accordance with the control signal on the control line. The adder 12 receives the first input data B and the output of the first selection circuit 11, and inputs 1 to the least significant bit of the input data B, and outputs the 1st to all the other bits of the input data B. The outputs of the selection circuits 11 are each added. That is, if the most significant bit of the input data B is 0, that is, if the input data B is positive or 0, the adder 12 sets 1 to the least significant bit of the input data B and 0 to all other bits. And outputs the result of the addition, that is, B + 1. If the most significant bit of the input data B is 1, that is, if the input data B is negative, the adder 12
, And 1 is added to all the bits, and the addition result, that is, B-1 is output.
【００３５】一方、０判定回路１３は、入力データＢの
０判定を行い、Ｂ＝０のとき１をフラグとして出力す
る。このフラグは、入力データＡの最下位ビットととも
に選択制御回路１５に入力される。第２の選択回路１４
は、選択制御回路１５からの制御信号に従って、入力デ
ータＡの最下位ビットが１であるか又は０判定回路１３
からのフラグが１である場合、すなわち入力データＡが
奇数であるか又は入力データＢが０である場合には入力
データＢを選択し、それ以外の場合には加算器１２の出
力すなわちＢ＋１又はＢ−１を選択する。On the other hand, the 0 judgment circuit 13 judges 0 of the input data B, and outputs 1 as a flag when B = 0. This flag is input to the selection control circuit 15 together with the least significant bit of the input data A. Second selection circuit 14
According to the control signal from the selection control circuit 15, the least significant bit of the input data A is 1 or 0
Is selected, that is, if the input data A is odd or the input data B is 0, the input data B is selected. Otherwise, the output of the adder 12, that is, B + 1 or Select B-1.
【００３６】以上の動作により、図１及び図２の演算装
置で図８（ａ）に示す演算１を実行できる。By the above operation, the arithmetic unit shown in FIGS. 1 and 2 can execute the arithmetic operation 1 shown in FIG. 8A.
【００３７】次に、図８（ｂ）に示す演算２を実行する
場合の動作を説明する。Next, the operation when the operation 2 shown in FIG. 8B is executed will be described.
【００３８】第１の選択回路１１は、制御線上の制御信
号に従い、入力データＢの最上位ビットの反転を出力す
る。加算器１２は、入力データＢの最下位ビットには１
を、該入力データＢの他の全てのビットには第１の選択
回路１１の出力を各々加算する。つまり、入力データＢ
の最上位ビットの反転が１ならば、すなわち入力データ
Ｂが正又は０ならば、加算器１２は、入力データＢの全
てのビットに１を加算して、その加算結果すなわちＢ−
１を出力する。また、入力データＢの最上位ビットの反
転が０ならば、すなわち入力データＢが負ならば、加算
器１２は、入力データＢの最下位ビットには１を、他の
全てのビットには０を各々加算して、その加算結果すな
わちＢ＋１を出力する。The first selection circuit 11 outputs the inverted most significant bit of the input data B according to the control signal on the control line. The adder 12 adds 1 to the least significant bit of the input data B.
And the output of the first selection circuit 11 is added to all other bits of the input data B. That is, the input data B
If the inversion of the most significant bit is 1, that is, if the input data B is positive or 0, the adder 12 adds 1 to all the bits of the input data B, and the addition result, that is,
Outputs 1. If the inversion of the most significant bit of the input data B is 0, that is, if the input data B is negative, the adder 12 outputs 1 for the least significant bit of the input data B and 0 for all other bits. And outputs the result of the addition, that is, B + 1.
【００３９】一方、０判定回路１３は、入力データＢの
０判定を行い、Ｂ＝０のとき１をフラグとして出力す
る。第２の選択回路１４は、選択制御回路１５からの制
御信号に従って、入力データＡの最下位ビットが１であ
るか又は０判定回路１３からのフラグが１である場合、
すなわち入力データＡが奇数であるか又は入力データＢ
が０である場合には入力データＢを選択し、それ以外の
場合には加算器１２の出力すなわちＢ−１又はＢ＋１を
選択する。On the other hand, the 0 judgment circuit 13 judges 0 of the input data B, and outputs 1 as a flag when B = 0. According to the control signal from the selection control circuit 15, the second selection circuit 14 determines whether the least significant bit of the input data A is 1 or the flag from the 0 determination circuit 13 is 1.
That is, the input data A is odd or the input data B
Is 0, the input data B is selected. Otherwise, the output of the adder 12, that is, B-1 or B + 1 is selected.
【００４０】以上の動作により、図１及び図２の演算装
置で図８（ｂ）に示す演算２を実行できる。With the above operation, the arithmetic unit shown in FIGS. 1 and 2 can execute the arithmetic operation 2 shown in FIG. 8B.
【００４１】（実施例２）本発明の第２の実施例に係る
演算装置の構成を図３に示す。(Embodiment 2) FIG. 3 shows the configuration of an arithmetic unit according to a second embodiment of the present invention.
【００４２】図３において、３１は定数データ２又は０
の生成に用いられる第１の選択回路、３２は３入力の加
算器、３３は入力データＢの０判定を行うための０判定
回路、３４は入力データＢと加算器３２の出力とのいず
れかを選択するための第２の選択回路、３５は第２の選
択回路３４を制御するための選択制御回路である。In FIG. 3, 31 is constant data 2 or 0
, A reference numeral 32 denotes a 3-input adder, a reference numeral 33 denotes a 0 decision circuit for performing a 0 decision on the input data B, and a reference numeral 34 denotes one of the input data B and the output of the adder 32 And 35 is a selection control circuit for controlling the second selection circuit 34.
【００４３】まず、図８（ａ）に示す演算１を実行する
場合の動作を説明する。First, the operation when the operation 1 shown in FIG. 8A is executed will be described.
【００４４】第１の選択回路３１は、制御線上の制御信
号に従い、入力データＢの最上位ビットの反転を出力す
る。加算器３２は、−１と第１の入力データＢと第１の
選択回路３１の出力とを入力し、−１と入力データＢと
を加算し、更にその加算結果の最下位ビットから数えて
２ビット目に第１の選択回路３１の出力を加算する。つ
まり、入力データＢの最上位ビットの反転が１ならば、
すなわち入力データＢが正又は０ならば、加算器３２
は、入力データＢと−１と２とを加算して、その加算結
果すなわちＢ＋１を出力する。また、入力データＢの最
上位ビットの反転が０ならば、すなわち入力データＢが
負ならば、加算器３２は、入力データＢと−１と０とを
加算して、その加算結果すなわちＢ−１を出力する。The first selection circuit 31 outputs the inverted most significant bit of the input data B according to the control signal on the control line. The adder 32 receives −1, the first input data B, and the output of the first selection circuit 31, adds −1 to the input data B, and counts from the least significant bit of the addition result. The output of the first selection circuit 31 is added to the second bit. That is, if the inversion of the most significant bit of the input data B is 1,
That is, if the input data B is positive or 0, the adder 32
Adds the input data B, -1 and 2, and outputs the addition result, that is, B + 1. If the inversion of the most significant bit of the input data B is 0, that is, if the input data B is negative, the adder 32 adds the input data B and −1 to 0, and the addition result, that is, B− Outputs 1.
【００４５】一方、０判定回路３３は、入力データＢの
０判定を行い、Ｂ＝０のとき１をフラグとして出力す
る。このフラグは、入力データＡの最下位ビットととも
に選択制御回路３５に入力される。第２の選択回路３４
は、選択制御回路３５からの制御信号に従って、入力デ
ータＡの最下位ビットが１であるか又は０判定回路３３
からのフラグが１である場合、すなわち入力データＡが
奇数であるか又は入力データＢが０である場合には入力
データＢを選択し、それ以外の場合には加算器３２の出
力すなわちＢ＋１又はＢ−１を選択する。On the other hand, the 0 judgment circuit 33 judges 0 of the input data B, and outputs 1 as a flag when B = 0. This flag is input to the selection control circuit 35 together with the least significant bit of the input data A. Second selection circuit 34
According to the control signal from the selection control circuit 35, the least significant bit of the input data A is 1 or 0
, The input data B is selected when the input data A is odd or the input data B is 0, otherwise, the output of the adder 32, that is, B + 1 or Select B-1.
【００４６】以上の動作により、図３の演算装置で図８
（ａ）に示す演算１を実行することができる。With the above operation, the arithmetic unit shown in FIG.
The operation 1 shown in FIG.
【００４７】次に、図８（ｂ）に示す演算２を実行する
場合の動作を説明する。Next, the operation for executing the operation 2 shown in FIG. 8B will be described.
【００４８】第１の選択回路３１は、制御線上の制御信
号に従い、入力データＢの最上位ビットをそのまま出力
する。加算器３２は、定数−１と第１の入力データＢと
第１の選択回路３１の出力とを入力し、定数−１と入力
データＢとを加算し、更にその加算結果の最下位ビット
から数えて２ビット目に第１の選択回路３１の出力を加
算する。つまり、入力データＢの最上位ビットが０なら
ば、すなわち入力データＢが正又は０ならば、加算器３
２は、入力データＢと−１と０とを加算して、その加算
結果すなわちＢ−１を出力する。また、入力データＢの
最上位ビットが１ならば、すなわち入力データＢが負な
らば、加算器３２は、入力データＢと−１と２とを加算
して、その加算結果すなわちＢ＋１を出力する。The first selection circuit 31 outputs the most significant bit of the input data B as it is in accordance with the control signal on the control line. The adder 32 receives the constant −1, the first input data B, and the output of the first selection circuit 31, adds the constant −1 to the input data B, and further calculates the least significant bit of the addition result. The output of the first selection circuit 31 is added to the counted second bit. That is, if the most significant bit of the input data B is 0, that is, if the input data B is positive or 0, the adder 3
2 adds the input data B, -1 and 0, and outputs the addition result, that is, B-1. If the most significant bit of the input data B is 1, that is, if the input data B is negative, the adder 32 adds the input data B, -1 and 2, and outputs the addition result, that is, B + 1. .
【００４９】一方、０判定回路３３は、入力データＢの
０判定を行い、Ｂ＝０のとき１をフラグとして出力す
る。第２の選択回路３４は、選択制御回路３５からの制
御信号に従って、入力データＡの最下位ビットが１であ
るか又は０判定回路３３からのフラグが１である場合、
すなわち入力データＡが奇数であるか又は入力データＢ
が０である場合には入力データＢを選択し、それ以外の
場合には加算器３２の出力すなわちＢ−１又はＢ＋１を
選択する。On the other hand, the 0 judgment circuit 33 judges 0 of the input data B, and outputs 1 as a flag when B = 0. According to the control signal from the selection control circuit 35, the second selection circuit 34 determines whether the least significant bit of the input data A is 1 or the flag from the 0 determination circuit 33 is 1.
That is, the input data A is odd or the input data B
Is 0, the input data B is selected. Otherwise, the output of the adder 32, that is, B-1 or B + 1 is selected.
【００５０】以上の動作により、図３の演算装置で図８
（ｂ）に示す演算２を実行することができる。With the above operation, the arithmetic unit of FIG.
Operation 2 shown in (b) can be executed.
【００５１】（実施例３）本発明の第３の実施例に係る
演算装置の構成を図４に示す。(Embodiment 3) FIG. 4 shows the configuration of an arithmetic unit according to a third embodiment of the present invention.
【００５２】図４において、４１は定数１又は−１の選
択のための第１の選択回路、４２は第１の選択回路４１
を制御するための第１の選択制御回路、４３は２入力の
加算器、４４は入力データＢの０判定を行うための０判
定回路、４５は入力データＢと加算器４３の出力とのい
ずれかを選択するための第２の選択回路、４６は第２の
選択回路４５を制御するための第２の選択制御回路であ
る。In FIG. 4, reference numeral 41 denotes a first selection circuit for selecting a constant 1 or -1, and reference numeral 42 denotes a first selection circuit 41.
, A reference numeral 43 denotes a two-input adder, a reference numeral 44 denotes a 0 decision circuit for performing a 0 decision on the input data B, and a reference numeral 45 denotes either the input data B or the output of the adder 43. A second selection circuit 46 for selecting the second selection circuit is a second selection control circuit for controlling the second selection circuit 45.
【００５３】まず、図８（ａ）に示す演算１を実行する
場合の動作を説明する。First, the operation for executing the operation 1 shown in FIG. 8A will be described.
【００５４】第１の選択回路４１は、第１の選択制御回
路４２からの制御信号に従って、入力データＢの最上位
ビットが０である場合すなわち入力データＢが正又は０
である場合には１を、入力データＢの最上位ビットが１
である場合すなわち入力データＢが負である場合には−
１を各々出力する。加算器４３は、入力データＢと第１
の選択回路４１の出力とを加算する。したがって、加算
器４３は、入力データＢが正又は０ならばＢ＋１を、負
ならばＢ−１を各々出力する。The first selection circuit 41 responds to a control signal from the first selection control circuit 42 when the most significant bit of the input data B is 0, that is, when the input data B is positive or 0.
, The most significant bit of the input data B is 1
, That is, if the input data B is negative,
1 is output. The adder 43 has the input data B and the first data.
And the output of the selection circuit 41 is added. Therefore, the adder 43 outputs B + 1 if the input data B is positive or 0, and outputs B-1 if the input data B is negative.
【００５５】一方、０判定回路４４は、入力データＢの
０判定を行い、Ｂ＝０のとき１をフラグとして出力す
る。このフラグは、入力データＡの最下位ビットととも
に第２の選択制御回路４６に入力される。第２の選択回
路４５は、第２の選択制御回路４６からの制御信号に従
って、入力データＡの最下位ビットが１であるか又は０
判定回路４４からのフラグが１である場合、すなわち入
力データＡが奇数であるか又は入力データＢが０である
場合には入力データＢを選択し、それ以外の場合には加
算器４３の出力すなわちＢ＋１又はＢ−１を選択する。On the other hand, the 0 judgment circuit 44 judges 0 of the input data B, and outputs 1 as a flag when B = 0. This flag is input to the second selection control circuit 46 together with the least significant bit of the input data A. The second selection circuit 45 determines whether the least significant bit of the input data A is 1 or 0 according to a control signal from the second selection control circuit 46.
When the flag from the determination circuit 44 is 1, that is, when the input data A is odd or the input data B is 0, the input data B is selected. Otherwise, the output of the adder 43 is selected. That is, B + 1 or B-1 is selected.
【００５６】以上の動作により、図４の演算装置で図８
（ａ）に示す演算１を実行することができる。By the above operation, the arithmetic unit of FIG.
The operation 1 shown in FIG.
【００５７】次に、図８（ｂ）に示す演算２を実行する
場合の動作を説明する。Next, the operation when the operation 2 shown in FIG. 8B is executed will be described.
【００５８】第１の選択回路４１は、第１の選択制御回
路４２からの制御信号に従って、入力データＢの最上位
ビットが０である場合すなわち入力データＢが正又は０
である場合には−１を、入力データＢの最上位ビットが
１である場合すなわち入力データＢが負である場合には
１を各々出力する。加算器４３は、入力データＢと第１
の選択回路４１の出力とを加算する。したがって、加算
器４３は、入力データＢが正又は０ならばＢ−１を、負
ならばＢ＋１を各々出力する。The first selection circuit 41 responds to a control signal from the first selection control circuit 42 when the most significant bit of the input data B is 0, that is, when the input data B is positive or 0.
, And outputs -1 when the most significant bit of the input data B is 1, that is, when the input data B is negative. The adder 43 has the input data B and the first data.
And the output of the selection circuit 41 is added. Therefore, the adder 43 outputs B-1 if the input data B is positive or 0, and outputs B + 1 if the input data B is negative.
【００５９】一方、０判定回路４４は、入力データＢの
０判定を行い、Ｂ＝０のとき１をフラグとして出力す
る。第２の選択回路４５は、第２の選択制御回路４６か
らの制御信号に従って、入力データＡの最下位ビットが
１であるか又は０判定回路４４からのフラグが１である
場合、すなわち入力データＡが奇数であるか又は入力デ
ータＢが０である場合には入力データＢを選択し、それ
以外の場合には加算器４３の出力すなわちＢ−１又はＢ
＋１を選択する。On the other hand, the 0 judgment circuit 44 judges 0 of the input data B, and outputs 1 as a flag when B = 0. According to the control signal from the second selection control circuit 46, the second selection circuit 45 determines whether the least significant bit of the input data A is 1 or the flag from the 0 determination circuit 44 is 1, If A is odd or input data B is 0, input data B is selected; otherwise, output of adder 43, ie, B-1 or B
Select +1.
【００６０】以上の動作により、図４の演算装置で図８
（ｂ）に示す演算２を実行することができる。With the above operation, the arithmetic unit of FIG.
Operation 2 shown in (b) can be executed.
【００６１】（実施例４）本発明の第４の実施例に係る
演算装置の構成を図５に示す。(Embodiment 4) FIG. 5 shows the configuration of an arithmetic unit according to a fourth embodiment of the present invention.
【００６２】図５において、５１は入力データＢに１を
加算するための加算器、５２は入力データＢから１を減
算するための減算器、５３は入力データＢの０判定を行
うための０判定回路、５４は入力データＢと加算器５１
の出力と減算器５２の出力とのいずれか１つを選択する
ための選択回路、５５は選択回路５４を制御するための
選択制御回路である。In FIG. 5, reference numeral 51 denotes an adder for adding 1 to the input data B, 52 denotes a subtractor for subtracting 1 from the input data B, and 53 denotes 0 for determining 0 of the input data B. The judgment circuit 54 is composed of the input data B and the adder 51
Is a selection circuit for selecting one of the output of the subtractor 52 and the output of the subtracter 52, and 55 is a selection control circuit for controlling the selection circuit 54.
【００６３】まず、図８（ａ）に示す演算１を実行する
場合の動作を説明する。First, the operation when the operation 1 shown in FIG. 8A is executed will be described.
【００６４】加算器５１はＢ＋１を、減算器５２はＢ−
１を各々出力する。一方、０判定回路５３は、入力デー
タＢの０判定を行い、Ｂ＝０のとき１をフラグとして出
力する。このフラグは、入力データＡの最下位ビットと
ともに選択制御回路５５に入力される。The adder 51 calculates B + 1, and the subtractor 52 calculates B-
1 is output. On the other hand, the 0 judgment circuit 53 judges 0 of the input data B, and outputs 1 as a flag when B = 0. This flag is input to the selection control circuit 55 together with the least significant bit of the input data A.
【００６５】選択制御回路５５は、入力データＡの最下
位ビットが１であるか又は０判定回路５３からのフラグ
が１である場合、すなわち入力データＡが奇数であるか
又は入力データＢが０である場合には、選択回路５４が
入力データＢを選択するように該選択回路５４を制御す
る。また、入力データＡの最下位ビットが０でありかつ
０判定回路５３からのフラグが０である場合、すなわち
入力データＡが偶数でありかつ入力データＢが０でない
場合には、入力データＢの最上位ビットが０ならば（入
力データＢが正ならば）加算器５１の出力Ｂ＋１を、入
力データＢの最上位ビットが１ならば（入力データＢが
負ならば）減算器５２の出力Ｂ−１をそれぞれ選択回路
５４に選択させる。The selection control circuit 55 determines whether the least significant bit of the input data A is 1 or the flag from the 0 determination circuit 53 is 1, that is, whether the input data A is odd or the input data B is 0. In the case of, the selection circuit controls the selection circuit so that the input data B is selected. When the least significant bit of the input data A is 0 and the flag from the 0 determination circuit 53 is 0, that is, when the input data A is even and the input data B is not 0, the input data B If the most significant bit is 0 (if the input data B is positive), the output B + 1 of the adder 51 is used. If the most significant bit of the input data B is 1 (if the input data B is negative), the output B + −1 is selected by the selection circuit 54.
【００６６】以上の動作により、図５の演算装置で図８
（ａ）に示す演算１を実行することができる。By the above operation, the arithmetic unit of FIG.
The operation 1 shown in FIG.
【００６７】次に、図８（ｂ）に示す演算２を実行する
場合の動作を説明する。Next, the operation when the operation 2 shown in FIG. 8B is executed will be described.
【００６８】加算器５１はＢ＋１を、減算器５２はＢ−
１を各々出力する。一方、０判定回路５３は、入力デー
タＢの０判定を行い、Ｂ＝０のとき１をフラグとして出
力する。The adder 51 calculates B + 1 and the subtractor 52 calculates B−
1 is output. On the other hand, the 0 judgment circuit 53 judges 0 of the input data B, and outputs 1 as a flag when B = 0.
【００６９】選択制御回路５５は、入力データＡの最下
位ビットが１であるか又は０判定回路５３からのフラグ
が１である場合、すなわち入力データＡが奇数であるか
又は入力データＢが０である場合には、入力データＢを
選択するように選択回路５４を制御する。また、入力デ
ータＡの最下位ビットが０でありかつ０判定回路５３か
らのフラグが０である場合、すなわち入力データＡが偶
数でありかつ入力データＢが０でない場合には、入力デ
ータＢの最上位ビットが０ならば（入力データＢが正な
らば）減算器５２の出力Ｂ−１を、入力データＢの最上
位ビットが１ならば（入力データＢが負ならば）加算器
５１の出力Ｂ＋１をそれぞれ選択回路５４に選択させ
る。The selection control circuit 55 determines whether the least significant bit of the input data A is 1 or the flag from the 0 determination circuit 53 is 1, that is, whether the input data A is odd or the input data B is 0. If, the selection circuit 54 is controlled so as to select the input data B. When the least significant bit of the input data A is 0 and the flag from the 0 determination circuit 53 is 0, that is, when the input data A is even and the input data B is not 0, the input data B If the most significant bit is 0 (if the input data B is positive), the output B-1 of the subtractor 52 is used. If the most significant bit of the input data B is 1 (if the input data B is negative), the output B-1 is used. The selection circuit 54 selects the output B + 1.
【００７０】以上の動作により、図５の演算装置で図８
（ｂ）に示す演算２を実行することができる。With the above operation, the arithmetic unit of FIG.
Operation 2 shown in (b) can be executed.
【００７１】なお、上記各実施例においては入力データ
Ｂが０の場合に０判定回路１３，３３，４４，５３がフ
ラグを１に設定するものとしたが、入力データＢが０の
場合にフラグを０に設定するようにしてもよい。In each of the above embodiments, when the input data B is 0, the 0 decision circuits 13, 33, 44, and 53 set the flag to 1. However, when the input data B is 0, the flag is set to 1. May be set to 0.
【００７２】[0072]
【発明の効果】以上説明してきたとおり、本発明によれ
ば、第１の入力データＢの正負０と、第２の入力データ
Ａの偶奇とに応じて、第１の入力データＢに１を加算し
て出力する、第１の入力データＢから１を減算して出力
する又は第１の入力データＢをそのまま出力するという
条件分岐演算を単一の命令に基づいて１サイクルで実行
できるハードウェア構成を採用したので、データの量子
化及び逆量子化の処理に必要な条件分岐演算を高速に実
行できる演算装置を実現できる。また、条件分岐命令を
用いる場合に比べて、プログラムの格納エリアを縮小で
きる。As described above, according to the present invention, 1 is input to the first input data B in accordance with the positive / negative 0 of the first input data B and the odd / odd of the second input data A. Hardware that can execute a conditional branch operation of adding and outputting, subtracting 1 from first input data B and outputting, or outputting first input data B as it is in one cycle based on a single instruction Since the configuration is employed, it is possible to realize an arithmetic device capable of executing a conditional branch operation required for data quantization and inverse quantization at high speed. Further, the storage area of the program can be reduced as compared with the case where the conditional branch instruction is used.
【００７３】特に、請求項１の発明によれば、２入力加
算器が１個で済むので、ハードウェア規模を縮小でき
る。In particular, according to the first aspect of the present invention, since only one two-input adder is required, the hardware scale can be reduced.
【００７４】また、請求項４の発明によれば、最終段に
のみ選択回路を備えた回路構成を採用したので、内部処
理の完全並列化が図られる結果、演算が高速化される。According to the fourth aspect of the present invention, since a circuit configuration having a selection circuit only in the last stage is employed, the internal processing is completely parallelized, so that the operation is speeded up.
【図１】本発明の第１の実施例に係る演算装置の構成を
示すブロック図である。FIG. 1 is a block diagram illustrating a configuration of an arithmetic device according to a first embodiment of the present invention.
【図２】図１中の加算器の入力の詳細を示すブロック図
である。FIG. 2 is a block diagram showing details of an input of an adder in FIG. 1;
【図３】本発明の第２の実施例に係る演算装置の構成を
示すブロック図である。FIG. 3 is a block diagram illustrating a configuration of an arithmetic device according to a second embodiment of the present invention.
【図４】本発明の第３の実施例に係る演算装置の構成を
示すブロック図である。FIG. 4 is a block diagram illustrating a configuration of an arithmetic unit according to a third embodiment of the present invention.
【図５】本発明の第４の実施例に係る演算装置の構成を
示すブロック図である。FIG. 5 is a block diagram illustrating a configuration of an arithmetic unit according to a fourth embodiment of the present invention.
【図６】従来の信号処理プロセッサの算術論理演算部の
基本構成を示すブロック図である。FIG. 6 is a block diagram showing a basic configuration of an arithmetic and logic unit of a conventional signal processor.
【図７】図６の算術論理演算部の構成による画像データ
の復号化処理の内容を示すデータフロー図である。FIG. 7 is a data flow diagram showing the contents of a decoding process of image data by the configuration of the arithmetic and logic unit in FIG. 6;
【図８】（ａ）及び（ｂ）は、図７中のミスマッチ制御
部において実行される条件分岐演算の内容を示す図であ
る。FIGS. 8A and 8B are diagrams showing contents of a conditional branch operation executed in a mismatch control unit in FIG. 7;
１１，１４ 選択回路 １２ 加算器 １３ ０判定回路 １５ 選択制御回路 ３１，３４ 選択回路 ３２ 加算器 ３３ ０判定回路 ３５ 選択制御回路 ４１，４５ 選択回路 ４２，４６ 選択制御回路 ４３ 加算器 ４４ ０判定回路 ５１ 加算器 ５２ 減算器 ５３ ０判定回路 ５４ 選択回路 ５５ 選択制御回路 11, 14 selection circuit 12 adder 13 0 determination circuit 15 selection control circuit 31, 34 selection circuit 32 adder 33 0 determination circuit 35 selection control circuit 41, 45 selection circuit 42, 46 selection control circuit 43 adder 44 0 determination circuit 51 adder 52 subtractor 53 0 decision circuit 54 selection circuit 55 selection control circuit
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｍ 7/30 Ｇ０６Ｆ 15/31 Ｄ Ｈ０４Ｎ 7/24 15/66 ３３０Ａ Ｈ０４Ｎ 7/13 Ｚ (72)発明者 荒木 敏之 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平２−249025（ＪＰ，Ａ) 特開 平４−84317（ＪＰ，Ａ) 荒木敏之他、「動画コーデック用ベク トルＤＳＰ」、電子情報通信学会技術研 究報告、ＶＯＬ．92、ＮＯ．73、ＰＰ. ９〜16（1992）（ＩＣＤ92−９) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 9/302 G06F 9/318 G06F 7/00 G06F 7/50 G06F 17/10 G06T 1/20 G06T 9/00 H03M 7/30 H04N 7/24 H04N 11/04────────────────────────────────────────────────── ─── Continued on the front page (51) Int.Cl. 6 Identification symbol FI H03M 7/30 G06F 15/31 D H04N 7/24 15/66 330A H04N 7/13 Z (72) Inventor Toshiyuki Araki Kadoma, Osaka 1006 Kadoma, Ichidai, Matsushita Electric Industrial Co., Ltd. (56) References JP-A-2-249025 (JP, A) JP-A-4-84317 (JP, A) Toshiyuki Araki, et al. ", IEICE Technical Report, VOL. 92, NO. 73, PP. 9-16 (1992) (ICD92-9) (58) Fields investigated (Int. Cl. 6 , DB name) G06F 9/302 G06F 9/318 G06F 7/00 G06F 7/50 G06F 17 / 10 G06T 1/20 G06T 9/00 H03M 7/30 H04N 7/24 H04N 11/04
Claims (4)
いて、第１の入力データの正負０と、第２の入力データ
の偶奇とに応じて、前記第１の入力データに１を加算し
て出力する、前記第１の入力データから１を減算して出
力する又は前記第１の入力データをそのまま出力すると
いう条件分岐演算を実行するための演算装置であって、 前記第１の入力データの最上位ビットを入力し、第１の
制御信号に従い、前記第１の入力データの最上位ビット
と該第１の入力データの最上位ビットの反転とのうちい
ずれかを選択して出力するための第１の選択回路と、 前記第１の入力データと前記第１の選択回路の出力とを
入力し、前記第１の入力データの最下位ビットには１
を、該第１の入力データの他の全てのビットには前記第
１の選択回路の出力を各々加算して、その加算結果を出
力するための加算器と、 前記第１の入力データと前記加算器の出力とを入力し、
第２の制御信号に従い、前記第１の入力データと前記加
算器の出力とのうちいずれかを選択して前記演算装置の
出力として出力するための第２の選択回路と、 前記第１の入力データを入力し、該第１の入力データが
０であるかどうかを判定し、０である場合にはフラグを
立てるための０判定回路と、 前記第２の入力データの最下位ビットと前記０判定回路
からのフラグとを入力し、前記第２の入力データの最下
位ビットが１であるか又は前記０判定回路からのフラグ
が立てられている場合には前記第２の選択回路が前記第
１の入力データを選択し、それ以外の場合には前記第２
の選択回路が前記加算器の出力を選択するように、前記
第２の制御信号を前記第２の選択回路へ供給するための
選択制御回路とを備えたことを特徴とする演算装置。1. In data quantization and dequantization processing, 1 is added to the first input data in accordance with positive / negative 0 of the first input data and even / odd of the second input data. An arithmetic device for performing a conditional branching operation of outputting by subtracting 1 from the first input data or outputting the first input data as it is, wherein the first input data To select and output one of the most significant bit of the first input data and the inversion of the most significant bit of the first input data in accordance with a first control signal. A first selection circuit, and the first input data and the output of the first selection circuit, and the least significant bit of the first input data is 1
An adder for adding the output of the first selection circuit to all other bits of the first input data, and outputting the addition result; and And the output of the adder,
A second selection circuit for selecting one of the first input data and the output of the adder according to a second control signal and outputting the selected data as an output of the arithmetic device; Inputting data, determining whether the first input data is 0, and if 0, a 0 determination circuit for setting a flag; and a least significant bit of the second input data and the 0 A flag from the determination circuit, and when the least significant bit of the second input data is 1 or the flag from the 0 determination circuit is set, the second selection circuit Select the first input data, otherwise select the second
And a selection control circuit for supplying the second control signal to the second selection circuit so that the selection circuit selects the output of the adder.
いて、第１の入力データの正負０と、第２の入力データ
の偶奇とに応じて、前記第１の入力データに１を加算し
て出力する、前記第１の入力データから１を減算して出
力する又は前記第１の入力データをそのまま出力すると
いう条件分岐演算を実行するための演算装置であって、 前記第１の入力データの最上位ビットを入力し、第１の
制御信号に従い、前記第１の入力データの最上位ビット
と該第１の入力データの最上位ビットの反転とのうちい
ずれかを選択して出力するための第１の選択回路と、 定数データである−１と前記第１の入力データと前記第
１の選択回路の出力とを入力し、前記定数データと前記
第１の入力データとを加算し、更にその加算結果の最下
位ビットから最上位ビットの方向へ数えて２ビット目に
前記第１の選択回路の出力を加算して、その加算結果を
出力するための加算器と、 前記第１の入力データと前記加算器の出力とを入力し、
第２の制御信号に従い、前記第１の入力データと前記加
算器の出力とのうちいずれかを選択して前記演算装置の
出力として出力するための第２の選択回路と、 前記第１の入力データを入力し、該第１の入力データが
０であるかどうかを判定し、０である場合にはフラグを
立てるための０判定回路と、 前記第２の入力データの最下位ビットと前記０判定回路
からのフラグとを入力し、前記第２の入力データの最下
位ビットが１であるか又は前記０判定回路からのフラグ
が立てられている場合には前記第２の選択回路が前記第
１の入力データを選択し、それ以外の場合には前記第２
の選択回路が前記加算器の出力を選択するように、前記
第２の制御信号を前記第２の選択回路へ供給するための
選択制御回路とを備えたことを特徴とする演算装置。2. In data quantization and dequantization processing, 1 is added to the first input data in accordance with positive / negative 0 of the first input data and even / odd of the second input data. An arithmetic device for performing a conditional branching operation of outputting by subtracting 1 from the first input data or outputting the first input data as it is, wherein the first input data To select and output one of the most significant bit of the first input data and the inversion of the most significant bit of the first input data in accordance with a first control signal. A first selection circuit, and -1 which is constant data, the first input data, and the output of the first selection circuit are input, and the constant data and the first input data are added. Furthermore, the least significant bit to the most significant bit of the addition result An adder for adding the output of the first selection circuit to the second bit counting in the direction of the bit, and outputting the addition result; and the first input data and the output of the adder. type in,
A second selection circuit for selecting one of the first input data and the output of the adder according to a second control signal and outputting the selected data as an output of the arithmetic device; Inputting data, determining whether the first input data is 0, and if 0, a 0 determination circuit for setting a flag; and a least significant bit of the second input data and the 0 A flag from the determination circuit, and when the least significant bit of the second input data is 1 or the flag from the 0 determination circuit is set, the second selection circuit Select the first input data, otherwise select the second
And a selection control circuit for supplying the second control signal to the second selection circuit so that the selection circuit selects the output of the adder.
いて、第１の入力データの正負０と、第２の入力データ
の偶奇とに応じて、前記第１の入力データに１を加算し
て出力する、前記第１の入力データから１を減算して出
力する又は前記第１の入力データをそのまま出力すると
いう条件分岐演算を実行するための演算装置であって、 １と−１とを各々第１及び第２の定数データとして入力
し、第１の制御信号に従い、前記第１及び第２の定数デ
ータのうちいずれかを選択して出力するための第１の選
択回路と、 前記第１の入力データの最上位ビットを入力し、該第１
の入力データの最上位ビットが１であるか０であるかに
基づいて前記第１の定数データ又は前記第２の定数デー
タを選択するように、前記第１の制御信号を前記第１の
選択回路へ供給するための第１の選択制御回路と、 前記第１の入力データと前記第１の選択回路の出力とを
入力し、該第１の入力データと該第１の選択回路の出力
とを加算して、その加算結果を出力するための加算器
と、 前記第１の入力データと前記加算器の出力とを入力し、
第２の制御信号に従い、前記第１の入力データと前記加
算器の出力とのうちいずれかを選択して前記演算装置の
出力として出力するための第２の選択回路と、 前記第１の入力データを入力し、該第１の入力データが
０であるかどうかを判定し、０である場合にはフラグを
立てるための０判定回路と、 前記第２の入力データの最下位ビットと前記０判定回路
からのフラグとを入力し、前記第２の入力データの最下
位ビットが１であるか又は前記０判定回路からのフラグ
が立てられている場合には前記第２の選択回路が前記第
１の入力データを選択し、それ以外の場合には前記第２
の選択回路が前記加算器の出力を選択するように、前記
第２の制御信号を前記第２の選択回路へ供給するための
第２の選択制御回路とを備えたことを特徴とする演算装
置。3. In the data quantization and dequantization processing, 1 is added to the first input data in accordance with positive / negative 0 of the first input data and even / odd of the second input data. An arithmetic device for performing a conditional branch operation of subtracting 1 from the first input data and outputting the same, or outputting the first input data as it is, wherein 1 and -1 are A first selection circuit for inputting as first and second constant data, respectively, and selecting and outputting one of the first and second constant data according to a first control signal; Input the most significant bit of the input data of the first
Whether the most significant bit of the input data is 1 or 0
The first constant data or the second constant data based on
A first selection control circuit for supplying the first control signal to the first selection circuit so as to select the first input data and the first input data and an output of the first selection circuit. An adder for inputting, adding the first input data and the output of the first selection circuit, and outputting the addition result; and the first input data and the output of the adder. type in,
A second selection circuit for selecting one of the first input data and the output of the adder according to a second control signal and outputting the selected data as an output of the arithmetic device; Inputting data, determining whether the first input data is 0, and if 0, a 0 determination circuit for setting a flag; and a least significant bit of the second input data and the 0 A flag from the determination circuit, and when the least significant bit of the second input data is 1 or the flag from the 0 determination circuit is set, the second selection circuit Select the first input data, otherwise select the second
And a second selection control circuit for supplying the second control signal to the second selection circuit such that the selection circuit selects the output of the adder. .
いて、第１の入力データの正負０と、第２の入力データ
の偶奇とに応じて、前記第１の入力データに１を加算し
て出力する、前記第１の入力データから１を減算して出
力する又は前記第１の入力データをそのまま出力すると
いう条件分岐演算を実行するための演算装置であって、 前記第１の入力データと定数データである１とを入力
し、該第１の入力データと該定数データとを加算して、
その加算結果を出力するための加算器と、 前記第１の入力データと定数データである１とを入力
し、該第１の入力データから該定数データを減算して、
その減算結果を出力するための減算器と、 前記第１の入力データと前記加算器及び減算器の出力と
を入力し、制御信号に従い、前記第１の入力データと前
記加算器の出力と前記減算器の出力とのうちいずれか１
つを選択して前記演算装置の出力として出力するための
選択回路と、 前記第１の入力データを入力し、該第１の入力データが
０であるかどうかを判定し、０である場合にはフラグを
立てるための０判定回路と、 前記第２の入力データの最下位ビットと前記０判定回路
からのフラグと前記第１の入力データの最上位ビットと
を入力し、前記第２の入力データの最下位ビットが１で
あるか又は前記０判定回路からのフラグが立てられてい
る場合には前記選択回路が前記第１の入力データを選択
し、それ以外の場合には前記第１の入力データの最上位
ビットが１であるか０であるかに応じて前記選択回路が
前記加算器の出力又は前記減算器の出力を選択するよう
に、前記制御信号を前記選択回路へ供給するための選択
制御回路とを備えたことを特徴とする演算装置。4. In the data quantization and dequantization processing, 1 is added to the first input data in accordance with positive / negative 0 of the first input data and even / odd of the second input data. An arithmetic device for performing a conditional branching operation of outputting by subtracting 1 from the first input data or outputting the first input data as it is, wherein the first input data And 1 which is constant data, and the first input data and the constant data are added.
An adder for outputting a result of the addition; inputting the first input data and 1 which is constant data; subtracting the constant data from the first input data;
A subtractor for outputting a result of the subtraction, inputting the first input data and outputs of the adder and the subtractor, and inputting the first input data, the output of the adder, Any one of the outputs of the subtractor
A selection circuit for selecting one and outputting it as an output of the arithmetic device; and inputting the first input data; determining whether the first input data is 0; Inputs a 0 decision circuit for setting a flag, a least significant bit of the second input data, a flag from the 0 decision circuit, and a most significant bit of the first input data; The selection circuit selects the first input data when the least significant bit of the data is 1 or the flag from the 0 determination circuit is set; otherwise, the first input data is selected. Supplying the control signal to the selection circuit such that the selection circuit selects the output of the adder or the output of the subtractor depending on whether the most significant bit of the input data is 1 or 0. And a selection control circuit of A computing device.
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-
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|---|
| 荒木敏之他、「動画コーデック用ベクトルＤＳＰ」、電子情報通信学会技術研究報告、ＶＯＬ．９２、ＮＯ．７３、ＰＰ．９〜１６（１９９２）（ＩＣＤ９２−９） |
Also Published As
| Publication number | Publication date |
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