JP2802618B2 - Method for manufacturing thin film transistor - Google Patents
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- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、透明性絶縁基板上に形成されるアクティブ
マトリクスあるいはイメージセンサーの画素のスイッチ
ング素子あるいは駆動用回路に用いられるCMOS（Comple
mentary−Metal−Oxide−Semiconductor）型多結晶シリ
コン薄膜トランジスタにおいて、低駆動電圧で大電流が
得られ、さらに両チャネルトランジスタのスレッシホル
ド電圧の絶対値が一致するCMOS型多結晶シリコン薄膜ト
ランジスタ及びその製造方法に関する。
〔従来の技術〕
多結晶シリコンにおいては、結晶粒界に存在するダン
グリングボンドなどの欠陥が、キャリアに対するトラッ
プ準位あるいは障壁として働くと一般的に考えられてお
り（たとえば、John Y.W.Seto,J.Appl,Phys.,46,5247
（1975）など）従って多結晶シリコン薄膜トランジスタ
の性能を向上させる為には、前記欠陥を低減させる必要
がある。（たとえば、J.Appl.Phys.,53（２）,1193（19
82）など）その目的で、水素による前記欠陥の終端化が
行なわれており、その中でも代表的な方法が、水素プラ
ズマ処理（たとえば、応用物理学会.1986年秋季大会予
稿集、講演番号27p−Ｑ−5,水素プラズマに関しては、
電子材料1981年１月号p124参照）あるいはプラズマ窒化
膜の形成（電子通信学会技術研究報告SSD83−75,23ペー
ジ）である。これらの方法を用いるとスレッシュホルド
電圧（以下Vthと記す。）の絶対値が小さくなりサブス
レッシュホルド領域の立ち上がりが急しゅんになる。
〔発明が解決しようとする問題点〕
しかし、前述の従来技術では、Vthのシフトという問
題が無視できなくなる。つまりＮチャネルトランジスタ
がデプレッション方向にシフトしてOFFリーク電流が上
昇し、Ｐチャネルトランジスタがエンハンスメント方向
にシフトするという問題点を有するものである。（電子
通信学会技術研究報告SSD83−75,23ページ参照）この原
因としてはプラズマにさらされる事により、ゲート酸化
膜中に正の固定電荷が形成され、チャネル部が常に負に
誘起されている為だと考えられる。従って、多結晶シリ
コン薄膜をあらかじめＰ型にしておけば、水素プラズマ
処理による前述のようなトランジスタ特性のシフトの問
題を解決できる。
本発明は、このような水素プラズマ処理工程あるいは
水素イオン打込み工程あるいはプラズマ窒化膜形成工程
に共なうトランジスタ特性の異常シフトの問題を解決
し、Vthの絶対値が小さくてサブスレッシュホルド領域
の立ち上がりが急しゅんでさらにＰチャネル及びＮチャ
ネル共にそのVthの絶対値がほぼ等しいCMOS型多結晶シ
リコン薄膜トランジスタを提供することを目的としてい
る。
〔問題点を解決するための手段〕
本発明は、Ｐ型多結晶シリコン薄膜トランジスタとＮ
型多結晶シリコン薄膜トランジスタとを有する薄膜トラ
ンジスタの製造方法において、
絶縁性基板上に前記Ｐ型多結晶シリコン薄膜トランジ
スタの第１多結晶シリコン薄膜と前記Ｎ型多結晶シリコ
ン薄膜トランジスタの第２多結晶シリコン薄膜を形成す
る工程と、
前記第１多結晶シリコン薄膜のチャネルとなる領域及
び前記第２多結晶シリコン薄膜のチャネルとなる領域の
両方にボロンを低濃度にドーピングする工程と、
前記第１及び第２多結晶シリコン薄膜上に絶縁膜を介
してゲート電極を形成する工程と、
前記第１多結晶シリコン薄膜に選択的にＰ型不純物を
高濃度にドーピングし、前記第２多結晶シリコン薄膜に
選択的にＮ型不純物を高濃度にドーピングして、前記第
１及び第２導電型多結晶シリコン薄膜トランジスタのソ
ース及びドレインを形成する工程と、
前記ソース及びドレインを形成後に、水素プラズマ処
理、水素イオン打ち込み処理または水素化のためのプラ
ズマ窒化膜形成処理を施す工程と
を有することを特徴とする。
〔実施例〕
第１図により、本発明の実施例を工程図に従って説明
する。同図（ａ）において、絶縁性透明基板１−１上に
無添加多結晶シリコン薄膜の島１−２を形成する。前記
無添加多結晶シリコンは、減圧CVDなどで堆積させられ
る。さらに島１−２はフォトエッチングで形成される。
次にウェハ全面にわたってイオン打込み法によって、多
結晶シリコンに対してＰ型不純物であるボロンをチャネ
ル打込みしてライトＰ型多結晶シリコンにする。１−３
はボロンビームを示す。ただし、Vthのシフト量が１ボ
ルト程度で、抵抗率が低下しないくらいの打込み量に設
定する必要があり、およそ1012cm-2から1013cm-2程度が
適当である。続いて同図（ｂ）で示すように熱酸化によ
りゲート酸化膜１−４を形成する。ゲート酸化膜形成後
にチャネルドーピングする方法もあるが、この場合ゲー
ト酸化膜へのイオン打込みによるダメージが考えられ
（たとえば応用物理、第54巻、第12号,1268ページ 198
5年参照）素子のプラズマに対する耐性が劣化すること
が予想される。従って、本実施例のようにゲート酸化膜
形成前にチャネルドーピングするほうが良いものと考え
られる。同図（ｃ）、（ｄ）はCMOS構造を製造する一般
的な工程である。１−５はゲート電極であり、該ゲート
電極をマスクとし、ボロン及びリンを選択的にイオン打
込みし、ソース及びドレイン部を形成する。（ｄ）に示
すようにＰチャネル多結晶シリコン薄膜トランジスタ１
−８及びＮチャネル多結晶シリコン薄膜トランジスタ１
−９を形成する。１−６はボロン打込み領域、１−７は
リン打込み領域を示す。水素イオン打込み方の場合はこ
この状態で行なう。次に層間絶縁膜を形成する。該層間
絶縁膜としてプラズマ窒化膜Si3N4を用いると多結晶シ
リコンの水素化が層間絶縁膜形成と同時に達成される。
同図（ｅ）に示すように層間絶縁膜１−10にCVDSiO2な
どを用いた場合は、続いて水素プラズマ処理を行なう。
１−11は水素プラズマにより発生した反応性の高い水素
ラジカルを示している。水素プラズマは、平行平板型の
一般的なプラズマ装置とH2ガスを用いることにより簡単
に得ることができる。一方、水素プラズマ処理工程は、
コンタクト電極を形成した後に行なっても、何ら問題は
ない。
以上述べたように、従来の水素プラズマ処理でＮチャ
ネル多結晶シリコン薄膜トランジスタがデプレッション
方向にシフトし、そしてＰチャネル多結晶シリコン薄膜
トランジスタがエンハンスメント方法にそれぞれシフト
するという異常シフトの問題を、チャネル部の多結晶シ
リコンにボロンを低濃度（1012cm-2から1013cm-2程度）
にチャネルドーピングしてライトＰ型多結晶シリコンに
したことにより防止することができる。従って、水素プ
ラズマ処理による多結晶シリコンの欠陥の低減という長
所を最大限に利用することが可能となった。つまり、サ
ブスレッシュホルド領域の立ち上がりが急しゅんとな
り、Vthの絶対値が低減され、しかもＮチャネル、Ｐチ
ャネル共にそのVthの絶対値の大きさが一致するという
すぐれた特性を持つCMOS型多結晶シリコン薄膜トランジ
スタの実現が可能となる。第２図にＮチャネル多結晶シ
リコン薄膜トランジスタに対する本実施例の効果を示
す。この図は発明者が実験して得たデータである。横軸
はゲートとソース間電圧VGSであり、たて軸はドレイン
電流IDSの対数である。測定はドレインとソース間電圧V
DSを5Vで行なった。破線２−１の山線が従来方法による
結果であり、実線２−２の曲線がボロンのチャネルドー
ピングを行なった本発明の実施例による結果である。た
だし、チャネルドーピングはゲート酸化膜形成後に行な
い、打込み量はボロン５×1012cm-2である。これらの結
果からわかるように、従来方法ではＮチャネル多結晶シ
リコン薄膜トランジスタがデプレッション方向に異常に
シフトするのに対し、本実施例の結果は、まったくシフ
トしておらず本実施例の効果は非常に大きいものであ
る。
例えばアクティブマトリクス基板に本発明を用いると
OFF電流が小さいので高コントラストなアクティブマト
リクス基板が実現できる。また、CMOS構造である為、シ
フトレジスタ回路（S/R）と光電変換素子を同一基板に
作り込んだイメージセンサーにも応用することができ、
前記イメージセンサーの高速読み取りや大型化、あるい
はカラー化などに対して大きな効果が期待される。低消
費電力化にもなるのでローコスト化にも役に立つ。また
低電圧化も可能となるので、素子の信頼性向上にもつな
がる。
〔発明の効果〕
以上述べたように、本発明によれば、立ち上がりが急
しゅんでVthが小さくてOFFリーク電流が小さくてさらに
ＮチャネルとＰチャネルのVthの絶対値がほぼ一致した
すぐれたCMOS型多結晶シリコン薄膜トランジスタを実現
することを可能にするので、イメージセンサーなどのデ
バイスの高速動作低消費電力化及び高信頼化などの要求
項目に対し非常に大きな効果をもたらすものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to an active matrix formed on a transparent insulating substrate or a CMOS (Comple) used for a switching element of a pixel of an image sensor or a driving circuit.
The present invention relates to a mentary-metal-oxide-semiconductor type polycrystalline silicon thin film transistor, which can provide a large current at a low driving voltage, and furthermore, a CMOS type polycrystalline silicon thin film transistor in which the absolute values of the threshold voltages of both channel transistors match, and a method of manufacturing the same. [Prior Art] In polycrystalline silicon, it is generally considered that defects such as dangling bonds existing in crystal grain boundaries act as trap levels or barriers for carriers (for example, John YWSeto, J. et al. Appl, Phys., 46,5247
(1975)) Therefore, in order to improve the performance of the polycrystalline silicon thin film transistor, it is necessary to reduce the defect. (For example, J. Appl. Phys., 53 (2), 1193 (19
82)) For this purpose, hydrogen is used to terminate the defects. Among them, a typical method is hydrogen plasma treatment (for example, the Japan Society of Applied Physics. Proceedings of the 1986 Autumn Conference, lecture number 27p- Q-5. Regarding hydrogen plasma,
Electronic Materials, January 1981, p124) or the formation of a plasma nitride film (IEICE Technical Report SSD 83-75, p. 23). When these methods are used, the absolute value of the threshold voltage (hereinafter referred to as Vth) becomes small, and the rise of the sub-threshold region becomes sharp. [Problems to be Solved by the Invention] However, in the above-described conventional technology, the problem of Vth shift cannot be ignored. That is, there is a problem that the N-channel transistor shifts in the depletion direction and the OFF leak current increases, and the P-channel transistor shifts in the enhancement direction. (Refer to the IEICE Technical Report SSD83-75, p.23.) This is because the exposure to the plasma causes a positive fixed charge to be formed in the gate oxide film and the channel portion is always induced to be negative. It is thought that. Therefore, if the polycrystalline silicon thin film is made P-type in advance, the above-mentioned problem of the shift in transistor characteristics due to the hydrogen plasma treatment can be solved. The present invention solves the problem of an abnormal shift in transistor characteristics associated with such a hydrogen plasma processing step, a hydrogen ion implantation step, or a plasma nitride film forming step, and has a small absolute value of Vth and a rise in the sub-threshold region. Another object of the present invention is to provide a CMOS type polycrystalline silicon thin film transistor in which the absolute value of Vth is substantially equal in both the P channel and the N channel. [Means for Solving the Problems] The present invention relates to a P-type polycrystalline silicon thin film transistor and an N-type polycrystalline silicon thin film transistor.
Forming a first polycrystalline silicon thin film of said p-type polycrystalline silicon thin film transistor and a second polycrystalline silicon thin film of said n-type polycrystalline silicon thin film transistor on an insulating substrate Performing a low concentration doping process on both the region serving as a channel of the first polycrystalline silicon thin film and the region serving as a channel of the second polycrystalline silicon thin film; and the first and second polycrystals. Forming a gate electrode on the silicon thin film via an insulating film; selectively doping the first polycrystalline silicon thin film with a P-type impurity at a high concentration; The first and second conductive type polycrystalline silicon thin film transistors by doping a high-concentration impurity at a high concentration. Forming a drain; and, after forming the source and the drain, performing a hydrogen plasma treatment, a hydrogen ion implantation treatment, or a plasma nitride film formation treatment for hydrogenation. Embodiment An embodiment of the present invention will be described with reference to FIG. In FIG. 1A, an island 1-2 of an undoped polycrystalline silicon thin film is formed on an insulating transparent substrate 1-1. The undoped polycrystalline silicon is deposited by low pressure CVD or the like. Further, the island 1-2 is formed by photoetching.
Then, boron, which is a P-type impurity, is channel-implanted into the polycrystalline silicon by ion implantation over the entire surface of the wafer to form light P-type polycrystalline silicon. 1-3
Indicates a boron beam. However, it is necessary to set the driving amount so that the shift amount of Vth is about 1 volt and the resistivity does not decrease, and about 10 12 cm −2 to 10 13 cm −2 is appropriate. Subsequently, a gate oxide film 1-4 is formed by thermal oxidation as shown in FIG. There is also a method of channel doping after forming the gate oxide film. In this case, damage due to ion implantation into the gate oxide film is considered (for example, Applied Physics, Vol. 54, No. 12, p. 1268, p. 198).
It is expected that the resistance of the device to plasma will be degraded. Therefore, it is considered that it is better to perform channel doping before forming the gate oxide film as in this embodiment. FIGS. 1C and 1D show a general process for manufacturing a CMOS structure. Reference numeral 1-5 denotes a gate electrode. Using the gate electrode as a mask, boron and phosphorus are selectively ion-implanted to form source and drain portions. As shown in (d), a P-channel polycrystalline silicon thin film transistor 1
-8 and N-channel polycrystalline silicon thin film transistor 1
-9 is formed. 1-6 indicates a boron implantation region, and 1-7 indicates a phosphorus implantation region. In the case of hydrogen ion implantation, this is performed in this state. Next, an interlayer insulating film is formed. When a plasma nitride film Si 3 N 4 is used as the interlayer insulating film, hydrogenation of polycrystalline silicon is achieved simultaneously with formation of the interlayer insulating film.
When CVDSiO 2 or the like is used for the interlayer insulating film 1-10 as shown in FIG.
1-11 indicates highly reactive hydrogen radicals generated by hydrogen plasma. Hydrogen plasma can be easily obtained by using a conventional plasma apparatus and H 2 gas of the parallel plate type. On the other hand, the hydrogen plasma processing step
There is no problem if it is performed after forming the contact electrode. As described above, the problem of the abnormal shift that the N-channel polycrystalline silicon thin film transistor shifts in the depletion direction and the P-channel polycrystalline silicon thin film transistor shifts to the enhancement method by the conventional hydrogen plasma treatment, is caused by the problem of the multi-channel region. Low concentration of boron in crystalline silicon (about 10 12 cm -2 to 10 13 cm -2 )
To form light P-type polycrystalline silicon by channel doping. Therefore, the advantage of reducing the defects of polycrystalline silicon by the hydrogen plasma treatment can be utilized to the utmost. In other words, the rise of the sub-threshold region becomes steep, the absolute value of Vth is reduced, and the N-channel and P-channel have the same characteristics of the absolute value of Vth in both CMOS channels. A thin film transistor can be realized. FIG. 2 shows the effect of this embodiment on an N-channel polycrystalline silicon thin film transistor. This figure is data obtained by the inventor through experiments. The horizontal axis is the gate-source voltage V GS , and the vertical axis is the logarithm of the drain current I DS . Measured is the voltage V between drain and source
DS was performed at 5V. The dashed line 2-1 is the result of the conventional method, and the solid line 2-2 is the result of the embodiment of the present invention in which boron channel doping is performed. However, the channel doping is performed after the formation of the gate oxide film, and the implantation amount is 5 × 10 12 cm −2 of boron. As can be seen from these results, in the conventional method, the N-channel polycrystalline silicon thin film transistor abnormally shifts in the depletion direction, whereas the result of the present embodiment does not shift at all, and the effect of the present embodiment is extremely high. It is big. For example, when the present invention is used for an active matrix substrate,
Since the OFF current is small, a high-contrast active matrix substrate can be realized. In addition, since it has a CMOS structure, it can be applied to an image sensor in which a shift register circuit (S / R) and a photoelectric conversion element are formed on the same substrate.
Significant effects can be expected for high-speed reading, large size, and colorization of the image sensor. It also contributes to lower power consumption and lower cost. In addition, since the voltage can be reduced, the reliability of the device can be improved. [Effects of the Invention] As described above, according to the present invention, an excellent CMOS having a sharp rise, a small Vth, a small OFF leak current, and an almost identical absolute value of the Vth of the N channel and the P channel. Since the present invention makes it possible to realize a polycrystalline silicon thin film transistor, it has a very great effect on requirements such as high-speed operation, low power consumption and high reliability of devices such as image sensors.
【図面の簡単な説明】
第１図（ａ）から（ｅ）は、本発明におけるCMOS型多結
晶シリコン薄膜トランジスタの工程図である。
第２図は、Ｎチャネル多結晶シリコン薄膜トランジスタ
に対する本発明の効果を従来例と比較する為に示したト
ランジスタ特性図である。
１−2;多結晶シリコン
１−3;ボロンビーム
１−5;ゲート電極
１−11;水素ラジカル
２−1;従来例によるトランジスタカーブ
２−2;本発明実施例によるトランジスタカーブBRIEF DESCRIPTION OF THE DRAWINGS FIGS. 1 (a) to 1 (e) are process diagrams of a CMOS type polycrystalline silicon thin film transistor according to the present invention. FIG. 2 is a transistor characteristic diagram showing the effect of the present invention on an N-channel polycrystalline silicon thin film transistor for comparison with a conventional example. 1-2; polycrystalline silicon 1-3; boron beam 1-5; gate electrode 1-11; hydrogen radical 2-1; conventional transistor curve 2-2;
Claims (1)
シリコン薄膜トランジスタとを有する薄膜トランジスタ
の製造方法において、 絶縁性基板上に前記Ｐ型多結晶シリコン薄膜トランジス
タの第１多結晶シリコン薄膜と前記Ｎ型多結晶シリコン
薄膜トランジスタの第２多結晶シリコン薄膜を形成する
工程と、 前記第１多結晶シリコン薄膜のチャネルとなる領域及び
前記第２多結晶シリコン薄膜のチャネルとなる領域の両
方にボロンを低濃度にドーピングする工程と、 前記第１及び第２多結晶シリコン薄膜上に絶縁膜を介し
てゲート電極を形成する工程と、 前記第１多結晶シリコン薄膜に選択的にＰ型不純物を高
濃度にドーピングし、前記第２多結晶シリコン薄膜に選
択的にＮ型不純物を高濃度にドーピングして、前記第１
及び第２導電型多結晶シリコン薄膜トランジスタのソー
ス及びドレインを形成する工程と、 前記ソース及びドレインを形成後に、水素プラズマ処
理、水素イオン打ち込み処理または水素化のためのプラ
ズマ窒化膜形成処理を施す工程と を有することを特徴とする薄膜トランジスタの製造方
法。(57) [Claims] A method of manufacturing a thin film transistor having a P-type polycrystalline silicon thin film transistor and an N-type polycrystalline silicon thin film transistor, comprising: a first polycrystalline silicon thin film of the P-type polycrystalline silicon thin film transistor and an N-type polycrystalline silicon thin film transistor on an insulating substrate; Forming a second polycrystalline silicon thin film; and doping boron at a low concentration into both a region serving as a channel of the first polycrystalline silicon thin film and a region serving as a channel of the second polycrystalline silicon thin film; Forming a gate electrode on the first and second polycrystalline silicon thin films via an insulating film; selectively doping the first polycrystalline silicon thin film with a P-type impurity at a high concentration; Selectively doping a crystalline silicon thin film with an N-type impurity at a high concentration,
Forming a source and a drain of the second conductivity type polycrystalline silicon thin film transistor; and performing a hydrogen plasma process, a hydrogen ion implantation process, or a plasma nitride film forming process for hydrogenation after forming the source and the drain. A method for manufacturing a thin film transistor, comprising:
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-
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