JP2795124B2 - Halftone image display method of the display panel - Google Patents

Halftone image display method of the display panel

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Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、プラズマディスプレイパネル(以下単にPDPと記述する)や液晶ディスプレイパネル(以下単にLCDと記述する)のようなディスプレイパネルにおいて、各画素についての1画面表示期間(例えば1フィールド表示期間または1フレーム表示期間)を表示階調に対応したビット数N(Nは2以上の整数)の表示期間(例えばサブフィールド期間)に時分割し、各分割表示期間の表示パルス数に各ビットに対応した重み付けをすることによってビデオ信号の中間調画像を表示する方法に関するものである。 The present invention relates to a plasma display panel (hereinafter simply PDP as described) one screen display period of the display panel, such as, a liquid crystal display panel (hereinafter simply referred to as LCD), for each pixel ( for example, time-divided into one field display period or a display period of the frame display period) the number of bits corresponding to the display gradation of the N (N is an integer of 2 or more) (e.g. sub-field period), the display pulses of each divided display periods to a method of displaying a halftone image of the video signal by a weighting corresponding to each bit of the number.

【0002】 [0002]

【従来の技術】従来、この種の中間調画像表示方法には、JAPAN DISPLAY'92の605から6 Conventionally, the half-tone image display method of this kind, from 605 JAPAN DISPLAY'92 6
08までに「S16-2 A Full Color To up to 08 "S16-2 A Full Color
AC Plasma with 256 Gray S AC Plasma with 256 Gray S
cale」として記載された方法が知られていた。 The method described as cale "it has been known.

【0003】すなわち、8ビット、256階調で中間調を表示の場合には、図3の(a)、(b)に示すように、各画素についての1フィールド表示期間1F(例えば約16.6ms)を8つのサブフィールド期間SF1 [0003] That is, 8 bits, 256 in the case of displaying a halftone gradation is in FIG. 3 (a), as shown in (b), 1 field display period 1F for each pixel (e.g., about 16. 6ms) the eight sub-field period SF1
〜SF8に時分割し、各サブフィールド期間SF1、 ~SF8 divided into two o'clock, each sub-field period SF1,
…、SF8をさらにアドレス期間APと表示期間SPに時分割し、この表示期間SPに1:2:4:8:…:1 ..., and time-divided into a display period SP further address period AP the SF8, to the display period SP 1: 2: 4: 8: ...: 1
28の比率の重み付けをする。 28 to the weighting of the ratio of.

【0004】例えば、サブフィールド期間SF1の表示期間SPに2個の表示パルスを割り当てたとすると、サブフィールド期間SF3、SF8の表示期間SPには8 [0004] For example, when assigning the two display pulse to the display period SP of the sub-field period SF1, the display period SP of the sub-field period SF3, SF8 8
(=2×4)、256(=2×128)個の表示パルスを割り当てる。 (= 2 × 4), 256 (= 2 × 128) allocates the number of display pulses. また、アドレス期間APはサブフィールド期間SF1、…、SF8に関係なく一定(例えば1. The address period AP subfield periods SF1, ..., constant regardless of the SF8 (e.g. 1.
5ms)で、ディスプレイパネルによって決まり、ステップ1、2、3、4の期間からなる。 In 5 ms), determined by the display panel consists of a period of step 1, 2, 3, 4.

【0005】ステップ1の期間では、直前の表示期間の影響を排除して全ての放電ドットを同じ状態にするために、ドットマトリックス型のPDPのX Sustai [0005] In the period of Step 1, to all discharge dots by eliminating the influence of the previous display period in the same state, the dot matrix type PDP X Sustai
n電極に消去パルスが加えられる。 Erase pulse to the n-electrode is applied. ステップ2の期間では、前記PDPのX Sustain電極とY1、Y The duration of the step 2, the PDP X Sustain electrode and Y1, Y
2、…、Y480 Sustain電極の間に書き込みパルスを加え、0Vに維持されているアドレス電極によって螢光体の表面にイオンの一部が積み重ねられる。 2, ..., Y480 Sustain a write pulse applied between the electrodes, some ions are stacked on the surface of the phosphor by the address electrodes are maintained at 0V. ステップ3の期間では、壁電荷を除去するためにXSus In the period of Step 3, XSus to remove wall charges
tain電極に消去パルスが加えられる。 Erase pulse tain electrode is applied. ステップ4の期間では、前記PDPのアドレス電極にスキャンパルスが加えられる。 The duration of the step 4, the scan pulse is applied to the address electrodes of the PDP.

【0006】 [0006]

【発明が解決しようとする課題】しかしながら、上述した従来の中間調画像表示方法では、表示階調を多くするために時分割するサブフィールド期間の数を多くすると、これに伴ってアドレス期間APの数が多くなって表示期間SPが短くなり(表示パルス数が少なくなり)、 However [0005] In the conventional halftone image display method described above, when the number of sub-field periods in a time division in order to increase the display gradation, an address period AP in accordance with this the number is large and become the display period SP is shortened (the number of display pulse is reduced),
表示輝度の最大値が小さくなる。 The maximum value of the display luminance is reduced.

【0007】このため、ビデオ信号のAPL(平均映像レベル)が小さくなる暗い画面では、コントラスト比が低下し表示画質が劣化するという問題点があった。 [0007] Therefore, in a dark screen APL of the video signal (average picture level) decreases, a problem that the contrast ratio is deteriorated display quality decreases. また、ディスプレイパネル(例えばPDP)では、APL Further, the display panel (eg PDP), APL
の大きいときと小さいときの消費電力の差が大きく、電源の負担が大きくなるという問題点があった。 Large difference in the power consumption when the time and a small large has a problem that the burden of power supply is increased.

【0008】本発明は上述の問題点に鑑みなされたもので、ビデオ信号のAPLが小さくなる暗い画面でも、コントラスト比が低下するのを防止して表示画質を改善することができ、APLの大きいときと小さいときの消費電力の差を小さくすることができる、ディスプレイパネルの中間調画像表示方法を提供することを目的とするものである。 [0008] The present invention has been made in view of the above problems, even in a dark screen APL of the video signal is reduced, it is possible to improve the display quality by preventing the contrast ratio is lowered, a large APL it is possible to reduce the difference in power consumption when the small case, it is an object to provide a halftone image display method of the display panel.

【0009】 [0009]

【課題を解決するための手段】本発明は、ディスプレイパネルの各画素についての1画面表示期間を表示階調に対応したビット数N(Nは2以上の整数)の表示期間に時分割し、各分割表示期間の表示パルス数に各ビットに対応した重み付けをすることによってビデオ信号の中間調画像を表示する方法において、前記ビデオ信号のAP SUMMARY OF THE INVENTION The present invention time-divided into one screen display period of the display period the number of bits corresponding to the display gradation of the N (N is an integer of 2 or more) for each pixel of the display panel, a method of displaying a halftone image of the video signal by a weighting corresponding to each bit to display the number of pulses of each divided display periods, AP of the video signal
L(平均映像レベル)を設定レベルと比較することによって表示画像の明るさをm段階(mは2以上の整数)に区分し、表示画像の明るさが明るくなるほど表示階調数が多くなるように、表示画像の明るさの段階に応じて前記分割数Nの数を切り換えて中間調画像を表示するようにしたことを特徴とするものである。 L divided (average picture level) brightness of a display image by comparing the set level in m stages (m is an integer of 2 or more), the greater the higher the display tone number brightness of the display image becomes brighter as to, and is characterized in that so as to display the halftone image by switching the number of the division number N depending on the stage of the brightness of the display image.

【0010】 [0010]

【作用】ビデオ信号のAPLを設定レベルと比較することによって表示画像の明るさがm段階(例えば3段階) [Action] brightness m stages of a display image by comparing the APL of the video signal and the set level (e.g., 3 stages)
に区分される。 It is divided into. この区分されたm段階の表示画像の明るさに対応して、1画面表示期間(例えば1フィールド表示期間)の分割数(例えばサブフィールド数)Nの数が、表示画像の明るさが明るいほど表示階調が多くなる(例えば表示階調が64、128、256となる)ように、例えばN 1 (例えば6)、N 2 (例えば7)、N In response to the brightness of the segmented m stages of a display image, the number of divisions of one screen display period (e.g. one field display period) (for example, the number of sub-fields) The number of N is, the greater the bright brightness of display images the greater the display gradation (for example, a display gradation is 64, 128, 256) as, for example, N 1 (e.g. 6), N 2 (e.g. 7), N
3 (例えば8)と切り換えられる。 3 is switched (e.g., 8).

【0011】このため、APLが小さくなる暗い画面では、分割数(例えばサブフィールド数)Nの数が小さくなる方向へ(例えば8から6へ)切り換わるので、アドレス期間APの数が少なくなって表示期間が長くなり(表示パルス数が多くなり)、表示輝度の最大値が小さくならず、コントラスト比が低下しない。 [0011] Therefore, in a dark screen APL is small, since the switched division number (e.g., the number of sub-fields) N number to decrease direction (for example, from 8 to 6) cutting, have fewer address period AP display period is long (becomes large number of display pulses), not smaller the maximum value of the display luminance, contrast ratio is not reduced.

【0012】 [0012]

【実施例】以下、本発明による中間調画像表示方法の一実施例を図1および図2を用いて説明する。 EXAMPLES Hereinafter, an embodiment of a half-tone image display method according to the present invention will be described with reference to FIGS. 図1は本発明方法を実施する装置の要部の概略構成を示すものである。 Figure 1 shows a schematic configuration of the main part of the apparatus for carrying out the present invention method. 図1の(a)において、R、G、B信号はビデオ信号としての赤、緑、青の8ビット階調(256階調)のディジタル信号を表わす。 In FIG. 1 (a) represents R, G, B signals are red as a video signal, a green, a digital signal of 8-bit gray scale of blue (256 gradations). 10はγ補正・レベル変換回路で、このγ補正・レベル変換回路10は、後述する制御回路20からの制御信号に基づいて、R、G、B信号のγ補正およびレベル変換を行なうように構成されている。 10 is a γ correction level conversion circuit, the γ correction and the level conversion circuit 10 is configured based on a control signal from the control circuit 20 to be described later, performs R, G, and γ correction and level conversion of the B signal It is.

【0013】前記γ補正・レベル変換回路10の出力側には、フィールドメモリ12、PDPドライバ14およびディスプレイパネルの一例としてのドットマトリックス型のPDP16が順次結合している。 [0013] The output side of the γ correction and the level conversion circuit 10, the field memory 12, PDP drivers 14 and PDP16 dot matrix type as an example of a display panel are sequentially bonded. Y信号は輝度信号で、この輝度信号Yは例えばR、G、B信号に基づいて作成される。 In Y signal luminance signal, the luminance signal Y, for example R, G, is created based on the B signal. 18は積分回路で、この積分回路18はY信号を積分することによってAPL(平均映像レベル)を出力するように構成されている。 18 an integrating circuit, the integrating circuit 18 is configured to output an APL (average picture level) by integrating the Y signal.

【0014】20は制御回路で、この制御回路20は、 [0014] 20 is a control circuit, the control circuit 20,
前記積分回路18からのAPLを予め設定された設定レベルと比較することによって表示画像の明るさを大きく3段階に区分し、対応した制御信号、、を後述する表示タイミング信号出力回路22に出力するとともに、この3段階のそれぞれをさらに3段階に区分し、対応した制御信号l、m、h、l、m、h、 The divided into three stages increase the brightness of the displayed image by comparison with a preset level APL from the integrating circuit 18, and outputs a corresponding control signal ,, the display timing signal output circuit 22 to be described later together, and further divided into three stages of each of the three steps, the corresponding control signal l, m, h, l, m, h,
l、m、hを前記γ補正・レベル変換回路10に出力するように構成されている。 l, m, and is configured to output h to the γ correction and the level conversion circuit 10.

【0015】すなわち、前記制御回路20は、前記積分回路18からのAPLが、10%未満の範囲内の低(例えば3.5%未満)、中(例えば3.5%以上7%未満)、高(例えば7%以上10%未満)のときは、それぞれ制御信号l、m、hを出力し、10%以上2 [0015] That is, the control circuit 20, APL from the integrating circuit 18, a low (e.g., less than 3.5%) in the range of less than 10%, medium (e.g., less than 3.5% or more 7%), when the high (e.g. less than 7% to 10%), control signals l, m, and outputs h, 10% over 2
5%未満の範囲内の低(例えば10%以上15%未満)、中(例えば15%以上20%未満)、高(例えば20%以上25%未満)のときは、それぞれ制御信号l、m、hを出力し、25%以上の範囲内の低(例えば25%以上50%未満)、中(例えば50%以上7 In the range of less than 5% low (e.g. less than 10% to 15%), medium (e.g., less than 15% to 20%), when the high (e.g. 20% or more and less than 25%), control signals l, m, outputs h, low (e.g., less than 25% to 50%) in the range of 25% or more, the medium (for example, 50% or more 7
5%未満)、高(例えば75%以上)のときは、それぞれ制御信号l、m、hを出力するように構成されている。 Less than 5%), when the high (e.g. 75% or higher), and is configured to output control signals l, m, and h.

【0016】そして、前記γ補正・レベル変換回路10 [0016] Then, the γ correction and the level conversion circuit 10
は、前記制御回路20からの制御信号l、m、h A control signal l from the control circuit 20, m, h
に基づいて、図1の(b)の変換パターンl、m、 Based on the conversion pattern l, m in FIG. 1 (b), the
hに示すように、入力した8ビット階調用のR、G、 As shown in h, for 8-bit grayscale input R, G,
B信号をγ補正(明るさの非線形性の補正)するとともに6ビット階調用のR、G、B信号にレベル変換して出力するように構成されている。 R for 6-bit gray scale with the B signal γ correction (brightness nonlinearity correction), G, and it is configured to output the level B signals.

【0017】また、前記γ補正・レベル変換回路10 Further, the γ correction and the level conversion circuit 10
は、前記制御回路20からの制御信号l、m、h A control signal l from the control circuit 20, m, h
又は制御信号l、m、hに基づいて、図1の(b)の変換パターンl、m、h又はl、 Or control signals l, m, based on h, the conversion pattern l in FIG. 1 (b), m, h or l,
m、hに示すように、入力した8ビット階調用のR、 m, as shown in h, R for 8-bit grayscale input,
G、B信号をγ補正するとともに7ビット階調用又は8 G, or a 7-bit gray scale with the B signal for correcting gamma 8
ビット階調用のR、G、B信号にレベル変換して出力するように構成されている。 R for bit gradation, G, is configured to output the level B signals.

【0018】22は表示タイミング信号出力回路で、この表示タイミング信号出力回路22は、サブフィールド数カウンタ24と表示パルス数カウンタ26とを主体に構成され、前記制御回路20からの制御信号、、 [0018] 22 is a display timing signal output circuit, the display timing signal output circuit 22 is mainly composed of a sub-field counter 24 and the display pulse number counter 26, a control signal from the control circuit 20 ,,
に基づいて、図2の(a)、(b)、(c)に示すようなタイミングで、表示タイミングパルス、、を表示制御回路28に出力するように構成されている。 Based on, in FIG. 2 (a), is configured to output (b), the at timings as shown in (c), the display timing pulse ,, display control circuit 28 a.

【0019】すなわち、前記サブフィールド数カウンタ24は前記制御回路20からの制御信号、、に基づいてサブフィールド数6、7、8に対応したパルスを出力し、前記表示パルス数カウンタ26は前記サブフィールド数カウンタ24からの出力信号に基づいて6、 [0019] That is, the subfield number counter 24 outputs pulses corresponding to the number of subfields 6,7,8 based on the control signal ,, from the control circuit 20, the display pulse number counter 26 is the sub 6 based on the output signal from the field counter 24,
7、8ビット階調に対応した数の表示パルスを前記表示制御回路28に出力するとともに、キャリー出力をリセット信号として前記サブフィールド数カウンタ24に出力するように構成されている。 With the number of display pulses corresponding to 7,8-bit gradation and outputs to the display control circuit 28, and is configured to output a carry output as a reset signal to the sub-field counter 24.

【0020】前記表示制御回路28は、前記表示タイミング信号出力回路22からの表示タイミングパルス、 [0020] The display control circuit 28, display timing pulses from the display timing signal output circuit 22,
、に基づいて、前記フィールドメモリ12に書き込む表示データを6、7、8ビット階調のデータに制御するように構成されている。 , Based on, and is configured to control the display data written in the field memory 12 to 6,7,8-bit grayscale data.

【0021】前記表示タイミングパルスの表示タイミングは、図2の(a)に示すように、1F(1フィールド表示期間)を6のサブフィールド期間SF1〜SF6 The display timing of the display timing pulses, as shown in FIG. 2 (a), 1F (1 field display period) of sub-field period of 6 SF1 to SF6
に時分割し、各サブフィールド期間SF1、SF2、S Divided into two o'clock, each sub-field period SF1, SF2, S
F3、…、SF6をさらにAP(アドレス期間)とSP F3, ..., SF6 further AP and (address period) SP
1(表示期間1)、APとSP2、APとSP3、…、 1 (display period 1), AP and SP2, AP and SP3, ...,
APとSP6に時分割し、これらの表示期間SP1、S And time-divided into AP and SP6, these display period SP1, S
P2、SP3、…、SP6に14、28、56、…、4 P2, SP3, ..., to SP6 14,28,56, ..., 4
48個の表示パルスを割り当て、1:2:4:…:32 Assign the 48 display pulse, 1: 2: 4: ...: 32
の比率の重み付けをする。 The weighting of the ratio. この表示パルスの数は、説明の便宜上、前記PDP16で固有に決まるAPと表示パルスの周期をそれぞれ1.5msと7.5μsとし、1 The number of display pulses, for convenience of description, the period of the AP and the display pulse determined uniquely by the PDP16 and respectively 1.5ms and 7.5Myuesu, 1
Fを16msとして決めている。 It has decided to F as 16ms.

【0022】すなわち、1Fが6のSFに時分割されているので、1F内のアドレス期間は9ms(=1.5m [0022] That is, since 1F is time-divided into SF 6, an address period in 1F is 9 ms (= 1.5 m
s×6)となり、1F内の表示期間は7ms(=16m s × 6), and the display period in 1F is 7 ms (= 16m
s−9ms)となる。 s-9ms) to become. このため、この7msの表示期間内で64(6ビット)の重み付けをするときの単位の重みの表示パルス数は14(=7×1000/64/7. Therefore, the display pulse number of the weights of the unit at the time of weighting 64 in the display period of 7 ms (6 bits) 14 (= 7 × 1000/64/7.
5)となる。 5) and a. なお、APは、図3の(b)で説明した従来例と同様に、ステップ1、2、3、4の期間からなっている。 Incidentally, AP is similar to the conventional example described in the FIG. 3 (b), it consists period in step 1, 2, 3, 4.

【0023】前記表示タイミングパルスの表示タイミングは、図2の(b)に示すように、1Fを7のサブフィールド期間SF1〜SF7に時分割し、各サブフィールド期間SF1、SF2、SF3、…、SF7の表示期間SP1、SP2、SP3、…、SP7に5、10、2 The display timing of the display timing pulses, as shown in FIG. 2 (b), 1F were split at subfield SF1~SF7 second 7, each subfield periods SF1, SF2, SF3, ..., display period of SF7 SP1, SP2, SP3, ..., to SP7 5,10,2
0、…、320の表示パルスを割り当て、1:2:4: 0, ..., assign the display pulses 320, 1: 2: 4:
…:64の比率の重み付けをする。 ...: the 64 weighting of the ratio of. この表示パルスの数は次のように決められる。 The number of display pulse is determined in the following manner.

【0024】すなわち、1Fが7のSFに時分割されているので、1F内のアドレス期間は10.5ms(= [0024] That is, since 1F is time-divided into 7 of SF, the address period in 1F is 10.5 ms (=
1.5ms×7)となり、1F内の表示期間は5.5m 1.5 ms × 7), and the display period in 1F is 5.5m
s(=16ms−10.5ms)となる。 To become s (= 16ms-10.5ms). このため、この5.5msの表示期間内で128(7ビット)の重み付けをするときの単位の重みの表示パルス数は5(= Therefore, the display pulse number of the weights of the unit at the time of the weighting in the display period of 5.5 ms 128 (7 bits) 5 (=
5.5×1000/128/7.5)となる。 A 5.5 × 1000/128 / 7.5).

【0025】前記表示タイミングパルスの表示タイミングは、図2の(c)に示すように(図3の(a)とほぼ同様に)、1Fを8のサブフィールド期間SF1〜S [0025] The display timing of the display timing pulses, (almost same as in FIG. 3 (a)) as shown in FIG. 2 (c), sub-field period of 1F to 8 SF1~S
F8に時分割し、各サブフィールド期間SF1、SF Split at F8 two, each sub-field period SF1, SF
2、SF3、…、SF8の表示期間SP1、SP2、S 2, SF3, ..., display period of SF8 SP1, SP2, S
P3、…、SP8に2、4、8、…、256の表示パルスを割り当て、1:2:4:…:128の比率の重み付けをする。 P3, ..., SP8 to 2,4,8, ..., assign the display pulse 256, 1: 2: 4: ...: 128 to weight ratio of. この表示パルスの数は次のように決められる。 The number of display pulse is determined in the following manner.

【0026】すなわち、1Fが8のSFに時分割されているので、1F内のアドレス期間は12ms(=1.5 [0026] That is, since 1F is time-divided into SF 8, an address period in 1F is 12 ms (= 1.5
ms×8)となり、1F内の表示期間は4ms(=16 ms × 8), and the display period in 1F is 4 ms (= 16
ms−12ms)となる。 ms-12ms) to become. このため、この4msの表示期間内で256(8ビット)の重み付けをするときの単位の重みの表示パルス数は2(=4×1000/256 Therefore, the display pulse number of the weights of the unit at the time of the weighting in the display period of 4 ms 256 (8 bits) 2 (= 4 × 1000/256
/7.5)となる。 /7.5) to become.

【0027】つぎに、前記実施例の作用を説明する。 Next, the operation of the embodiment. (イ)積分回路18はY信号を積分することによってA (A) integrator circuit 18 A by integrating the Y signal
PLを出力し、制御回路20は、このAPLを予め設定した設定レベルと比較することによって、表示画像の明るさに対応した制御信号l、m、h、l、 Outputs PL, the control circuit 20, by comparing the set level set this APL advance, control signals l corresponding to the brightness of the display image, m, h, l,
m、h、l、m、hをγ補正・レベル変換回路10に出力するとともに、制御信号、、を表示タイミング信号出力回路22に出力する。 m, h, l, m, and outputs the h the γ correction and the level conversion circuit 10, and outputs a control signal ,, the display timing signal output circuit 22.

【0028】(ロ)γ補正・レベル変換回路10は、制御回路20からの制御信号l、m、h、l、 [0028] (b) gamma correction and level converting circuit 10, control signal l from the control circuit 20, m, h, l,
m、h、l、m、hに基づいて、入力したR、 m, h, on the basis of l, m, to h, and the input R,
G、B信号をγ補正するとともに、輝度レベル変換する。 G, and B signals is corrected gamma, luminance level conversion. すなわち、APLが10%未満の範囲内の低(例えば3.5%未満)、中(例えば3.5%以上7%未満)、高(例えば7%以上10%未満)のときは、図1 That is, low in the range APL is less than 10% (e.g., less than 3.5%), medium (e.g., less than 3.5% or more 7%), when the high (e.g. less than 7% to 10%), 1
の(b)の変換パターンl、m、hに示すように、入力した8ビット階調用のR、G、B信号をγ補正するとともに6ビット階調用のR、G、B信号に輝度レベル変換して出力する。 Conversion pattern l of (b), m, as shown in h, R for 8-bit grayscale input, G, R for 6-bit gray scale with the B signal to correct gamma, G, luminance level B signals to and output.

【0029】そして、APLが10%以上25%未満の範囲内の低(例えば10%以上15%未満)、中(例えば15%以上20%未満)、高(例えば20%以上25 [0029] Then, a low (e.g., less than 10% to 15%) of the APL is in a range of less than 25% more than 10%, medium (e.g., less than 15% to 20%), high (e.g., 20% or more 25
%未満)のときは、図1の(b)の変換パターンl、 When the% less), the conversion pattern l in FIG. 1 (b), the
m、hに示すように、入力した8ビット階調用のR、G、B信号をγ補正するとともに、7ビット階調用又は8ビット階調用のR、G、B信号にレベル変換して出力する。 m, as shown in h, R for 8-bit grayscale input, G, and B signals is corrected gamma, R for 7-bit gray-scale or 8-bit grayscale, G, and outputs the level B signals .

【0030】また、APLが25%以上の範囲内の低(例えば25%以上50%未満)、中(例えば50%以上75%未満)、高(例えば75%以上)のときは、図1の(b)の変換パターンl、m、hに示すように、入力した8ビット階調用のR、G、B信号をγ補正するとともに8ビット階調用のR、G、B信号にレベル変換して出力する。 Further, the low within APL is 25% or more (e.g., 25% or more and less than 50%), medium (e.g., less than 50% 75%), when the high (e.g. 75% or higher), in FIG. 1 conversion pattern l of (b), m, as shown in h, R for 8-bit grayscale input, G, R for 8-bit gray scale with the B signal to correct gamma, and level conversion G, and B signals Output.

【0031】(ハ)一方、表示タイミング信号出力回路22は、制御回路20からの制御信号、、に基づいて図2の(a)(b)(c)に示すような表示タイミングを持った表示タイミングパルス、、を表示制御回路28に出力する。 [0031] (iii) On the other hand, the display timing signal output circuit 22, a display based on the control signal ,, from the control circuit 20 with a display timing shown in FIGS. 2 (a) (b) (c) It outputs a timing pulse ,, the display control circuit 28. すなわち、APLが10%未満のときは、図2の(a)に示すような6ビット階調の表示タイミングを持った、最大表示パルス数896の表示タイミングパルスが表示制御回路28に入力する。 That is, when APL is less than 10%, with a display timing of the 6-bit gradation as shown in FIG. 2 (a), the display timing pulses for the maximum display number of pulses 896 is input to the display control circuit 28.

【0032】そして、APLが10%以上25%未満のときは、図2の(b)に示すような7ビット階調の表示タイミングを持った、最大表示パルス数640の表示タイミングパルスが表示制御回路28に入力する。 [0032] Then, when the APL is less than 25% 10% or more, with the display timing of the 7-bit gradation as shown in FIG. 2 (b), the display timing pulse display control for the maximum display number of pulses 640 the input to the circuit 28. また、APLが25%以上のときは、図2の(c)に示すような8ビット階調の表示タイミングを持った、最大表示パルス数512の表示タイミングパルスが表示制御回路28に入力する。 Further, when the APL is 25% or more, with the display timing of the 8-bit gradation as shown in FIG. 2 (c), the display timing pulses for the maximum display number of pulses 512 is input to the display control circuit 28.

【0033】(ニ)表示制御回路28は、表示タイミング信号出力回路22からの表示タイミングパルス、 [0033] (d) The display control circuit 28, display timing pulses from the display timing signal output circuit 22,
、に基づいて、フィールドメモリ12に書き込む表示データを6、7、8ビット階調のデータに制御する。 , Based on, for controlling the display data to be written to the field memory 12 to 6,7,8-bit grayscale data.

【0034】(ホ)上述のようにγ補正およびレベル変換されるとともに、階調変換されてフィールドメモリ1 [0034] (e) along with the γ correction and level conversion as described above, the field memory 1 are tone conversion
2に書き込まれた表示データは、PDPドライバ14を介してPDP16に送られる。 Display data written in 2 is sent to the PDP16 via the PDP driver 14. このため、PDP16は図1の(b)に示す変換パターンに近似した表示特性で表示する。 Thus, PDP 16 is displayed in display characteristics that approximate conversion pattern shown in (b) of FIG.

【0035】すなわち、APLが10%未満の範囲内の低、中、高のときは(暗い画面のときは)、PDP16 [0035] That is, low APL is in a range of less than 10%, in, when the high (when the dark screen), PDP 16
は図1の(b)の変換パターンl、m、hに近似した表示特性で表示する。 Show the conversion pattern l of (b) Figure 1, m, in the display characteristics approximating in h. そして、APLが10%以上25%未満の範囲内の低、中、高のときは、PDP16 The low APL is in a range of less than 25% 10% or more, in, the case of high, PDP 16
は図1の(b)の変換パターンl、m、hに近似した表示特性で表示する。 Show the conversion pattern l of (b) Figure 1, m, in the display characteristics approximating in h. また、APLが25%以上の範囲内の低、中、高のときは、図1の(b)の変換パターンl、m、hに近似した表示特性で表示する。 The low within APL is 25% or more, in, the case of high conversion pattern l in FIG. 1 (b), m, is displayed on the display characteristics approximating in h.

【0036】前記実施例では、APLを3段階に区分し、これに対応して表示階調を6、7、8ビット階調の3段階に切り換えるようにしたが、本発明はこれに限るものでなく、APLをm段階(mは2以上の整数)に区分し、これに対応して表示階調を相異なるビット階調のm段階に切り換え、表示画像の明るさが明るくなるほど表示階調数が多くなるようにするものであればよい。 [0036] In the above embodiment, those dividing the APL into three stages, has been to switch in three steps of 6,7,8-bit gradation display gradation Correspondingly, the present invention is limited to this not, divided into the APL m stages (m is an integer of 2 or more), it changed over m stages of different bit gradation display gradation corresponding, higher display gradation becomes bright brightness of display images as long as to make the number increases. 例えば、APLを4段階に区分し、これに対応して表示階調を5、6、7、8ビット階調の4段階に切り換えるようにしてもよい。 For example, by dividing the APL in four stages, the display gradation corresponding thereto may be switched in four stages of 5,6,7,8-bit gray scale.

【0037】前記実施例では、3段階の表示画像の明るさのそれぞれにおけるビデオ信号のγ補正およびレベル変換の変換パターンを、各段階内におけるAPLの大きさに応じて3種類設定して、隣接する段階間の切り換え時における輝度レベルの変化をスムースにするようにしたが、本発明はこれに限るものでなく、γ補正およびレベル変換の変換パターンを各段階内におけるAPLの大きさに応じて3種類以外の複数種類(例えば2種類)設けて、隣接する段階間の切り換え時における輝度レベルの変化をスムースにするようにしてもよいし、またはγ [0037] In the above embodiment, the transformation pattern of the γ correction and the level conversion of the video signal in each of the brightness of the three levels of the displayed image, and three set according to the magnitude of the APL in each stage, neighbor Although so as to smoothly change the luminance level at the time of switching between the step of the present invention is not limited to this, the conversion pattern of γ correction and level conversion in accordance with the magnitude of the APL in each stage 3 a plurality of types (e.g., two) other than the type provided, may be smoothly changes in luminance levels when switching between adjacent stages, or γ
補正およびレベル変換の変換パターンを各段階について1種類だけ設けてもよい。 The conversion pattern of correction and level conversion may be provided by one for each step.

【0038】前記実施例では、3段階の表示画像の明るさのそれぞれについて、ビデオ信号のγ補正およびレベル変換を行なうことによって、明るさの非線形性の補正を同時に行なうようにしたが、本発明はこれに限るものでなく、γ補正を省略したものについても本発明を利用することができる。 [0038] In the embodiment, for each of the brightness of the three levels of the displayed image, by performing γ correction and level conversion of the video signal, but to perform the brightness of the non-linearity correction at the same time, the present invention can also utilize the present invention for those is omitted is not limited to this, gamma correction.

【0039】 [0039]

【発明の効果】本発明によるディスプレイパネルの中間調画像表示方法は、上記のように、ビデオ信号のAPL Halftone image display method of a display panel according to the present invention exhibits, as above, APL of the video signal
を設定レベルと比較することによって表示画像の明るさをm段階(mは2以上の整数)に区分し、表示画像の明るさが明るくなるほど表示階調数が多くなるように、表示画像の明るさの段階に応じて1画面表示期間(例えば1フィールド表示期間)の分割数(例えばサブフィールド数)Nの数を切り換えて中間調画像を表示するように構成したので、分割数(例えばサブフィールド数)Nの数は、表示画像の明るさが明るいほど表示階調数が多くなる(例えば表示階調数が64、128、256となる)ように、例えば6、7、8と切り換えられる。 The brightness of the display image m stages (m is an integer of 2 or more) are divided into by comparing the set level, so that many more display tone number brightness of the display image becomes brighter, the brightness of the display image since it is configured to display a halftone image by switching the number of division number (e.g., the number of sub-fields) N of one screen display period (e.g. one field display period) depending on the stage, the division number (e.g. subfields number) the number of N is, as brightness is the more display gradation number bright display image (e.g., display gradation number is 64, 128, 256), for example, it switched and 6,7,8.

【0040】このため、APLが小さくなる暗い画面では、分割数(例えばサブフィールド数)Nの数が小さくなる方向へ(例えば8から6へ)切り換わりアドレス期間APの数が少なくなるので、暗い画面でも表示輝度の最大値が小さくならず、コントラスト比が低下しない。 [0040] Therefore, in a dark screen the APL is smaller, the number of division number (e.g., the number of subfields) N number in the direction of smaller (for example from 8 to 6) switched the address period AP is reduced, the dark also not smaller the maximum value of the display luminance at the screen, the contrast ratio is not reduced.
すなわち、従来例より表示画質を改善することができる。 That is, it is possible to improve the display image quality than conventional. さらに、APLの大きいときは表示輝度が小さくなるに方向に表示階調数が制御され、APLが小さいときは表示輝度を大きくする方向に表示階調数が制御されるので、APLの大きいときと小さいときの消費電力の差を小さくして平均化することができ、電源の負担を小さくすることができる。 Furthermore, when the APL greater are controlled display gradation number in a direction to the display brightness is reduced, since when APL is small display gradation number in a direction to increase the display brightness is controlled, when the APL greater and can be averaged to reduce the difference between the power consumption is smaller, it is possible to reduce the burden on the power supply.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明によるディスプレイパネルの中間調画像表示方法の一実施例を示すもので、(a)は本発明方法を実施する装置の要部概略構成図、(b)は(a)のγ [1] shows one embodiment of a halftone image display method of a display panel according to the present invention, (a) is a fragmentary schematic view of an apparatus for carrying out the method of the present invention, the (b) is (a) γ
補正・レベル変換回路の作用を説明する特性図である。 It is a characteristic diagram for explaining the effect of correction level conversion circuit.

【図2】図1の(a)の表示タイミング信号出力回路が出力する表示タイミングパルスの表示タイミングを説明する説明図で、(a)は6ビット階調の表示タイミングを表わし、(b)は7ビット階調の表示タイミングを表わし、(c)は8ビット階調の表示タイミングを表わす。 [Figure 2] in Figure 1 the display timing of the display timing pulse display timing signal output circuit outputs the (a) an illustration illustrating, (a) represents represents a display timing of the 6-bit gray scale, (b) is It represents a display timing of the 7-bit gray scale, (c) represents the timing of displaying 8-bit gray scale.

【図3】従来例の表示タイミングパルスの表示タイミングを説明する説明図である。 3 is an explanatory diagram for explaining a display timing of the display timing pulses in the conventional example.

【符号の説明】 DESCRIPTION OF SYMBOLS

10…γ補正・レベル変換回路、 12…フィールドメモリ、 14…PDPドライバ、 16…PDP、 18…積分回路、 20…制御回路、 22…表示タイミング信号出力回路、 28…表示制御回路、 1F…1フィールド表示期間(1画面表示期間の一例)、 APL…平均画像レベル、 PDP…プラズマディスプレイパネル(ディスプレイパネルの一例)、 R、G、B…ディジタルのR、G、B信号(ビデオ信号の一例)、 SF1〜SF8…サブフィールド期間(分割表示期間の一例)、 Y…輝度信号。 10 ... gamma correction level conversion circuit, 12 ... field memory, 14 ... PDP driver, 16 ... PDP, 18 ... integrating circuit, 20 ... control circuit, 22 ... display timing signal output circuit, 28 ... display controller, 1F ... 1 field display period (an example of one screen display period), APL ... average picture level, PDP ... plasma display panel (an example of a display panel), R, G, B ... digital R, G, B signals (an example of video signal) , SF1 to SF8 ... (an example of a divided display period) subfield, Y ... luminance signal.

Claims (3)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】ディスプレイパネルの各画素についての1 1. A 1 for each pixel of the display panel
    画面表示期間を表示階調に対応したビット数N(Nは2 The number of bits corresponding to the screen display period on the display gradation N (N is 2
    以上の整数)の表示期間に時分割し、各分割表示期間の表示パルス数に各ビットに対応した重み付けをすることによってビデオ信号の中間調画像を表示する方法において、前記ビデオ信号のAPL(平均映像レベル)を設定レベルと比較することによって表示画像の明るさをm段階(mは2以上の整数)に区分し、表示画像の明るさが明るくなるほど表示階調数が多くなるように、表示画像の明るさの段階に応じて前記分割数Nの数を切り換えて中間調画像を表示するようにしたことを特徴とするディスプレイパネルの中間調画像表示方法。 Time-division display period or integer), a method of displaying a halftone image of the video signal by a weighting corresponding to each bit to display the number of pulses of each divided display periods, APL of the video signal (average the brightness of the display image by comparing the set level video level) m stages (m is divided into two or more integer), to be larger display gradation number as the brightness becomes brighter display image, the display halftone image display method of a display panel, characterized in that so as to display the halftone image by switching the number of the division number N depending on the stage of the brightness of the image.
  2. 【請求項2】m段階の表示画像の明るさのそれぞれにおけるビデオ信号のレベル変換パターンを、隣接する段階間の切り換えをスムースにするために、各段階内におけるAPLの大きさに応じて複数種類設けてなる請求項1 The level conversion pattern wherein a video signal in each of the brightness of the m stages of a display image, in order to smooth switching between adjacent stages, plural kinds according to the size of the APL in each stage It provided comprising claim 1
    記載のディスプレイパネルの中間調画像表示方法。 Halftone image display method of a display panel according.
  3. 【請求項3】m段階の表示画像の明るさのそれぞれにおけるビデオ信号のレベル変換パターンは、明るさの非線形性を補正するγ補正を兼用してなる請求項2記載のディスプレイパネルの中間調画像表示方法。 Level conversion pattern wherein the brightness of the video signal in each of the m phases of the displayed image, a halftone image of a display panel according to claim 2, wherein comprising also serves as a γ correction for correcting the nonlinearity of brightness Display method.
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