JP2790861B2 - A semiconductor memory device - Google Patents

A semiconductor memory device

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JP2790861B2 JP19598889A JP19598889A JP2790861B2 JP 2790861 B2 JP2790861 B2 JP 2790861B2 JP 19598889 A JP19598889 A JP 19598889A JP 19598889 A JP19598889 A JP 19598889A JP 2790861 B2 JP2790861 B2 JP 2790861B2
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三平 宮本
民弘 石村
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沖電気工業株式会社
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【発明の詳細な説明】 (産業上の利用分野) 本発明は、不良メモリセル救済用の冗長回路を有し、 DETAILED DESCRIPTION OF THE INVENTION (INDUSTRIAL FIELD) The present invention includes a redundancy circuit for a defective memory cell repair,
かつ良否判定のオンチップテスト機能(セルフテスト機能)を持つテスト回路を内蔵したダイナミックRAM(ランダム・アクセス・メモリ)等の半導体記憶装置に関するものである。 And to a semiconductor memory device such as a dynamic RAM (Random Access Memory) having a built-in test circuit having an on-chip test function quality determination (self-tests).

(従来の技術) 従来、このような分野の技術としては、例えば第2図のようなものがあった。 (Prior Art) Conventionally, as techniques in this field, there is for example, as Figure 2. 以下、その構成を図を用いて説明する。 Hereinafter will be described with reference to FIG its configuration.

第2図は、従来のテスト回路内蔵の半導体記憶装置の一構成例を示す概略のブロック図である。 Figure 2 is a schematic block diagram showing a configuration example of a conventional test circuit-incorporating semiconductor memory device.

この半導体記憶装置では、メモリの大容量に伴うアクセスタイムの遅れや、消費電力の増大等を防止するため、データ格納用のメモリアレイ10が、複数(n)個のサブアレイ10−1〜10−nに分割して形成されている。 In this semiconductor memory device, for preventing delays and the access time associated with large capacity of the memory, an increase in power consumption, the memory array 10 for storing data is a plurality (n) subarrays 10-1~10- is divided into n are formed.
各サブアレイ10−1〜10−nは、複数(m)本のデータ出力D 1 〜D mを持ち、メモリセルアレイ11、行デコーダ12 Each sub-array 10-1 to 10-n has a plurality (m) of data output D 1 to D m, the memory cell array 11, row decoder 12
及び列デコーダ13の他に、冗長回路14をそれぞれ有している。 And in addition to the column decoder 13, and it has a redundant circuit 14, respectively. 冗長回路14は、不良メモリセルの救済を行うもので、複数の冗長メモリセル、及びその選択用のデコーダ等で構成されている。 Redundancy circuit 14 is for performing the repair of a defective memory cell, and a plurality of redundant memory cells, and a decoder or the like for that selection.

各サブアレイ10−1〜10−nのデータ出力D 1 〜D mは、 Data output D 1 to D m for each sub-array 10-1 to 10-n is,
入出力回路15−1〜15−nを介してデコーダ16に接続されると共に、オンチップテスト用のテスト回路20に接続されている。 It is connected to the decoder 16 via the input and output circuits 151 to 15-n, are connected to the test circuit 20 for on-chip testing. デコーダ16は、各入出力回路15−1〜15− Decoder 16, the input-output circuit 15-1~15-
nからのデータ出力n×(D 1 〜D m )をデコードして、いずれか一つを選択する回路である。 Data output n × from n to (D 1 ~D m) decodes a circuit for selecting any one.

テスト回路20は、全入出力回路15−1〜15−nからのデータ出力n×(D 1 〜D m )の全てが一致するか否かの検出を行う一致/不一致検出回路21と、テスト信号に基づきデコーダ16または一致/不一致検出回路21のいずれか一方の出力を切換えるスイッチ回路22とで、構成されている。 Test circuit 20 includes a match / mismatch detection circuit 21 for detecting whether or not all match data output n × from all input and output circuits 15-1~15-n (D 1 ~D m ), Test in a switch circuit 22 for switching the one of the outputs of the decoder 16 or the match / mismatch detection circuit 21 based on the signal, it is constructed. スイッチ回路22の出力は、出力バッファ23を介して、出力信号Doutの形で出力される。 The output of the switch circuit 22 via the output buffer 23, is output in the form of the output signal Dout.

なお、入出力回路15−1〜15−nには、図示しない書込み回路が接続されている。 Incidentally, the input and output circuits 151 to 15-n, the write circuit (not shown) is connected.

次に、製造方法及び動作等を説明する。 Next, a manufacturing method and operation and the like.

半導体記憶装置の製造では、半導体ウエハ上に、第2 In the manufacture of semiconductor memory device, on a semiconductor wafer, a second
図のメモリアレイ10、入出力回路15−1〜15−n、デコーダ16及び出力バッファ23等を形成した後、不良メモリセルの検出のためのプロービングを行って、各冗長回路 Memory array 10 of FIG., Input-output circuits 151 to 15-n, after the formation of the decoder 16 and the output buffer 23, etc., perform probing for the detection of a defective memory cell, each redundancy circuit
14の救済プログラム処理を行う。 14 Relief Program processing is performed of.

即ち、プロービング時において、メモリ用テスタを用い、そのテスタにより、入出力回路15−1〜15−nを介して各サブアレイ10−1〜10−n中のメモリセルアレイ That is, in probing, using a tester memory, by their tester via the input and output circuits 151 to 15-n memory cell arrays in each sub-array 10-1 to 10-n
11へデータを書込む。 11 writes the data to. そして、書込んだデータを、例えば入出力回路15−1〜15−n、デコーダ16、スイッチ回路22及び出力バッファ23を介して読出し、テスタで期待値と比較して不良メモリセルの有無と不良アドレスの検出を行う。 Then, the written data, e.g., input and output circuits 151 to 15-n, the decoder 16 reads through the switching circuit 22 and the output buffer 23, defect and the presence or absence of defective memory cells as compared to the expected value in the tester the detection of address. 例えば、サブアレイ10−1中に不良メモリセルが存在する場合、その不良アドレスに対応する冗長回路14中の冗長メモリセル箇所をレーザビーム等で切断し、不良メモリセルを冗長メモリセルで置き換えて修復する(救済プログラム処理)。 For example, when a defective memory cell exists in the sub-array 10-1, a redundant memory cell locations of the redundant circuit during 14 corresponding to the defective address is cut with a laser beam or the like, by replacing the defective memory cell with a redundant memory cell repair to (rescue program processing).

その後、所定のプロセスを経て半導体記憶装置の製造を終る。 Then, end the production of a semiconductor memory device through a predetermined process. 製造終了後、オンチップテストにより、製品の良否判定を行う。 After end of production, the on-chip test, performs quality determination of the product. この場合、図示しない外部からのテスト信号により、スイッチ回路22を一致/不一致検出回路 In this case, the test signal from the external, not shown, match / mismatch detecting circuit the switch circuit 22
21側に切換える。 It switched to the 21 side. そして、入出力回路15−1〜15−nを介して全サブアレイ10−1〜10−nへ書込んだデータを読出し、そのデータ出力n×(D 1 〜D m )を一致/不一致検出回路21へ入力する。 Then, output circuits 151 to 15-n reads out the data written to all the subarrays 10-1 to 10-n via a data output n × (D 1 ~D m) match / mismatch detection circuit input to 21. 一致/不一致検出回路21は、全入力データ間の一致/不一致を検出し、その検出結果を出力する。 Match / mismatch detection circuit 21 detects a match / mismatch between all the input data, and outputs the detection result. 検出結果は、スイッチ回路22及び出力バッファ23を介して、出力信号Doutの形で外部へ出力されるので、製品の良否判定が可能となる。 Detection results, through the switching circuit 22 and the output buffer 23, because the output to the outside in the form of an output signal Dout, it is possible to quality determination of product. このようなオンチップテストを行うことにより、テスト装置の簡略化、テスト時間の短縮化、及びテストコストの削減化等が図れる。 By performing such on-chip test, simplifying the test apparatus, shorten the test time, and reduction, etc. of the test cost reduced.

なお、通常の読出し時においては、全入出力回路15− In the normal read, the total input-output circuit 15
1〜15−nからのデータ出力n×(D 1 〜D m )中の一つが、デコーダ16により選択され、スイッチ22及び出力バッファ23を介して外部へ出力される。 One data output n × in (D 1 ~D m) from 1 to 15-n is selected by the decoder 16, it is outputted to the outside via the switch 22 and the output buffer 23.

(発明が解決しようとする課題) しかしながら、上記構成の半導体記憶装置では、次のような課題があった。 (Problems to be Solved) However, in the semiconductor memory device having the above structure, it has the following problem.

従来の半導体記憶装置では、テスト回路20を内蔵しているため、製品完成後の良否判定が簡単に行えるという利点がある。 In the conventional semiconductor memory device, since the built-in test circuit 20, there is an advantage that quality determination after product completion can be performed easily. しかし、オンチップテスト時、一致/不一致検出回路21では、各サブアレイ10−1〜10−nの全データ出力n×(D 1 〜D m )をまとめて一致/不一致の検出を行うので、どのサブアレイ10−1〜10−nに不良メモリセルが含まれているのか判定できない。 However, when the on-chip testing, the match / mismatch detection circuit 21, since the total data output n × (D 1 ~D m) collectively match / mismatch detection of each sub-array 10-1 to 10-n, which It can not determine whether they contain defective memory cell sub-array 10-1 to 10-n. つまり、不良メモリセルを有するサブアレイ10−1〜10−nを指定することができない。 In other words, it is impossible to specify the sub-array 10-1 to 10-n having a defective memory cell. そのため、冗長回路14の救済プログラムに必要な不良アドレスの判定ができないので、プロービング時にオンチップテスト機能が使えず、メモリ用テスタを用いてメモリアレイ10中の全メモリセルの良否を判定しなければならなかった。 Therefore, since it can not determine the defective address required rescue program redundant circuit 14, not used on-chip test function during probing, unless judge the quality of all the memory cells in the memory array 10 using a tester memory did not become. 従って、テスト時間の短縮化、及びテストコストの削減等の点において、技術的に充分満足のゆくものが得られず、回路構成の複雑化やチップサイズの大型化を招くことなく、的確な解決手段が望まれていた。 Therefore, shortening of the test time, and in terms of reducing such a test cost, not to obtain what Yuku technically satisfactory, without enlarging the complexity and chip size of the circuit configuration, precise resolution means has been desired.

本発明は前記従来技術が持っていた課題として、テスト時間の短縮化及びテストコストの削減化等において未だ不充分な点について解決した半導体記憶装置を提供するものである。 The present invention is an issue that the prior art had, is to provide a semiconductor memory device which solves the still inadequacies in the reduction of such shortening and test cost of test time.

(課題を解決するための手段) 本発明は前記課題を解決するために、不良メモリセル救済用の冗長回路及びm(複数)本のデータ出力をそれぞれ有するn(複数)個のサブアレイより構成されたメモリアレイと、前記メモリアレイに書込んだ複数のデータを読出してそれらのデータ間の一致/不一致を検出するテスト回路とを、備えた半導体記憶装置において、前記テスト回路を次のように構成したものである。 (SUMMARY for a) the invention in order to solve the above problems, is configured from n (s) subarrays having defective memory cells for repair of redundant circuits and m (s) present in the data outputs and a memory array, and a test circuit for detecting a match / mismatch between those data are read out a plurality of data written to the memory array, the semiconductor memory device including, configuring the test circuit in the following manner one in which the. 即ち、 In other words,
前記テスト回路は、少なくとも、前記各サブアレイに書込んだm個のデータを読出してそのm個のデータ間の一致/不一致をそれぞれ検出するn個の第1の一致/不一致検出回路と、前記全サブアレイに書込んだn×m個のデータを読出してそのn×m個のデータ間の一致/不一致を検出する1個の第2の一致/不一致検出回路と、前記メモリアレイの出力データ、前記n個の第1の一致/ The test circuit includes at least said a first match / mismatch detection circuit match / mismatch of the n which detect between the m data each subarray reads m data that written in, the total 1 and the second match / mismatch detecting circuit n × m pieces of data are read to detect match / mismatch between the n × m pieces of data written to the sub-array, the output data of said memory array, said n-number of the first match /
不一致検出回路の出力、及び前記第2の一致/不一致検出回路の出力のいずれか一つを選択的に出力する出力手段とで、構成されている。 The output of the mismatch detection circuit, and an output means for outputting selectively either one of the output of said second match / mismatch detection circuit is configured.

(作 用) 本発明によれば、以上のように半導体記憶装置を構成したので、第1の一致/不一致検出回路は、各サブアレイからのデータ出力の一致/不一致をそれぞれ検出し、 According to (work for) the present invention, since the semiconductor memory device as described above, the first match / mismatch detection circuit detects a match / mismatch of the data output from each sub-array, respectively,
各サブアレイ中に不良メモリセルが存在するか否かの判定を可能にさせる。 Defective memory cells in each sub-array allows for determination of whether or not there. 第2の一致/不一致検出回路は、各サブアレイからの全データ出力間の一致/不一致を検出し、メモリアレイ全体の良否判定を可能にさせる。 Second coincidence / non-coincidence detection circuit detects a match / mismatch between all data output from the respective sub-array, it allows for quality determination of the entire memory array. 従って、前記課題を解決できるのである。 Therefore, it can solve the above problems.

(実施例) 第1図は、本発明の実施例を示す半導体記憶装置の概略の構成ブロック図である。 (Example) FIG. 1 is a block diagram of a schematic of a semiconductor memory device showing an embodiment of the present invention.

この半導体記憶装置は、例えば大容量のダイナミック This semiconductor memory device, for example a large capacity dynamic
RAM(ランダム・アクセス・メモリ)で構成されるもので、分割されたn個のサブアレイ30−1〜30−nからなるデータ格納用のメモリアレイ30を備えている。 Those composed of RAM (random access memory), a memory array 30 for storing data composed of divided n subarrays 30-1 to 30-n. 各サブアレイ30−1〜30−nは、m本のデータ出力D 1 〜D mを持ち、複数のメモリセル及びセンスアンプからなるメモリセルアレイ31と、メモリセルアレイ31の行及び列選択を行う列デコーダ32及び列デコーダ13と、冗長メモリセル及び冗長デコーダ等を有する冗長回路34とで、それぞれ構成されている。 Each sub-array 30-1 to 30-n has a data output D 1 to D m of the m, a memory cell array 31 comprising a plurality of memory cells and sense amplifiers, column decoder for row and column selection of the memory cell array 31 in the 32 and column decoder 13, a redundant circuit 34 having redundant memory cells and redundant decoders and the like, are configured, respectively.

各サブアレイ30−1〜30−nのデータ出力D 1 〜D mは、 Data output D 1 to D m for each sub-array 30-1 to 30-n is,
入出力回路35−1〜35−nを介してデコーダ36に接続されると共に、オンチップテスト用のテスト回路40に接続されている。 It is connected to the decoder 36 via the input and output circuits 35-1 through 35-n, are connected to the test circuit 40 for on-chip testing. デコーダ36は、各入出力回路35−1〜35− Decoder 36, the input-output circuit 35-1~35-
nからのデータ出力n×(D 1 〜D m )をデコードして、いずれか一つを選択する回路である。 Data output n × from n to (D 1 ~D m) decodes a circuit for selecting any one.

テスト回路40は、各入出力回路35−1〜35−nからのデータ出力D 1 〜D mがそれぞれ一致するか否かの検出を行うn個の一致/不一致検出回路50−1〜50−nと、全入出力回路35−1〜35−nからのデータ出力n×(D 1 Test circuit 40, the input and output circuits 35-1 through 35-n data from the output D 1 to D m is the n for detecting whether or not to match each match / mismatch detection circuit 50-1~50- and n, the data output n × (D 1 ~ from all input and output circuits 35-1 through 35-n
D m )の全てが一致するか否かの検出を行う1個の一致/ D m) for all matches whether the detection is carried out 1 matching /
不一致検出回路60と、スイッチ回路70とで、構成されている。 A mismatch detection circuit 60, in the switching circuit 70 is configured. スイッチ回路70は、テスト信号TS1,TS2に基づき、デコーダ36の出力、一致/不一致検出回路50−nの出力、または一致/不一致検出回路70の出力のいずれか一つを切換える回路である。 Switch circuit 70, based on the test signal TS1, TS2, a circuit for switching one of the output of the output, match / mismatch detection circuit 50-n output or match / mismatch detection circuit 70, the decoder 36. 例えば、テスト信号TS1が“H"レベルの時は一致/不一致検出回路50−nの出力が、テスト信号TS2が“H"レベルの時は一致/不一致検出回路70の出力が、テスト信号TS1とTS2が“L"レベルの時はデコーダ36の出力が、それぞれ選択される。 For example, the match / mismatch output of the detection circuit 50-n when the test signal TS1 is "H" level, when the test signal TS2 at the "H" level, the output of the match / mismatch detection circuit 70, the test signal TS1 TS2 is the output of "L" when the level decoder 36, are respectively selected.

一致/不一致検出回路50−1〜50−(n−1)及びスイッチ回路70の各出力側には、出力信号D 0 1〜D 0 nをそれぞれ出力するための出力バッファ80−1〜80−nが接続されている。 Match / mismatch detection circuit 50-1~50- (n-1) and the output buffer for each output of the switch circuit 70, which outputs an output signal D 0 1 to D 0 n respectively 80-1~80- n are connected.

なお、入出力回路35−1〜35−nには、図示しない書込み回路が接続されている。 Incidentally, the input-output circuits 35-1 through 35-n, the write circuit (not shown) is connected.

第3図は、第1図における一致/不一致検出回路50− Figure 3 is consistent in the first view / mismatch detecting circuit 50-
1〜50−n,60及びスイッチ回路70の一構成例を示す部分回路図である。 Is a partial circuit diagram showing a configuration example of a 1 to 50-n, 60 and the switch circuit 70.

各一致/不一致検出回路50−1〜50−nは、同一の回路で構成されている。 Each match / mismatch detection circuit 50-1 to 50-n are constituted by the same circuit. 例えば、一致/不一致検出回路50 For example, match / mismatch detection circuit 50
−1は、インバータ51,52,56a,56b、Pチャネル型MOSトランジスタ(以下、PMOSという)53a,53b、Nチャネル型MOSトランジスタ(以下、NMOSという)54a,54b,55a,5 -1 inverter 51,52,56a, 56b, P-channel type MOS transistors (hereinafter, PMOS referred) 53a, 53b, N-channel type MOS transistor (hereinafter, NMOS called) 54a, 54b, 55a, 5
5b、及び2入力のナンドゲート(以下、NANDという)57 5b, and a two-input NAND gate (hereinafter referred to as NAND) 57
等を有するエクスクルーシブ・ノアゲート(以下、Ex・ Exclusive NOR gate having the like (hereinafter, Ex ·
NORという)で構成されている。 It is composed of that NOR). このEx・NORは、入出力回路35−1からのデータ出力D 1 〜D mがオール“1"またはオール“0"の時に出力が“1"、それ以外の時に出力が“0"となる回路である。 The Ex · NOR becomes the data output D 1 to D m are all from the output circuit 35-1 "1" or an output when all "0" to "1", the output at other times is "0" it is a circuit.

一致/不一致検出回路60は、インバータ61,62,66a,66 Match / mismatch detection circuit 60 includes an inverter 61,62,66A, 66
b、PMOS63a,63b、NMOS64a,64b,65a,65b、及び2入力のN b, PMOS63a, 63b, NMOS64a, 64b, 65a, 65b, and two inputs of the N
AND67等を有するEx・NORで構成されている。 Is composed of Ex · NOR with AND67 and the like. このEx・NO The Ex · NO
Rは、全入出力回路35−1〜35−nからのデータ出力n R, the data output from all input and output circuits 35-1 through 35-n n
×(D 1 〜D m )がオール“1"またはオール“0"の時に出力が“1"、それ以外の時に出力が“0"となる回路である。 × (D 1 ~D m) is output when all "1" or all "0" to "1", the output at other times it is a circuit which becomes "0".

スイッチ回路70は、インバータ71〜73と、2入力のノアゲート(以下、NORという)74と、PMOS及びNMOSの並列接続からなるアナログスイッチ75〜77とで、構成されている。 The switch circuit 70 includes an inverter 71 to 73, two-input NOR gate (hereinafter, NOR hereinafter) in a 74, an analog switch 75-77 consisting of PMOS and NMOS connected in parallel is configured. このスイッチ回路70は、テスト信号TS1が“H" The switch circuit 70, the test signal TS1 is "H"
レベルの時にアナログスイッチ75がオンして一致/不一致検出回路50−nと出力バッファ80−との間が導通し、 Analog switch 75 is rendered conductive during the ON to the match / mismatch detection circuit 50-n and the output buffer 80-when the level,
テスト信号TS2が“H"レベルの時にアナログスイッチ76 Analog switch 76 when the test signal TS2 is at the "H" level
がオンして一致/不一致検出回路60と出力バッファ80− There on the match / mismatch detection circuit 60 outputs the buffer 80-
nとの間が導通する。 Between the n are turned on. さらに、テスト信号TS1とTS2が“L"の時には、NOR74を介してアナログスイッチ77がオンし、デコーダ36と出力バッファ80−nとの間が導通する。 Furthermore, when the test signal TS1 and TS2 of the "L", the analog switch 77 is turned on through the NOR74, to conduction between the decoder 36 and the output buffer 80-n.

次に、動作を説明する。 Next, the operation will be described.

先ず、プロービング時に救済プログラムの処理を行う場合、テスト信号TS1を“H"レベルにしてスイッチ回路7 First, when processing of the rescue program when probing test signal TS1 to the "H" level switch circuit 7
0を一致/不一致検出回路50−n側へ切換える。 0 switches to match / mismatch detection circuit 50-n side. そして、図示しない書込み回路により、入出力回路35−1〜 Then, the write circuit (not shown), input-output circuit 35-1~
35−nを介して各サブアレイ30−1〜30−n中のメモリセルアレイ31へ、“1"または“0"の同一データを書込む。 Through 35-n to the memory cell array 31 in each sub-array 30-1 to 30-n, writes the same data of "1" or "0". 次に、書込んだデータを各サブアレイ30−1〜30− Then, the written data each sub-array 30-1~30-
nから読出し、その読出した各データ出力D 1 〜D mを入出力回路35−1〜35−nから送出する。 reading from n, and sends the respective data output D 1 to D m was the reading from the input and output circuits 35-1 through 35-n. すると、各一致/ Then, each match /
不一致検出回路50−1〜50−nは、各データ出力D 1 〜D m Mismatch detection circuit 50-1 to 50-n, each data output D 1 to D m
が一致するか否かをそれぞれ検出し、一致の時(不良メモリセル無しの時)には“1"を出力し、不一致の時(不良メモリセル有りの時)には“0"を出力する。 There detecting matching whether each, the time of coincidence (when there is no defective memory cell) outputs "1", the case of mismatch (when there is a defective memory cell) outputs "0" .

この各出力は、出力バッファ80−1〜80−(n−1) Each output is the output buffer 80-1~80- (n-1)
を介して出力信号D 0 1〜D 0 n−1の形で出力されると共に、スイッチ回路70及び出力バッファ80−nを介して出力信号D 0 nの形で出力される。 Is outputted by the output signal D 0 1~D 0 n-1 form through, is output in the form of the output signal D 0 n through the switch circuit 70 and the output buffer 80-n. そのため、各出力信号D 0 1 Therefore, the output signal D 0 1
〜D 0 nの論理状態を検出することにより、不良メモリセルを有するサブアレイ30−1〜30−nの判定が行える。 By detecting the logic state of the to D 0 n, allows the determination of sub-arrays 30-1 to 30-n having a defective memory cell.
従って、不良メモリセルを有するサブアレイ30−1〜30 Thus, sub-array having a defective memory cell 30-1 to 30
−nに対して、メモリ用テスタ等で不良アドレスの検出を行い、その不良アドレスに対応する冗長回路34中の冗長メモリセル箇所をレーザビーム等で切断して、不良メモリセルを冗長メモリセルに置き換えれば、テスト時間の短縮化とテストコストの低減化が図れる。 Against -n, it performs detection of the defective address memory tester or the like, a redundant memory cell portion in the redundant circuit 34 corresponding to the defective address is cut with a laser beam or the like, the defective memory cell in the redundant memory cell be replaced, can be shortened and the test cost reduction of test time.

半導体記憶装置の製造終了後において良否判定を行う場合、テスト信号TS2を“H"レベルにしてスイッチ回路7 When performing quality determination after end of production of the semiconductor memory device, the switching circuit 7 to the test signal TS2 to the "H" level
0を一致/不一致検出回路60側へ切換える。 0 switches to match / mismatch detecting circuit 60 side. そして、入出力回路35−1〜35−nを介して全サブアレイ30−1〜 The total subarray 30-1~ via the input and output circuits 35-1 through 35-n
30−nへ書込んだデータを、データ出力n×(D 1 〜D m The data written to the 30-n, the data output n × (D 1 ~D m)
の形で読出す。 It is read in the form of. すると、一致/不一致検出回路60が、全データ出力n×(D 1 〜D m )間の一致/不一致を検出する。 Then, match / mismatch detection circuit 60 detects a match / mismatch between all data output n × (D 1 ~D m) . この検出結果は、スイッチ回路70及び出力バッファ The detection result, the switch circuit 70 and the output buffer
80−nを介して、出力信号D 0 nの形で出力される。 Through 80-n, and output in the form of the output signal D 0 n. 従って、出力信号D 0 nの論理状態を検出することにより、簡単、かつ的確に製品の良否を判定できる。 Therefore, by detecting the logic state of the output signal D 0 n, easily, and accurately we can determine the quality of the product.

また、通常の読出し動作の場合、テスト信号TS1とTS2 Further, when the normal read operation, a test signal TS1 TS2
を“L"レベルにしてスイッチ回路70をデコーダ36側へ切換える。 The in the "L" level switches the switch circuit 70 to the decoder 36 side. すると、全入出力回路35−1〜35−nからの読出しデータ出力n×(D 1 〜D m )中の一つが、デコーダ36 Then, one in the read data output n × from all input and output circuits 35-1~35-n (D 1 ~D m ) is, the decoder 36
により選択され、スイッチ70及び出力バッファ80−nを介して外部へ出力される。 It is selected by and outputted to the outside via the switch 70 and the output buffer 80-n.

以上のように、本実施例では、テスト回路40に、製品完成後の良否判定のテスト機能に加えて、冗長回路34単位でオンチップテスト可能なテスト機能を付加したので、プロービング時の不良アドレス判定時にも、オンチップテスト機能を使用でき、それによってテスト時間の短縮化と、テストコストの低減化が図れる。 As described above, in this embodiment, the test circuit 40, in addition to the functional tests of the quality determination after product completion, since the addition of on-chip testable functional test redundant circuit 34 units, defective address on probing even when the determination can be used on-chip test function, whereby the shortening of the test time, can be reduced of test cost. さらに、一致/不一致検出回路50−1〜50−n等を付加するだけであるから、回路構成がそれほど複雑化せず、しかもチップサイズもそれほど増大することなく、オンチップテスト可能な半導体記憶装置を提供できる。 Further, match / mismatch since only adding the detection circuit 50-1 to 50-n, etc., not so much complicated circuit configuration, yet without also significantly increasing chip size, chip testable semiconductor memory device It can provide.

なお、本発明は図示の実施例に限定されず、種々の変形が可能である。 The present invention is not limited to the embodiments shown, but various modifications are possible. その変形例としては、例えば次のようなものがある。 As the variation is, for example, as follows.

(a) 上記実施例では、出力手段を、スイッチ回路70 (A) In the above embodiment, the output means, the switch circuit 70
及び出力バッファ80−1〜80−nで構成しているが、例えばテスト信号TS1の“H"レベル時のみ、出力バッファ8 And although configured in the output buffer 80-1~80-n, for example, the test signal TS1 "H" level only when the output buffer 8
0−1〜80−(n−1)を活性化させる構成にすることにより、消費電力の低減化を図ることも可能である。 By the configuration to activate 0-1~80- the (n-1), it is possible to reduce the power consumption. 同様に、テスト信号TS1,TS2に応じて一致/不一致検出回路50−1〜50−n,60を活性化する構成にすることにより、低消費電力化の向上が図れる。 Similarly, by the structure that activates the coincidence / non-coincidence detection circuit 50-1 to 50-n, 60 in response to the test signals TS1, TS2, thereby improving the power consumption.

(b) 一致/不一致検出回路50−1〜50−n,60は、エクスクルーシブ・オア(Ex・OR)等の他の回路で構成したり、あるいはスイッチ回路70を、ゲート回路等の他の回路で構成してもよい。 (B) match / mismatch detection circuit 50-1 to 50-n, 60 may or constituted by other circuits such as exclusive-OR (Ex-OR), or the switch circuit 70, other circuits such as a gate circuit in may be configured.

(c) 上記の半導体記憶装置は、スタティックRAM等の他の半導体メモリにも適用できる。 (C) the semiconductor memory device is applicable to other semiconductor memories such as a static RAM.

(発明の効果) 以上詳細に説明したように、本発明によれば、テスト回路に、第1の一致/不一致検出回路を設けたので、回路構成を複雑化することなく、しかもチップサイズをそれほど大型化することなく、プロービング時の不良アドレス判定時にも、オンチップテスト機能を使用でき、それによってテスト時間の短縮化や、テストコストの低減化等が可能となる。 As explained (Effect INVENTION) above in detail, according to the present invention, the test circuit, is provided with the first match / mismatch detection circuit, without complicating the circuit configuration, yet much chip size without increasing the size of, even when the defective address judgment on probing, can use the on-chip test function, thereby becoming or shortening of the test time, it can be reduced, etc. of test cost.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

第1図は本発明の実施例を示す半導体記憶装置の概略の構成ブロック図、第2図は従来の半導体記憶装置の概略の構成ブロック図、第3図は第1図の部分回路図である。 Figure 1 is a block diagram of a schematic of a semiconductor memory device showing an embodiment of the present invention, Figure 2 is a block diagram of a schematic of a conventional semiconductor memory device, Figure 3 is a partial circuit diagram of FIG. 1 . 30……メモリアレイ、30−1〜30−n……サブアレイ、 30 ...... memory array, 30-1~30-n ...... sub-arrays,
31……メモリセルアレイ、34……冗長回路、40……テスト回路、50−1〜50−n,60……一致/不一致検出回路、 31 ...... memory cell array, 34 ...... redundancy circuit, 40 ...... test circuit, 50-1 to 50-n, 60 ...... match / mismatch detection circuit,
70……スイッチ回路、80−1〜80−n……出力バッファ。 70 ...... switch circuits, 80-1~80-n ...... output buffer.

フロントページの続き (58)調査した分野(Int.Cl. 6 ,DB名) G11C 29/00 G01R 31/28 Front page of the continuation (58) investigated the field (Int.Cl. 6, DB name) G11C 29/00 G01R 31/28

Claims (1)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】不良メモリセル救済用の冗長回路及びm Redundant circuits and m 1. A for defective memory cell repair
    (複数)本のデータ出力をそれぞれ有するn(複数)個のサブアレイより構成されたメモリアレイと、前記メモリアレイに書込んだ複数のデータを読出してそれらのデータ間の一致/不一致を検出するテスト回路とを、備えた半導体記憶装置において、 前記テスト回路は、 前記各サブアレイに書込んだm個のデータを読出してそのm個のデータ間の一致/不一致をそれぞれ検出するn (S) test for detecting a memory array book data output is composed of n (s) subarrays having each match / mismatch between those data are read out a plurality of data written to the memory array a circuit, a semiconductor memory device including the test circuit detects the m data written into each subarray reads the match / mismatch between the m pieces of data, respectively n
    個の第1の一致/不一致検出回路と、 前記全サブアレイに書込んだn×m個のデータを読出してそのn×m個のデータ間の一致/不一致を検出する1 A first match / mismatch detection circuit of pieces, said detects a match / mismatch between all sub-arrays n × m pieces of data written is read a the n × m pieces Data 1
    個の第2の一致/不一致検出回路と、 前記メモリアレイの出力データ、前記n個の第1の一致/不一致検出回路の出力、及び前記第2の一致/不一致検出回路の出力のいずれか一つを選択的に出力する出力手段とを、 備えたことを特徴とする半導体記憶装置。 A second match / mismatch detection circuit of the individual, the output data of said memory array, said output of the n first match / mismatch detection circuit, and one of the output of said second coincidence / non-coincidence detection circuit- selectively and output means for outputting a One, a semiconductor memory device characterized by comprising.
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