JP2780670B2 - Method for producing an epitaxial channel mos transistor - Google Patents

Method for producing an epitaxial channel mos transistor

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【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明はエピタキシャルチャネルMOSトランジスタの製造方法に関する。 The present invention relates to a process for the production of epitaxial channel MOS transistor.

【0002】 [0002]

【従来の技術】従来のMOS型電界効果トランジスタ(MOSFET)は、図9に示すように、表面に低濃度層26、中間に高濃度層25、深い部分に低濃度層24を形成していたが(例えば文献:A.Horiその他、“A 0.1μm C Conventional MOS field effect transistor (MOSFET), as shown in FIG. 9, the low concentration layer 26 on the surface, the high concentration layer 25 in the middle, was to form a low concentration layer 24 in a deep portion There (e.g. literature: A.Hori other, "A 0.1 [mu] m C
MOS with a Step Channel Profile FOrmed by Ultra Hi MOS with a Step Channel Profile FOrmed by Ultra Hi
gh Vaccum CVD and In-Situ Doped Ions”、IEDM gh Vaccum CVD and In-Situ Doped Ions ", IEDM
Technical Digest、 第909頁, 1993年、または、文献:H.Nodaその他、“Significance of Charge Sharing Technical Digest, # 909 pp., 1993, or, literature: H.Noda other, "Significance of Charge Sharing
in Causing Threshold Voltage Roll-Off in HIghlyDo in Causing Threshold Voltage Roll-Off in HIghlyDo
ped 0.1μm Si MOSFETs and Its Suppression by Atom ped 0.1μm Si MOSFETs and Its Suppression by Atom
ic Layer Doping (ALD)”、Extended Abstracts of t ic Layer Doping (ALD) ", Extended Abstracts of t
he International Conference on Solid StateDevices he International Conference on Solid StateDevices
and Materials, 第23頁, 1993年、参照)、高濃度層25 and Materials, page 23, 1993, reference), the high concentration layer 25
が厚くゲート21からの空乏層28は高濃度層25で止まっていた。 A depletion layer 28 from the thick gate 21 was stopped at a high concentration layer 25. なお、図9において、22、23はソース、ドレイン領域、27はゲート酸化膜である。 In FIG. 9, 22 and 23 source and drain regions, 27 is a gate oxide film.

【0003】図10は、図9のMOSFETでの空乏層の様子を説明する図である。 [0003] Figure 10 is a diagram for explaining a state of a depletion layer in MOSFET of FIG.

【0004】チャネルがオフの状態(図10(A)を参照)からゲート電圧を上げていき、図10(B)に示すように、しきい値電圧までゲート電圧を変化させても、 [0004] channel is gradually raised gate voltage from the OFF state (see FIG. 10 (A)), as shown in FIG. 10 (B), also by changing the gate voltage to the threshold voltage,
空乏層28は常に高濃度層25で止まるために空乏層幅は常に狭く、あまり変化しない。 Depletion 28 is always the width of the depletion layer in order to stop at the high concentration layer 25 is always smaller, it does not change much.

【0005】また、従来の高濃度層をpMOS、nMO Further, pMOS conventional high-concentration layer, NMO
S共にエピタキシャル成長により形成する方式では図1 Figure is a method of forming by both S epitaxial growth 1
1〜図13に示すような工程が必要であった。 Process shown in 1 to 13 was required. 図面を参照して、製造工程を以下に説明する。 With reference to the drawings, explaining the manufacturing process below.

【0006】図11(A)に示すようにSi基板上にL [0006] L, on the Si substrate as shown in FIG. 11 (A)
OCOS法等で分離領域1を作り、イオン注入によってpウェル2とnウェル3を形成する。 In OCOS method to make a separation region 1, to form a p-well 2 and the n-well 3 by ion implantation.

【0007】ついで図11(B)に示すように基板全面にカバー酸化膜10を堆積させる。 [0007] depositing a cover oxide layer 10 on the whole surface of the substrate as shown in passing diagram 11 (B).

【0008】次に図11(C)に示すようにレジスト5 [0008] Then, as shown in FIG. 11 (C) resist 5
を用いてnMOS領域のみカバー酸化膜10をエッチングにより除去する。 The cover oxide film 10 only nMOS region is removed by etching using.

【0009】図12(D)に示すようにレジスト5を除去し、nMOS領域のSi基板露出部に選択的に高濃度p型Si層7と低濃度p型Si層9をエピタキシャル成長させる。 [0009] Figure 12 a resist 5 is removed (D), the selectively and the high-concentration p-type Si layer 7 of low-concentration p-type Si layer 9 is epitaxially grown Si substrate exposed portion of the nMOS region.

【0010】次に図12(E)に示すように基板全面でカバー酸化膜10を除去する。 [0010] then removed the cover oxide layer 10 in the entire substrate surface as shown in FIG. 12 (E).

【0011】図12(F)に示すように基板全面にカバー酸化膜11を堆積させ、レジスト12を用いてpMOS領域のみカバー酸化膜10をエッチングにより除去する。 [0011] depositing a cover oxide film 11 on the entire surface of the substrate as shown in FIG. 12 (F), the cover oxide film 10 only the pMOS region is removed by etching using the resist 12.

【0012】図13(G)に示すようにレジスト12を除去し、pMOS領域のSi基板露出部に選択的に高濃度n型Si層6と低濃度n型Si層8をエピタキシャル成長させる。 [0012] Figure 13 a resist 12 is removed as shown in (G), selectively a high concentration n-type Si layer 6 and the low concentration n-type Si layer 8 is grown epitaxially on the Si substrate exposed portion of the pMOS region.

【0013】図13(H)に示すように基板全面でカバー酸化膜11を除去する。 [0013] removing the cover oxide film 11 in the entire substrate surface as shown in FIG. 13 (H).

【0014】 [0014]

【発明が解決しようとする課題】MOSFETにおいてチャネル部の不純物濃度を高めるとパンチスルーを抑制できるが、チャネル部の空乏層の広がりが小さくなって、サブスレッショルド特性が悪化するという問題があった。 Can suppress punch-through Increasing the impurity concentration of the channel portion in a MOSFET [0008], and the spread of the depletion layer of the channel portion is reduced, the sub-threshold characteristic is disadvantageously deteriorated.

【0015】従来の中間の深さに高濃度層をもつ構造では高濃度層が厚く、ゲートからの空乏層は高濃度層で止まるために、サブスレッショルド特性はチャネルの不純物濃度が均一なトランジスタに比べて悪化していた。 [0015] In the structure with a high concentration layer to the depth of conventional intermediate thick high concentration layer, the depletion layer from the gate to stop in the high concentration layer, the sub-threshold characteristics in the impurity concentration uniform transistor channel compared to have been worse.

【0016】従来の高濃度層をpMOS、nMOS共にエピタキシャル成長により形成する製造方法では、p型とn型のエピタキシャル層は同時に形成できないため、 [0016] For pMOS conventional high-concentration layer, in the manufacturing method of forming the nMOS both epitaxial growth, the p-type and n-type epitaxial layer can not be formed at the same time,
CMOSを形成する場合には、図11〜図13に示すようにエピタキシャル層形成のために2回のマスク工程が必要となり、工程が複雑となる問題があった。 In the case of forming a CMOS is requires two mask process for epitaxial layer formed as shown in FIGS. 11 to 13, there is a process becomes complicated problem.

【0017】従って、本発明は上記従来技術の問題点を解消し、サブスレッショルド特性の優れたMOSFET [0017] Accordingly, the present invention is to solve the above prior art, excellent MOSFET sub-threshold characteristics
の製造方法を提供することを目的とする。 And to provide a method of manufacturing.

【0018】 [0018]

【課題を解決するための手段】前記目的を達成するため本発明は、チャネル部の不純物濃度がゲート酸化膜界面では低く、中間の深さでは高濃度となり、最も深い部分では低濃度となるような深さ方向の不純物分布を有し、チャネルがオフの時には前記チャネルから延びる空乏層が前記深い低濃度層中にあり、前記チャネルがオンした際の空乏層の延びが前記深い低濃度層中のみで起こることを特徴とするMOSFET を製造する方法を提供するものである Means for Solving the Problems] To achieve the above object, the present invention is low in impurity concentration gate oxide film interface of the channel portion becomes a high concentration in the middle of the depth, a low concentration in the deepest part has an impurity distribution in a depth direction as the channel is in the off located at the deep lightly doped layer is a depletion layer extending from the channel, extension of the depletion layer when the channel is turned on deep the low concentration layer there is provided a method of manufacturing a MOSFET, characterized in that occur only in.

【0019】 より詳細には 、本発明は、(a)pMOS領域及びnMOS領域のチャネル部に深い低濃度層を形成するためのチャネル注入を行い、(b)全面をn型不純物を含んだ酸化物を堆積し、(c)マスクを用いてnMOS [0019] More particularly, the present invention performs channel implantation for forming a deep lightly doped layer in the channel region of (a) pMOS region and the nMOS region, including n-type impurity (b) the entire surface oxide depositing things, nMOS with (c) a mask
領域の前記酸化膜をエッチングにより除去し、熱処理にて前記酸化物中の不純物をチャネル部に拡散させて前記pMOS側に高濃度層を形成し、(d)シリコン上のみにp型不純物を含んだシリコン膜を選択的にエピタキシャル成長させて前記nMOS側にも前記高濃度層を形成し、(e)pMOS側の酸化膜を除去してから前記pMO The oxide film in the region is removed by etching, the high concentration layer formed in the pMOS side by diffusing impurities in the oxide at heat treatment channel section, comprises a p-type impurity to only the (d) Silicon it silicon film selectively grown epitaxially also forms the high concentration layer on the nMOS side, it said after removing the oxide film of the (e) pMOS side pMO
Sと前記nMOS両方にノンドープのシリコン膜を選択的にエピタキシャル成長させて前記ゲート酸化膜界面近傍の低濃度層を形成する、上記各工程を含むことを特徴とする。 A non-doped silicon film on the nMOS both the S selectively by epitaxial growth to form a low concentration layer of the gate oxide film interface vicinity, characterized in that it comprises the steps.

【0020】 [0020]

【作用】図面を参照して、本発明の原理・作用を以下に説明する。 [Action] with reference to the accompanying drawings, explain the principles and operation of the present invention are described below. サブスレッショルド係数Sとゲートからの空乏層幅d、ゲート酸化膜厚T oxの間には、次式のようにdが大きいほどSを小さくできる。 Subthreshold swing S and depletion layer width d from the gate, between the gate oxide film thickness T ox can reduce the S as d is larger as in the following equation.

【0021】 [0021]

【数1】 [Number 1]

【0022】図1は本発明のMOSFETの動作を説明するための図である。 [0022] FIG. 1 is a diagram for explaining the operation of the MOSFET of the present invention.

【0023】図1(A)を参照して、チャネルがオフの場合には空乏層28は低濃度層24まで達しているが、大部分は低濃度層26及び高濃度層25にある。 [0023] With reference to FIG. 1 (A), the if channel is off the depletion layer 28 has reached to the low concentration layer 24, mostly in the low concentration layer 26 and the heavily doped layer 25. ソース・ドレインから延びる空乏層も高濃度層25でさえぎられるため、 A depletion layer is also blocked by the high concentration layer 25 extending from the source and drain,
パンチスルーが抑制される。 Punch-through is suppressed.

【0024】次に、ゲート電圧を上げて、しきい値電圧をかけたときの状態を図1(B)に示す。 Next, by increasing the gate voltage shows a state when applying a threshold voltage in FIG 1 (B). 低濃度層4の濃度を非常に低くしておき、高濃度層5から低濃度層4 The concentration of the low concentration layer 4 leave very low, low density layer 4 from the high concentration layer 5
への濃度の変化が非常に急峻であることによって、空乏層8が低濃度層4の中に大きく広がる(ゲートからの空乏層幅dが大きくなる)。 By change in concentration of the is very steep, the depletion layer 8 expands greatly in the low concentration layer 4 (depletion layer width d increases from the gate). このためにしきい値付近でのサブスレッショルド特性が改善される。 The subthreshold characteristic in the vicinity of the threshold value is improved to.

【0025】また、本発明において、CMOS(相補型MOS)を形成するときには選択エピタキシャル成長用の酸化膜マスクをチャネルのドーピングにも使用することで工程数を削減できる。 Further, in the present invention, the number of steps can be reduced by also be used for doping of the channel of the oxide film mask for selective epitaxial growth in forming the CMOS (complementary MOS).

【0026】 [0026]

【実施例】図面を参照して、本発明の実施例を以下に説明する。 EXAMPLES Referring to the drawings, an embodiment of the present invention are described below.

【0027】図2は本発明の一実施例を説明する図である。 [0027] FIG. 2 is a diagram for explaining an embodiment of the present invention. 図2を参照して、チャネル部の不純物濃度は、ゲート酸化膜界面付近では低く、中間の深さには薄い高濃度層25があり、最も深い部分では再び低濃度となっている。 Referring to FIG. 2, the impurity concentration of the channel portion is low in the gate oxide film near the interface, there is a thin dense layer 25 in the intermediate depth, and has a low concentration again at the deepest portion. ここで、高濃度層25から深い低濃度層24への濃度の変化は非常に急峻であるとする。 Here, the concentration of the change to the deep lightly doped layer 24 from the high concentration layer 25 is very steep.

【0028】図3は、図2のチャネル部の深さ方向の不純物濃度分布である。 [0028] FIG. 3 is an impurity concentration distribution in the depth direction of the channel portion of FIG. 図3を参照して、浅い低濃度層はしきい値調整用、高濃度層はパンチスルー抑制用、深い低濃度層はサブスレッショルド特性改善用である。 Referring to FIG. 3, the shallow lightly doped layer for threshold adjustment, the high concentration layer punch-through suppression, deep lightly doped layer is a sub-threshold characteristics improve.

【0029】図4、図5は本発明の一実施例の製造方法を工程順に説明するための図である。 FIG. 4, FIG. 5 is a diagram for explaining a manufacturing method of an embodiment of the present invention in order of steps.

【0030】図4(A)に示すようにSi基板上にLO [0030] LO to the Si substrate as shown in FIG. 4 (A)
COS法などで分離領域1を作り、イオン注入によってpウェル2とnウェル3を形成する。 Etc. COS method to make a separation region 1, to form a p-well 2 and the n-well 3 by ion implantation. 製造工程は次のようになっている。 Manufacturing process is as follows.

【0031】次に、図4(B)に示すように基板全面にn型不純物を含んだ酸化膜4を堆積させる。 Next, oxide is deposited film 4 containing n-type impurity on the entire surface of the substrate as shown in FIG. 4 (B).

【0032】図4(C)に示すようにレジスト5を用いてnMOS領域の酸化膜4をエッチングにより除去する。 [0032] The oxide film 4 in the nMOS region is removed by etching using the resist 5 as shown in FIG. 4 (C).

【0033】次に、図5(D)に示すようにレジスト5 Next, the resist 5 as shown in FIG. 5 (D)
を除去してから熱処理を行い、酸化膜4中のn型不純物をnウェル3に拡散させ、n型高濃度層6を形成する。 By removing the heat treatment is performed from the n-type impurity in the oxide film 4 is diffused into the n-well 3, to form an n-type high concentration layer 6.
固相拡散を用いることで、イオン注入に比べて薄い高濃度層を形成できる。 Solid phase diffusion by using, to form a thin dense layer compared to ion implantation.

【0034】次に、図5(E)に示すようにSi基板の露出部(nMOS領域)のみに選択的にp型不純物を含んだSiをエピタキシャル成長させ、p型高濃度層7を形成する。 Next, the exposed portion of the Si substrate of Si containing selectively p-type impurity only (nMOS region) is epitaxially grown as shown in FIG. 5 (E), to form a p-type high concentration layer 7. エピタキシャル法を用いることにより、イオン注入に比べて薄い高濃度層を形成できる。 By using the epitaxial method to form a thin dense layer compared to ion implantation.

【0035】図5(F)に示すようにpMOS領域の酸化膜4をエッチングにより除去し、Si基板の露出部(nMOS、pMOS領域)に選択的に不純物を含まないSiをエピタキシャル成長させる。 [0035] The oxide film 4 in the pMOS region as shown in FIG. 5 (F) is removed by etching, the exposed portion of the Si substrate (nMOS, pMOS region) selectively to the Si containing no impurities is epitaxially grown. エピタキシャル成長時の基板の加熱によって、nMOS領域及びpMOS By heating the substrate during the epitaxial growth, nMOS region and the pMOS
領域の高濃度層に含まれるn型及びp型不純物がこのエピタキシャル層に拡散し、n型低濃度層8及びp型低濃度層9が形成される。 Diffused n-type and p-type impurity contained in the high concentration layer in the region within the epitaxial layer, n-type low-concentration layer 8 and p-type low concentration layer 9 is formed.

【0036】このようにSiの選択エピタキシャル成長用のカバー酸化膜でチャネルへの固相拡散を行うことにより、1回のマスク工程でチャネルの形成が可能である。 [0036] By performing the solid phase diffusion into the channel in the cover oxide film for selective epitaxial growth of the thus Si, it is possible to channel formation in one mask process.

【0037】本実施例では図4(A)の工程でpウェルとnウェル用のイオン注入のために2回のマスク工程が必要なため、図4(C)の工程と合わせて合計3回のマスク工程が必要となるが、図4(A)の工程でpウェルの注入を行わず、図4(C)の工程で行うことにより、 FIG. 4 (A) because it requires two mask process for step by ion implantation for the p-well and n-well of the present embodiment, FIG. 4 (C) of the process and combined with a total of 3 times Although it is necessary to mask process, without injection of the p-well in the process of FIG. 4 (a), by performing in Figure 4 (C) step,
合計で2回のマスク工程にすることもできる。 It can also be a two mask process in total.

【0038】本実施例の作用効果についてデバイスシミュレーションによって得た解析結果に基づき具体的に説明する。 The operation and effect of this embodiment will be specifically described based on the analysis result obtained by the device simulation.

【0039】図6に示すような3種類の深さ方向不純物分布を持つMOSFETについて考える。 [0039] Consider MOSFET with three different depth impurity distribution as shown in FIG. ここではnM Here nM
OSの場合を考え、チャネル不純物はボロンとする。 Consider the case of OS, the channel impurity is boron. 図中(a)は本実施例に係るデルタドープ型MOSFET In Figure (a) is delta doped type MOSFET according to this embodiment
で、第1の低濃度層の濃度が1×10 16 cm -3 、高濃度層の濃度が1×10 18 cm -3 、第2の低濃度層の濃度が1×10 16 In a first concentration of the low concentration layer is 1 × 10 16 cm -3, a high density of the density layer is 1 × 10 18 cm -3, the concentration of the second lightly doped layer 1 × 10 16
cm -3 (DELTA DOPE)、(b)は濃度が1×10 17 cm -3 cm -3 (DELTA DOPE), ( b) the concentration of 1 × 10 17 cm -3,
(c)は濃度が2×10 17 cm -3で均一の場合をそれぞれ示している。 (C) shows a case of uniform concentration of 2 × 10 17 cm -3.

【0040】(a)のしきい値は(b)と(c)の間の値となる。 The threshold (a) is a value between (b) and (c). これらのMOSFETについてシミュレーションにより、サブスレッショルド係数Sとしきい値V TH Simulation These MOSFET, subthreshold swing S and the threshold V TH
のチャネル長L依存性を求めるとそれぞれ図7、図8に示すようなものとなる。 When obtaining the channel length L dependent respectively Figure 7, it is as shown in FIG. ゲート酸化膜厚は4nmとしている。 The thickness of the gate oxide film is a 4nm.

【0041】図7から判るように、本実施例に係るMO [0041] As seen from FIG. 7, MO according to the present embodiment
SFET(a)のサブスレッショルド係数Sは図の範囲では、どのチャネル長でも最も小さくなっている。 Subthreshold coefficient S of SFET (a) is in the range figures, also the smallest in which the channel length.

【0042】また、図8から判るように、短チャネル効果の程度は(a)でも(b)、(c)とほとんど変わらない。 Further, as can be seen from FIG. 8, the degree of short-channel effects even (a) (b), almost the same as (c). このことから本発明では短チャネル効果を悪化させることなく、サブスレッショルド特性を向上できることが分かる。 Without deteriorating the short channel effect in the present invention Therefore, it can be seen that improved subthreshold characteristics.

【0043】また、図5(D)の工程でカバー酸化膜によってn型不純物を固相拡散させることにより、図12 [0043] In addition, by solid phase diffusing the n-type impurity by a cover oxide film in the step of FIG. 5 (D), the 12
(F)、図13(G)で必要とされたn型高濃度層形成のためのエピタキシャル成長工程とマスク工程を1回を削除できる。 (F), can be removed once the epitaxial growth step and mask process for required n-type high concentration layer formed in FIG. 13 (G).

【0044】以上、本発明を上記実施例に即して説明したが、本発明は上記態様にのみ限定されず、本発明の原理に準ずる各種態様を含むことは勿論である。 [0044] Although the present invention has been described with reference to the embodiments, the present invention is not limited to the above embodiments, to include various aspects pursuant to the principles of the present invention as a matter of course.

【0045】 [0045]

【発明の効果】以上説明したように、本発明によれば、 As described in the foregoing, according to the present invention,
高濃度層と深い低濃度層の間の不純物濃度の変化を急峻にすることにより、チャネルがオンになったときに急速に空乏層が延び、サブスレッショルド特性が改善され、 By a steep change in the impurity concentration between the high concentration layer and a deep lightly doped layer, quickly depletion layer extends, the sub-threshold characteristic is improved when the channel is turned on,
高濃度層により短チャネル特性は従来の不純物濃度が均一なトランジスタ程度に保たれる。 Short channel characteristics due to the high concentration layer has conventional impurity concentration is kept at about uniform transistor.

【0046】そして、本発明によれば、サブスレッショルド特性を改善したMOSFETを提供すると共に、高濃度層により短チャネル特性は従Siの選択エピタキシャル成長用のカバー酸化膜でチャネルへの固相拡散を行うことにより(即ち固相拡散用の酸化膜を選択エピタキシャル成長にも使う)、1回のマスク工程でチャネルの形成が可能とされ、製造工程を簡略化できるという利点を有する。 [0046] Then, according to the present invention, while providing a MOSFET with improved subthreshold characteristic, short channel characteristics due to the high concentration layer do solid phase diffusion into the channel in the cover oxide film for selective epitaxial growth of the slave Si by (i.e. used in solid-phase oxidation film selective epitaxial growth for diffusion), is possible channel formation of a single mask process has the advantage that the manufacturing process can be simplified.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明に係るトランジスタの動作時の空乏層の広がりを模式的に説明する図である。 [1] The expansion of the depletion layer during the operation of the transistor according to the present invention is a diagram schematically illustrating. (A)チャネルオフ時の空乏層の状態を示す図である。 (A) is a diagram showing a state of a depletion layer in channel off. (B)しきい値電圧印加時の空乏層の状態を示す図である。 (B) is a diagram showing a depletion layer in the states of the threshold voltage is applied.

【図2】本発明の一実施例の素子構造を模式的に示す図である。 2 is a diagram schematically showing an element structure of an embodiment of the present invention.

【図3】本発明の一実施例に係るトランジスタのチャネル部深さ方向不純物分布を示す図である。 3 is a diagram showing a channel portion depth impurity distribution of a transistor according to an embodiment of the present invention.

【図4】(A)〜(C)は本発明の一実施例に係るトランジスタの製造工程を工程順に説明する図である。 [4] (A) ~ (C) are diagrams for explaining a manufacturing process of a transistor according to an embodiment of the present invention in order of steps.

【図5】(D)〜(F)は本発明の一実施例に係るトランジスタの製造工程を工程順に説明する図である。 [5] (D) ~ (F) are diagrams for explaining a manufacturing process of a transistor according to an embodiment of the present invention in order of steps.

【図6】デバイスシミュレーションで用いた不純物分布の一例を示す図である。 6 is a diagram illustrating an example of impurity distribution used in the device simulation.

【図7】本発明の一実施例(図6のトランジスタ)のサブスレッショルド係数Sのチャネル長依存性を示す図である。 7 is a diagram showing a channel length dependence of subthreshold swing S of an embodiment (transistor in FIG. 6) of the present invention.

【図8】本発明の一実施例(図6のトランジスタ)のしきい値電圧のチャネル長依存性を示す図である。 Is a diagram showing a channel length dependency of the threshold voltage of one embodiment of the present invention; FIG (transistor in FIG. 6).

【図9】従来のMOSトランジスタの素子構成を示す図である。 9 is a diagram showing an element structure of a conventional MOS transistor.

【図10】図9のMOSトランジスタの動作時の空乏層の広がりを示す図である。 FIG. 10 is a diagram showing the spread of behavior at the time of the depletion layer of the MOS transistor shown in FIG. 9.

【図11】(A)〜(C)は従来のエピタキシャルチャネルMOSトランジスタの製造工程を工程順に説明するための図である。 11 (A) ~ (C) are diagrams for explaining a manufacturing process of a conventional epitaxial channel MOS transistor in the order of steps.

【図12】(D)〜(F)は従来のエピタキシャルチャネルMOSトランジスタの製造工程を工程順に説明するための図である。 [12] (D) ~ (F) are diagrams for explaining a manufacturing process of a conventional epitaxial channel MOS transistor in the order of steps.

【図13】(G)〜(H)従来のエピタキシャルチャネルMOSトランジスタの製造工程を工程順に説明するための図である。 13 is a diagram for explaining the manufacturing process in process order of (G) ~ (H) conventional epitaxial channel MOS transistor.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 素子分離領域 2 pウェル 3 nウェル 4 低濃度層 5 レジスト 6 低濃度層 8 空乏層 21 ゲート(電極) 22、23 ソース、ドレイン領域 24 低濃度層 25 高濃度層 26 低濃度層 27 ゲート酸化膜 First isolation region 2 p-well 3 n-well 4 low concentration layer 5 resist 6 low concentration layer 8 depletion 21 gate (electrode) 22 and 23 source and drain regions 24 lightly doped layer 25 heavily doped layer 26 low concentration layer 27 a gate oxide film

Claims (2)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】 (a)pMOS領域及びnMOS領域のチャネル部に深い 1. A (a) deep channel portion of the pMOS region and the nMOS region
    低濃度層を形成するためのチャネル注入を行い、 (b)全面をn型不純物を含んだ酸化物を堆積し、 (c)マスクを用いてnMOS領域の前記酸化膜をエッチ Performs channel implantation for forming a low concentration layer, (b) depositing on the entire surface of the oxide containing n-type impurity, etching the oxide film in the nMOS region with (c) a mask
    ングにより除去し、熱処理にて前記酸化物中の不純物を It was removed by bridging, the impurities in the oxide at heat treatment
    チャネル部に拡散させて前記pMOS側に高濃度層を形 Form a high concentration layer on the pMOS side is diffused into the channel portion
    成し、 (d)シリコン上のみにp型不純物を含んだシリコン膜を Form a silicon film containing p-type impurity to only the (d) Silicon
    選択的にエピタキシャル成長させて前記nMOS側にも To the nMOS side selectively epitaxially grown in
    前記高濃度層を形成し、 (e)pMOS側の酸化膜を除去してから前記pMOSと The high concentration layer was formed, and the pMOS after removing the oxide film of the (e) pMOS side
    前記nMOS両方にノンドープのシリコン膜を選択的に Selectively the non-doped silicon film of the nMOS both
    エピタキシャル成長させて前記ゲート酸化膜界面近傍の Of the gate oxide layer near the interface is epitaxially grown
    低濃度層を形成する、 上記工程を含むことを特徴とするMOSFETの製造方 Forming a low concentration layer, producing side of the MOSFET comprising the steps
    法。 Law.
  2. 【請求項2】 シリコンの選択エピタキシャル成長用の酸 2. A acid for silicon selective epitaxial growth
    化膜でチャネルへの固相拡散を行い1回のマスク工程で In one mask process subjected to solid phase diffusion into the channel in monolayer
    チャネルの形成を可能としたことを特徴とする請求項1 Claim, characterized in that allowed the formation of channels 1
    記載のMOSFETの製造方法。 Method of manufacturing a MOSFET according.
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