JP2773850B2 - データ転送方式 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、装置間でのデータ転送
をハードウェアで作成した制御信号に基づいて行なわ
せ、その制御信号のタイミングでデータ転送速度が決ま
るデータ転送方式に関するものである。
をハードウェアで作成した制御信号に基づいて行なわ
せ、その制御信号のタイミングでデータ転送速度が決ま
るデータ転送方式に関するものである。
【０００２】
【従来の技術】従来、例えばパーソナルコンピュータ
（以下、「パソコン」という）からプリンタへのデータ
の転送は、８ビットパラレルインターフェースであるセ
ントロニクスインターフェースを介して、ストローブ
（ＳＴＲＯＢＥ）信号とビジー（ＢＵＳＹ）信号、或い
はアック（ＡＣＫＮＯＷＬＥＤＧＥＭＥＮＴ）信号等の
制御信号を用いたハンドシェイクにて行なわれていた。
（以下、「パソコン」という）からプリンタへのデータ
の転送は、８ビットパラレルインターフェースであるセ
ントロニクスインターフェースを介して、ストローブ
（ＳＴＲＯＢＥ）信号とビジー（ＢＵＳＹ）信号、或い
はアック（ＡＣＫＮＯＷＬＥＤＧＥＭＥＮＴ）信号等の
制御信号を用いたハンドシェイクにて行なわれていた。
【０００３】即ち、ストローブ信号にてデータがパソコ
ン側から出力されたことをプリンタ側に知らせ、ビジー
信号にてプリンタが印字中等でデータを受け取れない状
態にあることをパソコン側に知らせ、またアック信号に
てデータの受け取りが正常に終了したことをパソコン側
に知らせることで、互いに相手の状態を確認しながらデ
ータの転送を行なわせるようにしていた。
ン側から出力されたことをプリンタ側に知らせ、ビジー
信号にてプリンタが印字中等でデータを受け取れない状
態にあることをパソコン側に知らせ、またアック信号に
てデータの受け取りが正常に終了したことをパソコン側
に知らせることで、互いに相手の状態を確認しながらデ
ータの転送を行なわせるようにしていた。
【０００４】
【発明が解決しようとする課題】ところが、このような
従来のデータ転送方式ではビジーやアック信号をソフト
ウェアではなくハードウェアで作成した場合、そのビジ
ーとアック信号ＢＵＳＹ，／ＡＣＫのタイミング（即
ち、アクティブ期間のパルス幅）が例えば図５に示すよ
うに１種類（この場合、１０μｓｅｃと２．５μｓｅ
ｃ）か希に２種類に固定されているため、ユーザは自分
のパソコンやプリンタの特性（即ち、性能）に最も適し
たパルス幅のビジーやアック信号を選ぶことができなか
った。そのため、パソコンからプリンタへのデータ転送
効率や、プリンタのパフォーマンス（即ち、処理性能）
が悪化し、その性能を十分に引き出すことができなかっ
た。
従来のデータ転送方式ではビジーやアック信号をソフト
ウェアではなくハードウェアで作成した場合、そのビジ
ーとアック信号ＢＵＳＹ，／ＡＣＫのタイミング（即
ち、アクティブ期間のパルス幅）が例えば図５に示すよ
うに１種類（この場合、１０μｓｅｃと２．５μｓｅ
ｃ）か希に２種類に固定されているため、ユーザは自分
のパソコンやプリンタの特性（即ち、性能）に最も適し
たパルス幅のビジーやアック信号を選ぶことができなか
った。そのため、パソコンからプリンタへのデータ転送
効率や、プリンタのパフォーマンス（即ち、処理性能）
が悪化し、その性能を十分に引き出すことができなかっ
た。
【０００５】本発明はこのような点に鑑み成されたもの
であって、装置間でのデータ転送をハードウェアで作成
した制御信号に基づいて行なわせる際に、その装置夫々
の特性に応じた制御信号のタイミングを設定することが
できるようにしたデータ転送方式を提供することを目的
とする。
であって、装置間でのデータ転送をハードウェアで作成
した制御信号に基づいて行なわせる際に、その装置夫々
の特性に応じた制御信号のタイミングを設定することが
できるようにしたデータ転送方式を提供することを目的
とする。
【０００６】
【課題を解決するための手段】上述した目的を達成する
ため本発明では、インターフェース回路を備える装置と
コンピュータとの間のデータ転送方式において、前記イ
ンターフェース回路は、計数値を設定可能なカウンタ
と、前記カウンタが設定計数値までカウントしたときの
カウンタ出力によって出力を第１レベルから第２レベル
へ変化するＤ型のフリップフロップを備えるとともに、
前記フリップフロップの出力端子を前記カウンタの制御
端子に接続して前記フリップフロップの出力が第２レベ
ルから第１レベルに変化したとき前記カウンタがカウン
ト動作を開始し、第１レベルから第２レベルに変化した
とき停止状態となるように成し、且つ前記コンピュータ
からのストローブ信号の入力によって前記フリップフロ
ップの出力を第２レベルから第１レベルに変遷するよう
に成し、前記フリップフロップの出力を前記コンピュー
タへ送るビジー信号としている。 その際、前記カウンタ
への計数値の設定は前記装置内の中央処理装置から送ら
れてくる設定値データをラッチ回路を介して前記カウン
タへロードすることによって成される。
ため本発明では、インターフェース回路を備える装置と
コンピュータとの間のデータ転送方式において、前記イ
ンターフェース回路は、計数値を設定可能なカウンタ
と、前記カウンタが設定計数値までカウントしたときの
カウンタ出力によって出力を第１レベルから第２レベル
へ変化するＤ型のフリップフロップを備えるとともに、
前記フリップフロップの出力端子を前記カウンタの制御
端子に接続して前記フリップフロップの出力が第２レベ
ルから第１レベルに変化したとき前記カウンタがカウン
ト動作を開始し、第１レベルから第２レベルに変化した
とき停止状態となるように成し、且つ前記コンピュータ
からのストローブ信号の入力によって前記フリップフロ
ップの出力を第２レベルから第１レベルに変遷するよう
に成し、前記フリップフロップの出力を前記コンピュー
タへ送るビジー信号としている。 その際、前記カウンタ
への計数値の設定は前記装置内の中央処理装置から送ら
れてくる設定値データをラッチ回路を介して前記カウン
タへロードすることによって成される。
【０００７】
【作用】このような構成によると、後述する図２（ｄ）
の設定値で示す期間をカウンタが計数し、その（ｄ）の
立上りから（ｃ）のＢＵＳＹの立下りまでの期間はＤ型
（遅延型）のフリップフロップによって生じ、／ＣＡＲ
ＲＹの幅はフリップフロップとカウンタの遅延時間によ
って生じる。また、プリンタ側の中央処理装置から送ら
れて来る設定値データにより、パソコン側に出力される
ビジー信号のタイミングが任意に可変されることになる
ので、データ転送に携さわる装置夫々の特性に応じたビ
ジー信号のタイミングを設定できることになる。
の設定値で示す期間をカウンタが計数し、その（ｄ）の
立上りから（ｃ）のＢＵＳＹの立下りまでの期間はＤ型
（遅延型）のフリップフロップによって生じ、／ＣＡＲ
ＲＹの幅はフリップフロップとカウンタの遅延時間によ
って生じる。また、プリンタ側の中央処理装置から送ら
れて来る設定値データにより、パソコン側に出力される
ビジー信号のタイミングが任意に可変されることになる
ので、データ転送に携さわる装置夫々の特性に応じたビ
ジー信号のタイミングを設定できることになる。
【０００８】
【実施例】以下、本発明のデータ転送方式について図面
と共に説明する。図１は本発明データ転送方式をパソコ
ンとプリンタ間で実現するためのブロック回路構成を示
し、１，２はプリンタ側に装備されたセントロニクスイ
ンターフェースの入出力ポート（即ち、セントロニクス
コネクタ）とインターフェース回路で、その入出力ポー
ト１は接続コードを介してパソコン側と接続されてお
り、パソコン側からの８ビットパラレルデータやストロ
ーブ信号／ＳＴＢ（この場合Ｌの状態でアクティブとな
り意味を持つ（即ち、有効となる）信号であるため、そ
の信号記号の横に／表示を行ない図中ではバー表示を行
なう）等の受け取りとプリンタ側からのビジー信号ＢＵ
ＳＹ等の受け渡しを行なうようになっている。
と共に説明する。図１は本発明データ転送方式をパソコ
ンとプリンタ間で実現するためのブロック回路構成を示
し、１，２はプリンタ側に装備されたセントロニクスイ
ンターフェースの入出力ポート（即ち、セントロニクス
コネクタ）とインターフェース回路で、その入出力ポー
ト１は接続コードを介してパソコン側と接続されてお
り、パソコン側からの８ビットパラレルデータやストロ
ーブ信号／ＳＴＢ（この場合Ｌの状態でアクティブとな
り意味を持つ（即ち、有効となる）信号であるため、そ
の信号記号の横に／表示を行ない図中ではバー表示を行
なう）等の受け取りとプリンタ側からのビジー信号ＢＵ
ＳＹ等の受け渡しを行なうようになっている。
【０００９】そして、インターフェース回路２は次のよ
うな構成になっており、３はパソコン側から入出力ポー
ト１に入力されるビジー信号ＢＵＳＹがＨになるとその
立ち上がりでカウント動作を開始するパルス幅設定カウ
ンターで、該パルス幅設定カウンター３はプリンタ側の
クロック発生回路で生成される基本クロックＣＬＯＣＫ
をカウントしてそのカウント値が設定値に達すると出力
しているキャリー信号／ＣＡＲＲＹをＨから立ち下げて
所定期間Ｌにするようになっており、その設定値が後述
する設定値ラッチ回路からの出力により任意に可変され
る、所謂プログラマブルカウンターになっている。４は
ビジー信号ＢＵＳＹを入出力ポート１を介してパソコン
側に出力する制御部で、該制御部４は入出力ポート１に
入力されるストローブ信号／ＳＴＢがＬになるとその立
ち下がりでビジー信号ＢＵＳＹを立ち上げ、パルス幅設
定カウンター３から出力されるキャリー信号／ＣＡＲＲ
ＹがＬになるとその立ち下がりでビジー信号ＢＵＳＹを
Ｌに立ち下げるようになっており、この制御部４から出
力されるビジー信号のタイミング（即ち、アクティブな
状態であるＨの期間のパルス幅）はパルス幅設定カウン
ター３の設定値にて決定されることになる。
うな構成になっており、３はパソコン側から入出力ポー
ト１に入力されるビジー信号ＢＵＳＹがＨになるとその
立ち上がりでカウント動作を開始するパルス幅設定カウ
ンターで、該パルス幅設定カウンター３はプリンタ側の
クロック発生回路で生成される基本クロックＣＬＯＣＫ
をカウントしてそのカウント値が設定値に達すると出力
しているキャリー信号／ＣＡＲＲＹをＨから立ち下げて
所定期間Ｌにするようになっており、その設定値が後述
する設定値ラッチ回路からの出力により任意に可変され
る、所謂プログラマブルカウンターになっている。４は
ビジー信号ＢＵＳＹを入出力ポート１を介してパソコン
側に出力する制御部で、該制御部４は入出力ポート１に
入力されるストローブ信号／ＳＴＢがＬになるとその立
ち下がりでビジー信号ＢＵＳＹを立ち上げ、パルス幅設
定カウンター３から出力されるキャリー信号／ＣＡＲＲ
ＹがＬになるとその立ち下がりでビジー信号ＢＵＳＹを
Ｌに立ち下げるようになっており、この制御部４から出
力されるビジー信号のタイミング（即ち、アクティブな
状態であるＨの期間のパルス幅）はパルス幅設定カウン
ター３の設定値にて決定されることになる。
【００１０】そして、５はプリンタ側の中央処理装置
（以下、「ＣＰＵ」という）からデータバスを介して送
られて来る設定値データをラッチ信号ＷＲ１に基づいて
ラッチしパルス幅設定カウンター３に設定値データとし
て出力する設定値ラッチ回路で、このＣＰＵから送られ
て来る設定値データはユーザが操作部にて任意に可変で
きるようになっており、またパルス幅設定カウンター３
は設定値ラッチ回路５からの設定値データをロード信号
／ＬＯＡＤに基づいて読み込み設定値として保持するよ
うになっている。６はパソコン側から入出力ポート１に
入力される８ビットパラレルデータＤ０〜Ｄ７を１バイ
ト毎にラッチする入力データラッチ回路で、該入力デー
タラッチ回路６は入出力ポート１に入力されるストロー
ブ信号／ＳＴＢがＬになるとその立ち下がりで入力デー
タをラッチし、そのラッチしたデータをデータリード信
号／ＲＥＡＤに基づいて読み出しデータバスからプリン
タ側のＣＰＵに出力するようになっている。
（以下、「ＣＰＵ」という）からデータバスを介して送
られて来る設定値データをラッチ信号ＷＲ１に基づいて
ラッチしパルス幅設定カウンター３に設定値データとし
て出力する設定値ラッチ回路で、このＣＰＵから送られ
て来る設定値データはユーザが操作部にて任意に可変で
きるようになっており、またパルス幅設定カウンター３
は設定値ラッチ回路５からの設定値データをロード信号
／ＬＯＡＤに基づいて読み込み設定値として保持するよ
うになっている。６はパソコン側から入出力ポート１に
入力される８ビットパラレルデータＤ０〜Ｄ７を１バイ
ト毎にラッチする入力データラッチ回路で、該入力デー
タラッチ回路６は入出力ポート１に入力されるストロー
ブ信号／ＳＴＢがＬになるとその立ち下がりで入力デー
タをラッチし、そのラッチしたデータをデータリード信
号／ＲＥＡＤに基づいて読み出しデータバスからプリン
タ側のＣＰＵに出力するようになっている。
【００１１】そして、７はプリンタ側のＣＰＵからアド
レスバスを介して送られて来るアドレスデータに基づい
てラッチ信号ＷＲ１やロード信号／ＬＯＡＤ，データリ
ード信号／ＲＥＡＤを出力するアドレスデコーダで、ラ
ッチ信号ＷＲ１は設定値ラッチ回路５に、ロード信号／
ＬＯＡＤはパルス幅設定カウンター３に、データリード
信号／ＲＥＡＤは入力データラッチ回路６に夫々出力す
るようになっている。尚、ストローブ信号／ＳＴＢの立
ち下がりでプリンタ側のＣＰＵに対してセントロニクス
割り込みを掛け、パソコン側からデータが入ったことを
知らせるようになっている。
レスバスを介して送られて来るアドレスデータに基づい
てラッチ信号ＷＲ１やロード信号／ＬＯＡＤ，データリ
ード信号／ＲＥＡＤを出力するアドレスデコーダで、ラ
ッチ信号ＷＲ１は設定値ラッチ回路５に、ロード信号／
ＬＯＡＤはパルス幅設定カウンター３に、データリード
信号／ＲＥＡＤは入力データラッチ回路６に夫々出力す
るようになっている。尚、ストローブ信号／ＳＴＢの立
ち下がりでプリンタ側のＣＰＵに対してセントロニクス
割り込みを掛け、パソコン側からデータが入ったことを
知らせるようになっている。
【００１２】従って、先ずパソコン側から入出力ポート
１に８ビットパラレルデータが出力され（図２（ａ）参
照）、そのことをプリンタ側に知らせるために入出力ポ
ート１に入力されているストローブ信号／ＳＴＢが所定
期間Ｌに立ち下がると（図２（ｂ）参照）、プリンタは
そのデータをすぐには受け取れないので、そのストロー
ブ信号／ＳＴＢの立ち下がりで制御部４によりビジー信
号ＢＵＳＹをＨに立ち上げてプリンタがデータを受け取
れない状態にあることをパソコン側に知らせ（図２
（ｃ）参照）、パソコンが次の８ビットパラレルデータ
をすぐには送ってこられないようにすると共に、ビジー
信号ＢＵＳＹの立ち上がりでパルス幅設定カウンター３
による基本クロックＣＬＯＣＫのカウント動作を開始さ
せる。また、それと同時にストローブ信号／ＳＴＢの立
ち下がりで入力データラッチ回路６により入力された８
ビットパラレルデータのラッチを行なわせると共に、プ
リンタ側のＣＰＵに割り込み要求を行なわせる。
１に８ビットパラレルデータが出力され（図２（ａ）参
照）、そのことをプリンタ側に知らせるために入出力ポ
ート１に入力されているストローブ信号／ＳＴＢが所定
期間Ｌに立ち下がると（図２（ｂ）参照）、プリンタは
そのデータをすぐには受け取れないので、そのストロー
ブ信号／ＳＴＢの立ち下がりで制御部４によりビジー信
号ＢＵＳＹをＨに立ち上げてプリンタがデータを受け取
れない状態にあることをパソコン側に知らせ（図２
（ｃ）参照）、パソコンが次の８ビットパラレルデータ
をすぐには送ってこられないようにすると共に、ビジー
信号ＢＵＳＹの立ち上がりでパルス幅設定カウンター３
による基本クロックＣＬＯＣＫのカウント動作を開始さ
せる。また、それと同時にストローブ信号／ＳＴＢの立
ち下がりで入力データラッチ回路６により入力された８
ビットパラレルデータのラッチを行なわせると共に、プ
リンタ側のＣＰＵに割り込み要求を行なわせる。
【００１３】そして、パルス幅設定カウンター３でのカ
ウント動作によりそのカウント値が設定値に達しキャリ
ー信号／ＣＡＲＲＹがＬに立ち下がると（図２（ｄ）参
照）、そのキャリー信号／ＣＡＲＲＹの立ち下がりで制
御部４から出力されているビジー信号ＢＵＳＹがＬに立
ち下がり、プリンタが次のデータを受け取れる状態にな
ったことをパソン側に知らせ、パソコンはこのビジー信
号ＢＵＳＹの立ち下がりを確認して次の８ビットパラレ
ルデータの転送に入る。尚、ビジー信号ＢＵＳＹがＬに
なるとパルス幅設定カウンター３はリセットされてカウ
ント停止状態になり、入力データラッチ回路６にラッチ
されていたデータはビジー信号ＢＵＳＹが立ち下がる前
にＬになるデータリード信号／ＲＥＡＤの立ち下がりで
読み出されて（図２（ｅ）参照）、プリンタ側のＣＰＵ
に送出されることになる。
ウント動作によりそのカウント値が設定値に達しキャリ
ー信号／ＣＡＲＲＹがＬに立ち下がると（図２（ｄ）参
照）、そのキャリー信号／ＣＡＲＲＹの立ち下がりで制
御部４から出力されているビジー信号ＢＵＳＹがＬに立
ち下がり、プリンタが次のデータを受け取れる状態にな
ったことをパソン側に知らせ、パソコンはこのビジー信
号ＢＵＳＹの立ち下がりを確認して次の８ビットパラレ
ルデータの転送に入る。尚、ビジー信号ＢＵＳＹがＬに
なるとパルス幅設定カウンター３はリセットされてカウ
ント停止状態になり、入力データラッチ回路６にラッチ
されていたデータはビジー信号ＢＵＳＹが立ち下がる前
にＬになるデータリード信号／ＲＥＡＤの立ち下がりで
読み出されて（図２（ｅ）参照）、プリンタ側のＣＰＵ
に送出されることになる。
【００１４】そして、パソコン側から次の８ビットパラ
レルデータが出力されると、再びストローブ信号が所定
期間Ｌに立ち下がり、以後同様の動作が繰り返されるこ
とで、１バイト毎のデータの転送が行なわれるようにな
る。尚、データ転送速度はパルス幅設定カウンター３の
設定値にてビジー信号ＢＵＳＹのタイミングを任意に可
変させることで、最適なものにすることができる。
レルデータが出力されると、再びストローブ信号が所定
期間Ｌに立ち下がり、以後同様の動作が繰り返されるこ
とで、１バイト毎のデータの転送が行なわれるようにな
る。尚、データ転送速度はパルス幅設定カウンター３の
設定値にてビジー信号ＢＵＳＹのタイミングを任意に可
変させることで、最適なものにすることができる。
【００１５】図４はその具体的な回路構成例を示し、設
定値ラッチ回路５は２個の８ビットシフトレジスタ８，
９を組み合わせて構成しており、ＣＰＵより送られてく
るアドレスデータに応じたラッチ信号ＷＲ１がアドレス
デコーダ７から入力されると、ＣＰＵからの１６ビット
の設定値データＤ０〜Ｄ１５をラッチしてパルス幅設定
カウンター３に出力するようになっている。
定値ラッチ回路５は２個の８ビットシフトレジスタ８，
９を組み合わせて構成しており、ＣＰＵより送られてく
るアドレスデータに応じたラッチ信号ＷＲ１がアドレス
デコーダ７から入力されると、ＣＰＵからの１６ビット
の設定値データＤ０〜Ｄ１５をラッチしてパルス幅設定
カウンター３に出力するようになっている。
【００１６】そして、パルス幅設定カウンター３は４個
の４ビットカウンター１０，１１，１２，１３を組み合
わせて構成しており、設定値ラッチ回路５でラッチされ
た設定値データＤ０〜Ｄ１５をアドレスデコーダ７から
のロード信号／ＬＯＡＤで取り込んでセットするように
なっていると共に、ビジー信号ＢＵＳＹがＬの場合はそ
の各クリア端子ＣＬＲにＬが入力されるのでクリアが掛
かったカウント停止状態にあり、ビジー信号ＢＵＳＹが
Ｈになった場合にはその各クリア端子ＣＬＲにＨが入力
されるのでカウント動作を開始して基本クロックＣＬＯ
ＣＫをカウントし、そのカウント値が設定値に達すると
最終段の４ビットカウンター１３よりＬ状態のキャリー
信号／ＣＡＲＲＹを所定期間出力するようになってい
る。
の４ビットカウンター１０，１１，１２，１３を組み合
わせて構成しており、設定値ラッチ回路５でラッチされ
た設定値データＤ０〜Ｄ１５をアドレスデコーダ７から
のロード信号／ＬＯＡＤで取り込んでセットするように
なっていると共に、ビジー信号ＢＵＳＹがＬの場合はそ
の各クリア端子ＣＬＲにＬが入力されるのでクリアが掛
かったカウント停止状態にあり、ビジー信号ＢＵＳＹが
Ｈになった場合にはその各クリア端子ＣＬＲにＨが入力
されるのでカウント動作を開始して基本クロックＣＬＯ
ＣＫをカウントし、そのカウント値が設定値に達すると
最終段の４ビットカウンター１３よりＬ状態のキャリー
信号／ＣＡＲＲＹを所定期間出力するようになってい
る。
【００１７】また、制御部４はプリセット，クリア端子
ＰＲ，ＣＬを有するＤフリップフロップ回路１５と保持
用のＮＯＲ回路１７を組み合わせて構成しており、Ｄフ
リップフロップ回路１５のクリア端子ＣＬには電源ＯＮ
時にその電源電圧が定常状態（図３（ａ）参照）になっ
てからＨ状態になるリセット信号／ＲＥＳＥＴ（図３
（ｂ）参照）が入力され、電源ＯＮ状態でＤフリップフ
ロップ回路１５のプリセット端子ＰＲに入力されている
ストローブ信号がＬになるとその出力端子Ｑより出力さ
れているビジー信号ＢＵＳＹを直ちにＨ状態にするよう
になっている。また、保持用のＮＯＲ回路１７にはＤフ
リップフロップ回路１５の出力端子Ｑよりの出力とパル
ス幅設定カウンター３からのキャリー信号／ＣＡＲＲＹ
が入力され、パルス幅設定カウンター３よりＬ状態のキ
ャリー信号／ＣＡＲＲＹが出力されると、そのことをＤ
フリップフロップ回路１５にシステムクロックＳＹＳＣ
ＬＫの立ち上がりのタイミングでラッチさせてその出力
端子Ｑより出力されているビジー信号ＢＵＳＹを直ちに
Ｌにしてその状態を次にプリセット端子ＰＲにＬが入力
されるまで保持するようになっている。
ＰＲ，ＣＬを有するＤフリップフロップ回路１５と保持
用のＮＯＲ回路１７を組み合わせて構成しており、Ｄフ
リップフロップ回路１５のクリア端子ＣＬには電源ＯＮ
時にその電源電圧が定常状態（図３（ａ）参照）になっ
てからＨ状態になるリセット信号／ＲＥＳＥＴ（図３
（ｂ）参照）が入力され、電源ＯＮ状態でＤフリップフ
ロップ回路１５のプリセット端子ＰＲに入力されている
ストローブ信号がＬになるとその出力端子Ｑより出力さ
れているビジー信号ＢＵＳＹを直ちにＨ状態にするよう
になっている。また、保持用のＮＯＲ回路１７にはＤフ
リップフロップ回路１５の出力端子Ｑよりの出力とパル
ス幅設定カウンター３からのキャリー信号／ＣＡＲＲＹ
が入力され、パルス幅設定カウンター３よりＬ状態のキ
ャリー信号／ＣＡＲＲＹが出力されると、そのことをＤ
フリップフロップ回路１５にシステムクロックＳＹＳＣ
ＬＫの立ち上がりのタイミングでラッチさせてその出力
端子Ｑより出力されているビジー信号ＢＵＳＹを直ちに
Ｌにしてその状態を次にプリセット端子ＰＲにＬが入力
されるまで保持するようになっている。
【００１８】ここで、システムクロックＳＹＳＣＬＫは
比較的短いパルス幅のキャリー信号／ＣＡＲＲＹをラッ
チできるようかなり早い周期のものを用いるものとす
る。尚、８ビットの入力データラッチ回路６も設定値ラ
ッチ回路５と同じようにシフトレジスタで構成すること
ができ、ストローブ信号／ＳＴＢがＬになる毎にパソコ
ンから送られてくる８ビットのセントロニクスデータを
ラッチし、アドレスデコーダ７からのデータリード信号
／ＲＥＡＤで読み出されるようになっている。
比較的短いパルス幅のキャリー信号／ＣＡＲＲＹをラッ
チできるようかなり早い周期のものを用いるものとす
る。尚、８ビットの入力データラッチ回路６も設定値ラ
ッチ回路５と同じようにシフトレジスタで構成すること
ができ、ストローブ信号／ＳＴＢがＬになる毎にパソコ
ンから送られてくる８ビットのセントロニクスデータを
ラッチし、アドレスデコーダ７からのデータリード信号
／ＲＥＡＤで読み出されるようになっている。
【００１９】以上、本実施例ではストローブ信号とビジ
ー信号とでハンドシェイクを行なわせる場合について述
べたが、これにアック信号を加えてストローブ信号とビ
ジー信号，アック信号とでハンドシェイクを行なわせる
ようにしてもよく、その場合アック信号のタイミングも
ビジー信号と同様に任意に可変するように構成すること
ができる。また、本実施例ではプリンタのＣＰＵをセン
トロニクスインターフェースのＣＰＵとして兼用する構
成にしたが、夫々別のＣＰＵを用いるようにしても良
い。
ー信号とでハンドシェイクを行なわせる場合について述
べたが、これにアック信号を加えてストローブ信号とビ
ジー信号，アック信号とでハンドシェイクを行なわせる
ようにしてもよく、その場合アック信号のタイミングも
ビジー信号と同様に任意に可変するように構成すること
ができる。また、本実施例ではプリンタのＣＰＵをセン
トロニクスインターフェースのＣＰＵとして兼用する構
成にしたが、夫々別のＣＰＵを用いるようにしても良
い。
【００２０】
【発明の効果】上述した如く本発明のデータ転送方式に
よれば、コンピュータと装置間でのデータ転送をハード
ウェアで作成した制御信号に基づいて行なわせるように
していると共に、その制御信号のタイミングを装置夫々
の特性に応じて任意に可変し設定できるようにしている
ので、ソフトウェアで作成した場合に比してＣＰＵの負
担を軽減でき、即ちプログラムの簡素化や処理の効率化
を行なわせることができ、更にデータ転送効率や装置の
パフォーマンスへの悪影響を排除することができる。し
かも、カウンタとフリップフロップを組み合せることに
より簡単な構成でビジー信号やＡＣＫ信号等を形成でき
るという効果がある。
よれば、コンピュータと装置間でのデータ転送をハード
ウェアで作成した制御信号に基づいて行なわせるように
していると共に、その制御信号のタイミングを装置夫々
の特性に応じて任意に可変し設定できるようにしている
ので、ソフトウェアで作成した場合に比してＣＰＵの負
担を軽減でき、即ちプログラムの簡素化や処理の効率化
を行なわせることができ、更にデータ転送効率や装置の
パフォーマンスへの悪影響を排除することができる。し
かも、カウンタとフリップフロップを組み合せることに
より簡単な構成でビジー信号やＡＣＫ信号等を形成でき
るという効果がある。
【図１】 本発明のブロック構成例を示す図。
【図２】 その信号波形図。
【図３】 そのリセット信号の波形図。
【図４】 その具体的な回路構成例を示す図。
【図５】 従来の信号波形例を示す図。
２ インターフェース回路 ３ パルス幅設定カウンター ４ 制御部 ５ 設定値ラッチ回路 ６ 入力データラッチ回路 ７ アドレスデコーダ
Claims (3)
- 【請求項１】インターフェース回路を備える装置とコン
ピュータとの間のデータ転送方式において、 前記インターフェース回路は、計数値を設定可能なカウ
ンタと、前記カウンタが設定計数値までカウントしたと
きのカウンタ出力によって出力を第１レベルから第２レ
ベルへ変化するＤ型のフリップフロップを備えるととも
に、前記フリップフロップの出力端子を前記カウンタの
制御端子に接続して前記フリップフロップの出力が第２
レベルから第１レベルに変化したとき前記カウンタがカ
ウント動作を開始し、第１レベルから第２レベルに変化
したとき停止状態となるように成し、且つ前記コンピュ
ータからのストローブ信号の入力によって前記フリップ
フロップの出力を第２レベルから第１レベルに変遷する
ように成し、前記フリップフロップの出力を前記コンピ
ュータへ送るビジー信号とした ことを特徴とするデータ
転送方式。 - 【請求項２】前記カウンタへの計数値の設定は前記装置
内の中央処理装置から送られてくる設定値データをラッ
チ回路を介して前記カウンタへロードすることによって
成されることを特徴とする請求項１に記載のデータ転送
方式。 - 【請求項３】前記装置はプリンタであることを特徴とす
る請求項１又は請求項２に記載のデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4121940A JP2773850B2 (ja) | 1992-05-14 | 1992-05-14 | データ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4121940A JP2773850B2 (ja) | 1992-05-14 | 1992-05-14 | データ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05313836A JPH05313836A (ja) | 1993-11-26 |
| JP2773850B2 true JP2773850B2 (ja) | 1998-07-09 |
Family
ID=14823698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4121940A Expired - Lifetime JP2773850B2 (ja) | 1992-05-14 | 1992-05-14 | データ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2773850B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10124265A (ja) * | 1996-10-24 | 1998-05-15 | Fuji Xerox Co Ltd | 印刷装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0277928A (ja) * | 1988-09-14 | 1990-03-19 | Canon Inc | インターフェース回路 |
| JPH0353317A (ja) * | 1989-07-21 | 1991-03-07 | Nec Data Terminal Ltd | プリンタインタフェイス回路 |
-
1992
- 1992-05-14 JP JP4121940A patent/JP2773850B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05313836A (ja) | 1993-11-26 |
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