JP2747306B2 - Semiconductor device - Google Patents

Semiconductor device

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JP2747306B2
JP2747306B2 JP63326494A JP32649488A JP2747306B2 JP 2747306 B2 JP2747306 B2 JP 2747306B2 JP 63326494 A JP63326494 A JP 63326494A JP 32649488 A JP32649488 A JP 32649488A JP 2747306 B2 JP2747306 B2 JP 2747306B2
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健治 久重
直弘 佐藤
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富士通ヴィエルエスアイ株式会社
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【発明の詳細な説明】 〔概要〕 電界効果トランジスタを複数個並列に接続した構造の
半導体装置に関し、 グリッチを防止することを目的とし、 複数個のトランジスタを並列に接続して実効チャネル
幅を大きくした構造の半導体装置において、ゲート電極
が共通に接続された前記複数個のトランジスタの夫々の
チャネル長を、互いに異なる値に設定した構成とする。
DETAILED DESCRIPTION OF THE INVENTION [Summary] The present invention relates to a semiconductor device having a structure in which a plurality of field-effect transistors are connected in parallel, with a view to preventing glitches, and connecting a plurality of transistors in parallel to increase the effective channel width. In the semiconductor device having the above structure, the channel lengths of the plurality of transistors to which the gate electrodes are commonly connected are set to different values.

〔産業上の利用分野〕[Industrial applications]

本発明は半導体装置に係り、特に電界効果トランジス
タを複数個並列に接続した構造の半導体装置に関する。
The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a structure in which a plurality of field effect transistors are connected in parallel.

半導体集積回路チップ内のバッファは、入力信号波形
のエッジを急峻にして出力する波形整形機能などを有す
るが、その中には高速化のために電界効果トランジスタ
(以下、単にトランジスタという)を並列に接続してチ
ャネル幅を大きくしたものが知られている。
A buffer in a semiconductor integrated circuit chip has a waveform shaping function for steeping an edge of an input signal waveform and outputting the signal. Among them, a field effect transistor (hereinafter simply referred to as a transistor) is provided in parallel for speeding up. It is known to increase the channel width by connecting.

このような構成のバッファでは、バッファのオン抵抗
値が小さくなるため、大電流がグランド線に流入しない
ようにすることが重要となる。
In the buffer having such a configuration, the on-resistance value of the buffer becomes small, and it is important to prevent a large current from flowing into the ground line.

〔従来の技術〕[Conventional technology]

第5図は従来の半導体装置の一例の構成の平面図を示
す。同図中、11a,11b,11c及び11dは夫々同一チャネル長
のポリシリコンのゲート電極で、長手方向が互いに平行
となるように配置されると共に、ポリシリコンの電極12
aによりゲート電極11a及び11bが接続され、ポリシリコ
ンの電極12bによりゲート電極11c及び11dが接続されて
いる。ゲート電極11a〜11dのチャネル長はLa〜Ldであ
る。
FIG. 5 is a plan view of an example of a configuration of a conventional semiconductor device. In the figure, reference numerals 11a, 11b, 11c, and 11d denote polysilicon gate electrodes having the same channel length, which are arranged so that their longitudinal directions are parallel to each other, and the polysilicon electrode 12
The gate electrodes 11a and 11b are connected by a, and the gate electrodes 11c and 11d are connected by the polysilicon electrode 12b. The channel lengths of the gate electrodes 11a to 11d are La to Ld.

また、13a,13b,13c,13d及び13eは夫々ゲート電極11a
〜11dをマスクとして基板上に形成されたP型拡散層、1
4a,14b,14c,14d及び14eは夫々ゲート電極11a〜11dをマ
スクとして基板上に形成されたN型拡散層である。この
半導体装置の基板が例えばN型であるものとすると、N
型拡散層14a〜14eを囲む領域にはそれ以前にPウェルが
形成されている。
13a, 13b, 13c, 13d and 13e are gate electrodes 11a, respectively.
P-type diffusion layer formed on the substrate using
Reference numerals 4a, 14b, 14c, 14d, and 14e denote N-type diffusion layers formed on the substrate using the gate electrodes 11a to 11d as masks, respectively. If the substrate of this semiconductor device is, for example, N-type,
A P-well is formed before the region surrounding the mold diffusion layers 14a to 14e.

以上のゲート電極11a〜11d,電極12a,12b,N型拡散層13
a〜13e,及びP型拡散層14a〜14eの夫々の上に酸化膜が
形成され、その酸化膜上に例えばアルミニウム製の電極
15,16,17及び18が夫々被覆されている。
The above gate electrodes 11a to 11d, electrodes 12a and 12b, N-type diffusion layer 13
An oxide film is formed on each of the P-type diffusion layers 14a to 14e, and an aluminum electrode is formed on the oxide film.
15, 16, 17 and 18 are each coated.

これにより、P型拡散層13a及び13bを夫々ソース領域
及びドレイン領域とし、ゲート電極11aを有する第1の
Pチャンネルトランジスタと、P型拡散層13b及び13cを
夫々ドレイン領域及びソース領域とし、ゲート電極11b
を有する第2のPチャンネルトランジスタと、P型拡散
層13c及び13dを夫々ソース領域及びドレイン領域とし、
ゲート電極11cを有する第3のPチャンネルトランジス
タと、P型拡散層13d及び13eを夫々ドレイン領域及びソ
ース領域とし、ゲート電極11dを有する第4のPチャン
ネルトランジスタとが夫々形成されることになる。
Thus, the first P-channel transistor having the P-type diffusion layers 13a and 13b as a source region and a drain region, respectively, and the first P-channel transistor having the gate electrode 11a, and the P-type diffusion layers 13b and 13c as a drain region and a source region, respectively. 11b
A p-type diffusion layer 13c and 13d as a source region and a drain region, respectively,
A third P-channel transistor having the gate electrode 11c and a fourth P-channel transistor having the gate electrode 11d using the P-type diffusion layers 13d and 13e as a drain region and a source region, respectively, are formed.

同様に、N型拡散層14a〜14eのうち隣接する2つのN
型拡散層をソース領域又はドレイン領域とし、ゲート電
極11a〜11dのいずれか一つを有する第1乃至第4のNチ
ャンネルトランジスタが夫々形成されている。
Similarly, two adjacent N-type diffusion layers among the N-type diffusion layers 14a to 14e
First to fourth N-channel transistors each having any one of the gate electrodes 11a to 11d are formed using the type diffusion layer as a source region or a drain region.

更に、電極15は前記酸化膜に開孔されたコンタクトホ
ールを介してゲート電極11a〜11dに夫々接続され、電極
16は別のコンタクトホールを介してソース領域となるP
型拡散層13a,13c及び13eに接続され、更に電極17は別の
コンタクトホールを介してソース領域となるN型拡散層
14a,14c及び14eに夫々接続されている。更に電極18はコ
ンタクトホールを介してドレイン領域となるP型拡散層
13b,13d,N型拡散層14b及び14dに夫々接続されている。
Further, the electrode 15 is connected to the gate electrodes 11a to 11d through contact holes opened in the oxide film, respectively,
16 is P serving as a source region through another contact hole
The electrode 17 is connected to the diffusion layers 13a, 13c and 13e, and the electrode 17 is an N-type diffusion layer serving as a source region through another contact hole.
They are connected to 14a, 14c and 14e, respectively. Further, the electrode 18 is a P-type diffusion layer serving as a drain region through a contact hole.
13b, 13d, and N-type diffusion layers 14b and 14d, respectively.

従って、第5図に示す回路構成の等価回路は、第6図
に示す如くになり、前記第1乃至第4のPチャンネルト
ランジスタP1〜P4と前記第1乃至第4のNチャンネルト
ランジスタN1〜N4とが対応して設けられ、一対のトラン
ジスタPiとNi(ただし、i=1〜4)はドレイン同士と
ゲート同士が夫々接続されて一つのCMOSインバータを形
成し、全部で4つのCMOSインバータが入力端子20に対し
て並列に接続されると共に出力端子21に対しても並列に
接続された構成となる。
Therefore, the equivalent circuit of the circuit configuration shown in FIG. 5 is as shown in FIG. 6, and the first to fourth P-channel transistors P 1 to P 4 and the first to fourth N-channel transistors N 1 to N 4 and are provided corresponding pair of transistors Pi and Ni (however, i = 1 to 4) is a single CMOS inverter formed drains and gates are respectively connected, a total of four In this configuration, a CMOS inverter is connected in parallel to the input terminal 20 and also connected in parallel to the output terminal 21.

このように、PチャンネルトランジスタP1〜P4を並列
に接続し、またNチャンネルトランジスタN1〜N4を列に
接続することにより、トランジスタP1〜P4,N1〜N4の各
ドレイン・ソース間抵抗が1個のトランジスタよりも小
となり、見掛け上チャネル幅が大きくなったこととな
る。これにより、トランジスタのオン時の抵抗は小とな
る。
Thus, by connecting the P-channel transistors P 1 to P 4 in parallel and connecting the N-channel transistors N 1 to N 4 in a column, the drains of the transistors P 1 to P 4 and N 1 to N 4 can be reduced. The source-to-source resistance is smaller than that of one transistor, and the apparent channel width is increased. Thereby, the resistance when the transistor is turned on becomes small.

上記の従来の半導体装置は入力端子20(電極15)への
入力電圧がローレベルの期間はトランジスタP1〜P4が夫
々オン、トランジスタN1〜N4が夫々オフとなるため、出
力端子21にはハイレベルの電圧が取り出され、また入力
電圧がハイレベルの期間はトランジスタP1〜P4が夫々オ
フ、トランジスタN1〜N4が夫々オンとなるため、出力端
子21にはローレベルの電圧が取り出される。
Since the above conventional semiconductor device period input voltage is low to the input terminal 20 (electrode 15) of the transistor P 1 to P 4 are each turned on, the transistor N 1 to N 4 is respectively off, the output terminal 21 a high level voltage is taken in, also the period of the input voltage is high, the transistor P 1 to P 4 are each turned off, the transistor N 1 to N 4 is respectively turned on, the low level to the output terminal 21 The voltage is taken out.

かかる構成の半導体装置は入力端子20に入力された入
力信号を出力端子21へ位相反転して出力するバッファを
構成し、前記したようにトランジスタP1〜P4とN1〜N4
チャネル幅が見掛け上大きいためオン抵抗値が小とな
り、急峻にスイッチングが行なわれ、高速化が図られ
る。
The semiconductor device having such a configuration constitutes a buffer that inverts the phase of an input signal input to the input terminal 20 to the output terminal 21 and outputs the inverted signal, and as described above, the channel width of the transistors P 1 to P 4 and N 1 to N 4 Is apparently large, the on-resistance becomes small, the switching is performed steeply, and the speed is increased.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

ここで、上記の従来の半導体装置は、第7図(A)に
示す如き電圧が入力された場合、伝搬遅延時間のため、
そのローレベルからハイレベルへ遷移する時に短時間で
はあるが、トランジスタP1〜P4とN1〜N4が夫々オンとな
り、その後にトランジスタN1〜N4がオンからオフとなる
ため、出力電圧は第7図(B)に示す如く入力電圧に対
して僅かに遅れる。
Here, in the above-mentioned conventional semiconductor device, when a voltage as shown in FIG.
Albeit for a short time when transitioning from the low level to the high level, the transistors P 1 to P 4 and N 1 to N 4 is turned respectively on, then the transistor N 1 to N 4 is turned off from on, the output The voltage is slightly delayed with respect to the input voltage as shown in FIG.

しかるに、従来の半導体装置は第5図に示したよう
に、そのチャネル長La,Lb,Lc及びLdの夫々がすべて等し
いため、各トランジスタP1〜P4,N1〜N4のスレシホール
ド電圧が同一であり、入力電圧が上記のローレベルから
ハイレベルへ遷移する時にトランジスタP1〜P4とN1〜N4
のすべてが同時にオンとなり、しかもチャネル幅が大き
いためにオン抵抗値が小であるので、第7図に示す如く
GND電位の電極17(Vss端子)へ瞬時に大電流が流れてし
まう。
However, in the conventional semiconductor device, as shown in FIG. 5, since the channel lengths La, Lb, Lc and Ld are all equal, the threshold values of the transistors P 1 to P 4 and N 1 to N 4 are set. When the voltages are the same and the input voltage transitions from the low level to the high level, the transistors P 1 to P 4 and N 1 to N 4
Are turned on at the same time, and the on-resistance value is small because the channel width is large. Therefore, as shown in FIG.
A large current flows instantaneously to the GND potential electrode 17 (Vss terminal).

このため、電極17の配線抵抗が大きいと、上記の瞬時
に流れる大電流により電極17におけるGND電圧が第7図
(D)に示す如く大きく変化するグリッチが生じてしま
うという問題があった。
For this reason, when the wiring resistance of the electrode 17 is large, there is a problem that a glitch in which the GND voltage at the electrode 17 changes greatly as shown in FIG.

本発明は上記の点に鑑みてなされたもので、グリッチ
を防止し得る半導体装置を提供することを目的とする。
The present invention has been made in view of the above points, and has as its object to provide a semiconductor device capable of preventing glitches.

〔課題を解決するための手段〕[Means for solving the problem]

第1図は本発明の原理構成図を示す。同図中、11〜1n
は夫々ゲート電極で、その長手方向が互いに平行に配置
されている。このn個のゲート電極11〜1nをマスクとし
て、P型拡散層2とN型拡散層3とが夫々形成されてい
る。これにより、ゲート電極11〜1nとP型拡散層2とに
よりn個のPチャンネルトランジスタP1〜Pnが形成さ
れ、またゲート電極11〜1nとN型拡散層3とによりn個
のNチャンネルトランジスタN1〜Nnが形成されている。
FIG. 1 shows a principle configuration diagram of the present invention. In the figure, 1 1 to 1 n
Are gate electrodes, whose longitudinal directions are arranged in parallel with each other. This as the n gate electrode 1 1 to 1 mask n, P-type diffusion layer 2 and the N-type diffusion layer 3 Togaotto s are formed. Thus, n-number of P-channel transistor P 1 to P n are formed by the gate electrode 1 1 to 1 n and P-type diffusion layer 2, and n by the gate electrode 1 1 to 1 n and the N-type diffusion layer 3 N-channel transistors N 1 to N n are formed.

ゲート電極11〜1nは夫々互いに接続されているから、
n個のPチャンネルトランジスタP1〜Pnはゲート電極を
共通とする並列接続とされており、またNチャンネルト
ランジスタN1〜Nnも並列接続されている。
Since the gate electrode 1 1 to 1 n are connected respectively to each other,
n number of P-channel transistor P 1 to P n are connected in parallel to the common gate electrode, and also N-channel transistor N 1 to N n are connected in parallel.

このような複数個のトランジスタP1〜Pn,N1〜Nnを並
列に接続してチャネル幅を大きくした構造の半導体装置
において、本発明はトランジスタP1,N1の各チャネル長L
1,トランジスタP2,N2の各チャネル長L2,…,トランジス
タPn,Nnの各チャネル長Lnを夫々互いに異ならせたもの
である。
In such a semiconductor device having a structure in which a plurality of transistors P 1 to P n and N 1 to N n are connected in parallel to increase the channel width, the present invention provides a method for controlling the channel length L of each of the transistors P 1 and N 1.
1 , the channel lengths L 2 of the transistors P 2 and N 2 ,..., And the channel lengths L n of the transistors P n and N n are different from each other.

〔作用〕[Action]

トランジスタのチャネル長とそのゲートしきい値電圧
VTHとの関係は第2図に示す如くになり、チャネル長が
短くなるとゲートしき値電圧VTHが変化するという、シ
ョートチャネル効果が生ずる。
Transistor channel length and its gate threshold voltage
The relationship with VTH is as shown in FIG. 2, and a short channel effect occurs in which the gate threshold voltage VTH changes as the channel length becomes shorter.

本発明はこのショートチャネル効果に着目してなされ
たものである。第1図ではチャネル長L1〜LnはL1<L2
L3<…<Lnの関係にあるから、トランジスタP1とN1のゲ
ートしきい値電圧が最も低く、以下トランジスタP2
N2,P3とN3,…の順でゲートしきい値電圧が高くなり、ト
ランジスタPn及びNnが夫々最大のゲートしきい値電圧を
示す。
The present invention has been made focusing on this short channel effect. In FIG. 1, the channel lengths L 1 to L n are L 1 <L 2 <
L 3 <... <because the relation of L n, lowest gate threshold voltage of the transistor P 1 and N 1 is equal to or less than the transistor P 2
N 2, P 3 and N 3, ... sequentially gate threshold voltage becomes higher at the, transistor P n and N n indicates the respective maximum gate threshold voltage.

従って、トランジスタP1〜PnとN1〜Nnに夫々同一のゲ
ート入力電圧が印加された場合でも、対応する一対のト
ランジスタPKとNK(ただし、k=1〜n)は同一タイミ
ングでオン又はオフとなるが、トランジスタP1〜Pn
間、N1〜Nnの間では異なるタイミングで順次にオン又は
オフとなることとなる。
Therefore, even when each the same gate input voltage to the transistor P 1 to P n and N 1 to N n is applied, the corresponding pair of transistors P K and N K (although, k = 1 to n) is the same timing in but turned on or off, while the transistors P 1 to P n, and thus to be sequentially on or off at different timings between the n 1 to n n.

従って、対応する一対のトランジスタPKとNKとが同時
にオンとなった時に流れる電流は、n対のトランジスタ
間で時間的に分散させることができることになる。
Therefore, the current that flows when the corresponding pair of transistors P K and N K is turned on simultaneously, so that it is possible to temporally distributed among n pairs of transistors.

〔実施例〕〔Example〕

第3図は本発明の一実施例の構成の平面図を示す。同
図中、第1図及び第5図と同一構成部分には同一符号を
付し、その説明を適宜省略する。第3図に示す実施例は
n=4の場合であり、第5図に示す従来装置に比較して
ゲート電極11,12,13及び14の各チャネル長L1,L2,L3及び
L4が、L1<L2<L3<L4なる不等式で示されるように互い
に異ならしめられている点に特徴がある。ただし、等価
回路自体は第6図に示す回路と同じであり、第1図乃至
第4のCMOSインバータが並列接続された構成となる。
FIG. 3 shows a plan view of the configuration of one embodiment of the present invention. 5, the same components as those in FIGS. 1 and 5 are denoted by the same reference numerals, and the description thereof will be omitted as appropriate. The third embodiment shown in the figure is the case where n = 4, the fifth gate electrode as compared with the conventional apparatus shown in FIG. 1 1, 1 2, 1 3 and 1 each channel length of 4 L 1, L 2, L 3 and
It is characterized in that L 4 is different from each other as shown by the inequality L 1 <L 2 <L 3 <L 4 . However, the equivalent circuit itself is the same as the circuit shown in FIG. 6, and has a configuration in which the CMOS inverters of FIGS. 1 to 4 are connected in parallel.

次に本実施例の動作について説明する。第3図の電極
15に、第4図(A)に示すゲート入力電圧が印加された
ものとすると、上記の第1乃至第4のCMOSインバータに
より位相反転されて第3図の電極18には第4図(B)に
示す如き電圧が出力される。
Next, the operation of this embodiment will be described. Fig. 3 Electrode
Assuming that the gate input voltage shown in FIG. 4A is applied to FIG. 15, the phase is inverted by the above-described first to fourth CMOS inverters, and the electrode 18 shown in FIG. ) Is output.

ここで、ゲート入力電圧がローレベルからハイレベル
へ立ち上がる過程において、まずローレベルより若干入
力電圧が高くなった時点で最もゲートしきい値電圧が低
いゲート電極11を有するトランジスタP1及びN1だけが夫
々同時にオンとなる。これにより、この時電極17に電流
が流れるが、それはトランジスタP1及びN1を夫々通して
流れる電流だけであるから、電流値は小である。
Here, in the process of gate input voltage rises from the low level to a high level, first the transistors P 1 and N 1 that most gate threshold voltage at the point slightly input voltage than the low level becomes higher with a lower gate electrode 1 1 Are turned on at the same time. Thus, a current flows in this case electrodes 17, it is because it is only the current flowing through the transistors P 1 and N 1 respectively through, the current value is small.

次に更に入力電圧が若干上昇した時点で次にゲートし
きい値電圧が低いゲート電極12を有するトランジスタP2
及びN2が夫々同時にオンとなる。この時はトランジスタ
P1はオフか又はオフとなる直前であるから、電極17には
トランジスタP2及びN2を夫々通して電流が流れ、またト
ランジスタP1がこの時点でもまだオンのときにはトラン
ジスタP1及びN1を夫々通しても電流が流れる。しかし、
他のトランジスタN3,N4は夫々オフだから電極17に流れ
る上記の電流値は従来に比べて小である。
Then transistor P 2, further comprising next gate threshold voltage lower gate electrode 1 2 when the input voltage increases slightly
And N 2 is turned on each at the same time. At this time, a transistor
P 1 is because it is immediately before the OFF or OFF, the transistors P 2 and N 2 respectively current flows through the electrode 17, also transistors P 1 and N 1 when the transistor P 1 is still on at this point Current flows even if they pass through But,
Since the other transistors N 3 and N 4 are each off, the current value flowing through the electrode 17 is smaller than that of the conventional one.

更に入力電圧が若干上昇すると、次にゲートしきい値
電圧が低いゲート電極13を有するトランジスタP3及びN3
が夫々同時にオンとなる。このため、トランジスタP3
びN3を通して電極17に電流が流れるが、この時少なくと
もトランジスタP1及びP4は夫々オフだから、この時点で
トランジスタP2及びN2が夫々オンだとしてもやはりその
電流値は従来に比べて小である。
Further the input voltage rises slightly, then transistor P 3 and N 3 the gate threshold voltage has a lower gate electrode 1 3
Are turned on at the same time. Therefore, current to the electrodes 17 to flow through the transistor P 3 and N 3, but because this time at least the transistors P 1 and P 4 are each turned off, again the current as transistor P 2 and N 2 is s respectively turned on at this point The value is smaller than before.

そして、入力電圧が所定のハイレベルにまで上昇した
直後付近では最も大きなゲートしきい値電圧をもつゲー
ト電極14を有するトランジスタP4及びN4が同時にオンと
なるが、少なくともトランジスタP1及びP2は夫々この時
点でオフとなっているから、トランジスタP3及びN3が夫
々オンだとしても、電極17に流れる電流値は従来に比べ
て小である。
Then, the input voltage the transistor P 4 and N 4 are turned on simultaneously with the gate electrode 1 4 having the largest gate threshold voltage in the vicinity immediately after increased to a predetermined high level, at least the transistors P 1 and P because 2 is turned off in each this time, also the transistor P 3 and N 3 are as it respectively turned on, the current value flowing between the electrodes 17 is small as compared with the prior art.

しかる後に、トランジスタP1〜P4はすべてオフ、トラ
ンジスタN1〜N4がすべてオンとなる定常状態になるか
ら、電極17には電流は流れなくなる。
Thereafter, all of the transistors P 1 to P 4 are turned off and all of the transistors N 1 to N 4 are turned on, so that no current flows through the electrode 17.

従って、以上のことから電極17に流入する電流は第4
図(C)に示す如く、従来に比べて瞬時電流値がはるか
に小となり、よって電極17の配線抵抗が大きくても、GN
D電圧は第4図(D)に示す如く従来に比べて極めて小
なる値しか変化しないことになる。
Therefore, from the above, the current flowing into the electrode 17 is the fourth
As shown in FIG. 4C, the instantaneous current value is much smaller than in the prior art, so that even if the wiring resistance of the electrode 17 is large, the GN
As shown in FIG. 4 (D), the D voltage changes only by an extremely small value as compared with the prior art.

なお、チャネル長は第1図及び第3図に示す如く左か
ら右方向へ順番に大なる値としたが、順番はどうでもよ
く、要は異なるCMOSインバータを構成するトランジスタ
のチャネル長が互いに異なっていればよい。
Note that the channel lengths are sequentially increased from left to right as shown in FIG. 1 and FIG. 3, but the order is not important. In short, the channel lengths of the transistors constituting the different CMOS inverters are different from each other. It should just be.

〔発明の効果〕〔The invention's effect〕

上述の如く、本発明によれば、複数個のトランジスタ
がオンのときに流れる電流を、複数個のトランジスタの
間で時間的に分散させることができるため、近年の高速
化に伴う半導体装置の低抵抗化による瞬間的大電流を抑
え、GND電位のレベルアップ、すなわちグリッチを防止
することができ、半導体集積回路の性能向上に寄与する
ところ大である等の特長を有するものでる。
As described above, according to the present invention, a current flowing when a plurality of transistors are turned on can be temporally dispersed among the plurality of transistors. It has features such as being able to suppress instantaneous large current due to resistance, prevent the level of the GND potential from rising, that is, prevent glitches, and contribute to improving the performance of the semiconductor integrated circuit.

【図面の簡単な説明】[Brief description of the drawings]

第1図は本発明の原理構成図、 第2図はショートチャネル効果の説明図、 第3図は本発明の一実施例の構成を示す平面図、 第4図は第3図の動作説明用タイムチャート、 第5図は従来の一例の構成を示す平面図、 第6図はバッファの一例の回路図、 第7図は第5図の動作説明用タイムチャートである。 図において、 11〜1nはゲート電極、 2はP型拡散層、 3はN型拡散層、 P1〜PnはPチャンネルトランジスタ、 N1〜NnはNチャンネルトランジスタ、 L1〜Lnはチャネル長 を示す。FIG. 1 is a diagram showing the principle of the present invention, FIG. 2 is an explanatory diagram of the short channel effect, FIG. 3 is a plan view showing the structure of one embodiment of the present invention, and FIG. FIG. 5 is a plan view showing an example of a conventional configuration, FIG. 6 is a circuit diagram of an example of a buffer, and FIG. 7 is a time chart for explaining the operation of FIG. In the figure, 11 to 1 n are gate electrodes, 2 is a P-type diffusion layer, 3 is an N-type diffusion layer, P 1 to P n are P-channel transistors, N 1 to N n are N-channel transistors, and L 1 to L n indicates the channel length.

フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 27/08 H01L 29/78Continuation of front page (58) Field surveyed (Int.Cl. 6 , DB name) H01L 27/08 H01L 29/78

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】複数個のトランジスタ(P1〜Pn:N1〜Nn
を並列に接続して実効チャネル幅を大きくした構造の半
導体装置において、 ゲート電極(11〜1n)が共通に接続された前記複数個の
トランジスタ(P1〜Pn:N1〜Nn)の夫々チャネル長(L1
〜Ln)を、互いに異なる値に設定した構成としたことを
特徴とする半導体装置。
A plurality of transistors (P 1 to P n : N 1 to N n )
Are connected in parallel to increase the effective channel width, wherein the plurality of transistors (P 1 to P n : N 1 to N n ) to which gate electrodes ( 11 to 1 n ) are commonly connected are connected. ) For each channel length (L 1
To L n ) are set to values different from each other.
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