JP2734675B2 - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device

Info

Publication number
JP2734675B2
JP2734675B2 JP1222265A JP22226589A JP2734675B2 JP 2734675 B2 JP2734675 B2 JP 2734675B2 JP 1222265 A JP1222265 A JP 1222265A JP 22226589 A JP22226589 A JP 22226589A JP 2734675 B2 JP2734675 B2 JP 2734675B2
Authority
JP
Japan
Prior art keywords
film
wiring
opening
semiconductor
resist
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP1222265A
Other languages
Japanese (ja)
Other versions
JPH0384927A (en
Inventor
修司 岸
Original Assignee
日本電気株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本電気株式会社 filed Critical 日本電気株式会社
Priority to JP1222265A priority Critical patent/JP2734675B2/en
Publication of JPH0384927A publication Critical patent/JPH0384927A/en
Application granted granted Critical
Publication of JP2734675B2 publication Critical patent/JP2734675B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は配線間に層間絶縁膜及びスルーホールが設け
られた多層配線を有する半導体装置の製造方法に関す
る。
Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device having a multilayer wiring in which an interlayer insulating film and a through hole are provided between wirings.
[従来の技術] 近年、VLSIは高密度化及び高性能化を達成するため
に、その配線の多層化が図られており、3層又は4層配
線構造のVLSIが製品化されている。特に、バイポーラVL
SIは、コンピュータ等の心臓部に使用されるため高い信
頼度が要求されると共に、高度な製造技術が要求され
る。
[Prior Art] In recent years, in order to achieve higher density and higher performance, VLSIs have been designed to have multiple wirings, and VLSIs having a three-layer or four-layer wiring structure have been commercialized. In particular, bipolar VL
Since SI is used in the heart of computers and the like, high reliability is required and advanced manufacturing technology is required.
このようなVLSIにおいては、電気絶縁性及び耐水性が
優れた層間膜の形成が要求されているが、従前の不良製
品を分析すると、その大半がメタライズ系に起因する不
良であり、特に段差部における配線の被覆形状に起因す
る不良が多い。そして、これらの不良は、主に、下層配
線端及び配線間における上層配線のカバレジ及びスルー
ホール部における上層配線のカバレジに問題があるため
に発生している。
In such a VLSI, the formation of an interlayer film having excellent electrical insulation and water resistance is required. However, according to the analysis of conventional defective products, most of them are defective due to the metallized system. There are many failures caused by the shape of the wiring covering. These defects are mainly caused by problems in the coverage of the upper wiring between the lower wiring ends and between the wirings and the coverage of the upper wiring in the through hole portion.
第3図(a)及び(b)は従来の多層配線を有する半
導体装置の製造方法の一例を示す断面図である。
3A and 3B are cross-sectional views showing an example of a conventional method for manufacturing a semiconductor device having a multilayer wiring.
第3図(a)においては、下層配線端及び配線間にお
ける上層配線のカバレジを改善するために、所謂段だら
しとしてSOG膜(Spin On Glass膜;塗布焼成膜)を形成
している。そして、このSOG膜は、一般的にはPCVD法(P
lasma Chemical Vapor Deposition法)にて堆積させた
無機絶縁膜と組み合わせて使用されている。
In FIG. 3A, an SOG film (Spin On Glass film; coated and baked film) is formed as a so-called stepped film in order to improve the coverage of the upper wiring between the lower wiring ends and between the wirings. This SOG film is generally formed by a PCVD method (P
(laser Chemical Vapor Deposition method).
第3図(a)に示すように、先ず、素子形成されたシ
リコン基板31上にSiO2膜32を被着する。次に、SiO2膜32
上にアルミニウム膜を被着した後に、選択的にパターン
形成して、アルミニウム配線33a,33b,33cを形成する。
次に、この基板の全面に、PCVD法によりSION膜(Si−O
−N系絶縁膜)34を被着した後に、塗布焼成法によりSO
G膜35を被着し、更にSION膜36を被着する。その後、こ
のSION膜36上にアルミニウム配線37a,37bを選択的に形
成する。
As shown in FIG. 3A, first, an SiO 2 film 32 is deposited on a silicon substrate 31 on which elements are formed. Next, the SiO 2 film 32
After an aluminum film is deposited thereon, a pattern is selectively formed to form aluminum wirings 33a, 33b, and 33c.
Next, a SION film (Si-O) is formed on the entire surface of the substrate by PCVD.
-N-based insulating film) 34, and then SO
A G film 35 is deposited, and a SION film 36 is further deposited. Thereafter, aluminum wirings 37a and 37b are selectively formed on the SION film.
このような工程の従来方法においては、下層のアルミ
ニウム配線33a,33b,33cの膜厚が1.0μmの場合に、SION
膜34とSOG膜35とSION膜36とから構成される層間絶縁膜
の膜厚を約1.0μmにすることにより、この層間絶縁膜
の表面を平坦化し、下層のアルミニウム配線33a,33b,33
cの端部及び配線間における上層のアルミニウム配線37
a,37bのカバレジを改善している。
In the conventional method of such a process, when the film thickness of the lower aluminum wirings 33a, 33b, 33c is 1.0 μm,
By making the thickness of the interlayer insulating film composed of the film 34, the SOG film 35, and the SION film 36 about 1.0 μm, the surface of this interlayer insulating film is flattened, and the lower aluminum wirings 33a, 33b, 33
Upper layer aluminum wiring 37 between the end of c and the wiring
a, 37b coverage has been improved.
また、第3図(b)においては、スルーホール部にお
ける上層配線のカバレジを改善している。第3図(b)
に示すように、SiO2膜32上にアルミニウム配線33dを選
択的に形成した後に、SION膜34、SOG膜35及びSION膜36
を順次形成する。次に、この基板全面にレジスト膜38を
被着した後に、アルミニウム配線33dの直上域のレジス
ト膜38を選択的に除去する。次に、このレジスト膜38を
マスクとし、約100paの混合ガス(CF4+O2)プラズマを
使用してSION膜36を等方的にエッチング除去することに
より等方的開孔部39を形成する。更に、レジスト膜38を
マスクとし、約10paのCF4ガスプラズマを使用した異方
性エッチングによってSOG膜35及びSION膜36を選択的に
除去することにより異方的開孔部40を形成する。これに
より、スルーホール部(等方的開孔部39+異方的開孔部
40)を2段形状に形成して、スルーホール部における上
層配線のカバレジを改善している。
Also, in FIG. 3B, the coverage of the upper wiring in the through hole portion is improved. FIG. 3 (b)
As shown in FIG. 3, after selectively forming the aluminum wiring 33d on the SiO 2 film 32, the SION film 34, the SOG film 35, and the SION film 36 are formed.
Are sequentially formed. Next, after a resist film 38 is applied to the entire surface of the substrate, the resist film 38 immediately above the aluminum wiring 33d is selectively removed. Next, using the resist film 38 as a mask, the SION film 36 is isotropically removed by etching using a mixed gas (CF 4 + O 2 ) plasma of about 100 pa to form an isotropic opening 39. . Further, using the resist film 38 as a mask, the anisotropic opening 40 is formed by selectively removing the SOG film 35 and the SION film 36 by anisotropic etching using CF 4 gas plasma of about 10 pa. As a result, the through hole (isotropic opening 39 + anisotropic opening)
40) is formed in a two-stage shape to improve the coverage of the upper layer wiring in the through-hole portion.
[発明が解決しようとする課題] しかしながら、上述した従来の多層配線を有する半導
体装置の製造方法においては、次のような問題点があっ
た。即ち、従来の半導体装置は、高速性を要求されるデ
バイスでは主に配線に寄生する容量が機能スピードを律
するため、前記層間絶縁膜の膜厚を厚くすることにより
この層間絶縁膜の容量C低下させ、配線の寄生容量を低
減させている。しかしながら、層間絶縁膜(SION膜34,3
6)を厚く形成すると、スルーホールを形成した場合
に、その形状により配線に接続不良が発生するという問
題点がある。この問題点を第4図に基づいて説明する。
[Problems to be Solved by the Invention] However, the above-described conventional method for manufacturing a semiconductor device having a multilayer wiring has the following problems. That is, in a conventional semiconductor device, in a device requiring high-speed performance, a parasitic capacitance of a wiring mainly determines a function speed. Therefore, the capacitance C of the interlayer insulating film is reduced by increasing the thickness of the interlayer insulating film. As a result, the parasitic capacitance of the wiring is reduced. However, interlayer insulating films (SION films 34, 3
If 6) is formed thick, there is a problem that, when a through hole is formed, a connection failure occurs in the wiring due to its shape. This problem will be described with reference to FIG.
第4図(a)及び(b)は従来の多層配線を有する半
導体装置の製造方法における配線不良例を示す断面図で
ある。第4図(a)及び(b)において第3図(b)と
同一物には同一符号を付してその詳細な説明を省略す
る。
FIGS. 4 (a) and 4 (b) are cross-sectional views showing examples of defective wiring in a conventional method for manufacturing a semiconductor device having multilayer wiring. 4 (a) and 4 (b), the same components as those in FIG. 3 (b) are denoted by the same reference numerals, and detailed description thereof will be omitted.
第4図(a)に示すように、SION膜34a及びSION膜36a
は従来のSION膜34及びSION膜36に比して2倍の膜厚に形
成されている。このため、この基板上にアルミニウム配
線37cを被着した場合に、異方的開孔部40の段差が2倍
となるので、アルミニウム配線37cのステップカバレジ
が悪化し、くびれ41が形成される。一方、等方的開孔部
39においても、その上部のSION膜36aが極めて切り立っ
た形状となるため、やはりくびれ42が発生する。これに
より、配線の接続抵抗が大幅に増大すると共に、エレク
トロマイグレーション耐性を大幅に低下させてしまうと
いう問題点がある。
As shown in FIG. 4 (a), the SION film 34a and the SION film 36a
Is formed twice as thick as the conventional SION films 34 and 36. For this reason, when the aluminum wiring 37c is attached on this substrate, the step of the anisotropic opening 40 is doubled, so that the step coverage of the aluminum wiring 37c is deteriorated, and the constriction 41 is formed. On the other hand, isotropic opening
Also in 39, the upper part of the SION film 36a has an extremely sharp shape, so that the neck 42 also occurs. As a result, there is a problem that the connection resistance of the wiring is significantly increased and the electromigration resistance is significantly reduced.
また、アルミニウムに比してエレクトロマイグレーシ
ョン耐性及びストレスマイグレーション耐性が優れてい
る金(Au)配線をアルミニウム配線37cの替わりに上層
配線として形成した場合には、この問題は更に顕著に現
われる。
Further, when a gold (Au) wire having better electromigration resistance and stress migration resistance than aluminum is formed as an upper layer wiring instead of the aluminum wiring 37c, this problem becomes more prominent.
通常、Au配線の形成には、リフトオフ法又は電界メッ
キ法が使用される。このため、第4図(b)に示すよう
に、先ず、開孔部内及びその縁部にチタン(Ti)膜43を
スパッタリングにより被着して、AlとAuとの接触による
パープルプレイグの発生を防止する。次に、Ti膜43上に
白金(Pt)膜44をスパッタ被着して形成する。その後、
このTi膜43及びPt膜44をメッキ電極としてAuを析出させ
る。
Usually, a lift-off method or an electrolytic plating method is used for forming the Au wiring. For this reason, as shown in FIG. 4 (b), first, a titanium (Ti) film 43 is applied to the inside of the opening and its edge by sputtering to prevent the generation of purple plague due to the contact between Al and Au. To prevent. Next, a platinum (Pt) film 44 is formed on the Ti film 43 by sputtering. afterwards,
Au is deposited using the Ti film 43 and the Pt film 44 as plating electrodes.
また、Au膜のリフトオフを容易に行なうためには、例
えば、Ti膜43の膜厚を約4000Åとし、Pt膜44の膜厚を約
2000Åとして、両者の膜厚の和を約6000Å以下にする必
要がある。
Further, in order to easily lift off the Au film, for example, the thickness of the Ti film 43 is set to about 4000 、, and the thickness of the Pt film 44 is set to about
Assuming 2000 mm, the sum of the film thicknesses of both must be about 6000 mm or less.
しかしながら、この場合においても等方的開孔部39及
び異方的開孔部40の形状に起因してTi膜43のカバレジが
低下し、Ti膜43が局部的にオーバーハング形状となる。
このため、等方的開孔部39の斜面の上部及び異方的開孔
部40の側壁にPt膜44が被着されずに断線してしまう。従
って、所定のAu配線を形成することができないので、接
続抵抗が著しく増大してしまう。更に、この傾向はメッ
キ電極(Ti膜43+Pt膜44)を薄く形成するほどに顕著に
現われる。
However, also in this case, the coverage of the Ti film 43 is reduced due to the shapes of the isotropic opening 39 and the anisotropic opening 40, and the Ti film 43 is locally overhanged.
For this reason, the Pt film 44 is disconnected without being attached to the upper part of the slope of the isotropic opening 39 and the side wall of the anisotropic opening 40. Therefore, since a predetermined Au wiring cannot be formed, the connection resistance is significantly increased. Further, this tendency becomes more conspicuous as the plating electrode (Ti film 43 + Pt film 44) is formed thinner.
更に、塗布焼成法によって形成される無機化合物系の
SOG膜は、厚く塗ると、クラックが発生しやすいという
性質がある。このため、配線端及び配線間において十分
な平坦性を確保することができないという問題点もあ
る。
Furthermore, the inorganic compound based formed by the coating baking method
The SOG film has a property that when it is applied thickly, cracks easily occur. Therefore, there is a problem that sufficient flatness cannot be ensured between the wiring ends and between the wirings.
本発明はかかる問題点に鑑みてなされたものであっ
て、層間絶縁膜の平坦性が優れていると共に、配線の接
続不良を防止することができる多層配線を有する半導体
装置の製造方法を提供することを目的とする。
The present invention has been made in view of such a problem, and provides a method of manufacturing a semiconductor device having a multilayer wiring in which an interlayer insulating film has excellent flatness and can prevent a wiring connection failure. The purpose is to:
[課題を解決するための手段] 本発明に係る多層配線を有する半導体装置の製造方法
は、第1の配線層を形成する工程と、該第1の配線層を
覆う絶縁膜を形成する工程と、該絶縁膜に等方的エッチ
ングにより側壁が滑らかに傾斜し底に前記第1の配線層
の上面が露出する開口部を形成する工程と、該絶縁膜を
覆って塗布によりシリコンを含有する有機膜を形成する
工程と、該有機膜を覆い前記開口部の直上域を選択的に
除去したレジスト膜を形成する工程と、前記レジスト膜
の角を丸める工程と、前記レジスト膜と前記有機膜とを
約1対1のエッチングレート比でエッチグして前記開口
部内の前記有機膜を除去する工程とを有することを特徴
とする。
[Means for Solving the Problems] A method of manufacturing a semiconductor device having a multilayer wiring according to the present invention includes the steps of forming a first wiring layer, and forming an insulating film covering the first wiring layer. Forming an opening in the insulating film by which the side wall is smoothly inclined by isotropic etching and exposing the upper surface of the first wiring layer at the bottom; and forming an organic material containing silicon by coating over the insulating film. A step of forming a film, a step of forming a resist film covering the organic film and selectively removing a region immediately above the opening, and a step of rounding corners of the resist film; and forming the resist film and the organic film. Etching at an etching rate ratio of about 1: 1 to remove the organic film in the opening.
[作用] 本発明においては、層間絶縁膜として半導体基板上に
シリコンを含有するポリイミド膜を塗布により形成する
ことにより半導体基板の表面を平坦化している。このシ
リコンを含有するポリイミド膜は、PCVD法で形成された
無機系の絶縁膜と同等の電気絶縁性及び耐水性を有する
と共に、耐クラック性に優れており、例えばSOG膜に比
して膜厚が数倍乃至数十倍の塗膜を形成することができ
る。このため、半導体基板の表面を極めて精度よく平坦
化することができ、多層配線を有する半導体装置の層間
容量を低減することができる。
[Function] In the present invention, the surface of the semiconductor substrate is flattened by forming a silicon-containing polyimide film on the semiconductor substrate as an interlayer insulating film by coating. This silicon-containing polyimide film has the same electrical insulation and water resistance as an inorganic insulating film formed by the PCVD method, and has excellent crack resistance. Can form a coating film several times to several tens times. For this reason, the surface of the semiconductor substrate can be planarized extremely accurately, and the interlayer capacitance of the semiconductor device having the multilayer wiring can be reduced.
また、第1の配線層の上の絶縁膜に等方的エッチング
により開口部を形成し、更にその直上域のレジスト膜を
選択的に除去し、熱処理によりこのレジスト膜の角を丸
めた後に、このレジスト膜とポリイミド膜とを1対1の
エッチングレート比でエッチングして第1の配線層を露
出させている。このように、等方的エッチングにより、
絶縁膜に前記開口部を形成するので、この開口部は、側
壁が滑らかに傾斜して開口部の底部が滑らかにラウンド
しており、更に、角を丸められたレジスト膜の形状がエ
ッチング後のポリイミド膜の形状に反映されると共に、
ポリイミド膜の形状と前記開口部の形状とが滑らかに連
結されるので、多層配線における層間のスルーホールを
滑らかな形状で形成することができる。従って、次工程
において、このスルーホールを介して第1の配線層に接
続される第2の配線層を形成すれば、接続不良の発生を
防止することができる。
Further, an opening is formed in the insulating film on the first wiring layer by isotropic etching, the resist film immediately above the opening is selectively removed, and after the corner of the resist film is rounded by heat treatment, The resist film and the polyimide film are etched at an etching rate ratio of 1: 1 to expose the first wiring layer. Thus, by isotropic etching,
Since the opening is formed in the insulating film, the opening has a smoothly sloped side wall and a smooth bottom at the bottom of the opening. While being reflected in the shape of the polyimide film,
Since the shape of the polyimide film and the shape of the opening are smoothly connected, it is possible to form a smooth through hole between layers in the multilayer wiring. Therefore, in the next step, if a second wiring layer connected to the first wiring layer through the through hole is formed, occurrence of a connection failure can be prevented.
[実施例] 次に、本発明の実施例について添付の図面を参照して
説明する。
Example Next, an example of the present invention will be described with reference to the accompanying drawings.
第1図(a)乃至(d)は本発明の第1の実施例に係
る多層配線を有する半導体装置の製造方法を工程順に示
す断面図である。
1 (a) to 1 (d) are sectional views showing a method of manufacturing a semiconductor device having a multilayer wiring according to a first embodiment of the present invention in the order of steps.
先ず、第1図(a)に示すように、素子形成されたシ
リコン基板1上にSiO2膜2を被着する。次に、SiO2膜2
上にアルミニウム膜を被着した後に、選択的にパターン
形成して、アルミニウム配線3a,3b,3cを形成する。次
に、PCVD法によりこの基板の全面に厚さが例えば約5000
ÅのSION膜4を被着した後に、このSION膜4上にレジス
ト膜5を形成する。次に、アルミニウム配線3a,3bの直
上域のレジスト膜5を選択的に除去して開口部9a,9bを
形成した後に、このレジスト膜5をマスクとして例えば
約100paの混合ガス(CF4+O2)プラズマを使用してSION
膜4を等方的にエッチング除去することにより、アルミ
ニウム配線3a,3b上のSION膜4に開口部11a,11bを形成す
る。この開口部11a,11bは、開放側を上方に向けたおわ
ん形の形状を有し、下方においてその傾斜が大きく形成
される。この傾斜はオーバーエッチングによって形成さ
れるが、極端なオーバーエッチングを行なうと、次第に
傾斜が小さくなるので僅かなオーバーエッチングで止め
る必要がある。例えば、10%のオーバーエッチングでは
開口部11a,11bの下方におけるアルミニウム配線3a,3bの
表面に対するSION膜4の傾斜角は約30度となる。
First, as shown in FIG. 1A, an SiO 2 film 2 is deposited on a silicon substrate 1 on which elements have been formed. Next, the SiO 2 film 2
After an aluminum film is deposited thereon, patterns are selectively formed to form aluminum wirings 3a, 3b, and 3c. Next, a thickness of, for example, about 5000
After depositing the SIONSION film 4, a resist film 5 is formed on the SION film 4. Next, after selectively removing the resist film 5 immediately above the aluminum wirings 3a and 3b to form openings 9a and 9b, using the resist film 5 as a mask, for example, a mixed gas (CF 4 + O 2) of about 100 pa ) Plasma using SION
Openings 11a and 11b are formed in the SION film 4 on the aluminum wirings 3a and 3b by isotropically removing the film 4 by etching. The openings 11a and 11b have a bowl-like shape with the open side facing upward, and have a large inclination below. This inclination is formed by over-etching. However, if extreme over-etching is performed, the inclination gradually becomes smaller. For example, in the case of 10% over-etching, the inclination angle of the SION film 4 with respect to the surfaces of the aluminum wirings 3a and 3b below the openings 11a and 11b is about 30 degrees.
次に、第1図(b)に示すように、レジスト膜5をO2
プラズマ等で除去した後、塗布によりこの基板の全面
に、開口部11a,11bにおける膜厚が例えば約6000Åのシ
リコンを含有するポリイミド膜(以下Si含有ポリイミド
膜という)6を被着し、更にベークする。このSi含有ポ
リイミド膜6としては例えば下記の構造を有する有機膜
を使用すれば良い。この膜は、通常のポリイミド膜に比
して耐熱性、接着性及び絶縁性等が優れている。
Next, as shown in Fig. 1 (b), the resist film 5 O 2
After removal by plasma or the like, a silicon-containing polyimide film (hereinafter, referred to as a Si-containing polyimide film) 6 having a thickness of, for example, about 6000 mm in the openings 11a and 11b is coated on the entire surface of the substrate by coating, and further baked I do. As the Si-containing polyimide film 6, for example, an organic film having the following structure may be used. This film is excellent in heat resistance, adhesiveness, insulation, and the like, as compared with a normal polyimide film.
但し、R1乃至R4は芳香族分子とする。 Here, R 1 to R 4 are aromatic molecules.
次に、Si含有ポリイミド膜6上に、開口部11a,11bに
おけるSi含有ポリイミド膜6の膜厚に比して約2000乃至
5000Å厚い膜厚のレジスト膜7を形成した後に、アルミ
ニウム配線3a,3bの直上域のレジスト膜7に開口部11a,1
1bに比して開口径が約5000Å大きい開口部10a,10bを形
成する。次いで、熱処理によりレジスト膜7の開口部10
a,10bにおける角を丸くし、破線部で示す形状にする。
このレジスト膜7の形状は温度又は加熱時間等の熱処理
条件及び使用するレジストの種類によって自由に変える
ことができる。例えば、レジストとしてOFPR800−50
(商品名;東京応用化学社製)を使用した場合には、加
熱温度が150℃で約30分のN2ベークを行なうと、開口部1
0a,10bにおけるレジスト膜7の傾斜角は約50乃至60度に
達する。
Next, the thickness of the Si-containing polyimide film 6 is about 2000 to 2000 in comparison with the thickness of the Si-containing polyimide film 6 in the openings 11a and 11b.
After the formation of the resist film 7 having a thickness of 5000 mm, the openings 11a and 11 are formed in the resist film 7 immediately above the aluminum wirings 3a and 3b.
The openings 10a and 10b whose opening diameter is larger by about 5000 ° than that of 1b are formed. Then, the opening 10 of the resist film 7 is heat-treated.
The corners at a and 10b are rounded to have a shape indicated by a broken line.
The shape of the resist film 7 can be freely changed according to heat treatment conditions such as temperature or heating time and the type of resist used. For example, OFPR800-50 as a resist
When using (trade name; manufactured by Tokyo Applied Chemical Co., Ltd.), the heating temperature is 150 ° C. and the N 2 bake is performed for about 30 minutes.
The inclination angle of the resist film 7 at 0a and 10b reaches about 50 to 60 degrees.
次に、第1図(c)に示すように、レジスト膜7とSi
含有ポリイミド膜6とのエッチングレート比が約1対1
で、且つSION膜4がエッチングされない条件で、RIE法
により、この基板全面をエッチングバックし、開口部11
a,11b内のSi含有ポリイミド膜6を除去してスルーホー
ル8a,8bを形成する。この条件を満たすには、例えば、
約5paのO2ガスプラズマを使用すれば良い。これによ
り、角を丸めたレジスト膜7の形状がスルーホール8a,8
bの形状に反映されるので、スルーホール8a,8bは滑らか
な形状となる。なお、このエッチング工程においてSION
膜4がエッチングされるとスルーホール8a,8bの形状が
極めて悪くなり、極端な場合にはオーバーハング形状に
なってしまうので、エッチング条件を適切に選択する必
要がある。
Next, as shown in FIG.
The etching rate ratio with the containing polyimide film 6 is about 1: 1.
Under the condition that the SiON film 4 is not etched, the entire surface of the substrate is etched back by the RIE method, and the opening 11 is formed.
The through holes 8a and 8b are formed by removing the Si-containing polyimide film 6 in a and 11b. To satisfy this condition, for example,
It may be used an O 2 gas plasma to about 5pa. As a result, the shape of the resist film 7 having rounded corners is changed to the through holes 8a and 8a.
Since the shape is reflected in the shape b, the through holes 8a and 8b have a smooth shape. In this etching process, SION
When the film 4 is etched, the shapes of the through holes 8a and 8b become extremely bad, and in an extreme case, the through holes 8a and 8b become overhang shapes. Therefore, it is necessary to appropriately select the etching conditions.
次に、第1図(d)に示すように、Si含有ポリイミド
膜6上に残留するレジスト膜7を除去した後に、この基
板全面にアルミニウム膜を被着し、更に選択的に除去す
ることによりスルーホール8a,8bを介してアルミニウム
配線3a,3bに接続されるアルミニウム配線12a,12bを形成
する。これにより、多層配線を有する半導体装置を製造
することができる。
Next, as shown in FIG. 1 (d), after removing the resist film 7 remaining on the Si-containing polyimide film 6, an aluminum film is deposited on the entire surface of the substrate, and further selectively removed. Aluminum wirings 12a and 12b connected to aluminum wirings 3a and 3b via through holes 8a and 8b are formed. Thus, a semiconductor device having a multilayer wiring can be manufactured.
本実施例によれば、Si含有ポリイミド膜6の比誘電率
は3であり、従来のSION膜の比誘電率(.6)に比して1/
2であるため層間絶縁膜の容量を大幅に低減することが
できる。また、Si含有ポリイミド膜6は膜厚を増加させ
ることが容易であるため、更に容量を低減させることが
容易である。
According to this embodiment, the relative dielectric constant of the Si-containing polyimide film 6 is 3, which is 1 / compared to the relative dielectric constant (.6) of the conventional SION film.
Since it is 2, the capacity of the interlayer insulating film can be significantly reduced. Further, since the thickness of the Si-containing polyimide film 6 can be easily increased, it is easy to further reduce the capacity.
また、本実施例によれば、スルーホール8a,8bが滑ら
かであるため、優れたカバレジを得ることができる。例
えば、SION膜4の膜厚を5000Åとし、開口部11a,11bに
おけるSi含有ポリイミド膜6の膜厚1.0μmとし、SION
膜4の開口部11a,11bの上端の開口径を1.5μmとし、ア
ルミニウム配線12a,12bをスパッタ法により被着した場
合には、そのカバレジが約70%となり、十分なカバレジ
を確保することができる。
Further, according to the present embodiment, since the through holes 8a and 8b are smooth, excellent coverage can be obtained. For example, the thickness of the SION film 4 is set to 5000 °, the thickness of the Si-containing polyimide film 6 in the openings 11a and 11b is set to 1.0 μm,
When the opening diameters of the upper ends of the openings 11a and 11b of the film 4 are 1.5 μm and the aluminum wirings 12a and 12b are deposited by the sputtering method, the coverage is about 70%, and sufficient coverage can be secured. it can.
第2図(a)乃至(c)は本発明の第2の実施例に係
る多層配線を有する半導体装置の製造方法を工程順に示
す断面図である。本実施例はフォトレジスト工程が1回
である点が第1の実施例と異なるので、第1図と同一物
には同一符号を付してその詳細な説明を省略する。
2 (a) to 2 (c) are sectional views showing a method for manufacturing a semiconductor device having a multilayer wiring according to a second embodiment of the present invention in the order of steps. This embodiment differs from the first embodiment in that the number of photoresist steps is one. Therefore, the same components as those in FIG. 1 are denoted by the same reference numerals and detailed description thereof is omitted.
先ず、第2図(a)に示すように、シリコン基板1上
にSiO2膜2を形成した後に、アルミニウム配線3a,3b,3c
を形成する。次に、PCVD法によりこの基板上に膜厚が例
えば約3000ÅのSION膜4を堆積した後に、塗布によりSI
ON膜4上に、アルミニウム配線3a,3b,3c上における膜厚
が例えば約4000ÅのSi含有ポリイミド膜6を形成する。
更に、Si含有ポリイミド膜6上にレジスト膜13を形成し
た後に、アルミニウム配線3a,3bの直上域のレジスト膜1
3に開口部14a,14bを選択的に形成する。このとき開口部
14a,14bは、その側面が可及的に垂直になるように形成
する。
First, as shown in FIG. 2A, after an SiO 2 film 2 is formed on a silicon substrate 1, aluminum wirings 3a, 3b, 3c are formed.
To form Next, a SiON film 4 having a thickness of, for example, about 3000 堆積 is deposited on the substrate by the PCVD method.
On the ON film 4, a Si-containing polyimide film 6 having a thickness of, for example, about 4000 ° on the aluminum wirings 3a, 3b, 3c is formed.
Further, after forming a resist film 13 on the Si-containing polyimide film 6, the resist film 1 just above the aluminum wirings 3a and 3b is formed.
3, openings 14a and 14b are selectively formed. At this time the opening
14a and 14b are formed such that their side surfaces are as vertical as possible.
次に、第2図(b)に示すように、第1の実施例と同
様の条件でSi含有ポリイミド膜6とレジスト膜13と同時
にエッチングし、開口部14a,14b内のSi含有ポリイミド
膜6を除去すると共に、レジスト膜13の膜厚を減少させ
る。その後、このSi含有ポリイミド膜6及びレジスト膜
13をマスクとしてSION膜4を等方的にエッチング除去す
る。そして、熱処理により開口部14a,14bにおけるレジ
スト膜13の角を丸め、レジスト膜13を破線で示す形状に
する。
Next, as shown in FIG. 2B, the Si-containing polyimide film 6 and the resist film 13 are simultaneously etched under the same conditions as in the first embodiment, and the Si-containing polyimide film 6 in the openings 14a and 14b is formed. And the thickness of the resist film 13 is reduced. Then, the Si-containing polyimide film 6 and the resist film
Using the mask 13 as a mask, the SION film 4 is isotropically removed. Then, the corners of the resist film 13 in the openings 14a and 14b are rounded by heat treatment, and the resist film 13 is shaped into a shape indicated by a broken line.
次に、第2図(c)に示すように、再び第1の実施例
と同様の条件でO2プラズマによりSi含有ポリイミド膜6
とレジスト膜13とを同時にエッチング除去することによ
りアルミニウム配線3a,3b上にスルーホール8a,8bを形成
する。そして、残留するレジスト膜13を除去した後に、
所定の位置に上層配線を形成すれば、多層配線を有する
半導体装置を製造することができる。
Next, as shown in FIG. 2 (c), the Si-containing polyimide film 6 is again exposed to O 2 plasma under the same conditions as in the first embodiment.
And the resist film 13 are simultaneously removed by etching to form through holes 8a and 8b on the aluminum wirings 3a and 3b. Then, after removing the remaining resist film 13,
By forming an upper layer wiring at a predetermined position, a semiconductor device having a multilayer wiring can be manufactured.
本実施例は、Si含有ポリイミド膜6の膜厚がアルミニ
ウム配線3a,3b上において5000Åと比較的に薄く、SION
膜4の膜厚が3000Åと薄い場合に有効である。従って、
下地段差が比較的少なく、小さなスルーホール寸法が要
求されるデバイスへの適用に最適である。
In this embodiment, the thickness of the Si-containing polyimide film 6 is relatively thin at 5000 ° on the aluminum wirings 3a and 3b.
This is effective when the thickness of the film 4 is as thin as 3000 °. Therefore,
It is most suitable for application to devices that require a relatively small understep and require small through-hole dimensions.
[発明の効果] 以上説明したように本発明によれば、従来のSOG膜に
比して耐クラック性が優れ、容易に塗膜を厚く形成する
ことができると共に、比誘電率が低いシリコン含有ポリ
イミド膜を塗布することにより半導体基板の表面を平坦
化している。このため、半導体基板の表面を極めて精度
よく平坦化することができ、多層配線を有する半導体装
置の層間容量を低減することができる。
[Effects of the Invention] As described above, according to the present invention, a silicon-containing film having excellent crack resistance as compared with a conventional SOG film, and capable of easily forming a thick coating film, and having a low relative dielectric constant. The surface of the semiconductor substrate is flattened by applying a polyimide film. For this reason, the surface of the semiconductor substrate can be planarized extremely accurately, and the interlayer capacitance of the semiconductor device having the multilayer wiring can be reduced.
また、第1の配線層の上部の絶縁膜に等方的エッチン
グにより開口部を形成し、更に角を丸められたレジスト
膜とこのポリイミド膜とを等しいエッチングレートで同
時にエッチングしてポリイミド膜の外形と上記開口の外
形とをつなげるようにしているため、滑らかな形状のス
ルーホールを形成することができる。
Further, an opening is formed in the insulating film above the first wiring layer by isotropic etching, and the resist film having rounded corners and the polyimide film are simultaneously etched at the same etching rate to form an outer shape of the polyimide film. And the outer shape of the opening, a smooth through hole can be formed.
従って、配線の接続不良を防止することができると共
に、高速であり、且つ信頼性の高い多層配線を有する半
導体装置を製造することができる。
Therefore, it is possible to prevent a poor connection of the wiring and to manufacture a semiconductor device having high-speed and highly reliable multilayer wiring.
【図面の簡単な説明】[Brief description of the drawings]
第1図(a)乃至(d)は本発明の第1の実施例に係る
多層配線を有する半導体装置の製造方法を工程順に示す
断面図、第2図(a)乃至(c)は本発明の第2の実施
例に係る多層配線を有する半導体装置の製造方法を工程
順に示す断面図、第3図(a)及び(b)は従来の多層
配線を有する半導体装置の製造方法の一例を示す断面
図、第4図(a)及び(b)は従来の多層配線を有する
半導体装置の製造方法における配線不良例を示す断面図
である。 1,31;シリコン基板、2,32;SiO2膜、3a,3b,3c,12a,12b,3
3a,33b,33c,33d,37a,37b,37c;アルミニウム配線、4,34,
34a,36,36a;SION膜、5,7,13,38;レジスト膜、6;Si含有
ポリイミド膜、8a,8b;スルーホール、9a,9b,10a,10b,11
a,11b,14a,14b;開口部、35;SOG膜、39;等方的開口部、4
0;異方的開口部、41,42;くびれ、43;Ti膜、44;Pt膜
1A to 1D are cross-sectional views showing a method of manufacturing a semiconductor device having a multilayer wiring according to a first embodiment of the present invention in the order of steps, and FIGS. 2A to 2C show the present invention. 3A and 3B are cross-sectional views showing a method of manufacturing a semiconductor device having a multilayer wiring according to the second embodiment in the order of steps, and FIGS. 3A and 3B show an example of a conventional method of manufacturing a semiconductor device having a multilayer wiring. 4A and 4B are cross-sectional views showing examples of defective wiring in a conventional method for manufacturing a semiconductor device having multilayer wiring. 1,31; silicon substrate, 2,32; SiO 2 film, 3a, 3b, 3c, 12a, 12b, 3
3a, 33b, 33c, 33d, 37a, 37b, 37c; aluminum wiring, 4, 34,
34a, 36, 36a; SION film, 5, 7, 13, 38; resist film, 6; Si-containing polyimide film, 8a, 8b; Through hole, 9a, 9b, 10a, 10b, 11
a, 11b, 14a, 14b; opening, 35; SOG film, 39; isotropic opening, 4
0; anisotropic opening, 41, 42; constriction, 43; Ti film, 44; Pt film

Claims (1)

    (57)【特許請求の範囲】(57) [Claims]
  1. 【請求項1】第1の配線層を形成する工程と、前記第1
    の配線層を覆う絶縁膜を形成する工程と、この絶縁膜に
    等方的エッチングにより側壁が滑らかに傾斜し底に前記
    第1の配線層の上面が露出する開口部を形成する工程
    と、該絶縁膜を覆って塗布によりシリコンを含有する有
    機膜を形成する工程と、この有機膜を覆い前記開口部の
    直上域を選択的に除去したレジスト膜を形成する工程
    と、前記レジスト膜の角を丸める工程と、前記レジスト
    膜と前記有機膜とを約1対1のエッチングレート比でエ
    ッチングして前記開口部内の前記有機膜を除去する工程
    とを有することを特徴とする多層配線を有する半導体装
    置の製造方法。
    A step of forming a first wiring layer;
    Forming an opening that exposes the upper surface of the first wiring layer at the bottom with a side wall that is smoothly inclined by isotropic etching in the insulating film; Forming a silicon-containing organic film by coating over the insulating film, forming a resist film covering the organic film and selectively removing a region immediately above the opening, and forming a corner of the resist film. A semiconductor device having a multilayer wiring, comprising: a step of rounding; and a step of etching the resist film and the organic film at an etching rate ratio of about 1: 1 to remove the organic film in the opening. Manufacturing method.
JP1222265A 1989-08-29 1989-08-29 Method for manufacturing semiconductor device Expired - Lifetime JP2734675B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1222265A JP2734675B2 (en) 1989-08-29 1989-08-29 Method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1222265A JP2734675B2 (en) 1989-08-29 1989-08-29 Method for manufacturing semiconductor device

Publications (2)

Publication Number Publication Date
JPH0384927A JPH0384927A (en) 1991-04-10
JP2734675B2 true JP2734675B2 (en) 1998-04-02

Family

ID=16779678

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1222265A Expired - Lifetime JP2734675B2 (en) 1989-08-29 1989-08-29 Method for manufacturing semiconductor device

Country Status (1)

Country Link
JP (1) JP2734675B2 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06244286A (en) * 1993-02-15 1994-09-02 Nec Corp Manufacture of semiconductor device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62264642A (en) * 1986-05-13 1987-11-17 Toshiba Corp Formation of through holes
JPS62282447A (en) * 1986-05-31 1987-12-08 Sony Corp Manufacture of semiconductor device
JPS63111647A (en) * 1986-10-30 1988-05-16 Sony Corp Formation of multilayer interconnection
JPH0819380B2 (en) * 1987-05-11 1996-02-28 住友化学工業株式会社 Method for producing thick film insulator forming composition
JP2694252B2 (en) * 1987-06-18 1997-12-24 セイコーインスツルメンツ株式会社 Semiconductor device
JPH01150342A (en) * 1987-12-07 1989-06-13 Nec Corp Multilayer interconnection structure and manufacture thereof

Also Published As

Publication number Publication date
JPH0384927A (en) 1991-04-10

Similar Documents

Publication Publication Date Title
JP2518435B2 (en) Multilayer wiring formation method
JPH05235184A (en) Manufacturing method of multilayer wiring structural body of semiconducot rdevice
JP2000294628A (en) Semiconductor device and manufacture of the same
JP3063338B2 (en) Semiconductor device and manufacturing method thereof
JP2734675B2 (en) Method for manufacturing semiconductor device
JP3525788B2 (en) Method for manufacturing semiconductor device
JP2561602B2 (en) Method for manufacturing contact of multi-layer metal wiring structure
JP2001257226A (en) Semiconductor integrated circuit device
JP3055176B2 (en) A method of providing a metallization layer on an insulating layer and forming a through hole using the same mask
JP2985326B2 (en) Method for manufacturing semiconductor device
JP2782801B2 (en) Wiring structure of semiconductor device
JP2000269215A (en) Semiconductor device and manufacture thereof
US5091340A (en) Method for forming multilayer wirings on a semiconductor device
TW413917B (en) Semiconductor device and method of manufacturing the same
JP2819640B2 (en) Semiconductor device
US5420068A (en) Semiconductor integrated circuit and a method for manufacturing a fully planar multilayer wiring structure
JPH05347360A (en) Multilayer interconnection structure and manufacture thereof
JP2001148423A (en) Method for manufacturing semiconductor device
JPH0684908A (en) Semiconductor device and its manufacturing method
JPH05160126A (en) Formation of multilayer wiring
JP2753098B2 (en) Method for manufacturing semiconductor device
JPH06291194A (en) Manufacture for semiconductor device
JPH08139185A (en) Manufacture of semiconductor device
JPH0697299A (en) Semiconductor device
KR100846993B1 (en) A manufacturing method for wires of semiconductor devices