JP2711492B2 - Built-in self-test circuit - Google Patents

Built-in self-test circuit

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JP2711492B2
JP2711492B2 JP8320192A JP8320192A JP2711492B2 JP 2711492 B2 JP2711492 B2 JP 2711492B2 JP 8320192 A JP8320192 A JP 8320192A JP 8320192 A JP8320192 A JP 8320192A JP 2711492 B2 JP2711492 B2 JP 2711492B2
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剛 池永
淳一 高橋
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【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、LSI設計時の故障診断およびLSI製造時の良否判別試験においてそのチップの組み込み自己試験(Built In Self Test)を行う分散型の組込み自己試験回路に関し、特に組込み自己試験のパターン圧縮装置に関するものである。 The present invention relates to relates to a distributed built-in self test circuit for performing a built-in self test of the chip in the quality decision test failure diagnosis and LSI manufacturing during LSI design (Built In Self Test), in particular it relates pattern compression device built-in self test.

【0002】 [0002]

【従来の技術】LSI試験容易化のための1手法として、チップ内にテスター機能(テストパターン発生器とパターン圧縮器)を組み込んで試験する、組込み自己試験が知られており、その構成としては、1つのパターン発生器,パターン圧縮器を各機能ブロックで共有する集中管理型と、各機能ブロックごとにパターン発生器,パターン圧縮器を配置する分散型がある。 As an approach for the Related Art LSI testability, test incorporated tester function in a chip (test pattern generator and pattern compressor) are known built-in self test, as its structure , one pattern generator, a centralized to a pattern compressor shared by the functional blocks, the pattern generator for each functional block, it is distributed to place a pattern compressor.

【0003】この分散型組み込み自己試験における従来のパターン圧縮器の構成としては、圧縮器として線形帰還シフトレジスタ(LFSR)、あるいは多入力線形帰還シフトレジスタ(MISR)を2段用い、1段目において、図5に示すように、試験対象の4つの機能ブロック2 1 〜2 4に対し、各パターン発生器(LFSR)1 [0003] The structure of the conventional pattern compressor in the distributed embedded self-test, using linear feedback shift register (LFSR), or multiple input linear feedback shift register (MISR) a two-stage as compressor, in the first stage as shown in FIG. 5, four to functional blocks 21 to 24, each pattern generator to be tested (LFSR) 1
1 〜1 4からM個のテストパターンを与えることにより、機能ブロック2 1 〜2 4から出力されたNビット× By providing the M test patterns from 1 to 1 4, N-bit × output from functional block 21 to 24
Mパターンの情報を、機能ブロックに埋め込み配置(チップレイアウト上で機能ブロックとパターン圧縮器を隣接して配置し、その間の配線長が短い構成)された多入力線形帰還シフトレジスタ(MISR)を用いた空間的圧縮器3 1 〜3 4によって、1ビット×Mパターンの情報に空間的な圧縮を行う。 Use the information in M ​​pattern, embedded in the functional block arrangement (arranged adjacent functional block and the pattern compressor on a chip layout, while the wiring length is short configuration) multiple-input linear feedback shift register which is the (MISR) by the spatial compressor 3 1 to 3 4 had performs spatial compression in 1 bit × M pattern information.

【0004】そして2段目において、各機能ブロック2 [0004] and in the second stage, each functional block 2
1 〜2 4から上記の空間的圧縮器3 1 〜3 4によって1ビット×Mパターンに圧縮した情報を各々の圧縮線4 1 〜4 4 21 to 24 from the spatial compressor 3 1 to 3 4 by each compression line compressed information into a bit × M pattern 4 1-4 4
にて取りまとめ、4つの機能ブロックとは別の場所に、線形帰還シフトレジスタ(LFSR)を用いた時間的圧縮器5 1 〜5 4を独立配置(チップレイアウト上で機能ブロックとは離れた場所に圧縮器を配置し、その間の配線長が長くなり得る構成)することによって、それぞれを1パターンの情報へ時間的な圧縮を行い、その結果を予めチップ内に記憶してある期待値と比較するという構成が知られている。 At compiled, in a different location from the four functional blocks, independently disposed temporal compressor 5 1 to 5 4 using a linear feedback shift register (LFSR) (away from the functional blocks on the chip layout the compressor is arranged, by configuring) during which the wiring length can become longer, respectively perform temporal compression to 1 pattern information, is compared with an expected value which is stored in advance in the chip results has been known configuration that. (参考文献:PPGlelsinger: De (Reference: PPGlelsinger: De
sign and test for the 80386, IEEE Design & Test of sign and test for the 80386, IEEE Design & Test of
Comp.,4,3,pp42-50 (1987)) Comp., 4,3, pp42-50 (1987))

【0005】しかし、1段目のそれぞれの機能ブロックに対する空間的圧縮器3(3 1 〜3 4 )として多入力線形帰還シフトレジスタを用いているという点、また2段目の時間的圧縮器5(5 1 〜5 4 )として4つの独立した線形帰還シフトレジスタを用いているという点から、パターン圧縮器を構成するハード量が多いという問題点がある。 However, that is using a multi-input linear feedback shift register as a spatial compressor 3 for each of the functional blocks of the first stage (3 1 to 3 4), also 2-stage time compressor 5 from (5 1 to 5 4) that is using a linear feedback shift register four independent as, there is a problem that many quantity of hardware constituting the pattern compactor. 上記の多入力線形帰還シフトレジスタを用いた圧縮器と比較してハード量が少なくてすむ空間的圧縮器の構成としては、排他的論理和(Exclusive OR)を用いた圧縮器が知られている。 The structure of the spatial compressor requires less amount of hardware compared to the compressor using the above multi-input linear feedback shift register, the compressor is known which uses an exclusive OR (Exclusive OR) . (参考文献:SMReddy et a (Reference: SMReddy et a
l. : A data compression technique for Built-in sel l:. A data compression technique for Built-in sel
f-test, IEEE Trans. Comp., Col.37, No.9, pp1151-11 f-test, IEEE Trans. Comp., Col.37, No.9, pp1151-11
56(Sep.1988)) 56 (Sep.1988))

【0006】しかし、排他的論理和のみを用いた圧縮器では、故障見逃しを生じない空間圧縮の度合い(何ビット幅まで圧縮できるか)は、対象とする機能ブロックによって、まちまちである。 However, the exclusive compressor using only the logical sum, the degree of spatial compression does not cause failure missed (or be compressed to what bit width), the functional block of interest is mixed. よって、集中管理型の組込み自己試験のように空間的圧縮器と時間的圧縮器を近接した場所に配置可能なパターン圧縮器としては適するが、 Therefore, although suitable as pattern compactor can be placed in a location close spatial compressor temporally compressor as built-in self-testing of centralized,
空間的圧縮器と時間的圧縮器が離れた場所に配置される分散型組み込み自己試験のパターン圧縮器として用いた場合、対象とする機能ブロックの中に、空間圧縮の度合いが悪いものが存在した場合、空間的圧縮器と時間的圧縮器を結ぶ、配線量が増大するという問題がある。 When used as a distributed embedded pattern compressor of self-test spatial compressor temporally compressor is located remotely, in a functional block of interest, there was is poor degree of spatial compression If, connecting the spatial compressor temporally compressor, there is a problem that the wiring amount increases.

【0007】 [0007]

【発明が解決しようとする課題】ところで、LSIの大規模化によって、マイクロプロセッサ、信号処理プロセッサのように、様々な機能を持ったブロックが同一LS Meanwhile [0008], the scale of the LSI, microprocessor, as the signal processor, the block is the same LS having various functions
I上に組み込まれるという構成が可能となってきた。 Configuration that is incorporated on I have become possible. それに伴なって、上記のLSIに対する組込み自己試験は、その種々の機能ブロックごとにパターン圧縮器を置く構成を取らざるをえない状況になりつつある。 And so accompanied, built-in self test for the above LSI is becoming a situation where no choice but to take a configuration to place a pattern compressor per its various functional blocks. しかし、組込み自己試験のハードを付加することによって、 However, by adding a hard built-in self test,
チップ面積が増大すると、そのままLSIの歩留まり低下につながるので、組込み自己試験用のハード量はできるだけ少なくする必要がある。 When the chip area increases, since it leads to a reduction in the yield of LSI, hardware size for the built-in self test should be as low as possible.

【0008】一般に上記のような、分散型の組込み自己試験のパターン発生器を構成するためには、各機能ブロックから出力される情報に対し、一度空間的圧縮を行い、空間圧縮した結果を1つにまとめ、それから時間的圧縮を行い、期待値と比較するという構成が有効であると考えられるが、空間的圧縮器は、機能ブロックそれぞれに置かれるため、できるだけハード量が少なくできる構成が望まれる。 [0008] Generally, as described above, to construct a distributed built-in self test pattern generator, to the information output from each functional block, once subjected to spatial compression, the result of space compression 1 One Summary, then perform temporal compression is considered a configuration that compares the expected value is valid, the spatial compressor, because it is placed into a functional block respectively, configured to be as much as possible amount of hardware it is less desirable It is. また、空間的圧縮器と時間的圧縮器は別の場所に配置され、両者を結合する配線長が長くなるため、配線領域を減らすために、空間的圧縮器から出力される配線数はできるだけ少なくできる構成が望まれる。 Further, the spatial compressor temporally compressor is located elsewhere, for wire length to bind both longer, to reduce the wiring area, the number of wirings to be output from the spatial compressor as low as possible configurations that may be desired. また、時間的圧縮器に対しても、できるだけハード量が少なくできる構成が望まれる。 Moreover, even for time compressor configuration it is desirable as far as possible amount of hardware can be reduced. また、LSIの大規模化によって、製造時の良否判別試験のみならず、設計時の故障診断の効率化への要求が高まっている。 Further, the scale of the LSI, not only quality decision testing during production, there is an increasing demand for efficient fault diagnosis at the time of design. よって、設計時において、故障している機能ブロックの切り分けを可能としたパターン圧縮器の実現が望まれている。 Therefore, at the design, the realization of possible and the pattern compressor isolate the functional blocks has failed is desired.

【0009】本発明は以上の点に鑑み、上記のような問題点を解決するためになされたもので、その目的は、分散型組込み自己試験のパターン圧縮器を構成する際に、 [0009] The present invention has been made in consideration of the above points, which has been made to solve the above problems, its object, when configuring the distributed integration of self-test pattern compressor,
そのパターン圧縮器全体のハード量を低減することのできる組込み自己試験回路を提供することにある。 And to provide a built-in self test circuit capable of reducing the amount of hardware of the entire pattern compactor. また、 Also,
本発明の他の目的は、設計時の故障診断,製造時の良否判定試験を効率良く行うことのできる組込み自己試験回路を提供することにある。 Another object of the present invention is to provide a built-in self test circuit capable of performing failure diagnosis of the time of design, the quality determination test at the time of production efficiency.

【0010】 [0010]

【課題を解決するための手段】上記の目的を達成するため本発明は、分散型組込み自己試験のパターン発生器を構成する際に、各機能ブロックに埋め込む空間的な圧縮器として、多入力線形帰還シフトレジスタを用いた圧縮器,排他的論理和を用いた圧縮器,論理積の否定(NA [SUMMARY OF] To achieve the above object the present invention, when configuring the distributed integration of self-test pattern generator, a spatial compressor embedded in each functional block, multi-input linear compressor using feedback shift register, the exclusive OR using the compressor, the negation of logical product (NA
ND),あるいは論理和の否定(NOR)を用いた圧縮器等の構成の異なる圧縮器を、圧縮器を構成するハード量が少ない順に、前段の圧縮器の出力が次段の圧縮器の入力に結合されるように多段に組み合わせ、空間的圧縮器のハード量が少ない構成,空間的圧縮器から出力される配線数の少ない構成の両者を実現する。 ND), or negation of the logical sum a configuration different compressor compressor or the like using the (NOR), in the order amount of hardware constituting the compression unit is small, the output of the preceding compressor of the next stage compressor combined in multiple stages to be coupled to the input, amount of hardware is small configuration of the spatial compressor, to achieve both the low configuration of the number of wires that are output from the spatial compressor. また、時間的な圧縮器として、各空間的圧縮器で圧縮された情報をそれぞれ独立に圧縮するのではなく、それらを取りまとめ、1つの多入力線形帰還シフトレジスタを用いることにより、時間的圧縮器に対してもハード量が少ない構成を実現するようにしたものである Further, as the time compression device, rather than to compress the information compressed by the spatial compressor independently, they compiled, by using one multi-input linear feedback shift register, the time compressor it is obtained so as to realize a configuration hardware amount is smaller relative.

【0011】また、本発明の別の発明は、分散型組込み自己試験のパターン圧縮器を構成する際に、各機能ブロックに埋め込まれた空間的圧縮器によって圧縮された圧縮線を、機能ブロックとは独立した1つの時間的圧縮器に入力する前段に、故障切り分けを行いたい機能ブロックから出力された圧縮線のみを順次通し、その他の圧縮線に対しては固定値を出力するモードと、圧縮線の全部をそのまま通すモードを備えた論理回路を付与する。 [0011] Another aspect of the present invention, when configuring the distributed integration of self-test pattern compactor, the compression lines which are compressed by the spatial compressor embedded in each functional block, a function block upstream input to one temporal compressor which is independent of, sequentially through only compression lines which are outputted from the function block to perform fault isolation, a mode for outputting a fixed value for other compression line, compression imparting a logic circuit having a mode for passing it all the lines. そして設計時は、故障切り分けを行いたい機能ブロックから出力された圧縮線のみを通すモードに設定し、順次、 And when the design is to set the mode to pass only compression lines which are output from the function block to perform fault isolation, sequence,
切り分けた機能ブロックごとに、時間的圧縮を行い、それぞれ、別々に期待値と比較することにより、故障した機能ブロックの切り分けを行い、製造時においては、全圧縮線を通すモードにし、一度に時間的圧縮を行い期待値と比較することにより、良否判別試験を効率良く行い、設計時の故障診断,製造時の良否判別試験の両者を効率良く行うようにしたものである。 For each cut functional block performs temporal compression, respectively, by comparing the different expected values, perform isolation of the failed functional block, during the production, and the mode to pass all compression line, the time at a time manner by compression compared to the expected value after performed efficiently quality decision test, failure diagnosis of the time of design, in which to perform efficiently both quality decision production testing.

【0012】 [0012]

【作用】本発明によると、分散型組込み自己試験のパターン圧縮器を構成する際に、パターン圧縮器全体のハード量を少なくするためには、前段の空間的圧縮器のハード量を少なくすることと、空間的圧縮器と時間的圧縮器を結ぶ配線の本数を減らす必要があるが、対象とする機能ブロックの性質により、排他的論理和を用いた圧縮器,あるいは多入力線形帰還シフトレジスタを用いた圧縮器といった、構成の異なる圧縮器を多段に組み合わせることにより、上記の2つの条件を満たすパターン圧縮器が実現できる。 According to the present invention, when configuring the distributed integration of self-test pattern compressor, in order to reduce the amount of hardware of the entire pattern compressor, reducing the amount of hardware of the preceding spatial compressor If, it is necessary to reduce the number of wires connecting the spatial compressor temporally compressor, due to the nature of the functional blocks of interest, a compressor or a multi-input linear feedback shift register, using exclusive oR such compressor using, by combining the configuration of different compressor in multiple stages, the two conditions are satisfied pattern compressor described above can be realized.

【0013】また、設計時の検証として、故障した機能ブロックの切り分けを行うためには、それぞれの機能ブロックからのパターンを独立に圧縮し、期待値と比較する機能が必要であるが、故障切り分けを行いたい機能ブロックから出力された圧縮線のみを順次通し、その他の圧縮線に対しては固定値を出力するモードを備えた論理回路を付与することにより、少ないハードでこの機構を実現できる。 Further, as a verification of the design time, in order to determine the nature of the failed functional blocks, compresses the patterns from each of the functional blocks independently, it is necessary function of comparing the expected value, the fault isolation sequentially through only compression lines which are output from the function block to be performed, for other compression line by applying a logic circuit having a mode for outputting a fixed value, this mechanism can be realized with less hardware.

【0014】 [0014]

【実施例】以下、図面を参照して本発明の実施例を詳細に説明する。 EXAMPLES Hereinafter, with reference to the accompanying drawings illustrating the embodiment of the invention in detail. 図1に本発明による分散型組込み自己試験回路の構成原理図を示す。 Representing a basic arrangement view of a distributed built-in self test circuit according to the present invention in FIG. 図1において、パターン発生器11(11 1 〜11 3 )は機能ブロックそれぞれに配置する分散分配型,バス等を用いて1箇所から分配する集中型分配型、あるいはその混在型で構成する。 In Figure 1, the pattern generator 11 (11 1 to 11 3) are distributed distributor type that disposed in each functional block, centralized distributor type for dispensing from a single location by using a bus or the like, or consist of the Mixed.

【0015】パターン圧縮器は、試験対象回路12の機能ブロック12 1 〜12 3ごとに埋め込み配置する空間的圧縮器13 1 〜13 3 ,14と、機能ブロックとは独立配置する各機能ブロック12 1 〜12 3からの圧縮線を切替えるモードを持った圧縮線切替え用の論理回路16と、 [0015] Pattern compressor, spatial compressor 131-134 3 embedded disposed for each functional block 12 1 to 12 3 of the test object circuit 12, 14 and the respective functional blocks 12 1 to independent arrangement and function block a logic circuit 16 for switching the compression lines having a mode for switching the compression line from 12 3,
時間的圧縮器17、およびその両者を結ぶ配線領域15 Time compressor 17, and the wiring regions 15 connecting both
で構成する。 In make up. ここで、空間的圧縮器13 1 〜13 3は排他的論理和を用いた圧縮器、空間的圧縮器14は多入力線形帰還シフトレジスタ(MISR)を用いた圧縮器であり、時間的圧縮器17は多入力線形帰還シフトレジスタ(MISR)を用いた圧縮器である。 Here, the compressor spatial compressor 131-134 3 using the exclusive OR, the spatial compressor 14 is a compressor using a multiple input linear feedback shift register (MISR), temporal compressor 17 is a compressor using a multiple input linear feedback shift register (MISR).

【0016】次に、上記空間的圧縮器の構成について具体的に説明する。 Next, specifically described the structure of the spatial compressor. (1)まず機能ブロックの性質に基づいた空間的圧縮器の使い分けを図2,図3を参照して述べる。 (1) 2 selectively used spatial compressor based on the nature of the functional blocks First, described with reference to FIG. 空間的圧縮器は、試験対象回路12の各機能ブロックから出力されるNビット(Nは機能ブロックの出力本数)×Mパターン(Mはテストパターン数)の入力情報をL(Lは圧縮器から出力される本数、 >L)×Mパターンの出力情報に圧縮する機能を持つ圧縮器であり、その実現方法として、図2に示す、排他的論理和,排他的論理和の否定(Exclusive NOR), 論理積の否定(NA Spatial compressor, the input information (output number of the N functional block) × M pattern N bits output from each functional block of the test target circuit 12 (M is the number of test patterns) from L (L is compressor number output, a compressor having a function of compressing the output data of N> L) × M pattern, as its realization method, shown in FIG. 2, an exclusive OR, negation of exclusive OR (exclusive NOR ), negation of logical product (NA
ND),あるいは論理和の否定(NOR)を木状(ツリー状),滝状(カスケード状)に用いた空間的圧縮器1 ND), or negation of the logical sum (NOR) of Kijo (like a tree), the spatial compressor used in cascading (cascade) 1
3が、また図3に示すように、複数の排他的論理和素子32,33とシフトレジスタ34からなる多入力線形帰還シフトレジスタを用いた空間的圧縮器14が考えられる。 3, and as shown in FIG. 3, the spatial compressor 14 using the multi-input linear feedback shift register comprising a plurality of exclusive OR elements 32 and 33 and the shift register 34 can be considered. 但し、図2中21は圧縮器入力線、22はツリー状を形成する各々の排他的論理和素子、23は圧縮器出力の圧縮線を示し、図3中31は圧縮器入力線、35は圧縮器出力の圧縮線を示している。 However, Figure 2 in 21 compressor input lines, each of the exclusive OR element 22 to form a tree-like, 23 denotes a compression line of the compressor output, in FIG 31 is compressor input line, 35 It shows the compression line of the compressor output.

【0017】それぞれの圧縮器の特徴は、排他的論理和を用いた圧縮器13は、ハード量は少なくて済みが、空間圧縮の度合いを大きくする(Lを小さくしていく)と対象回路の性質に応じて、圧縮器による見逃し故障が生じてくる。 The characteristics of each compressor, the compressor 13 using the exclusive OR, requires a hard amount less, (continue to reduce L) to increase the degree of spatial compression of the target circuit depending on the nature, missed failure arises due to compressor. 多入力線形帰還シフトレジスタを用いた圧縮器14は、ハード量は多く必要とするが、パターンの時間的な畳み込みを行いながら圧縮していくので、回路によらず、1本にまで空間圧縮しても故障見逃しはほとんど生じない。 Compressor 14 using the multi-input linear feedback shift register is a hard amount much needed, since gradually compressed while temporal convolution pattern, regardless of the circuit, spatially compressed to one failure to miss hardly occurs even.

【0018】本発明では、空間的圧縮器の構成として、 [0018] In the present invention, as a spatial compressor,
故障見逃しが生じない程度まで、排他的論理和あるいは排他的否論理和を用いた圧縮器13(13 〜13 To the extent that the failure miss does not occur, the exclusive OR or exclusive not compressor 13 using the logical OR (131-134 3)
で空間圧縮し、その後、多入力線形帰還シフトレジスタを用いた圧縮器14によって、1本に空間圧縮するという圧縮器の2段構成をとる(この構成を適用する機能ブ In spatially compressed, then by the compressor 14 using the multi-input linear feedback shift register, taking the two-stage compressor that space compression to one (function blanking to apply this configuration
ロックを性質Cの回路12 とする) To lock the circuit 12 1 property C). ただし、機能ブロックの性質により、排他的論理和を用いた空間圧縮器で1本まで空間圧縮しても見逃し故障が生じないものに対しては排他的論理和のみを用いた空間圧縮器13の構成とする。 However, the nature of the functional blocks, the exclusive in respect that missed failure does not occur even if the spatial compressed to one space compressor using the sum XOR only using spatial compressor 13 configuration to. (この性質を満たす機能ブロックを性質Aの回路12 とする) (Functional blocks satisfying this property to circuit 12 3 properties A)

【0019】また、排他的論理和を用いた空間圧縮器で数本程度(これを所定数とする)に空間圧縮しても見逃し故障が生じないもので、上記の数本の圧縮線を時間的圧縮器まで結合した場合の配線領域15と、排他的論理和を用いた空間圧縮器と多入力線形帰還シフトレジスタを2段用いた圧縮器を用いて出力を1本にまで圧縮した場合のハード量を比較して、 者の方がハード量が少なくなるものに対しても排他的論理和のみを用いた空間圧縮器13の構成とする。 Further, the exclusive several approximately at space compression device using a logical OR in which missed failure does not occur even if the spatial compression (this is a predetermined number), time several compression line of the specifically the compressor wiring region 15 when combined to, in the case of compressed to the output using the exclusive space compressor using a multiple input linear feedback shift register two stages using a compressor to one by comparing the amount of hardware, earlier's also a configuration of the exclusive OR only the spatial compressor 13 used for what amount of hardware is reduced. (この性質を満たす機能ブロックを性質Bの回路12 とする) (You functional blocks satisfying this property and circuit 12 2 properties B)

【0020】このように本発明によると、試験対象とする機能ブロックの性質により、排他的論理和を用いた空間的圧縮器13,あるいは多入力線形帰還シフトレジスタを用いた空間的圧縮器14といった、構成の異なる圧縮器を多段に組み合わせることにより、空間的圧縮器を構成するためのハード量を少なくできる。 [0020] Thus, according to the present invention, by the nature of the functional blocks to be tested, such as the spatial compressor 14 using the spatial compressor 13 or multiple input linear feedback shift register, using exclusive OR , by combining the configuration of different compressor in multiple stages, it can be reduced hardware amount constituting the spatial compressor. 仮に、同じn If, same n
ビット幅の入力を1本に圧縮する空間的圧縮器のハード量を、排他的論理和を用いた場合と、多入力線形帰還シフトレジスタを用いた場合で比較すると、排他的論理和を用いた場合、図2に示すようにn−1個の排他的論理和素子22で構成できるが、多入力線形帰還シフトレジスタを用いた場合、図3に示すように、各入力31ごとに排他的論理和素子32とシフトレジスタ34が必要で、その他に線形帰還を行うための排他的論理和33が数個必要となる。 The amount of hardware spatial compressor for compressing input to one bit wide, the case of using an exclusive OR, when compared with the case of using a multi-input linear feedback shift register, using exclusive OR If, can be comprised of a (n-1) exclusive oR element 22, as shown in FIG. 2, when using the multi-input linear feedback shift register, as shown in FIG. 3, exclusive for each input 31 requires Motoko Kazu 32 and the shift register 34, exclusive oR 33 for performing other linear feedback is several needs.

【0021】このように排他的論理和を用いた圧縮器はn−1個の排他的論理和で構成できるが、多入力線形帰還シフトレジスタを用いた圧縮器はn+数個の排他的論理和とn個のシフトレジスタで構成する必要がある。 [0021] This compressor using exclusive OR as may be composed of (n-1) exclusive OR, the compressor n + several exclusive OR using the multi-input linear feedback shift register the need to configure with n shift registers. シフトレジスタのハード量が排他的論理和の3倍程度とすると、排他的論理和を用いた空間的圧縮器と、多入力線形帰還シフトレジスタを用いた空間的圧縮器では、前者の方がハード量が1/4以下で実現できる。 When hardware size of the shift register and 3 times the exclusive OR, and exclusive OR using the spatial compressor, the spatial compression device using the multi-input linear feedback shift register, is the former hard the amount can be realized with 1/4 or less.

【0022】(2) 機能ブロックの性質に基づく排他的論理和を用いた空間的圧縮器の効果を述べる。 [0022] (2) describe the effect of the spatial compression device using an exclusive OR based on the nature of the functional blocks. 性質Aを満たす回路12 1としては、試験対象回路内部に生じた故障の影響が出力にランダムに伝搬し、テスト出力パターンの各ビットの故障が等確率で独立に発生するものがあげられる。 The circuit 12 1 which satisfies the properties A, propagate randomly output the effect of the failure that occurred in the internal test object circuit, a fault of each bit of the test output patterns what occurs independently with equal probability and the like. 次に、上記の条件を満たす回路12 1が排他的論理和を用いた空間的圧縮器によって、見逃し故障がほとんど生じない理論的、定量的根拠を示す。 Next, by the spatial compressor satisfies circuit 12 1 described above using exclusive, theoretical missed failure hardly occurs, a quantitative basis. 空間的圧縮器を用いない場合において、FCを故障検出率、Pを対象回路に入力する乱数パターンの数と置いた場合、 FC=f(P) ・・・・・(1) で与えられる関数fを故障検出関数と定義する。 In case of not using the spatial compressor, the fault coverage FC, when placed with the number of random patterns P is entered into the circuit, function given by FC = f (P) ····· (1) It is defined as the failure detection function f.

【0023】故障検出率の推移がこの故障検出関数で与えられるモデルに対して、排他的論理和を用いた空間的圧縮器を適用した場合の故障検出率の理論式を求める。 [0023] Changes in the failure detection rate for the model given by the failure detection function determines the fault coverage of the theoretical formula in the case of applying the spatial compressor using an exclusive OR.
対象回路内部に生じた故障の影響が出力にランダムに伝搬し、テスト出力パターンの各ビットの故障が等確率で独立に発生するとすると、空間的圧縮器を用いない時にtパターン目で検出された故障が、排他的論理和を用いた空間的圧縮器を用いた場合パターン数xで見逃される確率P missは、nを空間的圧縮器の出力本数とすると、 It propagates randomly output the effect of the fault occurring within the circuit, when a fault of each bit of the test output pattern is generated independently with equal probability, was detected at t pattern eyes when not using the spatial compressor when failure probability P miss be missed by exclusive if the sum using spatial compression device using the pattern number x is the output number of spatial compressor to n,
次式で表される。 It is expressed by the following equation.

【0024】 [0024]

【数1】 [Number 1]

【0025】パターン数tで検出される故障の割合は、 [0025] The percentage of faults detected by the pattern number t is,
故障検出関数fの微分で与えられるので、空間的圧縮器を用いない場合tパターン目で検出された故障のうち、 Since it is given by the derivative of the fault detection function f, of the fault case of not using the spatial compressor is detected at t pattern th
排他的論理和を用いた空間的圧縮器によるパターン数x Pattern number x according to the spatial compressor using XOR
での故障見逃し率R missは、(検出される故障の割合) Failure missing rate R miss in the (percentage of faults detected)
×(故障見逃し確率)で表され、次式となる。 Represented by × (failure miss probability), the following equation.

【0026】 [0026]

【数2】 [Number 2]

【0027】全体の見逃し故障検出率FC missは、各パターン数での故障見逃し率の総和で与えられるので、 The entire missed fault coverage FC miss, since given by the sum of the failure missing rate of the number of each pattern,

【0028】 [0028]

【数3】 [Number 3]

【0029】となる。 The [0029]. よって、排他的論理和を用いた空間的圧縮器を用いた場合の故障検出率FC'は、 Thus, fault coverage FC 'is a case of using a spatial compression device using an exclusive OR,

【0030】 [0030]

【数4】 [Number 4]

【0031】となる。 The [0031]. 経験的な故障検出関数として、次式に示す、対数で故障検出率が増加し、100パターンで100%になるモデルを考える。 As empirical fault detection function, shown in the following equation, increased fault coverage in logarithmic, consider a model to be 100% in the 100 pattern.

【0032】 [0032]

【数5】 [Number 5]

【0033】このモデルに対して、空間的圧縮器を用いない場合の故障検出率FCと、出力が1本の排他的論理和を用いた空間的圧縮器を適用した場合の故障検出率F [0033] For this model, the fault coverage of the application of the fault coverage FC in case of not using the spatial compressor, a spatial compressor output is used the exclusive OR of one F
C'の比較を表1に示す。 Table 1 shows the comparison of C '.

【0034】 [0034]

【表1】 [Table 1]

【0035】100パターンにおけるFC'は92.6 [0035] FC in the 100 pattern 'is 92.6
5%であり、見逃し故障が7%程度生じているが、パターン数を増やしていった場合、200,500,100 It was 5%, if it missed fault occurs about 7%, which went to increase the number of patterns, 200,500,100
0パターンにおけるFC'はそれぞれ97.69%,9 FC 'respectively 97.69% in 0 pattern, 9
9.86%,99.998%となる。 9.86%, and 99.998%. このように、回路内部に生じた故障の影響が出力にランダムに伝搬するという条件を満たした回路に対しては、パターン数を増やすことにより、見逃し故障検出率は、極めて小さくなる。 Thus, for the circuit that satisfies the condition that the influence of the failure occurring in the internal circuit is propagated randomly to output, by increasing the number of patterns, missed fault coverage is very small.

【0036】次に、性質Aの回路12 1の具体例として、16ビット桁上げ先見型2入力加算器を取り上げる。 Next, as a specific example of the circuit 12 1 of the properties A, take up 16 bit carry look ahead two input adder. 桁上げ先見型加算器に対し、空間圧縮器を用いない場合、排他的論理和を用いた空間的圧縮器を用いて、出力を1本に空間圧縮した場合の故障検出率の比較を表2 To carry look ahead adder, in the case of not using a spatial compressor, exclusively using a logical OR spatial compressor using, Table 2 compares the fault coverage in the case of spatially compressing the output to one
に示す。 To show.

【0037】 [0037]

【表2】 [Table 2]

【0038】表2に示したように、桁上げ先見型加算器に対しては、出力1本の排他的論理和を用いた空間的圧縮器を用いた場合、故障検出率100%を達成可能で、 [0038] As shown in Table 2, with respect to the carry look ahead adder, the use of spatial compression device using an exclusive OR of output 1, achievable fault coverage 100% so,
また、空間的圧縮器を用いない場合と比較して、故障検出率100%となるパターン数もほとんど変わらない。 Further, as compared with the case of not using the spatial compressor hardly changes even number of patterns to be 100% fault coverage.
先に示した、理論曲線と比較して、見逃し故障検出率は非常に小さくなっているが、桁上げ先見型加算器はビットスライス的に構成されており、故障の影響が1出力に集中しやすいためであると考えられる。 Previously indicated, compared with the theoretical curve, but missed fault coverage is very small, carry look ahead adder is constructed bit slice manner, the influence of the fault is concentrated on one output it is considered to be due to easy.

【0039】性質Bの回路12 2の具体例として、16 [0039] Specific examples of the circuit 12 2 properties B, 16
ビット算術論理演算ユニットを取り上げる。 Taking the bit arithmetic logic unit. 算術論理演算ユニットは16本のデータ出力と4本の制御出力を持つが、この回路に対し、空間圧縮器を用いない場合、空間圧縮器を用いて、データ出力を1本に圧縮した場合、 If it arithmetic logic unit has a control output of the 16 data outputs and present 4, for this circuit, in the case of not using a spatial compressor, by using the spatial compressor and compresses the data output to one,
さらに制御出力を含めて1本に圧縮した場合の故障検出率の推移を表3に示す。 Further changes in the fault coverage when compressed into one, including a control output shown in Table 3.

【0040】 [0040]

【表3】 [Table 3]

【0041】データ出力に対しては、出力を1本に圧縮しても、故障検出率は空間的圧縮器を用いない場合と比較して、最大の故障検出率は変わらず、その検出率を得るためのパターン数もほとんど増加しない。 [0041] For the data output, be compressed output to one, fault coverage as compared to the case of not using the spatial compressor, unchanged maximum fault coverage, the detection rate the number of patterns is also hardly increased in order to obtain. 制御出力を含めて、全体の出力を1本に圧縮すると若干の見逃し故障が生じる。 Including a control output, compressing the entire output to one slight miss failure occurs. これは、制御出力の中に相関の強い出力対が存在し、故障がランダムに出力に伝搬しないためである。 It is present a strong output pair correlation in the control output, because the fault does not propagate to the output randomly. つまり、ある部分の故障に対して、出力が常に反転する関係にある2本の出力を空間圧縮すると、その部分の故障は検出できない。 That is, for the failure of certain parts, the output is always two output spatial compression in relation to reversing, failure of that part can not be detected.

【0042】以上より、データ出力に対しては、理論式で仮定した故障の影響が出力にランダムに伝搬するという仮定があてはまるので、空間圧縮器の出力を1本にまで圧縮可能であるが、制御出力等この仮定があてはまらないものが存在するので、相関が強い出力に対して、別々に空間圧縮する必要がある。 [0042] From the above, for data output, since the assumption that the influence of the fault assumed in the theoretical formula is propagated random output is true, but can be compressed to a single output of the spatial compressor, since those control output, etc. this assumption is not true it is present, against the strong correlation output, it is necessary to separate space compression. よって、排他的論理和を用いた空間的圧縮器の出力は2本にする必要がある。 Therefore, the output of the spatial compression device using an exclusive logical sum should be two. この例において、2本の出力をさらに、多入力線形帰還シフトレジスタを用いた空間的圧縮器を用いて1本にまで圧縮した場合のハード量と、2本のまま時間的圧縮器に結合した場合の配線領域を比較して、後者の方がハード量が少ない場合において、性質Bの回路に対する空間的圧縮器の構成を取る。 In this example, the two outputs further comprises a hard volume, when compressed to one with a spatial compression device using the multi-input linear feedback shift register, bound left temporal compressor 2 by comparing the area of ​​the wiring case, when the latter is hard amount is small, take the configuration of the spatial compressor to the circuit properties B.

【0043】(3) 次に各機能ブロックからの圧縮線を切替えるモードを持った論理回路の構成を図4を参照して述べる。 [0043] (3) The configuration of a logic circuit having a mode for switching the compression lines from each functional block will be described with reference to FIG. 時間的圧縮器17に入力されている各機能ブロックからの圧縮線は、それぞれ各機能ブロックごとに独立している。 Compression lines from each functional block which is inputted in time compressor 17 is independent for each functional block, respectively. よって、各圧縮線を独立に時間圧縮することによって、故障ブロックの切り分けが可能である。 Thus, by compressing the time independently of each compression line, it is possible to isolate the fault block. このため、各機能ブロックに埋め込まれた空間的圧縮器1 Therefore, the spatial compressor 1 embedded in each of the functional blocks
1 〜13 3によって圧縮された圧縮線41,42を、機能ブロックとは独立した1つの時間的圧縮器17に入力する前段に、故障切り分けを行いたい機能ブロックから出力された圧縮線41,44のみを順次通し、その他の圧縮線に対しては固定値を出力する(42,45)モードと、圧縮線の全部をそのまま通すモードの機能を備え、それを制御線43によって切替えることが可能な論理回路16を付与する。 3 1-13 3 compression lines 41, 42 compressed by the function in front of inputting the one time compressor 17 that is independent of the block, the compression line 41 output from the function block to perform fault isolation, sequentially through 44 only, for the other compression line outputs a fixed value and (42, 45) mode, a function of the mode through the whole of the compression lines as it is, it can be switched whereby the control line 43 to grant such logic circuit 16. なお、図4中圧縮線41は故障切り分けを行う機能ブロックからの圧縮線、圧縮線42 Incidentally, FIG. 4 during the compression line 41 is compressed lines from the function block for fault isolation, compression line 42
は故障切り分けを行う機能ブロック以外のブロックからの圧縮線を示し、符号44は圧縮線そのままの出力、符号45は固定値出力を表記する。 Indicates the compression line from the block other than the functional blocks for performing fault isolation, reference numeral 44 is the output of the directly compressed lines, reference numeral 45 denoted a fixed value output.

【0044】設計時は、故障切り分けを行いたい機能ブロックから出力された圧縮線のみを通すモードに設定し、順次、切り分け機能ブロックごとに、時間的圧縮を行い、それぞれ、別々に期待値と比較することにより、 [0044] During design, it sets the mode to pass only compression lines which are output from the function block to perform fault isolation, sequence comparison for each isolation function block performs temporal compression, respectively, and separately the expected value by,
故障した機能ブロックの切り分けを行い、製造時においては、全圧縮線を通すモードにし、一度に時間的圧縮を行い期待値と比較することにより、良否判別試験効率良く行う。 Perform isolation of the failed functional block, during the production, and the mode to pass all compression line, by comparing the temporal compression was carried out expectation at a time, with good quality decision testing efficiency.

【0045】(4)時間的圧縮器の構成を述べる。 [0045] (4) describes the structure of the temporal compressor. 時間的圧縮器17は、Pビット(Pは各機能ブロックから空間的圧縮器を通して出力される圧縮線の合計)×Mパターンの情報をPビット×1パターンに圧縮する機能を持つ圧縮器であり、その実現として、P入力の多入力線形帰還シフトレジスタを用いる。 Time compressor 17, P bit (P is the sum of the compressed line to be output through the spatial compressor from each functional block) be a compressor having a function of compressing the information of × M pattern P bits × 1 pattern as its realization, using the multi-input linear feedback shift register of the P input. 時間的圧縮器によって、圧縮されたPビット×1パターンの情報をPビット幅の期待値と比較し、結果を出力する。 The temporal compressor, the information of the P bits × 1 pattern that has been compressed as compared with the expected value of the P bit width, and outputs the result.

【0046】 [0046]

【発明の効果】以上説明したように本発明によれば、試験対象とする機能ブロックの性質により、排他的論理和を用いた圧縮器,あるいは多入力線形帰還シフトレジスタを用いた圧縮器といった、構成の異なる圧縮器を多段に組み合わせることにより、空間的圧縮器を構成するためのハード量を少なくすることと、空間的圧縮器と時間的圧縮器を結ぶ配線の本数を減らすことが可能となり、 According to the present invention described above, according to the present invention, by the nature of the functional blocks to be tested, the compressor using an exclusive, or such compressor using multiple input linear feedback shift register, by combining the configuration of different compressor in multiple stages, it is possible to reduce the reducing the amount of hardware for configuring the spatial compressor, the number of wires connecting the spatial compressor temporally compressor,
分散型組込み自己試験のパターン圧縮器を構成する際に、パターン圧縮器全体のハード量を少なくことができる。 When configuring the distributed integration of self-test pattern compressor can reduce the amount of hardware of the entire pattern compressor.

【0047】また、本発明の別の発明によれば、故障切り分けを行いたい機能ブロックから出力されたる圧縮線のみを順次通し、その他の圧縮線に対しては固定値を出力するモードを備えた切替モード用の論理回路を付加することにより、設計時の検証として、故障した機能ブロックの切り分けを行う機能を機能ブロックごとに時間的圧縮器を持った場合と比較して、少ないハード量で実現でき、切替えの制御も、論理回路の制御線に論理値を設定するだけでよく、容易に実行可能である。 [0047] According to another aspect of the present invention, sequentially through only upcoming output from function block to perform fault isolation compression lines, including a mode for outputting a fixed value for other compression line by adding the logic circuit for switching mode, as a verification of the design time, a function to isolate failed functional blocks as compared to the case with a time compressor for each function block, realized with a small amount of hardware can also control the switching, it is only necessary to set the logical value to the control line of the logic circuit, it can be easily performed.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明による分散型組み込み自己試験の構成原理を示す図である。 1 is a diagram showing a basic arrangement of a distributed built-in self test according to the present invention.

【図2】排他的論理和を用いた空間的圧縮器の構成を示す図である。 2 is a diagram showing the spatial compressor configuration using an exclusive OR.

【図3】多入力線形帰還シフトレジスタを用いた空間的圧縮器の構成を示す図である。 3 is a diagram showing a configuration of a spatial compressor using multiple input linear feedback shift register.

【図4】各機能ブロックからの圧縮線を切替えるモードを持った論理回路の構成を示す図である。 4 is a diagram showing a configuration of a logic circuit having a mode for switching the compression lines from each functional block.

【図5】従来の分散型組み込み自己試験のパターン圧縮器の構成を示す図である。 5 is a diagram showing a configuration of a conventional distributed incorporation of self-test pattern compressor.

【符号の説明】 DESCRIPTION OF SYMBOLS

11 パターン発生器 12 1性質Aの機能ブロック 12 2性質Bの機能ブロック 12 3性質Cの機能ブロック 13 排他的論理和を用いた空間的圧縮器 14 多入力線形帰還シフトレジスタを用いた空間的圧縮器 15 空間的圧縮器と時間的圧縮器を結ぶ配線領域 16 各機能ブロックからの圧縮線を切替えるモードを持った論理回路 17 多入力線形帰還シフトレジスタを用いた時間的圧縮器 11 pattern generator 12 spatial compression using the spatial compressor 14 multi-input linear feedback shift register using a function block 13 the exclusive OR of function block 12 3 nature C functional blocks 12 2 properties B of 1 properties A vessel 15 spatial compressor and the logic circuit 17 a multi-input linear feedback shift time compressor using registers wiring region 16 having a mode for switching the compression lines from each functional block connecting the temporal compressor

Claims (2)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】 集積回路チップ内にパターン発生器,パターン圧縮器を組み込み、そのチップを自己試験する分散型の組込み自己試験回路において、 前記パターン圧縮器は、機能ブロックごとに埋め込み配置され、その各機能ブロックから出力されるNビット(Nは機能ブロックの出力本数)×Mパターン(Mはテストパターン数)の情報をL(Lは圧縮器から出力される本数、N>L)×Mパターンに圧縮する機能を持つ空間的圧縮器と、機能ブロックとは独立配置されて、Pビット(Pは各機能ブロックから空間的圧縮器を通して出力される圧縮線の合計)×Mパターンの情報をPビット×1パターンに圧縮する機能を持つ時間的圧縮器から構成され、 前記空間的圧縮器として、排他的論理和を用いた圧縮器, 論理積の否定(NAND)若 1. A pattern generator in an integrated circuit chip, embedded pattern compressor, in a distributed built-in self-test circuitry of the chip self test, the pattern compressor is disposed embedded in each functional block, the (number L is outputted from the compressor, N> L) information L (output number of the N functional block) × M pattern N bits output from each functional block (M is the number of test patterns) × M pattern spatial compressor having a function to compress, are independently disposed to the functional blocks, P bits (P is the sum of the compressed line to be output through the spatial compressor from each functional block) information × M pattern P consists temporal compressor having a function of compressing the bit × 1 pattern, as the spatial compressor, XOR with compressor, negative logical product (NAND) young くは論理和の否定 Ku is the negation of the logical sum
    (NOR)を用いた圧縮器,あるいは多入力線形帰還シフトレジスタを用いた圧縮器等の構成の異なる圧縮器を、ハード量が少ない順に多段に組み合わせ、 前記時間的圧縮器として、1つの多入力線形帰還シフトレジスタを用いることを特徴とする組込み自己試験回路。 Compressor was used (NOR), or multi-input linear feedback configuration different compressor compressor such that the shift register is used, combined in multiple stages in order hard amount is small, the as temporal compressor, one built-in self test circuit, which comprises using a multiple input linear feedback shift register.
  2. 【請求項2】 請求項1の組込み自己試験回路において、各機能ブロックに埋め込まれた空間的圧縮器によって圧縮された圧縮線を、機能ブロックとは独立した1つの時間的圧縮器に入力する前段に、故障切り分けを行いたい機能ブロックから出力される圧縮線のみを順次通し、その他の圧縮線に対して固定値を出力するモードと、圧縮線の全部をそのまま通すモードを備えた圧縮線切替え用の論理回路を設け、設計時は、故障切り分けを行いたい機能ブロックから出力された圧縮線のみを通すモードに設定し、順次、切り分け機能ブロックごとに、 2. A built-in self test circuit according to claim 1, preceding the compression lines which are compressed by the spatial compressor embedded in each functional block, the functional block to enter into one of temporal compressor independent in, through only the compressed line to be output from the function block to perform fault isolation sequence, a mode for outputting a fixed value for other compression line, for the whole of the compression line switching compression lines having a mode pass intact the logic circuit is provided, at design time, set the mode to pass only compression lines which are output from the function block to perform fault isolation, sequentially, each isolation function block,
    時間的圧縮を行い、それぞれ、別々に期待値と比較することにより、故障した機能ブロックの切り分けを行い、 Perform temporal compression, respectively, by comparing the different expected values, perform isolation of the failed functional blocks,
    製造時においては、全圧縮線を通すモードに設定し、一度に時間的圧縮を行い期待値と比較するようにしたことを特徴とする組込み自己試験回路 During manufacturing, sets the mode to pass all compression line, built-in self test circuit being characterized in that as compared with expected value performs time compression at a time.
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