JP2678085B2 - トレーサ - Google Patents
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Description
【発明の詳細な説明】 〔概 要〕 トレースデータの反復参照期間の間保持し得るトレー
サに関し、 トレースデータの所要回数の反復参照を可能にするこ
とを目的とし、 セットパルス入力へのセットパルス及びイネーブル信
号入力へのイネーブル信号に応答してトレースデータ入
力へのトレースデータをセットするレジスタを含むトレ
ースデータ保持回路と、セットパルス入力へのセットパ
ルスに応答してデータ入力へのデータをビット並列にセ
ットし、ビット直列に出力するスキャンデータ保持回路
を有するトレーサにおいて、データセット禁止信号出力
を有し、トレースデータ保持回路にセットされたトレー
スデータを参照する期間の間、データセット禁止信号を
発生する信号発生回路と、データセット禁止信号出力に
接続されたデータセット禁止信号入力、及びトレースデ
ータ保持回路のイネーブル信号入力に接続された出力を
有し、データセット禁止信号に応答してトレースデータ
保持回路の出力へのイネーブル信号の出力を禁止するデ
ータセット禁止回路とを設けて構成した。
サに関し、 トレースデータの所要回数の反復参照を可能にするこ
とを目的とし、 セットパルス入力へのセットパルス及びイネーブル信
号入力へのイネーブル信号に応答してトレースデータ入
力へのトレースデータをセットするレジスタを含むトレ
ースデータ保持回路と、セットパルス入力へのセットパ
ルスに応答してデータ入力へのデータをビット並列にセ
ットし、ビット直列に出力するスキャンデータ保持回路
を有するトレーサにおいて、データセット禁止信号出力
を有し、トレースデータ保持回路にセットされたトレー
スデータを参照する期間の間、データセット禁止信号を
発生する信号発生回路と、データセット禁止信号出力に
接続されたデータセット禁止信号入力、及びトレースデ
ータ保持回路のイネーブル信号入力に接続された出力を
有し、データセット禁止信号に応答してトレースデータ
保持回路の出力へのイネーブル信号の出力を禁止するデ
ータセット禁止回路とを設けて構成した。
本発明は、トレースデータの反復参照可能なトレーサ
に関する。
に関する。
情報処理装置においては、その装置内のレジスタにセ
ットされたデータを複数回参照したいという要求があ
る。このような装置構成を採用するのは、装置の信頼性
を向上させたいと言う観点からである。
ットされたデータを複数回参照したいという要求があ
る。このような装置構成を採用するのは、装置の信頼性
を向上させたいと言う観点からである。
前述のような要求に沿う回路構成の例を第３図に示
す。この図において、トレースレジスタ32、トレースレ
ジスタ34、トレースレジスタ36は、セレクト信号が供給
されていることを条件として、データセットクロックパ
ルスがそこに印加されたとき、テータバス30を経て転送
されて来るデータをセットするものである。前記セレク
ト信号は、又マルチプレクサ38、マルチプレクサ40、マ
ルチプレクサ42へも供給される。前記セレクト信号によ
って対応マルチプレクサから出力されるトレースレジス
タの各データビットは、前記データセットクロックパル
スでスキャンレジスタ44にビット並列にセットされる。
このスキャンレジスタ44へセットされるデータには、前
記トレースレジスタのトレースデータと、スキャンイン
からのスキャンインデータとがあるが、スキャンレジス
タ44へのデータ制御は、スキャンレジスタ44に時分割的
にセットされるように為されている。スキャンインから
のビット直列のスキャンデータは、スキャンクロックパ
ルスによってスキャンレジスタ44にビット直列にセット
される。スキャンレジスタ44からのデータの読み出し
は、スキャンクロックパルスによってビット直列に行な
われる。
す。この図において、トレースレジスタ32、トレースレ
ジスタ34、トレースレジスタ36は、セレクト信号が供給
されていることを条件として、データセットクロックパ
ルスがそこに印加されたとき、テータバス30を経て転送
されて来るデータをセットするものである。前記セレク
ト信号は、又マルチプレクサ38、マルチプレクサ40、マ
ルチプレクサ42へも供給される。前記セレクト信号によ
って対応マルチプレクサから出力されるトレースレジス
タの各データビットは、前記データセットクロックパル
スでスキャンレジスタ44にビット並列にセットされる。
このスキャンレジスタ44へセットされるデータには、前
記トレースレジスタのトレースデータと、スキャンイン
からのスキャンインデータとがあるが、スキャンレジス
タ44へのデータ制御は、スキャンレジスタ44に時分割的
にセットされるように為されている。スキャンインから
のビット直列のスキャンデータは、スキャンクロックパ
ルスによってスキャンレジスタ44にビット直列にセット
される。スキャンレジスタ44からのデータの読み出し
は、スキャンクロックパルスによってビット直列に行な
われる。
トレースレジスタ32乃至トレースレジスタ36へのトレ
ースデータのセットと、スキャンレジスタ44へのデータ
のセットは、前述のようにデータセットクロックパルス
によって為される回路構成となっているため、第４図に
示すように或るデータセットクロックパルスによってト
レースレジスタ32乃至トレースレジスタ36の内のいずれ
かのトレースレジスタにセットされ、そして次のデータ
セットクロックパルスによってスキャンレジスタ44にセ
ットされるようなタイムシーケンスが、前述の回路の中
に生じたとすると、前述のようにして或るデータセット
クロックパルスによってデータバス30上のトレースデー
タをセットした前記トレースレジスタ32乃至トレースレ
ジスタ36の内のいずれかのトレースレジスタは、次のデ
ータバス30上のデータをセットする次のデータセットク
ロックパルスのときには、そのデータバス30上のトレー
スデータは、第４図に示すように前記或るデータセット
クロックパルスのときとは異なるデータとなってしまっ
ていることがある。従って、前記或るデータセットクロ
ックパルスによってデータバス30上のデータをセットし
た前記トレースレジスタ32乃至トレースレジスタ36の内
のいずれかのトレースレジスタを、同一のデータを参照
したいと言う要求に応答して、再度参照したときには、
既にそのデータでは無くなってしまっていることにな
る。それ故、その参照の目的が達成され得ないことにな
る。
ースデータのセットと、スキャンレジスタ44へのデータ
のセットは、前述のようにデータセットクロックパルス
によって為される回路構成となっているため、第４図に
示すように或るデータセットクロックパルスによってト
レースレジスタ32乃至トレースレジスタ36の内のいずれ
かのトレースレジスタにセットされ、そして次のデータ
セットクロックパルスによってスキャンレジスタ44にセ
ットされるようなタイムシーケンスが、前述の回路の中
に生じたとすると、前述のようにして或るデータセット
クロックパルスによってデータバス30上のトレースデー
タをセットした前記トレースレジスタ32乃至トレースレ
ジスタ36の内のいずれかのトレースレジスタは、次のデ
ータバス30上のデータをセットする次のデータセットク
ロックパルスのときには、そのデータバス30上のトレー
スデータは、第４図に示すように前記或るデータセット
クロックパルスのときとは異なるデータとなってしまっ
ていることがある。従って、前記或るデータセットクロ
ックパルスによってデータバス30上のデータをセットし
た前記トレースレジスタ32乃至トレースレジスタ36の内
のいずれかのトレースレジスタを、同一のデータを参照
したいと言う要求に応答して、再度参照したときには、
既にそのデータでは無くなってしまっていることにな
る。それ故、その参照の目的が達成され得ないことにな
る。
本発明は、斯かる技術的課題に鑑みて創作されたもの
で、トレースデータの反復参照を為し得るトレーサを提
供することを目的とする。
で、トレースデータの反復参照を為し得るトレーサを提
供することを目的とする。
〔課題を解決するための手段〕 第１図は、請求項１及び請求項２記載の発明の原理ブ
ロック図である。この図に示すように、請求項１記載の
発明は、セットパルス入力、及びイネーブル信号入力、
並びにトレースデータ入力を有し、該セットパルス入力
へのセットパルス及び前記イネーブル信号入力へのイネ
ーブル信号に応答して前記トレースデータ入力へのトレ
ースデータをセットするレジスタを含むトレースデータ
保持回路２と、セットパルス入力、及び前記トレースデ
ータ保持回路２の出力に接続されたデータ入力を有し、
該セットパルス入力への前記セットパルスに応答して前
記データ入力へのデータをビット並列にセットし、ビッ
ト直列に出力するスキャンデータ保持回路４とを有する
トレーサに、次の構成要素を設けて構成される。その構
成要素は、データセット禁止信号出力を有し、前記トレ
ースデータ保持回路２にセットされたトレースデータを
参照する期間の間、該信号発生回路のデータセット禁止
信号出力に接続されたデータセット禁止信号入力、イネ
ーブル信号入力、及び前記トレースデータ保持回路２の
イネーブル信号入力に接続された出力を有し、前記デー
タセット禁止信号に応答して前記トレースデータ保持回
路２へのイネーブル信号の出力を禁止するデータセット
禁止回路８である。
ロック図である。この図に示すように、請求項１記載の
発明は、セットパルス入力、及びイネーブル信号入力、
並びにトレースデータ入力を有し、該セットパルス入力
へのセットパルス及び前記イネーブル信号入力へのイネ
ーブル信号に応答して前記トレースデータ入力へのトレ
ースデータをセットするレジスタを含むトレースデータ
保持回路２と、セットパルス入力、及び前記トレースデ
ータ保持回路２の出力に接続されたデータ入力を有し、
該セットパルス入力への前記セットパルスに応答して前
記データ入力へのデータをビット並列にセットし、ビッ
ト直列に出力するスキャンデータ保持回路４とを有する
トレーサに、次の構成要素を設けて構成される。その構
成要素は、データセット禁止信号出力を有し、前記トレ
ースデータ保持回路２にセットされたトレースデータを
参照する期間の間、該信号発生回路のデータセット禁止
信号出力に接続されたデータセット禁止信号入力、イネ
ーブル信号入力、及び前記トレースデータ保持回路２の
イネーブル信号入力に接続された出力を有し、前記デー
タセット禁止信号に応答して前記トレースデータ保持回
路２へのイネーブル信号の出力を禁止するデータセット
禁止回路８である。
請求項２に記載の発明は、セットパルス入力、及びイ
ネーブル信号入力、並びにトレースデータ入力を有し、
該セットパルス入力へのセットパルス及び前記イネーブ
ル信号入力へのイネーブル信号に応答して前記トレース
データ入力へのトレースデータをセットするレジスタを
含むトレースデータ保持回路２と、セットパルス入力、
及び前記トレースデータ保持回路の出力に接続されたデ
ータ入力、並びにスキャンクロックパルス入力、及びス
キャンイン入力を有し、該セットパルス入力への前記セ
ットパルスに応答して前記データ入力へのデータをビッ
ト並列にセットし、前記スキャンクロックパルス入力へ
のスキャンクロックパルスに応答して前記スキャンイン
入力へのスキャンイン信号をビット直列にセットし、読
み出しをビット直列に為すスキャンデータ保持回路４と
を有するトレーサに次の構成要素を設けて構成される。
その構成要素は、スキャンクロックパルス入力、前記ス
キャンデータ保持回路４の出力に接続された入力、及び
データセット禁止信号出力を有し、前記トレースデータ
保持回路２にセットされたトレースデータを参照する期
間の間、前記データセット禁止信号を発生する信号発生
回路6Aと、前記信号発生回路6Aのデータセット禁止信号
出力に接続されたデータセット禁止信号入力、イネーブ
ル信号入力、及びトレースデータ保持回路２のイネーブ
ル信号入力に接続された出力を有し、前記データセット
禁止信号に応答して前記トレースデータ保持回路２への
イネーブル信号の出力を禁止するデータセット禁止回路
8Aである。第１図中の点線は、請求項２に係わる発明の
特徴部分を示す。
ネーブル信号入力、並びにトレースデータ入力を有し、
該セットパルス入力へのセットパルス及び前記イネーブ
ル信号入力へのイネーブル信号に応答して前記トレース
データ入力へのトレースデータをセットするレジスタを
含むトレースデータ保持回路２と、セットパルス入力、
及び前記トレースデータ保持回路の出力に接続されたデ
ータ入力、並びにスキャンクロックパルス入力、及びス
キャンイン入力を有し、該セットパルス入力への前記セ
ットパルスに応答して前記データ入力へのデータをビッ
ト並列にセットし、前記スキャンクロックパルス入力へ
のスキャンクロックパルスに応答して前記スキャンイン
入力へのスキャンイン信号をビット直列にセットし、読
み出しをビット直列に為すスキャンデータ保持回路４と
を有するトレーサに次の構成要素を設けて構成される。
その構成要素は、スキャンクロックパルス入力、前記ス
キャンデータ保持回路４の出力に接続された入力、及び
データセット禁止信号出力を有し、前記トレースデータ
保持回路２にセットされたトレースデータを参照する期
間の間、前記データセット禁止信号を発生する信号発生
回路6Aと、前記信号発生回路6Aのデータセット禁止信号
出力に接続されたデータセット禁止信号入力、イネーブ
ル信号入力、及びトレースデータ保持回路２のイネーブ
ル信号入力に接続された出力を有し、前記データセット
禁止信号に応答して前記トレースデータ保持回路２への
イネーブル信号の出力を禁止するデータセット禁止回路
8Aである。第１図中の点線は、請求項２に係わる発明の
特徴部分を示す。
請求項１及び請求項２記載の発明によれば、前記トレ
ースデータ保持回路２のレジスタにセットされたトレー
スデータを参照したい期間の間、前記信号発生回路６、
6Aからデータセット禁止信号が発生されてデータセット
禁止回路８、8Aからのイネーブル信号の出力は禁止され
る。従って、トレースデータ保持回路２のレジスタへの
トレースデータのセットは、その期間の間禁止される。
トレースデータ保持回路２のレジスタにセットされたト
レースデータは、前記期間内に前記スキャンデータ保持
回路４へ供給される１又は２以上のセットパルスにセッ
トされては、その参照に供される。
ースデータ保持回路２のレジスタにセットされたトレー
スデータを参照したい期間の間、前記信号発生回路６、
6Aからデータセット禁止信号が発生されてデータセット
禁止回路８、8Aからのイネーブル信号の出力は禁止され
る。従って、トレースデータ保持回路２のレジスタへの
トレースデータのセットは、その期間の間禁止される。
トレースデータ保持回路２のレジスタにセットされたト
レースデータは、前記期間内に前記スキャンデータ保持
回路４へ供給される１又は２以上のセットパルスにセッ
トされては、その参照に供される。
トレースデータの参照において、トレースデータ保持
回路２のレジスタに最初にセットされたトレースデータ
が、そのまま前記スキャンデータ保持回路４にセットさ
れるから、従来のように参照においてトレースデータが
破壊されてしまうという不都合は無くなる。
回路２のレジスタに最初にセットされたトレースデータ
が、そのまま前記スキャンデータ保持回路４にセットさ
れるから、従来のように参照においてトレースデータが
破壊されてしまうという不都合は無くなる。
第２図は、請求項１及び請求項２記載の発明の一実施
例を示す。この図において、第３図と同じ構成要素には
同一の参照番号を付してその説明を省略する。トレース
レジスタ32乃至トレースレジスタ36のデータのスキャン
レジスタ44への選択的出力は、マルチプレクサ41によっ
て為されるように、この実施例では構成されている。マ
ルチプレクサ41へのトレースデータセレクト信号は、デ
コーダ48の出力に発生される。そのデコーダ48の入力に
は、カウンタ46の出力値が供給される。カウンタ46は、
データバス30上のトレースデータをトレースレジスタ32
乃至トレースレジスタ36の内の、いずれのトレースレジ
スタにセットすべきかの第１の識別データ、及びトレー
スレジスタ32乃至トレースレジスタ36の内の、いずれの
トレースレジスタにセットされているトレースデータを
読む出すべきかの第２の識別データを出力する。前記第
１の識別データは、カウンタ46のカウント入力へカウン
ト信号線51を経て供給されるカウント信号に応答して出
力される。前記第２の識別データは、後述のスキャンル
ープを経てカウンタ46のセット入力へ供給されるトレー
スレジスタ番号を、スキャンクロック入力へ供給される
スキャンクロックパルスに応答してシフトインすること
によって出力される。前記トレースレジスタ番号は、ス
キャンインからスキャンレジスタ44へ入力され、スキャ
ンクロックパルスによってスキャンレジスタ44にセット
された後に、スキャンクロックパルスによってスキャン
レジスタ44からスキャンループ信号として出力される。
例を示す。この図において、第３図と同じ構成要素には
同一の参照番号を付してその説明を省略する。トレース
レジスタ32乃至トレースレジスタ36のデータのスキャン
レジスタ44への選択的出力は、マルチプレクサ41によっ
て為されるように、この実施例では構成されている。マ
ルチプレクサ41へのトレースデータセレクト信号は、デ
コーダ48の出力に発生される。そのデコーダ48の入力に
は、カウンタ46の出力値が供給される。カウンタ46は、
データバス30上のトレースデータをトレースレジスタ32
乃至トレースレジスタ36の内の、いずれのトレースレジ
スタにセットすべきかの第１の識別データ、及びトレー
スレジスタ32乃至トレースレジスタ36の内の、いずれの
トレースレジスタにセットされているトレースデータを
読む出すべきかの第２の識別データを出力する。前記第
１の識別データは、カウンタ46のカウント入力へカウン
ト信号線51を経て供給されるカウント信号に応答して出
力される。前記第２の識別データは、後述のスキャンル
ープを経てカウンタ46のセット入力へ供給されるトレー
スレジスタ番号を、スキャンクロック入力へ供給される
スキャンクロックパルスに応答してシフトインすること
によって出力される。前記トレースレジスタ番号は、ス
キャンインからスキャンレジスタ44へ入力され、スキャ
ンクロックパルスによってスキャンレジスタ44にセット
された後に、スキャンクロックパルスによってスキャン
レジスタ44からスキャンループ信号として出力される。
そして、カウンタ46のカウント値（第１の識別デー
タ）、又はトレースレジスタ番号（第２の識別データ）
をスキャンクロックパルスに応答してビット直列にフリ
ップフリップ回路52のスキャンイン入力へ供給される。
そのフリップフロップ回路52のＤ入力には、L1が供給さ
れ、クロックパルス入力にクロックパルスが供給されて
いる。前記L1は、“1"（高レベルの信号である。）であ
る。フリップフロップ回路52のＱ出力は、又アンド回路
54の他方の入力へ供給されると共に、マルチプレクサ56
の一方の入力へも供給されてスキャンアウトへのスキャ
ンループを完成する。スキャンクロックパルスを発生す
るアンド回路50へは、インバータ49を経たスキャン抑止
信号、及びスキャンクロックパルスが供給される。スキ
ャン抑止信号は、又マルチプレクサ56へその切り換え信
号として供給される。
タ）、又はトレースレジスタ番号（第２の識別データ）
をスキャンクロックパルスに応答してビット直列にフリ
ップフリップ回路52のスキャンイン入力へ供給される。
そのフリップフロップ回路52のＤ入力には、L1が供給さ
れ、クロックパルス入力にクロックパルスが供給されて
いる。前記L1は、“1"（高レベルの信号である。）であ
る。フリップフロップ回路52のＱ出力は、又アンド回路
54の他方の入力へ供給されると共に、マルチプレクサ56
の一方の入力へも供給されてスキャンアウトへのスキャ
ンループを完成する。スキャンクロックパルスを発生す
るアンド回路50へは、インバータ49を経たスキャン抑止
信号、及びスキャンクロックパルスが供給される。スキ
ャン抑止信号は、又マルチプレクサ56へその切り換え信
号として供給される。
第２図において、トレースレジスタ32,34,36は、第１
図のトレースデータ保持回路２に対応し、スキャンレジ
スタ44は、第１図のスキャンデータ保持回路４に対応す
る。インバータ49、アンド回路50、フリップフロップ回
路52は、第１図の信号発生回路６に対応し、アンド回路
54は、第１図のデータセット禁止回路８に対応する。
図のトレースデータ保持回路２に対応し、スキャンレジ
スタ44は、第１図のスキャンデータ保持回路４に対応す
る。インバータ49、アンド回路50、フリップフロップ回
路52は、第１図の信号発生回路６に対応し、アンド回路
54は、第１図のデータセット禁止回路８に対応する。
次に、前述構成の請求項１及び請求項２記載の発明の
動作を以下に説明する。
動作を以下に説明する。
先ず、データバス30上のトレースデータが、どのよう
にしてトレースレジスタ32乃至トレースレジスタ36の内
の、いずれのトレースレジスタにセットされるかという
ことについて説明する。そのとき、スキャン抑止信号
は、“1"に設定される。
にしてトレースレジスタ32乃至トレースレジスタ36の内
の、いずれのトレースレジスタにセットされるかという
ことについて説明する。そのとき、スキャン抑止信号
は、“1"に設定される。
そのトレースデータのデータバス30上への転送と共
に、カウント信号が、カウンタ46のカウント入力へ供給
されて前記データバス30上のトレースデータをセットし
たいトレースレジスタ識別カウント値を発生する。この
とき、フリップフロップ回路52のクロックパルス入力に
クロックパルスが、供給されてＱ出力に“1"の信号を発
生させる。このカウント値がデコーダ48にてデコードさ
れてトレースレジスタ32乃至トレースレジスタ36へトレ
ースレジスタイネーブル信号が供給され、マルチプレク
サ41へトレースデータセレクト信号が供給される。従っ
て、前記データバス30上のトレースデータは、前記トレ
ースレジスタイネーブル信号で指定されるトレースレジ
スタにセットされる。
に、カウント信号が、カウンタ46のカウント入力へ供給
されて前記データバス30上のトレースデータをセットし
たいトレースレジスタ識別カウント値を発生する。この
とき、フリップフロップ回路52のクロックパルス入力に
クロックパルスが、供給されてＱ出力に“1"の信号を発
生させる。このカウント値がデコーダ48にてデコードさ
れてトレースレジスタ32乃至トレースレジスタ36へトレ
ースレジスタイネーブル信号が供給され、マルチプレク
サ41へトレースデータセレクト信号が供給される。従っ
て、前記データバス30上のトレースデータは、前記トレ
ースレジスタイネーブル信号で指定されるトレースレジ
スタにセットされる。
前述のようにして、トレースレジスタ32乃至トレース
レジスタ36のいずれかにセットされたトレースデータの
読み出しを行なうために、スキャン抑止信号を“0"にし
てアンド回路50からスキャンクロックパルスを出力させ
る一方、スキャンイン信号〔“0"、及びトレースレジス
タ番号〕をスキャインからスキャンループ（スキャンレ
ジスタ44、カウンタ46、フリップフロップ回路52及びマ
ルチプレクサ56から成る。）へ送り込む。そのスキャン
イン信号の中の“0"は、スキャンクロックパルスに応答
するスキャンレジスタ44、及びカウンタ46を経てフリッ
プフロップ回路52にセットされ、前記トレースレジスタ
番号は、カウンタ46にセットされる。
レジスタ36のいずれかにセットされたトレースデータの
読み出しを行なうために、スキャン抑止信号を“0"にし
てアンド回路50からスキャンクロックパルスを出力させ
る一方、スキャンイン信号〔“0"、及びトレースレジス
タ番号〕をスキャインからスキャンループ（スキャンレ
ジスタ44、カウンタ46、フリップフロップ回路52及びマ
ルチプレクサ56から成る。）へ送り込む。そのスキャン
イン信号の中の“0"は、スキャンクロックパルスに応答
するスキャンレジスタ44、及びカウンタ46を経てフリッ
プフロップ回路52にセットされ、前記トレースレジスタ
番号は、カウンタ46にセットされる。
そのセット直後に、スキャン抑止信号を“1"に切り換
える。これにより、フリップフロップ回路52のＱ出力を
“0"に保持してトレースレジスタ32乃至トレースレジス
タ36へのトレースデータのセットを禁止する一方、カウ
ンタ46から、トレースレジスタ32乃至トレースレジスタ
36のいずれかを選択するための値が出力される。カウン
タ46のカウント値は、デコーダ48を経てトレースデータ
セレクト信号としてマルチプレクサ41へ供給されると共
に、アンド回路54へ供給される。従って、フリップフロ
ップ回路52のＱ出力には、“0"の信号が発生させられて
いるから、アンド回路54からトレースレジスタイネーブ
ル信号が出力されず、次のデータデータセットクロック
パルスに応答してデータバス30上のトレースデータを新
たにトレースレジスタ32、乃至トレースレジスタ36にセ
ットするのを禁止しつつ、前記次のデータセットクロッ
クパルスに応答してマルチプレクサ41を経た前記トレー
スデータセレクト信号指定のトレースレジスタの内容を
スキャンレジスタ44へビット並列にセットすることが出
来る。スキャンレジスタ44へセットされトレースデータ
は、直前のデータセットクロックパルスによってトレー
スレジスタにセットされたトレースデータである。
える。これにより、フリップフロップ回路52のＱ出力を
“0"に保持してトレースレジスタ32乃至トレースレジス
タ36へのトレースデータのセットを禁止する一方、カウ
ンタ46から、トレースレジスタ32乃至トレースレジスタ
36のいずれかを選択するための値が出力される。カウン
タ46のカウント値は、デコーダ48を経てトレースデータ
セレクト信号としてマルチプレクサ41へ供給されると共
に、アンド回路54へ供給される。従って、フリップフロ
ップ回路52のＱ出力には、“0"の信号が発生させられて
いるから、アンド回路54からトレースレジスタイネーブ
ル信号が出力されず、次のデータデータセットクロック
パルスに応答してデータバス30上のトレースデータを新
たにトレースレジスタ32、乃至トレースレジスタ36にセ
ットするのを禁止しつつ、前記次のデータセットクロッ
クパルスに応答してマルチプレクサ41を経た前記トレー
スデータセレクト信号指定のトレースレジスタの内容を
スキャンレジスタ44へビット並列にセットすることが出
来る。スキャンレジスタ44へセットされトレースデータ
は、直前のデータセットクロックパルスによってトレー
スレジスタにセットされたトレースデータである。
従って、前のトレースデータを破壊することなしに、
該トレースデータの保存が可能になる。同一のトレース
データの反復参照を時間を異にして行ないたいと言う要
求を満たすことが可能になる。
該トレースデータの保存が可能になる。同一のトレース
データの反復参照を時間を異にして行ないたいと言う要
求を満たすことが可能になる。
このようにしてスキャンレジスタ44にセットされたト
レースデータの読み出しを行なうために、スキャン抑止
信号を“0"にしてアンド回路50からスキャンクロックパ
ルスを出力せしめ、スキャンレジスタ44にセットされた
トレースデータをカウンタ46、フリップフロップ回路5
2、そしてマルチプレクサ56を経て出力させてそのトレ
ースデータの読み出しを行なう。
レースデータの読み出しを行なうために、スキャン抑止
信号を“0"にしてアンド回路50からスキャンクロックパ
ルスを出力せしめ、スキャンレジスタ44にセットされた
トレースデータをカウンタ46、フリップフロップ回路5
2、そしてマルチプレクサ56を経て出力させてそのトレ
ースデータの読み出しを行なう。
なお、前記実施例においては、フリップフロップ回路
52にトレースレジスタイネーブル信号の出力禁止を生ぜ
しめる禁止信号“0"のセットをスキャンループを経てフ
リップフロップ回路52にセットせしめる構成例を説明し
たが、前記スキャンループを介してでなく、構成される
ものであってもよい。
52にトレースレジスタイネーブル信号の出力禁止を生ぜ
しめる禁止信号“0"のセットをスキャンループを経てフ
リップフロップ回路52にセットせしめる構成例を説明し
たが、前記スキャンループを介してでなく、構成される
ものであってもよい。
上述したように請求項１及び請求項２記載の説明によ
れば、トレースレジスタにトレースデータをセットした
次の処理周期期間乃至所要の処理周期期間数間、前記ト
レースレジスタへのデータのセットを禁止するようにし
たので、トレースレジスタにセッタしたトレースデータ
を破壊してしまうことなしに、そのトレースデータの反
復した参照を行なうことが出来る。
れば、トレースレジスタにトレースデータをセットした
次の処理周期期間乃至所要の処理周期期間数間、前記ト
レースレジスタへのデータのセットを禁止するようにし
たので、トレースレジスタにセッタしたトレースデータ
を破壊してしまうことなしに、そのトレースデータの反
復した参照を行なうことが出来る。
第１図は請求項１及び請求項２記載の発明の原理ブロッ
ク図、 第２図は請求項１及び請求項２記載の発明の一実施例を
示す図、 第３図は提案されているトレーサを示す図、 第４図は第３図のトレーサの欠点を説明する図である。 第１図及び第２図において、 ２はトレースデータ保持回路（トレースレジスタ32,34,
36）、 ４はスキャンデータ保持回路（スキャンレジスタ44）、 ６は信号発生回路（インバータ49、アンド回路50、フリ
ップフロップ回路52）、 ８はデータセット禁止回路（アンド回路54）である。
ク図、 第２図は請求項１及び請求項２記載の発明の一実施例を
示す図、 第３図は提案されているトレーサを示す図、 第４図は第３図のトレーサの欠点を説明する図である。 第１図及び第２図において、 ２はトレースデータ保持回路（トレースレジスタ32,34,
36）、 ４はスキャンデータ保持回路（スキャンレジスタ44）、 ６は信号発生回路（インバータ49、アンド回路50、フリ
ップフロップ回路52）、 ８はデータセット禁止回路（アンド回路54）である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小田原 孝一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 星 健二 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 平１−206441（ＪＰ，Ａ)
Claims (2)
- 【請求項１】セットパルス入力、及びイネーブル信号入
力、並びにトレースデータ入力を有し、該セットパルス
入力へのセットパルス及び前記イネーブル信号入力への
イネーブル信号に応答して前記トレースデータ入力への
トレースデータをセットするレジスタを含むトレースデ
ータ保持回路と、 セットパルス入力、及び前記トレースデータ保持回路の
出力に接続されたデータ入力を有し、該セットパルス入
力への前記セットパルスに応答して前記データ入力への
データをビット並列にセットし、ビット直列に出力する
スキャンデータ保持回路とを有するトレーサにおいて、 データセット禁止信号出力を有し、前記トレースデータ
保持回路においてセットされたトレースデータを参照す
る期間の間、前記データセット禁止信号を発生する信号
発生回路と、 該信号発生回路のデータセット禁止信号出力に接続され
たデータセット禁止信号入力、イネーブル信号入力、及
び前記トレースデータ保持回路のイネーブル信号入力に
接続された出力を有し、前記データセット禁止信号に応
答して前記トレースデータ保持回路へのイネーブル信号
の出力を禁止するデータセット禁止回路とを設けたこと
を特徴とするトレーサ。 - 【請求項２】セットパルス入力、及びイネーブル信号入
力、並びにトレースデータ入力を有し、該セットパルス
入力へのセットパルス及び前記イネーブル信号入力への
イネーブル信号に応答して前記トレースデータ入力への
トレースデータをセットするレジスタを含むトレースデ
ータ保持回路と、 セットパルス入力、及び前記トレースデータ保持回路の
出力に接続されたデータ入力、並びにスキャンクロック
パルス入力、及びスキャンイン入力を有し、該セットパ
ルス入力への前記セットパルスに応答して前記データ入
力へのデータをビット並列にセットし、前記スキャンク
ロックパルス入力へのスキャンクロックパルスに応答し
て前記スキャンイン入力へのスキャンイン信号をビット
直列にセットし、読み出しをビット直列に為すスキャン
データ保持回路とを有するトレーサにおいて、 スキャンクロックパルス入力、前記スキャンデータ保持
回路の出力に接続された入力、及びデータセット禁止信
号出力を有し、前記トレースデータ保持回路にセットさ
れたトレースデータを参照する期間の間、前記データセ
ット禁止信号を発生する信号発生回路と、 該信号発生回路のデータセット禁止信号出力に接続され
データセット禁止信号入力、イネーブル信号入力、及び
トレースデータ保持回路のイネーブル信号入力に接続さ
れた出力を有し、前記データセット禁止信号に応答して
前記トレースデータ保持回路へのイネーブル信号の出力
を禁止するデータセット禁止回路とを設けたことを特徴
とするトレーサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2258293A JP2678085B2 (ja) | 1990-09-27 | 1990-09-27 | トレーサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2258293A JP2678085B2 (ja) | 1990-09-27 | 1990-09-27 | トレーサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04135248A JPH04135248A (ja) | 1992-05-08 |
| JP2678085B2 true JP2678085B2 (ja) | 1997-11-17 |
Family
ID=17318248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2258293A Expired - Fee Related JP2678085B2 (ja) | 1990-09-27 | 1990-09-27 | トレーサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2678085B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07101392B2 (ja) * | 1988-02-15 | 1995-11-01 | 日本電気株式会社 | トレーサ |
-
1990
- 1990-09-27 JP JP2258293A patent/JP2678085B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04135248A (ja) | 1992-05-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |