JP2669101B2

JP2669101B2 - Optical information processing device

Info

Publication number: JP2669101B2
Application number: JP2091816A
Authority: JP
Inventors: 嘉一新田; 淳太田; 和生久間
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-04-06
Filing date: 1990-04-06
Publication date: 1997-10-27
Anticipated expiration: 2012-10-27
Also published as: JPH03290958A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は，光ニユーロコンピユーテイングに適した
メモリ機能を有する感度可変の光検出器に関するもので
ある。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a variable-sensitivity photodetector having a memory function suitable for photonic neurocomputing.

[Conventional technology]

第３図は例えば,Quantum Electronics誌,1989年，第2
5巻，第５号,896頁〜903頁に示された感度可変光検出器
の構成図であり，図において，（1a）はポリシリコン透
明電極，（3a）は酸化シリコン絶縁膜，（６）は金属電
極，（4a）はｐ−S_i,（5a）はｎ−S_i基板である。第４
図は,Transactions on Electron Devices誌,1986年，第
ED−33巻，第６号,835頁〜844頁に示されたEEPROMの構
成図であり，図において（1b）はコントロール・ゲート
（2b）はフローテイング・ゲート，（3b）はフイールド
酸化膜，（4b）はn⁺−ドレイン，（11）はn⁺−ソース，
（5b）はｐ−基板である。Figure 3 shows, for example, Quantum Electronics magazine, 1989, second
5 is a block diagram of a variable sensitivity photodetector shown in Volume 5, No. 5, pp. 896 to 903, in which (1a) is a polysilicon transparent electrode, (3a) is a silicon oxide insulating film, and (6) ) is a metal electrode, (4a) is p-S _i, (5a) is a n-S _i substrate. 4th
The figure is from Transactions on Electron Devices, 1986,
ED-33, No. 6, pp. 835-844, showing the configuration of the EEPROM, where (1b) is the control gate, (2b) is the floating gate, and (3b) is the field oxide film. , (4b) is n ⁺ − drain, (11) is n ⁺ − source,
(5b) is a p-substrate.

次に動作について説明する。 Next, the operation will be described.

第３図において，シリコン電極（1a），酸化シリコン
絶縁膜（3a）,n型ドープS_i基板（5a）とでMIS構造（Met
al−Insulator−Semiconductor）となつている。電極
（1a）に負のバイアス電圧を印加した場合，絶縁膜（3
a）と半導体（5a）界面近傍に空乏層が生ずる。入射光
は，垂直方向から，ポリシリコンの透明電極（1a）を透
過して空乏層に入射する。入射光の波長が，半導体（5
a）材料の吸収端の波長より短い場合，空乏層内で光電
流（電子−ホール対）が発生する。発生した電子はｎ型
（5a）,p型（4a）半導体のｐ−ｎ接合により集められ，
電極（６）から取り出される。この素子から発生する光
電流の大きさは，空乏層の厚さに比例し，厚さが増加す
るに従い光電流が増加する。また，空乏層の厚さは，電
極（1a）に加えるバイアス電圧の大きさに比例する。従
つて第３図に示される素子は，電極（1a）に加えるバイ
アス電圧により，素子に流れる光電流，すなわち入射光
に対する感度を可変にすることができる。In FIG. 3, the silicon electrode (1a), a silicon oxide insulating film (3a), n-type doped S _i MIS structure out with the substrate (5a) (Met
al-Insulator-Semiconductor). When a negative bias voltage is applied to the electrode (1a), the insulating film (3
A depletion layer occurs near the interface between a) and the semiconductor (5a). The incident light passes through the polysilicon transparent electrode (1a) from the vertical direction and enters the depletion layer. The wavelength of the incident light is
a) If the wavelength is shorter than the wavelength at the absorption edge of the material, a photocurrent (electron-hole pair) is generated in the depletion layer. The generated electrons are collected by the pn junction of n-type (5a) and p-type (4a) semiconductors.
It is taken out from the electrode (6). The magnitude of the photocurrent generated from this element is proportional to the thickness of the depletion layer, and the photocurrent increases as the thickness increases. The thickness of the depletion layer is proportional to the magnitude of the bias voltage applied to the electrode (1a). Accordingly, in the device shown in FIG. 3, the photocurrent flowing through the device, that is, the sensitivity to incident light can be varied by the bias voltage applied to the electrode (1a).

第４図は，代表的なEEPROM（electrically erasable
and programmable ROM）の構成例を示している。任意の
アドレスに任意の順序でアクセスすることを許すもの
の，読出しを，主な，あるいは唯一の動作とするメモリ
をROM（read only memory）と呼ぶ。さらに電気的に消
去も書き込みも可能なROMをEEPROMと呼ぶ。書き込み
は，コントロール・ゲート（16）とドレイン（4b）に正
の高電圧を加え，ドレインにホツト・エレクトロンを発
生させ，ドレイン側からフローテイング・ゲート（2b）
に注入する。この結果，コントロールゲートから見たし
きい値電圧が高い状態（“0"状態）となる。ゲート電圧
がしきい値電圧以下のとき，ドレイン電流は流れにくく
なる。消去はソース（5b）側からＦ−Ｎ（Flower−Nord
heim）トンネリングで電子を引き抜き，しきい値電圧の
低い“1"状態にする。読み出しは，コントロール・ゲー
ト（1b）に電圧を加えてセル選択して，ドレインにはホ
ツトエレクトロンを発生させないよう十分低い電圧を印
加して，セルのしきい値電圧の差に応じて“1"/“0"を
読みとる。Figure 4 shows a typical EEPROM (electrically erasable).
and programmable ROM). A memory that allows access to an arbitrary address in an arbitrary order but performs reading as a main or only operation is called a ROM (read only memory). A ROM that can be electrically erased and written is called an EEPROM. For writing, a positive high voltage is applied to the control gate (16) and drain (4b) to generate hot electrons in the drain, and the floating gate (2b) from the drain side.
Inject into As a result, the threshold voltage as viewed from the control gate is high ("0" state). When the gate voltage is below the threshold voltage, it becomes difficult for the drain current to flow. Erasure is performed from the source (5b) side by F-N (Flower-Nord).
heim) Electrons are extracted by tunneling to set the threshold voltage to a low "1" state. For reading, a voltage is applied to the control gate (1b) to select a cell, a sufficiently low voltage is applied to the drain so as not to generate photoelectrons, and "1" is set according to the difference in cell threshold voltage. / Read "0".

[Problems to be solved by the invention]

第３図に示した従来の感度可変型の光検出装置は，以
上のように構成されているので，装置自身にメモリ機能
をもたないため，感度を変調する場合，コントロールゲ
ートに電圧を加え続けなければならず，アレイ化する際
に書き込みが困難であるという問題点があつた。Since the conventional sensitivity variable type photodetector shown in FIG. 3 is configured as described above, since the device itself does not have a memory function, when the sensitivity is modulated, a voltage is applied to the control gate. There is a problem that it is difficult to perform writing when forming an array.

この発明は上記のような問題点を解消するためになさ
れたもので，感度可変型の光検出器にメモリ機能を付加
するとともに，光コンピユーテイングに適した光集積回
路を得ることを目的とする。The present invention has been made to solve the above problems, and an object thereof is to add a memory function to a variable-sensitivity photodetector and to obtain an optical integrated circuit suitable for optical computing. To do.

[Means for solving the problem]

この発明に係る光情報処理装置は,MIS構造を有する感
度可変の光検出器に，コントロール・ゲートの下にフロ
ーテイングゲートを設けることにより,EEPROMと類似の
構造としたものである。The optical information processing device according to the present invention has a structure similar to that of an EEPROM by providing a floating gate under the control gate in a photodetector having a MIS structure with variable sensitivity.

[Action]

この発明における光情報処理装置は,EEPROM構造によ
りフローテイング・ゲートに蓄積された電荷量に応じ
て，その感度が変調され，かつ不揮発性のメモリ機能が
付加される。The optical information processing apparatus according to the present invention has an EEPROM structure, the sensitivity of which is modulated according to the amount of charges accumulated in the floating gate, and a nonvolatile memory function is added.

〔Example〕

以下，この発明の一実施例を図について説明する。第
１図において，（１）はポリ・シリコンの透明電極から
なるコントロール・ゲートで，ゲート電圧V_Gを印加す
る。（２）はポリシリコンの透明電極からなるフローテ
イングゲート電極で，シリコン酸化膜の絶縁膜（３）中
に浮いた状態で付けられている。シリコン酸化膜（３）
の下に,n型にドーピングされたシリコン半導体（４）が
形成されている。（４）にはドレイン電圧V_Dが印加され
る。（５）はｐ型にドーピングされたシリコン半導体基
板である。（６）はｎ型シリコン（４）上に酸化膜
（３）を介して取付られた金属電極である。An embodiment of the present invention will be described below with reference to the drawings. In Figure 1, (1) a control gate made of a transparent electrode of polysilicon, a gate voltage is applied V _G. Reference numeral (2) denotes a floating gate electrode made of a transparent electrode made of polysilicon, which is provided in a floating state in an insulating film (3) of a silicon oxide film. Silicon oxide film (3)
Underneath, an n-type doped silicon semiconductor (4) is formed. The drain voltage V _D is applied to (4). (5) is a p-type doped silicon semiconductor substrate. (6) is a metal electrode mounted on the n-type silicon (4) via the oxide film (3).

次に動作について説明する。 Next, the operation will be described.

第１図に示すように，入力光は本装置に対して垂直方
向から入射する。図に示すように金属電極（６）によ
り，入射光が透明電極を透過して,p型基板上のみ入射す
る。第１図に示される空乏層領域（７）に光が入射する
と，光電流I_phが発生する。この電流の生成の割合Ｒは
空乏層厚ｄに対して比例関係が成り立つ。また空乏層厚
ｄは，フローテイング・ゲート電極（２）の電圧V_FGに
比例する。V_FG＜０の場合,p型半導体（５）と絶縁膜
（３）界面では，空乏層は存在せず（ｄ＝０）となり光
電流I_phの生成率Ｒは,R０となる。V_FG＞０の場合，空
乏層厚ｄはV_FGに比例して増加し,R∝V_FGの関係が成り立
つ。フローテイング・ゲートへの電圧の印加方法につい
て，次に説明する。基本動作は，先述のEEPROMの原理と
同様である。書き込みは，コントロール・ゲート（１）
とｎ型ドレイン（４）に正の高電圧を加え，ホツトエレ
クトロンを発生させ，フローテイング・ゲートに注入す
る。このときドレインに加える電圧V_Gの大きさを変える
ことで，フローテイング・ゲートへの電荷の蓄積量すな
わちゲート電圧V_FGを変化させる。また,V_Gを一定のパル
ス列として加えることで,V_FGを多段階で制御することが
できる。この結果V_FG≪０のとき，光電流I_phの流れない
状態（“0"状態）となる。消去は，書き込みを行つたド
レイン（４）とコントロール・ゲート（１）間に高電圧
を加え,F−Ｎトンネリングにより電子を引き抜く。消去
が終了した後，さらに大きな電圧を加えるとフローテイ
ング・ゲート（２）に正孔が注入されV_FG＞０となり，
蓄積された電荷量に応じて光電流I_phが流れ，“1"状態
になる。以上の書き込み，消去のプロセスにより，第１
図の装置は，電気的に感度が調節可能となり，またEEPR
OMは不揮発生メモリであるため，一度書き込むと，その
情報を長期間保持することができる。As shown in FIG. 1, input light is incident on the device from a vertical direction. As shown in the figure, the metal electrode (6) allows the incident light to pass through the transparent electrode and enter only the p-type substrate. When light enters the depletion layer region (7) shown in FIG. 1, a photocurrent _Iph is generated. The proportion R of this current generation is proportional to the depletion layer thickness d. The depletion layer d is proportional to the voltage V _FG of the floating gate electrode (2). When V _FG <0, there is no depletion layer (d = 0) at the interface between the p-type semiconductor (5) and the insulating film (3), and the generation rate R of the photocurrent I _ph is R0. When V _FG > 0, the depletion layer thickness d increases in proportion to V _FG , and the relationship of R∝V _FG holds. The method of applying voltage to the floating gate will be described below. The basic operation is the same as that of the EEPROM described above. Writing is control gate (1)
And a high positive voltage is applied to the n-type drain (4) to generate hot electrons, which are injected into the floating gate. At this time by changing the magnitude of the voltage V _G applied to the drain, to vary the accumulated amount or gate voltage V _FG of the charge to the floating gate. Moreover, the addition of V _G as a constant pulse train, it is possible to control the V _FG at multiple stages. When the result of the V _FG «0, a state that does not flow photocurrent I _ph ( "0" state). In erasing, a high voltage is applied between the drain (4) where the writing has been performed and the control gate (1), and electrons are extracted by FN tunneling. After erasing is completed, when a higher voltage is applied, holes are injected into the floating gate (2), and V _FG > 0,
The photocurrent I _ph flows according to the amount of accumulated charge, and the state becomes “1”. By the above writing and erasing process,
In the device shown, the sensitivity can be adjusted electrically and
The OM is a non-volatile memory, so once written, the information can be retained for a long time.

なお，上記の実施例では，（４）にｎ型ドレイン，
（５）にｐ型基板を設けたものを示したが，（４）にｐ
型ドレイン（５）にｎ型基板を用いても同様の効果が期
待できる。但しその場合,V_G,V_Dの電圧は逆バイアスとな
り，電流の向きが逆になる。In the above embodiment, (4) has an n-type drain,
(5) shows a case where a p-type substrate is provided.
The same effect can be expected even if an n-type substrate is used for the type drain (5). However, if the voltage of V _G, V _D becomes a reverse bias, the direction of the current is reversed.

また，上記実施例ではｎ型チヤネル，及びｐ型チヤネ
ル単体の場合について説明したが，第２図に示すように
ｐ型とｎ型チヤネルを隣り合せに集積化した場合,CMOS
構造の上記実施例とは異なつた効果を実現できる。第２
図では，まずｎ型基板（５）に,p型チヤネル（４）を形
成し,PMOS構造を設ける。基板（５）上にｐ型ウエル層
（10）を形成し，さらにｎ型チヤネルを形成すること
で，ウエル内でNMOS構造を設ける。上記の２枚のゲート
を設定し,p型,n型のチヤネル（４），（９）を，さらに
PMOS,NMOSのコントロール・ゲート（１）を電気的に共
通にする。Further, in the above embodiment, the case of the n-type channel and the p-type channel alone has been described. However, when the p-type and n-type channels are integrated side by side as shown in FIG.
An effect different from that of the above embodiment of the structure can be realized. Second
In the figure, first, a p-type channel (4) is formed on an n-type substrate (5) to provide a PMOS structure. An NMOS structure is provided in the well by forming a p-type well layer (10) on a substrate (5) and further forming an n-type channel. By setting the above two gates, p-type and n-type channels (4) and (9) are further added.
The control gates (1) of the PMOS and NMOS are electrically common.

この装置に，光を一様に入射した場合，かつV_DとV_Gに
正の高電圧を加えた場合,NMOSは書き込み，すなわち
“0"状態,PMOSは消去，“1"状態となる。このときはPMO
S側でのみ光が検出され，ドレイン（４）から正の電流
が流れる。負の電圧を加えた場合，まつたく反対の状態
となり，ドレイン（９）から負の電流が流れ込む。When light is uniformly incident on this device and a positive high voltage is applied to V _D and V _G , the NMOS is in the write state, that is, the "0" state, and the PMOS is in the erased state, "1" state. At this time PMO
Light is detected only on the S side, and a positive current flows from the drain (4). When a negative voltage is applied, the state is immediately reversed, and a negative current flows from the drain (9).

従つて、この装置を使用するとゲート電圧によつて光
の信号を正負の光電流に変換することができる。Therefore, when this device is used, a light signal can be converted into a positive or negative photocurrent by a gate voltage.

〔The invention's effect〕

以上のように，この発明によれば光検出器に感度可変
機能及びメモリ機能をもたせるように構成したので，光
ニユーロコンピユータを実現するデバイス，例えば集積
化されたダイナミツクシユーロチツプが実現できる効果
がある。As described above, according to the present invention, since the photodetector is configured to have the sensitivity changing function and the memory function, it is possible to realize a device for realizing an optical neurocomputer, for example, an integrated dynamics chip. There is.

[Brief description of the drawings]

第１図はこの発明の一実施例による光検出器を示す断面
図，第２図は他の実施例を示す断面図，第３図，第４図
は従来例をそれぞれ示す断面図である。（１），（２）
はゲート，（３）は絶縁膜である。なお，図中，同一符号は同一，又は相当部分を示す。FIG. 1 is a sectional view showing a photodetector according to an embodiment of the present invention, FIG. 2 is a sectional view showing another embodiment, and FIGS. 3 and 4 are sectional views showing a conventional example. (1), (2)
Is a gate, and (3) is an insulating film. In the drawings, the same reference numerals indicate the same or corresponding parts.

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/792 ──────────────────────────────────────────────────続き Continued on the front page (51) Int.Cl. ⁶ Identification code Agency reference number FI Technical display location H01L 29/792

Claims

(57) [Claims]

1. An optical information processing apparatus having a two-layer gate, having an electrically erasable and writable EEPROM structure, and changing a photodetection sensitivity by a voltage applied to the gate.

2. The optical information processing apparatus according to claim 1, wherein the amount of electric charge applied to the electrically insulated gate is made variable, and the electric charge is accumulated in the gate.