JP2644574B2 - Switching method for two-sided buffer memory in image signal decoding device - Google Patents

Switching method for two-sided buffer memory in image signal decoding device

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JP2644574B2
JP2644574B2 JP1022641A JP2264189A JP2644574B2 JP 2644574 B2 JP2644574 B2 JP 2644574B2 JP 1022641 A JP1022641 A JP 1022641A JP 2264189 A JP2264189 A JP 2264189A JP 2644574 B2 JP2644574 B2 JP 2644574B2
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processing
decoding
post
memory
circuit
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敏雄 土屋
眞次 西村
英夫 黒田
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日本電信電話株式会社
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Description

【発明の詳細な説明】 (発明の属する技術分野) 本発明は、テレビ会議やテレビ電話に使用する画像信
号復号化装置における復号化処理部とその後処理部との
間の2面バッファメモリの切替方法に関するものであ
る。
Description: TECHNICAL FIELD The present invention relates to switching of a two-sided buffer memory between a decoding processing unit and a subsequent processing unit in an image signal decoding device used for a video conference or a video phone. It is about the method.
(従来の技術) テレビ会議やテレビ電話に使用する画像信号復号化装
置において、カメラ出力(NTSC信号等)等の1フレーム
分の符号化されたデータを復号化処理するのに要する期
間を、伝送路の伝送速度や復号化装置の処理速度が低い
ために、1フレーム周期以上とするような場合、画像信
号復号化装置における復号化処理部と、その後処理部と
の間に2面バッファメモリを設けることがある。
(Prior Art) In an image signal decoding apparatus used for a video conference or a video phone, a period required to decode one frame of encoded data such as a camera output (NTSC signal or the like) is transmitted. If the transmission speed of the channel or the processing speed of the decoding device is low and the frame period is set to one frame period or more, a two-side buffer memory is provided between the decoding processing unit in the image signal decoding device and the subsequent processing unit. May be provided.
画像信号復号化装置は、符号化装置から送られてきた
1フレーム分の符号化データを復号化処理部が復号化し
た後に、復号化データを2面バッファメモリの一方のメ
モリ面に書き込む。この復号化処理と並行して、それ以
前に他方のメモリ面に書き込まれた復号化データを、後
処理のために読み出す。後処理部では、復号化データを
モニタ画面に再生可能なNTSC信号等に変換するため、復
号化データの輝度信号と色信号から映像信号を合成し、
これに水平・垂直同期信号やカラーバースト信号を付加
し、D/A変換等を行う。
The image signal decoding device writes the decoded data to one memory surface of the two-side buffer memory after the decoding processing unit decodes the encoded data for one frame sent from the encoding device. In parallel with this decoding process, the decoded data previously written to the other memory surface is read out for post-processing. In the post-processing unit, in order to convert the decoded data into an NTSC signal or the like that can be reproduced on a monitor screen, a video signal is synthesized from the luminance signal and the chrominance signal of the decoded data,
A horizontal / vertical synchronizing signal and a color burst signal are added to this, and D / A conversion and the like are performed.
第4図は従来の画像信号復号化装置における2面バッ
ファメモリの切替方法のフローチャートを示す。同図に
おいて、A面は2面バッファメモリの一方の面、B面は
他方の面とし、電源投入時等の処理開始時点では、A面
の後処理が開始され、B面で復号化処理が開始されるも
のとする。
FIG. 4 shows a flowchart of a method for switching a two-sided buffer memory in a conventional image signal decoding device. In the figure, side A is one side of the two-side buffer memory, side B is the other side, and at the start of processing such as when power is turned on, post-processing of side A is started, and decoding processing is performed on side B. Shall be started.
A面で開始された後処理が終了した時点((ア)のYE
S)でB面の復号化処理が終了していない場合は
((イ)のNO)、次のフレームの後処理を再びA面で開
始し(ウ)、同じ復号化データを繰り返し再生すること
になり、駒落としとなる。
YE at the time when the post-processing started on the A side and ended ((A)
If the decoding process on the B side is not completed in S) (NO in (a)), post-processing of the next frame is started again on the A surface (c), and the same decoded data is repeatedly reproduced. It becomes a dropping piece.
一般に、1フレーム分の後処理期間は、NTSC信号等の
フレーム周期に等しく変動しない。しかし、フレーム間
符号化における1フレーム分の符号化処理期間及び復号
化処理期間は、符号化フレーム間の画像信号の変化の多
少により変動するので、駒落としの数も変動することに
なる。
Generally, the post-processing period for one frame does not fluctuate equally to the frame period of the NTSC signal or the like. However, since the encoding processing period and the decoding processing period for one frame in inter-frame encoding vary depending on the change in the image signal between the encoded frames, the number of dropped frames also varies.
一方、A面の開始された後処理が終了した時点
((ア)のYES)でB面の復号化処理が終了している場
合((イ)のYES)、後処理面をB面に、復号化処理面
をA面に同時に切り替える(エ)。
On the other hand, when the decryption process on the B-side has been completed at the time when the post-processing that has been started on the A-side has been completed (YES in (A)) (YES on (A)), the post-processing surface is replaced with the B-side. The decryption processing surface is simultaneously switched to the A surface (d).
このことは、B面で開始された復号化処理の立場から
みれば次のようになる。B面の復号化処理が終了した時
点((オ)のYES)で、A面の後処理が終了していない
場合((カ)のNO)は終了を待ち、後処理が終了した時
点((カ)のYES)で、後処理面をB面に、復号化処理
面をA面に同時に切り替える(エ)。
This is as follows from the standpoint of the decoding process started on the B side. At the time point when the decryption processing on the side B is completed (YES in (e)), if the post-processing on the side A is not completed (NO in (f)), the process waits for the end, and when the post-processing is completed (( (F) YES), the post-processing surface is switched to the B surface and the decryption processing surface is switched to the A surface simultaneously (d).
その後は、同様な方法で、後処理面と復号化処理面
が、A面とB面の間を同時に切り替わることを繰り返し
て行なわれる。
Thereafter, in a similar manner, the post-processing plane and the decoding processing plane are repeatedly switched between the A-plane and the B-plane simultaneously.
第5図は従来の画像信号復号化装置における2面バッ
ファメモリの切替方法を実現する回路例を示す。同図に
おいて、1は後処理回路、2は後処理開始信号発生回
路、3は2面フレームメモリ、31及び32はフレームメモ
リのA面及びB面、4はメモリ面切替制御回路、41はメ
モリ面切替制御回路4において1ビットカウンタ等で構
成されるメモリ面指定回路、42はセットリセット形フリ
ップフロップ等で構成される復号化処理終了信号の保持
回路、43は論理積回路、5は読み出し制御回路、51は読
み出し制御回路5において読み出し面を切り替えるスイ
ッチ、52は読み出し用アドレスカウンタ、6は後処理終
了信号発生回路、7は復号化処理回路、8は復号化処理
開始信号発生回路、9は書き込み制御回路、91は書き込
み制御回路9において書き込み面を切り替えるスィッ
チ、92は書き込み用アドレスカウンタ、10は復号化処理
終了信号発生回路である。
FIG. 5 shows an example of a circuit for realizing a switching method of a two-sided buffer memory in a conventional image signal decoding device. In the figure, 1 is a post-processing circuit, 2 is a post-processing start signal generation circuit, 3 is a two-sided frame memory, 31 and 32 are A-side and B-side frame memories, 4 is a memory side switching control circuit, 41 is a memory In the plane switching control circuit 4, a memory plane designating circuit composed of a 1-bit counter or the like; 42, a circuit for holding a decoding end signal composed of a set-reset flip-flop or the like; 43, an AND circuit; Circuit, 51 is a switch for switching the read surface in the read control circuit 5, 52 is a read address counter, 6 is a post-processing end signal generation circuit, 7 is a decoding processing circuit, 8 is a decoding processing start signal generation circuit, and 9 is a decoding processing start signal generation circuit. A write control circuit, 91 is a switch for switching a write surface in the write control circuit 9, 92 is a write address counter, and 10 is a decoding processing end signal generation circuit. .
この回路は以下のように動作する。 This circuit operates as follows.
先ず、後処理及び復号化処理は以下のように行われ
る。後処理開始信号発生回路2は、NTSC信号を扱う場
合、毎秒約30回の割合で周期的に後処理開始信号を発生
する。
First, post-processing and decoding processing are performed as follows. When handling an NTSC signal, the post-processing start signal generation circuit 2 periodically generates a post-processing start signal at a rate of about 30 times per second.
この後処理開始信号により、読み出し制御回路5にお
けるアドレスカウンタ52はリセットされ、メモリ面切替
制御回路4におけるメモリ面指定回路41の出力Qで指定
されるフレームメモリ31と32のいずれかの面と後処理回
路1が、読み出し制御回路5におけるスイッチ51により
接続され、後処理回路1は後処理用データを先頭アドレ
スから読み出し始める。
In response to this post-processing start signal, the address counter 52 in the read control circuit 5 is reset, and any one of the frame memories 31 and 32 specified by the output Q of the memory plane specifying circuit 41 in the memory plane switching control circuit 4 The processing circuit 1 is connected by the switch 51 in the read control circuit 5, and the post-processing circuit 1 starts reading post-processing data from the head address.
後処理回路1はアドレスカウンタ52にクロックを供給
することにより、フレームメモリのアドレス値を進めな
がら後処理済みデータを順次読み出す。そして、後処理
終了信号発生回路6は、後処理の終了を検出した時点
で、後処理終了信号をメモリ面切替制御回路4へ出力す
る。
The post-processing circuit 1 supplies a clock to the address counter 52 to sequentially read post-processed data while advancing the address value of the frame memory. Then, the post-processing end signal generating circuit 6 outputs a post-processing end signal to the memory surface switching control circuit 4 when detecting the end of the post-processing.
一方、メモリ面指定回路41の出力Q及びの反転を契
機に、復号化処理開始信号発生回路8は復号化処理開始
信号を発生する。この復号化処理開始信号により、書き
込み制御回路9におけるアドレスカウンタ92はリセット
され、メモリ面指定回路41の出力で指定されるフレー
ムメモリ31と32のいずれかの面と復号化処理回路7が、
書き込み制御回路9におけるスイッチ91により接続さ
れ、復号化処理回路7は復号化処理用データを先頭アド
レスから書き込み始める。
On the other hand, upon the inversion of the output Q and the output of the memory surface designation circuit 41, the decoding process start signal generating circuit 8 generates a decoding process start signal. In response to the decoding processing start signal, the address counter 92 in the write control circuit 9 is reset, and any one of the frame memories 31 and 32 specified by the output of the memory plane specifying circuit 41 and the decoding processing circuit 7
The connection is made by the switch 91 in the write control circuit 9, and the decryption processing circuit 7 starts to write the data for decryption processing from the head address.
復号化処理回路7はアドレスカウンタ92にクロックを
供給することにより、フレームメモリのアドレス値を進
めながら復号化処理済みデータを順次書き込む。そし
て、復号化処理終了信号発生回路10は、復号化処理の終
了を検出した時点で、復号化処理終了信号をメモリ面切
替制御回路4へ出力する。
By supplying a clock to the address counter 92, the decoding processing circuit 7 sequentially writes the decoded data while increasing the address value of the frame memory. Then, upon detecting the end of the decoding process, the decoding process end signal generation circuit 10 outputs a decoding process end signal to the memory surface switching control circuit 4.
次に、2面フレームメモリ3における、後処理面(読
み出し面)及び復号化処理面(書き込み面)の切替制御
は、以下のように行われる。
Next, switching control of the post-processing surface (reading surface) and the decoding processing surface (writing surface) in the two-surface frame memory 3 is performed as follows.
後処理の観点から見ると、後処理終了信号発生回路6
が2面フレームメモリ3の一方の面に対する後処理終了
信号を発生した時点で、復号化処理終了信号発生回路10
が他方の面に対する復号化処理終了信号を発生していな
い場合には、保持回路42に復号化処理終了信号が入力さ
れていないので、後処理終了信号発生回路6の出力と保
持回路42のQ出力とのANDをとる論理積回路43の出力に
変化が無い。従って、メモリ面指定回路41の出力にも変
化が無く、読み出し面が切り替わらないので、後処理回
路1は同一メモリ面に次のフレームデータとして再び同
一データを読み出す。
From the viewpoint of post-processing, the post-processing end signal generation circuit 6
Generates a post-processing end signal for one side of the two-sided frame memory 3 at the time when
Does not generate a decoding processing end signal for the other surface, since the decoding processing end signal has not been input to the holding circuit 42, the output of the post-processing end signal generating circuit 6 and the Q of the holding circuit 42 There is no change in the output of the AND circuit 43 that takes the AND with the output. Therefore, there is no change in the output of the memory surface designation circuit 41, and the read surface is not switched, so that the post-processing circuit 1 reads the same data again as the next frame data on the same memory surface.
逆に、復号化処理終了信号発生回路10が他方の面に対
する復号化処理終了信号を発生済みで、保持回路42が復
号化処理終了信号を保持している場合は、論理積回路43
の出力が“1"に立ち上が、りメモリ面指定回路41の出力
Q及びが反転する。従って、書き込み面と読み出し面
が同時に切り替わり、後処理回路1は他方のメモリ面に
次のフレームデータとして復号化処理済みデータを読み
出し、復号化処理回路7は一方のメモリ面に次の復号化
済みデータを書き込む。
Conversely, if the decoding processing end signal generation circuit 10 has already generated the decoding processing end signal for the other surface and the holding circuit 42 holds the decoding processing end signal, the logical product circuit 43
Rises to "1", and the output Q of the memory surface designation circuit 41 is inverted. Therefore, the writing surface and the reading surface are simultaneously switched, the post-processing circuit 1 reads the decoded data as the next frame data on the other memory surface, and the decoding processing circuit 7 writes the next decoded data on one memory surface. Write data.
なお、保持回路42で保持された復号化処理終了信号
は、2面フレームメモリ3のメモリ面を切り替えるため
の論理積回路43の出力によりリセットされる。
Note that the decoding processing end signal held by the holding circuit 42 is reset by the output of the AND circuit 43 for switching the memory surface of the two-frame memory 3.
逆に、復号化処理の観点から見ると、復号化処理終了
信号発生回路10が2面フレームメモリ3の他方の面に対
する復号化処理終了信号を発生した時点で、後処理終了
信号発生回路6が一方の面に対する後処理終了信号を発
生していない場合は、保持回路42で復号化処理終了信号
が保持されるだけで、論理積回路43の出力に変化が無
い。従って、メモリ面指定回路41の出力にも変化が無
く、書き込み面が切り替わらないので、復号化処理開始
信号発生回路8は復号化処理開始信号を発生せず、復号
化処理回路7は書き込み面が切り替わるまで次の復号化
処理の開始を待ち合わせる。
Conversely, from the viewpoint of the decoding process, when the decoding process end signal generating circuit 10 generates a decoding process end signal for the other surface of the two-sided frame memory 3, the post-processing end signal generating circuit 6 When the post-processing end signal for one surface has not been generated, the output of the AND circuit 43 does not change, only the holding circuit 42 holds the decoding end signal. Accordingly, there is no change in the output of the memory surface designation circuit 41 and the writing surface is not switched, so that the decoding processing start signal generating circuit 8 does not generate the decoding processing start signal, and the decoding processing circuit 7 It waits for the start of the next decoding process until switching is performed.
そして、後処理終了信号発生回路6が後処理終了信号
を発生した時点で、後処理面と復号化処理面が同時に切
り替わることは前述のとおりである。勿論、復号化処理
終了信号の発生と同時に後処理終了信号が発生された場
合は、直ちに後処理面と復号化処理面が同時に切り替わ
るので、復号化処理の開始を待ち合わせる必要が無い。
As described above, when the post-processing end signal generating circuit 6 generates the post-processing end signal, the post-processing surface and the decoding processing surface are simultaneously switched. Of course, if the post-processing end signal is generated simultaneously with the generation of the decoding processing end signal, the post-processing surface and the decoding processing surface are simultaneously switched at the same time, so there is no need to wait for the start of the decoding process.
第6図は上記第4図および第5図に示す、従来の2面
バッファメモリの切替方法における後処理面と復号化処
理面の切替遷移図を示す。同図において、W1,W2,W3,・
・・は復号化処理期間、R1,R2,R3,・・・は後処理期
間、A面は2面バッファメモリの一方の面、B面は他方
の面である。また、網掛けされた後処理期間は、同一復
号化データを繰り返し再生し、駒落としとなるフレーム
を意味する。
FIG. 6 shows a transition diagram of switching between the post-processing plane and the decoding processing plane in the conventional two-side buffer memory switching method shown in FIGS. 4 and 5. In the figure, W1, W2, W3,
··· are decoding processing periods, R1, R2, R3,... Are post-processing periods, surface A is one surface of the two-surface buffer memory, and surface B is the other surface. Further, the shaded post-processing period means a frame in which the same decoded data is repeatedly reproduced and a frame is dropped.
第6図における(a)は、復号化処理期間Wが、1フ
レーム分の後処理期間R、即ち再生映像信号のフレーム
周期以内の場合を、(b)は1〜2フレーム周期の場合
を、(c)は2〜3フレーム周期の場合を示したもので
ある。
6A shows the case where the decoding processing period W is within the post-processing period R for one frame, that is, within the frame period of the reproduced video signal, and FIG. (C) shows a case of 2 to 3 frame periods.
第6図(a)においては、1フレーム分の復号化処理
期間Wが、必ずフレーム周期以内であれば、差分期間は
復号化処理をしない無駄な期間となるものの、復号化装
置から送られてくる全フレームを復号化し、後処理を行
うので、駒落としを生じることのない利点がある。しか
し、この場合は前述のように復号化処理期間Wが画像信
号の変化の多少により変動することを考慮し、復号化処
理期間Wの最大値をフレーム周期以内とするようなピー
ク負荷設計が必要となる。
In FIG. 6 (a), if the decoding processing period W for one frame is always within the frame period, the difference period is a useless period in which the decoding process is not performed, but is sent from the decoding device. Since all the coming frames are decoded and post-processed, there is an advantage that no dropped frames occur. However, in this case, it is necessary to design the peak load such that the maximum value of the decoding processing period W is set within the frame period in consideration of the fact that the decoding processing period W fluctuates depending on the change of the image signal as described above. Becomes
第6図(b)においては、1フレーム分の復号化処理
時間Wが、必ず1〜2フレーム周期以内であれば、2フ
レーム周期との差分期間は復号化処理をしない無駄な期
間となる。この場合、復号化装置は復号化装置へ全フレ
ームの1/2(W2,W4,W6等に対応する偶数フレーム)しか
送ることができず、後処理部は復号化済みの同一フレー
ムデータを2回ずつ再生することになり、再生画像信号
において1/2のフレームが駒落としになる。更に、この
場合も、復号化処理期間Wの最大値を2フレーム周期以
内とするようなピーク負荷設計が必要となる。
In FIG. 6 (b), if the decoding processing time W for one frame is always within one or two frame periods, the difference period from the two frame period is a useless period in which no decoding processing is performed. In this case, the decoding device can send only half of all the frames (even frames corresponding to W2, W4, W6, etc.) to the decoding device, and the post-processing unit sends the decoded same frame data to 2 Playback is performed one by one, and half the frames in the playback image signal are dropped. Further, also in this case, it is necessary to design a peak load such that the maximum value of the decoding processing period W is set within two frame periods.
第6図(c)においては、1フレーム分の復号化処理
期間Wが、必ず2〜3フレーム周期以内であれば、3フ
レーム周期との差分期間は復号化処理をしない無駄な期
間となる。この場合、符号化装置は符号化装置へ全フレ
ームの1/3(W3,W6,W9等に対応する偶数フレーム)しか
送ることができず、後処理部は復号化化済みの同一フレ
ームデータを3回ずつ再生することになり、再生画像信
号において2/3のフレームが駒落としになる。更に、こ
の場合も、復号化処理期間Wの最大値を3フレーム周期
以内とするようなピーク負荷設計が必要となる。
In FIG. 6 (c), if the decoding processing period W for one frame is always within the period of 2 to 3 frames, the difference period from the 3 frame period is a useless period in which the decoding processing is not performed. In this case, the encoding apparatus can send only 1/3 of all frames (even frames corresponding to W3, W6, W9, etc.) to the encoding apparatus, and the post-processing unit transmits the same decoded frame data to the encoding apparatus. Playback is performed three times, and 2/3 frames are dropped in the playback image signal. Further, also in this case, it is necessary to design a peak load such that the maximum value of the decoding processing period W is set within three frame periods.
このような従来の2面バッファメモリの切替方法にお
ける欠点をまとめると、以下のようになる。
The drawbacks of such a conventional two-sided buffer memory switching method are summarized as follows.
第1の欠点は、一方のメモリ面に対するある1フレー
ム分の復号化処理が終了しても、他方のメモリ面に対す
る後処理が終了するまでは、次のフレームの復号化処理
を開始できず、無駄な待ち期間が生じることである。
The first disadvantage is that even if the decoding process for one frame on one memory surface is completed, the decoding process for the next frame cannot be started until the post-processing for the other memory surface is completed. A wasteful waiting period occurs.
第2の欠点は、復号化処理期間がフレーム周期のN〜
(N+1)倍必要な場合、符号化装置が復号化装置へ送
ることのできるフレーム数は全体の1/(N+1)になる
ことである。また、1フレームの復号化処理期間中に必
ず同一復号化データをN回繰り返し再生することにな
り、駒落としN/(N+1)となるので、駒落としが生じ
易いことである。
The second disadvantage is that the decoding processing period is N to N of the frame period.
When (N + 1) times is required, the number of frames that can be sent from the encoding device to the decoding device is 1 / (N + 1) of the whole. In addition, the same decoded data is always reproduced N times repeatedly during the decoding processing period of one frame, and the frame loss is N / (N + 1). Therefore, the frame loss is likely to occur.
第3の欠点は、最大駒落とし率N/(N+1)、即ち同
じ復号化データをN回繰り返し再生することを許容した
場合、復号化処理期間の最大値をフレーム周期の(N+
1)倍以下とするようなピーク負荷設計を必要とし、通
常は殆ど必要が無いにも拘らずピーク負荷に対応した処
理速度の早い復号化装置を必要とすることである。
A third disadvantage is that the maximum frame drop rate N / (N + 1), that is, when the same decoded data is allowed to be repeatedly reproduced N times, the maximum value of the decoding processing period is set to (N +
1) It is necessary to design a peak load such that it is twice or less, and a decoding device with a high processing speed corresponding to the peak load is required although it is almost unnecessary.
(発明の目的) 本発明の目的は、このような欠点を除去するために、
一方のメモリ面の復号化処理終了後、他方のメモリ面が
後処理中であっても、他方のメモリ面への復号化処理を
開始することにより、復号化処理の無駄な待ち合わせ期
間を無くし、復号化装置から復号化装置へ送るフレーム
の駒落としを少なくし、平均負荷設計を可能とする画像
信号復号化装置の2面バッファメモリ切替方法を提供す
ることにある。
(Object of the Invention) The object of the present invention is to eliminate such disadvantages.
After the decoding process on one memory surface is completed, even if the other memory surface is under post-processing, by starting the decoding process on the other memory surface, the unnecessary waiting period of the decoding process is eliminated, It is an object of the present invention to provide a two-sided buffer memory switching method of an image signal decoding device which can reduce the number of dropped frames of a frame sent from the decoding device to the decoding device and enable an average load design.
(発明の構成) (発明の特徴と従来技術との差異) 本発明は、上記目的を達成するため、画像信号復号化
装置の復号化処理部とその後処理部との間の2面バッフ
ァメモリの切替方法において、 一方のメモリ面に対する1フレーム(フィールド)分
の後処理が終了した時点で、他方のメモリ面の1フレー
ム(フィールド)分の復号化処理が終了していることを
検出して後処理面を他方のメモリ面へ切り替え、他方の
メモリ面が復号化処理中であることを検出して次の後処
理を一方のメモリ面に対して引き続き行い、他方のメモ
リ面に対する復号化処理が終了した時点で、次の復号化
面を後処理中か後処理終了かにかかわらずに一方のメモ
リ面へ直ちに切り替え、復号化のための書き込みアドレ
スが後処理の読み出しアドレスを追い越さないように制
御し、後処理と復号化処理面を独立に切り替えられるこ
とを最も主要な特徴とする。
(Structure of the Invention) (Differences between Features of the Invention and the Prior Art) In order to achieve the above object, the present invention provides a two-sided buffer memory between a decoding processing unit and a subsequent processing unit of an image signal decoding device. In the switching method, when the post-processing for one frame (field) for one memory surface is completed, it is detected that the decoding process for one frame (field) for the other memory surface is completed. The processing surface is switched to the other memory surface, the other memory surface is detected to be in the process of being decoded, the next post-processing is continuously performed on the one memory surface, and the decoding process on the other memory surface is performed. At the end, regardless of whether the next decoding plane is in post-processing or post-processing is completed, switch immediately to one memory plane, and the write address for decoding does not overtake the read address in post-processing. Controlled to be the most important feature that switches a post-processing and decoding processing surface independently.
従来技術とは、一方のメモリ面の復号化処理終了後、
他方のメモリ面が処理中であっても、他方のメモリ面へ
の復号化処理を開始する点が異なる。
With the conventional technology, after the decoding process of one memory surface is completed,
The difference is that the decoding process for the other memory surface is started even if the other memory surface is being processed.
これにより従来のような復号化処理の無駄な待ち合わ
せ期間をなくし、符号化装置から復号化装置へ送るフレ
ームの駒落としを少なくする。
This eliminates the unnecessary waiting period of the decoding process as in the related art, and reduces the drop of frames sent from the encoding device to the decoding device.
(実施例) 第1図は本発明方法を画像信号復号化装置に実施した
場合の2面バッファメモリの切替方法に関連したフロー
チャートを示す。第1図において、A面は2面バッファ
メモリの一方の面、B面は他方の面とし、電源投入時等
の処理開始時点では、A面の後処理が開始され、B面で
復号化処理が開始されるものとする。
(Embodiment) FIG. 1 is a flowchart showing a method for switching a two-sided buffer memory when the method of the present invention is applied to an image signal decoding apparatus. In FIG. 1, side A is one side of the two-side buffer memory, side B is the other side, and at the start of processing such as when power is turned on, post-processing of side A is started, and decoding processing is performed on side B. Shall be started.
A面で開始された後処理が終了した時点((ア)のYE
S)で、B面の復号化処理が終了していない場合
((イ)のNO)は、次のフレームの後処理を再びA面で
開始し(ウ)、同じ復号化データを繰り返し再生するこ
とになり、駒落としとなる。
YE at the time when the post-processing started on the A side and ended ((A)
In S), if the decoding process on the B side is not completed (NO in (A)), post-processing of the next frame is started again on the A side (C), and the same decoded data is repeatedly reproduced. This means that the pieces are dropped.
一方、B面の復号化処理が終了している場合((イ)
のYES)は、後処理面をB面に切り替える(エ)。その
後は、同様な方法で、後処理面が、A面とB面の間を交
互に切り替わることを繰り返して行く。
On the other hand, when the decoding process for the B side has been completed ((a)
YES) switches the post-processing surface to the B surface (d). After that, in a similar manner, the post-processing surface alternately switches between the A surface and the B surface.
B面で開始された復号化処理の立場からみれば次のよ
うになる。後処理面がA面である場合、或は後処理面が
B面でも後処理アドレスが復号化処理アドレスより先行
していれば((オ)のYES)、B面で復号化処理を継続
的に行う(カ)。そして、B面の復号化処理を終了した
時点((キ)のYES)で、復号化処理面をA面に切り替
える(ク)。その後は、同様な方法で、復号化処理面
が、A面とB面の間を交互に切り替わることを繰り返し
て行く。また、第1図から明らかなように、後処理面と
復号化処理面の切り替えは独立である。
From the standpoint of the decoding process started on the B side, the following is obtained. If the post-processing surface is the A surface, or if the post-processing address precedes the decoding processing address even if the post-processing surface is the B surface (YES in (e)), the decoding process is continuously performed on the B surface. (F). Then, at the point of time when the decryption processing on the B side has been completed (YES in (G)), the decryption processing side is switched to the A side (h). After that, in a similar manner, the decoding processing plane is repeatedly switched between the A plane and the B plane. As is clear from FIG. 1, the switching between the post-processing surface and the decoding processing surface is independent.
第2図は本発明による画像信号復号化装置における2
面バッファメモリの切替方法を実施する回路例を示す。
第2図において、44及び45はメモリ面切替制御回路内に
おいて1ビットカウンタ等で構成されるメモリ面指定回
路、46はメモリ面指定回路44及び45の出力を比較する比
較回路、47は論理積回路、93は書き込み制御回路9にお
ける論理積回路、11は書き込みアドレスが読み出しアド
レスを追い越さないようにするアドレス制御回路であ
り、111はアドレス制御回路11において読み出しアドレ
スと書き込みアドレスを比較する比較回路、112はアド
レス制御回路11における否定論理積回路であり、その他
の番号の回路ブロックは第5図と同じ回路であり説明を
省略する。
FIG. 2 is a block diagram of a video signal decoding apparatus according to the present invention;
3 shows an example of a circuit for implementing a method of switching a plane buffer memory.
In FIG. 2, reference numerals 44 and 45 denote a memory plane designating circuit composed of a 1-bit counter or the like in the memory plane switching control circuit, 46 a comparison circuit for comparing the outputs of the memory plane designation circuits 44 and 45, and 47 a logical product. A circuit 93, an AND circuit in the write control circuit 9; an address control circuit 11 for preventing the write address from overtaking the read address; a comparison circuit 111 for comparing the read address with the write address in the address control circuit 11; Reference numeral 112 denotes a NAND circuit in the address control circuit 11, and the other circuit blocks are the same as those in FIG.
第2図の回路は以下のように動作する。 The circuit of FIG. 2 operates as follows.
先ず、後処理及び復号化処理は以下のように行われ
る。後処理開始信号発生回路2は、NTSC信号を扱う場
合、毎秒約30回の割合で周期的に後処理開始信号を発生
する。この後処理開始信号により、読み出し制御回路5
におけるアドレスカウンタ52はリセットされ、メモリ面
切替制御回路4におけるメモリ面指定回路44の出力Q1で
指定されるフレームメモリ31と32のいずれかの面と後処
理回路1が、読み出し制御回路5におけるスイッチ51に
より接続され、後処理回路1は後処理用データを先頭ア
ドレスから読み出し始める。後処理回路1はアドレスカ
ウンタ52にクロックを供給することにより、フレームメ
モリのアドレス値を進めながら後処理用データを順次読
み出す。そして、後処理終了信号発生回路6は、後処理
の終了を検出した時点で、後処理終了信号をメモリ面切
替制御回路4へ出力する。
First, post-processing and decoding processing are performed as follows. When handling an NTSC signal, the post-processing start signal generation circuit 2 periodically generates a post-processing start signal at a rate of about 30 times per second. In response to the post-processing start signal, the read control circuit 5
Of the frame memories 31 and 32 designated by the output Q1 of the memory plane designation circuit 44 in the memory plane switching control circuit 4 and the post-processing circuit 1 The post-processing circuit 1 starts reading post-processing data from the head address. The post-processing circuit 1 supplies a clock to the address counter 52 to sequentially read out post-processing data while advancing the address value of the frame memory. Then, the post-processing end signal generating circuit 6 outputs a post-processing end signal to the memory surface switching control circuit 4 when detecting the end of the post-processing.
一方、メモリ面指定回路45の出力Q2の反転を契機に、
復号化処理開始信号発生回路8は復号化処理開始信号を
発生する。この復号化処理開始信号により、書き込み制
御回路9におけるアドレスカウンタ92はリセットされ、
メモリ面指定回路45の出力Q2で指定されるフレームメモ
リ31と32のいずれかの面と復号化処理回路7が、書き込
み制御回路9におけるスイッチ91により接続され、復号
化処理回路7は復号化処理済みデータを先頭アドレスか
ら書き込み始める。復号化処理回路7はアドレスカウン
タ92にクロックを供給することにより、フレームメモリ
のアドレス値を進めながら復号化処理済みデータを順次
書き込む。そして、復号化処理終了信号発生回路10は、
復号化処理の終了を検出した時点で、復号以下処理終了
信号をメモリ面切替制御回路4へ出力する。
On the other hand, triggered by the inversion of the output Q2 of the memory surface designating circuit 45,
The decoding process start signal generating circuit 8 generates a decoding process start signal. The address counter 92 in the write control circuit 9 is reset by this decoding processing start signal,
Either one of the frame memories 31 and 32 designated by the output Q2 of the memory surface designation circuit 45 and the decoding processing circuit 7 are connected by a switch 91 in the writing control circuit 9, and the decoding processing circuit 7 Start writing the completed data from the top address. By supplying a clock to the address counter 92, the decoding processing circuit 7 sequentially writes the decoded data while increasing the address value of the frame memory. Then, the decoding process end signal generation circuit 10
When the end of the decoding process is detected, a decoding end process end signal is output to the memory surface switching control circuit 4.
次に、2面フレームメモリ3における、後処理面(読
み出し面)及び復号化処理面(書き込み面)の切替制御
は、以下のように行われる。
Next, switching control of the post-processing surface (reading surface) and the decoding processing surface (writing surface) in the two-surface frame memory 3 is performed as follows.
後処理の観点から見ると、後処理終了信号発生回路6
が2面フレームメモリ3の一方の面に対する後処理終了
信号を発生した時点で、メモリ面指定回路44及び45の出
力Q1及びQ2が一致している間のみ比較回路46の出力が
“1"に立ち上がっており、比較回路46と後処理信号発生
回路6の出力とのANDをとる論理積回路47の出力が“1"
に立ち上がった場合のみ、メモリ面指定回路44の出力Q1
が反転し、後処理回路1は他方のメモリ面から次のフレ
ームの後処理用データの読み出しを開始する。
From the viewpoint of post-processing, the post-processing end signal generation circuit 6
Generates a post-processing end signal for one side of the two-sided frame memory 3, the output of the comparison circuit 46 becomes "1" only while the outputs Q1 and Q2 of the memory side designation circuits 44 and 45 match. And the output of the AND circuit 47 which takes the AND of the output of the comparison circuit 46 and the output of the post-processing signal generation circuit 6 is "1".
Only when it rises, the output Q1 of the memory plane designation circuit 44
Are inverted, and the post-processing circuit 1 starts reading post-processing data of the next frame from the other memory surface.
そうでない場合は、比較回路46の出力が“1"に立ち上
がっていないので、論理積回路47及びメモリ面指定回路
44の出力に変化が無く、読み出し面が切り替わらず、後
処理回路1は同一メモリ面からの次のフレームデータと
して再び同一データを読み出す。即ち、一方のメモリ面
に対する後処理終了時点で、同一メモリ面に対して復号
化処理中であれば、他方のメモリ面が空いていることか
ら次の後処理は他方のメモリ面に切り替えて行い、他方
のメモリ面に対して復号化中であれば、次の後処理は再
び一方のメモリ面に対して行うことになる。
Otherwise, since the output of the comparison circuit 46 has not risen to “1”, the AND circuit 47 and the memory surface designation circuit
There is no change in the output of 44 and the read surface does not switch, and the post-processing circuit 1 reads the same data again as the next frame data from the same memory surface. That is, at the end of post-processing on one memory surface, if decoding is being performed on the same memory surface, the other post-processing is switched to the other memory surface because the other memory surface is free. If the other memory surface is being decoded, the next post-processing is performed again on one memory surface.
逆に、復号化処理の観点から見ると復号化処理終了信
号発生回路10が2面フレームメモリ3の他方の面に対す
る復号化処理終了信号を発生した場合は、直ちにメモリ
面指定回路45の出力Q2が反転する。従って、復号化処理
を待ち合わせること無く書き込み面が切り替わり、復号
化処理回路7は一方のメモリ面に次の復号化処理済みデ
ータを書き込む。
Conversely, from the viewpoint of the decoding process, when the decoding process end signal generation circuit 10 generates a decoding process end signal for the other surface of the two-sided frame memory 3, the output Q2 of the memory surface designation circuit 45 is immediately output. Is inverted. Therefore, the writing surface is switched without waiting for the decoding process, and the decoding processing circuit 7 writes the next decoded data to one memory surface.
この場合、後処理面と復号化処理面が同一面となる期
間が生じるが、この間に復号化処理用書き込みアドレス
が後処理用読み出しアドレスを追い越すと、読み出しデ
ータが時間的に異なった2フレームにわたることになる
ため、書き込みアドレスを制御する必要が生じる。例え
ば、復号化処理用データの書き込みをライン毎に行う場
合は、比較回路111においてアドレスカウンタ52と92の
ラインアドレス値が比較され、同一値であれば出力“1"
に立ち上がるので、比較回路46の出力が“1"に立ち上が
っていれば、比較回路111と46の出力のNANDをとる否定
論理積回路112の出力は“0"に立ち下がる。そして、否
定論理積回路112の出力と符号化処理回路7のクロック
出力のANDをとる論理積回路93により、アドレスカウン
タ92へのクロック供給が停止され、読み出しアドレスが
進まないようにして、書き込みアドレスが読み出しアド
レスを追い越さないよう制御することができる。
In this case, a period occurs in which the post-processing surface and the decoding processing surface are on the same surface. If the write address for the decoding process exceeds the read address for the post-processing during this period, the read data is over two frames that are temporally different. Therefore, it is necessary to control the write address. For example, when writing the decoding processing data line by line, the comparison circuit 111 compares the line address values of the address counters 52 and 92, and outputs "1" if the values are the same.
Therefore, if the output of the comparison circuit 46 has risen to "1", the output of the NAND circuit 112 which takes the NAND of the outputs of the comparison circuits 111 and 46 falls to "0". The AND circuit 93 which ANDs the output of the NAND circuit 112 and the clock output of the encoding processing circuit 7 stops the clock supply to the address counter 92 and prevents the read address from advancing, thereby preventing the write address from proceeding. Can be controlled so as not to overtake the read address.
なお、水平方向に8或は16画素、垂直方向に8或は16
ラインのブロック毎に読み出しを行う場合は、比較回路
111は書き込みラインアドレス値が読み出しラインアド
レス値に8或は16ライン差に追いつく毎に出力を“1"に
立ち上げる必要がある。
8 or 16 pixels in the horizontal direction and 8 or 16 pixels in the vertical direction
When reading is performed for each line block, the comparison circuit
Reference numeral 111 indicates that the output needs to be raised to "1" each time the write line address value catches up with the read line address value by 8 or 16 lines.
第3図に、本発明による2面バッファメモリの切替方
法における、後処理面と復号化処理面の切替遷移図を示
す。同図において、W1,W2,W3,・・・は復号化処理期
間、R1,R2,R3,・・・は後処理期間、A面は2面バッフ
ァメモリの一方の面、B面は他方の面である。また、網
掛けされた後処理期間は、同一復号化データを繰り返し
再生し、駒落としとなるフレームを意味する。
FIG. 3 shows a transition diagram of switching between the post-processing plane and the decoding processing plane in the switching method of the two-side buffer memory according to the present invention. In the figure, W1, W2, W3, ... are the decoding processing periods, R1, R2, R3, ... are the post-processing periods, surface A is one surface of the two-side buffer memory, and surface B is the other. Plane. Further, the shaded post-processing period means a frame in which the same decoded data is repeatedly reproduced and a frame is dropped.
第3図における(a)は、復号化処理期間Wが、1フ
レーム分の後処理期間R、即ち再生映像信号のフレーム
周期以内の場合を、(b)は1〜2フレーム周期の場合
を、(c)は2〜3フレーム周期の場合を示したもので
ある。
3A shows the case where the decoding processing period W is within the post-processing period R for one frame, that is, within the frame period of the reproduced video signal, and FIG. (C) shows a case of 2 to 3 frame periods.
第3図(a)においては、1フレーム分の復号化処理
期間Wが、必ず時間平均的に1フレーム周期以内であれ
ば、時々1フレーム周期を越えても同一復号化データを
繰り返し再生することなく、最大2フレーム周期まで許
容できる。また、復号化処理期間の時間平均値を1フレ
ーム周期以内とするような平均負荷設計が可能となる。
In FIG. 3 (a), if the decoding processing period W for one frame is always within a one-frame period on a time average basis, the same decoded data can be repeatedly reproduced even if it exceeds one frame period from time to time. And a maximum of two frame periods can be tolerated. Further, it is possible to design an average load such that the time average value of the decoding processing period is within one frame period.
第3図(b)においては、1フレーム分の復号化処理
期間Wが、必ず時間平均的に1〜2フレーム周期以内で
あれば、従来に比べて符号化装置から復号化装置へ送る
ことのできるフレーム数が多くできる。また、時々2フ
レーム周期を越えても同一復号化データを3回以上繰り
返し再生することなく、最大3フレーム周期まで許容で
きる。更に、復号化処理期間Wの時間平均値を2フレー
ム周期以内とするような平均負荷設計が可能となる。
In FIG. 3 (b), when the decoding processing period W for one frame is always within a period of one to two frames on a time average basis, it is possible to transmit the data from the encoding device to the decoding device as compared with the related art. The number of possible frames can be increased. Also, even if the period exceeds two frame periods from time to time, the same decoded data can be tolerated up to a maximum of three frame periods without being repeatedly reproduced three or more times. Further, it is possible to design an average load such that the time average value of the decoding processing period W is set within two frame periods.
第3図(c)においては、1フレーム分の復号化処理
期間Wが、必ず時間平均的に2〜3フレーム周期以内で
あれば、従来に比べて符号化装置から復号化装置へ送る
ことのできるフレーム数が多くできる。また、時々3フ
レーム周期を越えても同一復号化データを4回以上繰り
返し再生することなく、最大4フレーム周期まで許容で
きる。更に、復号化処理期間Wの時間平均値を3フレー
ム周期以内とするような平均負荷設計が可能となる。
In FIG. 3 (c), when the decoding processing period W for one frame is always within a time period of 2 to 3 frames on average, it is possible to transmit the data from the encoding device to the decoding device as compared with the related art. The number of possible frames can be increased. In addition, even if the period exceeds three frame periods from time to time, the same decoded data can be tolerated up to a maximum of four frame periods without being repeatedly reproduced four or more times. Further, it is possible to design an average load such that the time average value of the decoding processing period W is set within 3 frame periods.
なお、説明の便宜上、電源投入時等にA面で後処理を
開始し、B面で復号化処理を開始したが、この逆でも良
い。また、後処理面と復号化処理面の切り替えが独立に
行われることから、復号化処理アドレスが後処理アドレ
スを追い越さないようにすれば、同一面で後処理と復号
化処理を開始しても良い。更に、2フィールドからなる
1フレーム分の画素データ数が、処理速度的に多すぎる
場合などは、奇数或いは偶数の片フィールド分の画素デ
ータのみを扱っても良い。
For convenience of explanation, the post-processing is started on the A side when the power is turned on, and the decoding process is started on the B side. However, the reverse is also possible. Also, since the switching between the post-processing surface and the decoding processing surface is performed independently, if the decoding processing address is not overtaken by the post-processing address, the post-processing and decoding processing can be started on the same surface. good. Further, when the number of pixel data for one frame consisting of two fields is too large in terms of processing speed, only odd or even one-field pixel data may be handled.
(発明の効果) 以上説明したように、本発明によれば、一方のメモリ
面の復号化処理終了後、他方のメモリ面が後処理中であ
っても、他方のメモリ面への復号化処理を開始すること
により、以下のように利点がある。
(Effects of the Invention) As described above, according to the present invention, after the decoding process on one memory surface is completed, the decoding process on the other memory surface is performed even if the other memory surface is under post-processing. Has the following advantages.
第1の利点は、従来に比べ復号化処理の無駄な待ち合
わせ期間を無くさせるので、復号化処理部の処理能力を
最大限に有効利用できることである。
The first advantage is that the processing time of the decoding processing unit can be effectively used to the utmost because the useless waiting period of the decoding processing is eliminated as compared with the related art.
第2の利点は、復号化処理期間の時間平均値がフレー
ム周期のN〜(N+1)倍の場合、符号化装置から復号
化装置へ送ることのできるフレーム数を全体の(N−
1)/N〜N/(N+1)と従来に比べて多くできることで
ある。言い換えれば、1フレームの復号化処理期間中に
同一符号化データを(N−1)〜N回繰り返し再生する
ことになり、駒落とし率は(N−1)/N〜N/(N+1)
になるので、従来に比べ駒落とし率を低減化できること
である。
A second advantage is that when the time average value of the decoding processing period is N to (N + 1) times the frame period, the number of frames that can be transmitted from the encoding device to the decoding device is reduced by (N−
1) It is possible to increase the number from / N to N / (N + 1) as compared with the related art. In other words, the same encoded data is repeatedly reproduced (N-1) to N times during the decoding processing period of one frame, and the frame drop rate is (N-1) / N to N / (N + 1).
Therefore, the frame drop rate can be reduced as compared with the related art.
第3の利点は、最大駒落とし率をN/(N+1)にする
場合、復号化処理期間の時間平均値をフレーム周期のN
倍以下とするような平均負荷設計が可能となるため、従
来に比べ復号化装置の処理速度が遅くて良いことであ
る。
A third advantage is that when the maximum frame drop rate is N / (N + 1), the time average value of the decoding processing period is set to N
Since the average load can be designed to be twice or less, the processing speed of the decoding device may be lower than in the past.
【図面の簡単な説明】[Brief description of the drawings]
第1図は本発明による2面バッファメモリの切替フロー
チャート、第2図は本発明による2面バッファメモリ切
替方法を実施するための回路例を示す図、第3図は本発
明による後処理面と復号化処理面の切替遷移図、第4図
は従来の2面バッファメモリの切替フローチャート、第
5図は従来の2面バッファメモリ切替方法を実施するた
めの回路例を示す図、第6図は従来の後処理面と復号化
処理面の切替遷移図である。 1……後処理回路、2……後処理開始信号発生回路、3
……2面フレームメモリ、31……フレームメモリ(A
面)、32……フレームメモリ(B面)、4……メモリ面
切替制御回路、44,45……メモリ面指定回路、46,111…
…比較回路、47,93……論理積回路、5……読み出し制
御回路、51,91……スイッチ、52,92……アドレスカウン
タ、6……後処理終了信号発生回路、7……復号化処理
回路、8……復号化処理開始信号発生回路、9……書き
込み制御回路、10……復号化処理終了信号発生回路、11
……アドレス制御回路、112……否定論理積回路。
FIG. 1 is a flowchart for switching a two-sided buffer memory according to the present invention, FIG. 2 is a diagram showing an example of a circuit for implementing a two-sided buffer memory switching method according to the present invention, and FIG. FIG. 4 is a switching flowchart of a conventional two-sided buffer memory, FIG. 5 is a diagram showing an example of a circuit for implementing a conventional two-sided buffer memory switching method, and FIG. It is a transition transition diagram of the conventional post-processing surface and the decoding processing surface. 1 post-processing circuit, 2 post-processing start signal generation circuit, 3
…… Two-sided frame memory, 31 …… Frame memory (A
32) Frame memory (B surface), 4 ... Memory surface switching control circuit, 44, 45 ... Memory surface designation circuit, 46, 111 ...
... comparison circuit, 47,93 ... AND circuit, 5 ... read control circuit, 51,91 ... switch, 52,92 ... address counter, 6 ... post-processing end signal generation circuit, 7 ... decoding Processing circuit 8, decoding processing start signal generation circuit 9, writing control circuit 10, decoding processing end signal generation circuit 11,
... Address control circuit, 112 NAND circuit.

Claims (1)

    (57)【特許請求の範囲】(57) [Claims]
  1. 【請求項1】画像信号復号化装置の復号化処理部とその
    後処理部との間の2面バッファメモリの切替方法におい
    て、 一方のメモリ面に対する1フレーム(フィールド)分の
    後処理が終了した時点で、他方のメモリ面の1フレーム
    (フィールド)分の復号化処理が終了していることを検
    出して後処理面を他方のメモリ面へ切り替え、他方のメ
    モリ面が復号化処理中であることを検出して次の後処理
    を一方のメモリ面に対して引き続き行い、 他方のメモリ面に対する復号化処理が終了した時点で、
    次の復号化面を、後処理中か後処理終了かにかかわらず
    に一方のメモリ面へ直ちに切り替え、復号化信号のため
    の書き込みアドレスが後処理の読み出しアドレスを追越
    さないように制御し、 後処理面と復号化処理面を独立に切り替えることを特徴
    とする画像信号復号化装置の2面バッファメモリ切替方
    法。
    1. A method for switching a two-sided buffer memory between a decoding processing unit and a subsequent processing unit of an image signal decoding apparatus, wherein a post-processing for one frame (field) for one memory surface is completed. Then, it is detected that the decoding process for one frame (field) of the other memory surface has been completed, the post-processing surface is switched to the other memory surface, and the other memory surface is in the process of decoding. Is detected, the next post-processing is continuously performed on one memory surface, and when the decoding process on the other memory surface is completed,
    The next decoding plane is immediately switched to one of the memory planes regardless of whether post-processing is in progress or post-processing is completed, and the write address for the decoded signal is controlled so as not to pass the read address in post-processing. A two-side buffer memory switching method for an image signal decoding device, wherein a post-processing surface and a decoding processing surface are independently switched.
JP1022641A 1989-02-02 1989-02-02 Switching method for two-sided buffer memory in image signal decoding device Expired - Lifetime JP2644574B2 (en)

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