JP2625540B2

JP2625540B2 - Semiconductor device, photoelectric conversion device, and manufacturing method thereof

Info

Publication number: JP2625540B2
Application number: JP1039239A
Authority: JP
Inventors: 功小林; 紀之海部; 敏宏雑賀; 忠夫遠藤; 哲也嶋田
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1989-02-21
Filing date: 1989-02-21
Publication date: 1997-07-02
Anticipated expiration: 2012-07-02
Also published as: JPH02219269A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、半導体装置、光電変換装置、およびそれら
の製造方法に係り、特に切り換えによって信号の転送を
行なう複数のスイッチ手段と、この複数のスイッチ手段
のそれぞれに接続された複数のマトリクス配線とが同一
基体上に形成された半導体装置、光電変換装置、および
それらの製造方法に関する。なお、本発明の光電変換装
置は、ファクシミリ、イメージリーダ、ディジタル複写
機および電子黒板等の入力部に好適に用いられるもので
ある。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, a photoelectric conversion device, and a method for manufacturing the same, and more particularly, to a plurality of switch means for transferring signals by switching, and a plurality of switch means. The present invention relates to a semiconductor device and a photoelectric conversion device in which a plurality of matrix wirings connected to respective switch means are formed on the same base, and a method of manufacturing the same. The photoelectric conversion device of the present invention is suitably used for an input unit such as a facsimile, an image reader, a digital copying machine, and an electronic blackboard.

［従来の技術］近年、ファクシミリ、イメージリーダ等の小型化、高
性能化のために、光電変換装置として、等倍光学系をも
つ長尺ラインセンサの開発が行われている。従来、この
種のラインセンサは一列のアレイ状に配置された各光電
変換素子に対して、それぞれスイッチ素子等で構成され
た信号処理用のIC（集積回路）を接続して構成してい
る。しかしながら、その光電変換素子の個数はファクシ
ミリG3規格に準ずるとA4サイズで1728個も必要となり、
多数の信号処理用のICが必要となる。このため、実装工
数も増え、製造コスト、並びに信頼性で満足なものは得
られていない。一方、信号処理用のICの個数を減らし、
かつ実装工数を減らす構成としては従来からマトリクス
配線による構成が採用されている。[Related Art] In recent years, a long line sensor having an equal-magnification optical system has been developed as a photoelectric conversion device for miniaturization and high performance of a facsimile, an image reader, and the like. Conventionally, this type of line sensor is configured by connecting a signal processing IC (integrated circuit) including a switch element and the like to each photoelectric conversion element arranged in a line array. However, according to the facsimile G3 standard, the number of photoelectric conversion elements is 1728 in A4 size,
Many signal processing ICs are required. For this reason, the number of mounting steps is increased, and satisfactory manufacturing cost and reliability have not been obtained. On the other hand, reducing the number of ICs for signal processing,
As a configuration for reducing the number of mounting steps, a configuration using matrix wiring has conventionally been adopted.

第11図にマトリクス配線された光電変換装置の構成図
を示す。FIG. 11 shows a configuration diagram of a photoelectric conversion device wired in a matrix.

第11図において、101は光電変換素子部、102は走査
部、103は信号処理部、104はマトリクス配線部である。In FIG. 11, reference numeral 101 denotes a photoelectric conversion element unit, 102 denotes a scanning unit, 103 denotes a signal processing unit, and 104 denotes a matrix wiring unit.

また、第12図に従来のマトリクス配線部の平面図を、
第13図（ａ），（ｂ）に第12図のＡ−A'およびＢ−B'断
面図をそれぞれ模式的に示す。FIG. 12 is a plan view of a conventional matrix wiring section,
FIGS. 13 (a) and 13 (b) schematically show cross-sectional views taken along lines AA 'and BB' of FIG. 12, respectively.

第13図（Ａ）（Ｂ）において201は基体、202〜205は
個別電極、206は絶縁層、207〜209は共通線、210は個別
電極と共通線とのオーミックコンタクトをとるためのス
ルーホールである。13 (A) and 13 (B), 201 is a substrate, 202 to 205 are individual electrodes, 206 is an insulating layer, 207 to 209 are common lines, and 210 is a through hole for making ohmic contact between the individual electrodes and the common line. It is.

このようにマトリクス配線された光電変換装置では、
信号処理部103の信号処理回路の数がマトリクスの出力
線数だけでよいので、信号処理部を小型化でき、光電変
換装置の低コスト化が可能となるという利点を有する。In such a photoelectric conversion device wired in a matrix,
Since the number of signal processing circuits in the signal processing unit 103 is only required to be equal to the number of output lines of the matrix, there is an advantage that the signal processing unit can be downsized and the cost of the photoelectric conversion device can be reduced.

一方、薄膜半導体を使った光電変換装置においては、
光電変換素子と転送回路である薄膜トランジスタ（以下
TFTと略す）を同一プロセスで同一基体上に形成し、光
電変換装置の小型化、低コスト化を計ることも提案され
ている。さらに、小型化、低コスト化のため、等倍ファ
イバーレンズアレイを用いずに、ガラス等の透明スペー
サを介して、センサが原稿からの反射光を直接検知する
光電変換装置も提案されている。On the other hand, in a photoelectric conversion device using a thin film semiconductor,
A photoelectric conversion element and a thin film transistor as a transfer circuit (hereinafter referred to as a thin film transistor)
It has also been proposed to form a TFT (abbreviated as TFT) on the same substrate in the same process to reduce the size and cost of the photoelectric conversion device. Further, for miniaturization and cost reduction, there has been proposed a photoelectric conversion device in which a sensor directly detects reflected light from a document via a transparent spacer such as glass without using a 1: 1 fiber lens array.

以上説明したような従来のマトリクス配線を用いた光
電変換装置には、以下に示すような問題点があった。The above-described conventional photoelectric conversion device using matrix wiring has the following problems.

光電変換素子の微弱な出力をマトリクス配線を経由し
て読み出すので、光電変換素子の出力個別電極とマトリ
クスの共通線との交差部において形成される浮遊容量を
十分に小さくしなければ、各出力信号間でクロストーク
が生じる。このことは、層間絶縁材料の選択およびマト
リクスの寸法設計に対し、厳しい制約を与える。Since the weak output of the photoelectric conversion element is read out via the matrix wiring, unless the stray capacitance formed at the intersection between the output individual electrode of the photoelectric conversion element and the common line of the matrix is sufficiently reduced, each output signal Crosstalk occurs between them. This places severe restrictions on the choice of interlayer dielectric material and the sizing of the matrix.

また、マトリクス共通線は長尺方向に配線されている
ので、たとえばA4サイズ幅のラインセンサでは210mmの
長さになる。このため、各共通線間の線間容量を十分に
小さくしないと、各出力信号間でクロストークが生じ
る。このことはマトリクス部の大型化につながり、好ま
しくなかった。Further, since the matrix common line is wired in the longitudinal direction, for example, a line sensor having an A4 size width has a length of 210 mm. Therefore, if the line capacitance between the common lines is not sufficiently reduced, crosstalk occurs between the output signals. This leads to an increase in the size of the matrix portion, which is not preferable.

さらに、光電変換素子の出力個別電極のピッチは、た
とえば８本/mmの解像度をもつ光電変換装置では125μｍ
と狭くなる。このため、この個別電極間の線間容量も十
分に小さくしないと、出力信号間でクロストークが生じ
る。Further, the pitch of the output individual electrodes of the photoelectric conversion element is, for example, 125 μm in a photoelectric conversion device having a resolution of 8 lines / mm.
And narrow. Therefore, if the line capacitance between the individual electrodes is not sufficiently reduced, crosstalk occurs between the output signals.

上述の問題点を除去し、光電変換装置において各出力
信号間のクロストークが生じず、かつ、小型化されたマ
トリクス配線を具備した光電変換装置を実現する目的
で、特開昭62−67864号公報、特開昭63−44759号公報等
の提案がなされている。Japanese Patent Application Laid-Open No. 62-67864 discloses a photoelectric conversion device that eliminates the above-described problems and does not cause crosstalk between output signals in a photoelectric conversion device and realizes a photoelectric conversion device having a miniaturized matrix wiring. And Japanese Patent Application Laid-Open No. 63-44759 have been proposed.

第14図は、上記提案による光電変換装置の断面を示す
模式的断面図である。FIG. 14 is a schematic sectional view showing a section of the photoelectric conversion device proposed above.

ここでは薄膜半導体を用いて、光電変換素子とTFTと
マトリクス配線を同一プロセスで同一基体上に形成して
いる。Here, the photoelectric conversion element, the TFT, and the matrix wiring are formed on the same substrate by the same process using a thin film semiconductor.

第14図において、１は光電変換素子部、２は蓄積コン
デンサ部、３はTFT部、４は入射窓、５はマトリクス配
線部、６は透明スペーサ、７は原稿、８は基体である。
なお、ここで、光電変換部１、蓄積コンデンサ部２、TF
T部３、マトリクス配線部５とは、基体上に形成される
光電変換素子、蓄積コンデンサ、TFT、マトリクス配線
が占める領域をいう。矢印９で示される入射光は原稿７
を経て、反射光10として光電変換素子部１に至る。In FIG. 14, 1 is a photoelectric conversion element section, 2 is a storage capacitor section, 3 is a TFT section, 4 is an entrance window, 5 is a matrix wiring section, 6 is a transparent spacer, 7 is a document, and 8 is a base.
Here, the photoelectric conversion unit 1, the storage capacitor unit 2, the TF
The T section 3 and the matrix wiring section 5 refer to a region occupied by the photoelectric conversion element, the storage capacitor, the TFT, and the matrix wiring formed on the base. The incident light indicated by the arrow 9 is the original 7
, And reaches the photoelectric conversion element unit 1 as reflected light 10.

光電変換素子部１に入射した光情報は、光電流に変換
され、蓄積コンデンサ部２に電荷として蓄えられる。そ
して一定時間経過後、TFT部３により蓄積コンデンサ部
２に蓄積された電荷は、マトリクス配線部５へ転送され
る。The optical information incident on the photoelectric conversion element unit 1 is converted into a photocurrent and stored in the storage capacitor unit 2 as a charge. After a lapse of a predetermined time, the electric charge stored in the storage capacitor unit 2 by the TFT unit 3 is transferred to the matrix wiring unit 5.

基体８上には、Al,Cr等の第１の導電体層12、SiN等の
第１の絶縁層13、水素化非晶質シリコン（以下ａ−Si:H
と略記する）層14、n⁺ a−Si:Hドーピング層15、Al,Cr
等の第２の導電体層16、ポリイミドフィルムやSiN膜等
の第２の絶縁層17、Al,Cr等の第３の導電体層18が順次
形成されている。On the base 8, a first conductor layer 12 of Al, Cr, etc., a first insulating layer 13 of SiN, etc., hydrogenated amorphous silicon (hereinafter a-Si: H
Layer 14, n ⁺ a-Si: H doping layer 15, Al, Cr
, A second insulating layer 17 such as a polyimide film or a SiN film, and a third conductive layer 18 such as Al and Cr.

マトリクス配線部５において、19は個別信号配線、18
は共通信号配線であり、個別信号配線19と共通信号配線
18とが互いに交差する交差部には、電位を一定に保つこ
とのできる導電体層20が設けられている。In the matrix wiring section 5, reference numeral 19 denotes an individual signal wiring;
Is a common signal line, and the individual signal line 19 and the common signal line
A conductor layer 20 capable of maintaining a constant potential is provided at a crossing point where 18 intersects with each other.

上記光電変換装置を形成するには、まず、ガラス等の
透明な基体８上にAl,Cr等の第１の導電体層12をスパッ
タ法、蒸着法等により堆積させ、これを所望の形状にパ
ターニングする。つぎに、プラズマCVD法等の周知の技
術で窒化シリコン（SiN）の第１の絶縁層13、ａ−Si:H
層14、n⁺ a−Si:Hドーピング層15を形成し、前記三層1
3,14,15を所望の形状にパターニングする。さらに、Al,
Cr等の第２の導電体層16をスパッタ法、蒸着法等により
形成し、所望の形状にパターニングする。ここで、光電
変換素子のギャップ部TFTのチャネル部のn⁺ a−Si:Hド
ーピング層15をエッチングによって除去する。その後
に、第２の絶縁層17をポリイミドフィルムやSiN膜で第
２の導電体層16上に形成し、コンタクトホールを開け
る。必要によっては所望の形状にパターニングする。最
後に、第２の絶縁層17上にAl,Cr等の第３の導電体層18
をスパッタ法、蒸着法等により形成し、所望の形状にパ
ターニングする。In order to form the photoelectric conversion device, first, a first conductive layer 12 such as Al or Cr is deposited on a transparent substrate 8 such as glass by a sputtering method, an evaporation method, or the like, and is formed into a desired shape. Perform patterning. Next, the first insulating layer 13 of silicon nitride (SiN) is formed by a well-known technique such as a plasma CVD method.
Forming a layer 14, an n ⁺ a-Si: H doping layer 15;
3, 14, and 15 are patterned into a desired shape. In addition, Al,
A second conductor layer 16 of Cr or the like is formed by a sputtering method, an evaporation method, or the like, and is patterned into a desired shape. Here, the n ⁺ a-Si: H doping layer 15 in the channel portion of the gap TFT of the photoelectric conversion element is removed by etching. Thereafter, a second insulating layer 17 is formed on the second conductor layer 16 with a polyimide film or a SiN film, and a contact hole is opened. If necessary, it is patterned into a desired shape. Finally, on the second insulating layer 17, a third conductor layer 18 of Al, Cr, etc.
Is formed by a sputtering method, a vapor deposition method, or the like, and is patterned into a desired shape.

以上の工程により製作された光電変換装置では、個別
信号配線19と共通信号配線18との交差部に電位を一定に
保てる導電体層20を設けることによって、個別信号配線
と共通信号配線との間に浮遊容量が形成されることが防
止され、さらに、不図示ではあるが個別信号配線間およ
び共通信号配線間に電位を一定に保てる配線をそれぞれ
設けることによって、個別信号配線間および共通信号配
線には線間容量が形成されることが防止された。従っ
て、各線間が容量的に結合されることがなくなり、その
ため各出力信号の間にクロストークが生じることを防ぐ
ことが可能となった。In the photoelectric conversion device manufactured by the above process, by providing the conductor layer 20 that can keep the potential constant at the intersection of the individual signal wiring 19 and the common signal wiring 18, the electrical connection between the individual signal wiring and the common signal wiring is provided. Further, although not shown, by providing wirings (not shown) between the individual signal wirings and between the common signal wirings, the potentials can be kept constant between the individual signal wirings and the common signal wirings. The formation of line capacitance was prevented. Therefore, the lines are not capacitively coupled to each other, so that it is possible to prevent crosstalk from occurring between the output signals.

上記従来の光電変換装置において、第１の絶縁層、ａ
−Si:H層、n⁺ a−Si:Hドーピング層の３層の膜厚は、光
電変換素子部では光電変換特性、TFT部ではスイッチン
グ特性、蓄積コンデンサ部ではコンデンサ特性を充分に
得られる値に設定され、通常それぞれ0.3μm,0.6μm,0.
15μｍ程度である。In the above conventional photoelectric conversion device, the first insulating layer, a
The film thickness of the three layers of -Si: H layer and n ⁺ a-Si: H doping layer is a value that can obtain sufficient photoelectric conversion characteristics in the photoelectric conversion element part, switching characteristics in the TFT part, and capacitor characteristics in the storage capacitor part. It is usually set to 0.3 μm, 0.6 μm, 0.
It is about 15 μm.

次に、第２の導電体層の膜厚は、光電変換素子部から
の信号をマトリクス信号配線部の個別信号配線へ転送す
るために、上述した３層の膜厚を介して行なわれなけれ
ばならず、約１μｍ程度必要となる。Next, in order to transfer a signal from the photoelectric conversion element portion to the individual signal wiring of the matrix signal wiring portion, the thickness of the second conductor layer must be determined through the above-described three film thicknesses. However, about 1 μm is required.

したがって、第２の絶縁層の膜厚は、光電変換素子
部、TFT部およびマトリクス信号配線部の段差をおお
い、かつ平坦化するには、２〜３μｍ程度要求される。Therefore, the thickness of the second insulating layer is required to be about 2 to 3 μm in order to cover the steps of the photoelectric conversion element portion, the TFT portion, and the matrix signal wiring portion and to flatten it.

［発明が解決しようとする課題］しかしながら、このような従来の光電変換装置におい
ては、以下に示すような課題を生ずる場合があった。[Problems to be Solved by the Invention] However, such a conventional photoelectric conversion device may have the following problems.

すなわち、第２の絶縁層にSiN等の無機絶縁膜を用い
た場合、光電変換素子部、TFT部、とくにはマトリクス
信号配線部の段差部において、マイクロクラックが生じ
たり、膜厚が大きくなるにともない膜内の内部応力が大
きくなり膜はがれが生じる場合があった。That is, in the case where an inorganic insulating film such as SiN is used for the second insulating layer, microcracks may occur or the film thickness may increase in the photoelectric conversion element portion, the TFT portion, and particularly the step portion of the matrix signal wiring portion. In some cases, the internal stress in the film increased, and the film sometimes peeled off.

また、ポリイミド等の有機絶縁膜を第２絶縁層に用い
た場合、マイクロクラックなどが生じないようにステッ
プカバレジ性良く形成されるようにはなるが、コンタク
トホールの形成が困難となる場合があった。When an organic insulating film such as polyimide is used for the second insulating layer, the second insulating layer is formed with good step coverage so that microcracks do not occur, but it may be difficult to form a contact hole. Was.

コンタクトホール形成法には、大きく分けて湿式エッ
チングと乾式エッチングとがある。The contact hole forming method is roughly classified into wet etching and dry etching.

（１）湿式エッチングヒドラジン法は、完全に硬化したポリイミド系樹脂膜
をエッチングできる特長があり、微細なコンタクトホー
ルを再現性よく形成することができるが、ヒドラジン水
溶液が光電変換素子部やTFT部の半導体層等を侵す危険
性がある。(1) Wet etching The hydrazine method has the feature that a completely cured polyimide resin film can be etched, and fine contact holes can be formed with good reproducibility. However, the hydrazine aqueous solution is used for the photoelectric conversion element section and TFT section. There is a risk of attacking semiconductor layers and the like.

レジストの現像液を用いる方法には、ホトレジストに
ポジ型またはネガ型を用いる２通りのプロセスがある。
ポジ型レジストを用いる場合には、前処理としてポリイ
ミドの半硬化膜を形成し、現像液が半硬化膜をエッチン
グできることを利用してレジストの現像と同時にポリイ
ミド樹脂膜のエッチングを行う。このため、工程を短縮
できるメリットがある。しかし、エッチング速度の前処
理温度依存性が大きく、厳密なプロセスコントロールは
困難である。またレジスト除去液によって半硬化状態の
膜が侵されたり、半導体層等が侵されたりする危険性が
ある。一方、ネガ型レジストを用いる場合には、半硬化
膜とレジストの密着性はポジ型より良好なため、プロセ
スのコントロール性は若干改善される。しかしながら、
レジスト除去液による悪影響は依然解消されない。As a method using a resist developing solution, there are two kinds of processes using a positive type or a negative type as a photoresist.
In the case of using a positive resist, a semi-cured polyimide film is formed as a pretreatment, and the polyimide resin film is etched simultaneously with the development of the resist by utilizing the fact that the developer can etch the semi-cured film. For this reason, there is an advantage that the process can be shortened. However, the etching rate has a large dependence on the pretreatment temperature, and strict process control is difficult. In addition, there is a risk that the resist-removing liquid may damage the semi-cured film or the semiconductor layer. On the other hand, when a negative resist is used, the adhesiveness between the semi-cured film and the resist is better than that of the positive resist, so that the controllability of the process is slightly improved. However,
The adverse effects of the resist removal solution are still not eliminated.

（２）乾式エッチング O₂プラズマによるドライエッチング法は、微細なコン
タクトホールを形成できるが、エッチング速度の安定性
に問題があり、プロセスの制御が難しい。マスクとして
ポジ型レジストを用いて、レジスト膜をポリイミド樹脂
膜より厚く形成することで対処する方法があるが、この
場合レジスト膜の膜厚は５μｍ程度必要になり、安定し
た微細加工は極めて困難である。(2) Dry etching The dry etching method using O ₂ plasma can form fine contact holes, but has a problem in stability of an etching rate, and it is difficult to control the process. There is a method to cope with this problem by using a positive resist as a mask and forming the resist film thicker than the polyimide resin film. However, in this case, the thickness of the resist film needs to be about 5 μm, and stable fine processing is extremely difficult. is there.

また、SiN,SiO₂をマスクとして使用することも考えら
れるがSiN,SiO₂をパターニングする必要があり、プロセ
スが長くなる。It is also conceivable to use SiN and SiO ₂ as a mask, but it is necessary to pattern SiN and SiO ₂ , and the process becomes longer.

本発明の目的は上述の従来の光電変換装置の性能をよ
り向上させ、各出力信号間のクロストークが生じず、か
つ、小型化が可能なマトリクス配線を具備した光電変換
装置を提供することにある。It is an object of the present invention to further improve the performance of the above-described conventional photoelectric conversion device, and to provide a photoelectric conversion device including a matrix wiring that does not cause crosstalk between output signals and that can be reduced in size. is there.

［課題を解決するための手段］本発明の半導体装置は、信号の転送を行う為の複数の
スイッチ手段と、該複数のスイッチ手段にそれぞれ接続
された複数の個別配線と該複数の個別配線のうち少なく
とも２つにそれぞれ接続される複数の共通配線とからな
るマトリクス配線を備えたマトリクス配線部と、が同一
基体上に形成された半導体装置において、前記マトリクス配線部は、所定の個別配線と所定の共
通配線とをコンタクトホールを通じて導通させ接続する
接続部と、所定の個別配線と所定の共通配線とを導通さ
せずに交差させるべく設けられた交差部とを有し、前記交差部は、第１の導電層、第１の絶縁層、第２の
導電層、第２の絶縁層、半導体層、第３の導電層の順
で、前記基体上に積層された構造を有し、該第１の導電
層と該第３の導電層とは前記マトリクス配線を構成して
なるとともに、該第２の導電層は一定の電位に保たれて
なるものである。[Means for Solving the Problems] A semiconductor device according to the present invention includes a plurality of switch means for performing signal transfer, a plurality of individual wirings respectively connected to the plurality of switch means, and a plurality of individual wirings. And a matrix wiring section having a matrix wiring composed of a plurality of common wirings respectively connected to at least two of the matrix wiring sections formed on the same base. A connecting portion for conducting and connecting the common wiring through a contact hole, and a crossing portion provided to cross a predetermined individual wiring and a predetermined common wiring without conducting, the crossing portion includes A first conductive layer, a first insulating layer, a second conductive layer, a second insulating layer, a semiconductor layer, and a third conductive layer, which are stacked on the base in this order; Conductive layer and the third Together formed by forming the matrix wiring and the conductive layer, the second conductive layer is made is held at a fixed potential.

また、本発明の半導体装置の製造方法は、信号の転送
を行う為の複数のスイッチ手段と、該複数のスイッチ手
段にそれぞれ接続された複数の個別配線と該複数の個別
配線のうち少なくとも２つにそれぞれ接続される複数の
共通配線とからなるマトリクス配線を備えたマトリクス
配線部と、が同一基体上に形成された半導体装置の製造
方法において、前記マトリクス配線部は、所定の個別配線と所定の共
通配線とをコンタクトホールを通じて導通させ接続する
接続部と、所定の個別配線と所定の共通配線とを導通さ
せずに交差させるべく設けられた交差部とを有し、前記交差部は、第１の導電層、第１の絶縁層、第２の
導電層、第２の絶縁層、半導体層、第３の導電層の順で
前記基体上に積層され、該第１の導電層と該第３の導電
層とは前記マトリクス配線を構成してなるとともに、該
第２の導電層は一定の電位に保たれてなり、前記スイッチ手段は、制御電極層、絶縁層、半導体
層、主電極層の順で前記基体上に積層された構造の絶縁
ゲート型トランジスタであって、この積層構造の各層が
前記交差部の第２の導電層、第２の絶縁層、半導体層、
第３の導電層の各層と同一の成膜工程で形成されている
ものである。Further, in the method of manufacturing a semiconductor device according to the present invention, a plurality of switch means for performing signal transfer, a plurality of individual wirings respectively connected to the plurality of switch means, and at least two of the plurality of individual wirings may be provided. And a matrix wiring section provided with a matrix wiring composed of a plurality of common wirings respectively connected to the semiconductor device. The manufacturing method of the semiconductor device, wherein the matrix wiring section includes a predetermined individual wiring and a predetermined A connecting portion that connects and connects the common wiring through a contact hole and a crossing portion that is provided to cross a predetermined individual wiring and a predetermined common wiring without conducting, the crossing portion includes: A first conductive layer, a first insulating layer, a second conductive layer, a second insulating layer, a semiconductor layer, and a third conductive layer. The conductive layer is The second conductive layer is maintained at a constant potential while forming a trix wiring, and the switch means is disposed on the base in the order of a control electrode layer, an insulating layer, a semiconductor layer, and a main electrode layer. An insulated gate transistor having a stacked structure, wherein each layer of the stacked structure includes a second conductive layer, a second insulating layer, a semiconductor layer,
It is formed by the same film forming process as each layer of the third conductive layer.

本発明の光電変換装置は、複数の光電変換素子と、該
複数の光電変換素子からの信号の転送を行う為の複数の
スイッチ手段と、該複数のスイッチ手段にそれぞれ接続
された複数の個別配線と該複数の個別配線のうち少なく
とも２つにそれぞれ接続される複数の共通配線とからな
るマトリクス配線を備えたマトリクス配線部と、が同一
基体上に形成された光電変換装置において、前記マトリクス配線部は、所定の個別配線と所定の共
通配線とをコンタクトホールを通じて導通させ接続する
接続部と、所定の個別配線と所定の共通配線とを導通さ
せずに交差させるべく設けられた交差部とを有し、前記交差部は、第１の導電層、第１の絶縁層、第２の
導電層、第２の絶縁層、半導体層、第３の導電層の順
で、前記基体上に積層された構造を有し、該第１の導電
層と該第３の導電層とは前記マトリクス配線を構成して
なるとともに、該第２の導電層は一定の電位に保たれて
なるものである。A photoelectric conversion device according to the present invention includes a plurality of photoelectric conversion elements, a plurality of switch means for transferring signals from the plurality of photoelectric conversion elements, and a plurality of individual wirings respectively connected to the plurality of switch means. And a matrix wiring section provided with a matrix wiring composed of a plurality of common wirings respectively connected to at least two of the plurality of individual wirings, wherein the matrix wiring section comprises: Has a connecting portion for conducting and connecting a predetermined individual wiring and a predetermined common wiring through a contact hole, and an intersection provided to cross the predetermined individual wiring and the predetermined common wiring without conducting. The intersection is formed on the base in the order of a first conductive layer, a first insulating layer, a second conductive layer, a second insulating layer, a semiconductor layer, and a third conductive layer. Has a structure Together formed by forming the matrix wiring and the first conductive layer and the third conductive layer, the second conductive layer is made is held at a fixed potential.

本発明の光電変換装置の製造方法は、複数の光電変換
素子と、該複数の光電変換素子からの信号の転送を行う
為の複数のスイッチ手段と、該複数のスイッチ手段にそ
れぞれ接続された複数の個別配線と該複数の個別配線の
うち少なくとも２つにそれぞれ接続される複数の共通配
線とからなるマトリクス配線を備えたマトリクス配線部
と、が同一基体上に形成された光電変換装置の製造方法
において、前記マトリクス配線部は、所定の個別配線と所定の共
通配線とをコンタクトホールを通じて導通させ接続する
接続部と、所定の個別配線と所定の共通配線とを導通さ
せずに交差させるべく設けられた交差部とを有し、前記交差部は、第１の導電層、第１の絶縁層、第２の
導電層、第２の絶縁層、半導体層、第３の導電層の順で
前記基体上に積層され、該第１の導電層と該第３の導電
層とは前記マトリクス配線を構成してなるとともに、該
第２の導電層は一定の電位に保たれてなり、前記スイッチ手段は、制御電極層、絶縁層、半導体
層、主電極層の順で前記基体上に積層された構造の絶縁
ゲート型トランジスタであって、この積層構造の各層が
前記交差部の第２の導電層、第２の絶縁層、半導体層、
第３の導電層の各層と同一の成膜工程で形成され、前記光電変換素子が、少なくとも光導電性半導体層、
上層電極層の順で前記基体上に積層され、該光導電性半
導体層と前記交差部の半導体層、及び該上層電極層と前
記交差部の第３の導電層がそれぞれ同一の成膜工程で形
成されているものである。The method for manufacturing a photoelectric conversion device according to the present invention includes a plurality of photoelectric conversion elements, a plurality of switch means for transferring signals from the plurality of photoelectric conversion elements, and a plurality of switch means respectively connected to the plurality of switch means. A method of manufacturing a photoelectric conversion device, wherein a matrix wiring portion provided with a matrix wiring composed of individual wirings and a plurality of common wirings respectively connected to at least two of the plurality of individual wirings is formed on the same base. In the above, the matrix wiring section is provided so as to intersect a predetermined individual wiring and a predetermined common wiring without conducting the predetermined individual wiring and the predetermined common wiring, and a connecting section for conducting and connecting a predetermined individual wiring and a predetermined common wiring through a contact hole. A crossing portion, wherein the crossing portion comprises a first conductive layer, a first insulating layer, a second conductive layer, a second insulating layer, a semiconductor layer, and a third conductive layer in this order. Product on The first conductive layer and the third conductive layer constitute the matrix wiring, and the second conductive layer is maintained at a constant potential; An insulated gate transistor having a structure in which a layer, an insulating layer, a semiconductor layer, and a main electrode layer are stacked on the base in this order, wherein each layer of the stacked structure has a second conductive layer, a second Insulating layer, semiconductor layer,
The photoelectric conversion element is formed in the same film forming process as each layer of the third conductive layer, and at least the photoconductive semiconductor layer;
The photoconductive semiconductor layer and the semiconductor layer at the intersection are stacked on the base in the order of the upper electrode layer, and the upper electrode layer and the third conductive layer at the intersection are each formed in the same film forming step. It has been formed.

［作用］本発明の半導体装置は、従来、マトリクス配線が、第
１の導電層、第１の絶縁層、半導体層、第２の導電層、
第２の絶縁層、第３の導電層の順で積層され、第２の絶
縁層の下層の段差のために第２の絶縁層の層厚を一定の
値以上とする必要があり、第２の絶縁層にコンタクトホ
ールを形成する必要性があることから種々の課題を生じ
ていたことを鑑み、マトリクス配線部の交差部が、少なくとも第１の導電
層、第１の絶縁層、第２の導電層、第２の絶縁層、半導
体層、第３の導電層の順の積層構造を有するように構成
することで、第２の絶縁層の下層の段差を小さなものと
し、第２の絶縁層の層厚を縮小し、コンタクトホールの
形成を容易化したものである。[Operation] Conventionally, in a semiconductor device of the present invention, a matrix wiring is composed of a first conductive layer, a first insulating layer, a semiconductor layer, a second conductive layer,
The second insulating layer and the third conductive layer are stacked in this order, and the thickness of the second insulating layer needs to be equal to or more than a certain value due to a step in the lower layer of the second insulating layer. In view of the fact that it is necessary to form contact holes in the insulating layer, various problems have arisen, and the intersections of the matrix wiring portions are at least the first conductive layer, the first insulating layer, and the second insulating layer. By forming the conductive layer, the second insulating layer, the semiconductor layer, and the third conductive layer to have a stacked structure in this order, the step below the second insulating layer is reduced, and the second insulating layer is formed. Is reduced to facilitate the formation of contact holes.

本発明の光電変換装置は、上記半導体装置を、複数の
光電変換素子と、該複数の光電変換素子からの信号の転
送を行う為の複数のスイッチ手段と、該複数のスイッチ
手段にそれぞれ接続された複数の個別配線と該複数の個
別配線のうち少なくとも２つにそれぞれ接続される複数
の共通配線とからなるマトリクス配線を備えたマトリク
ス配線部と、が同一基体上に形成された光電変換装置に
用いたものである。In the photoelectric conversion device of the present invention, the semiconductor device is connected to a plurality of photoelectric conversion elements, a plurality of switch means for transferring signals from the plurality of photoelectric conversion elements, and the plurality of switch means. A matrix wiring section provided with a matrix wiring composed of a plurality of individual wirings and a plurality of common wirings respectively connected to at least two of the plurality of individual wirings, in a photoelectric conversion device formed on the same base. It was used.

また本発明の半導体装置の製造方法は上記本発明の半
導体装置の製造に用いられるものであり、本発明の光電
変換装置の製造方法は上記本発明の光電変換装置の製造
に用いられるものである。The method for manufacturing a semiconductor device of the present invention is used for manufacturing the semiconductor device of the present invention, and the method for manufacturing a photoelectric conversion device of the present invention is used for manufacturing the photoelectric conversion device of the present invention. .

［実施例］以下、図面を参照して本発明を詳細に説明する。Examples Hereinafter, the present invention will be described in detail with reference to the drawings.

なお、本発明の半導体装置は、必ずしも光電変換装置
のみに限定されるものではないが、好適に用いられる一
例として光電変換装置を取り上げて説明する。Note that the semiconductor device of the present invention is not necessarily limited to a photoelectric conversion device, but a photoelectric conversion device will be described as an example that is preferably used.

第１図は、本発明の光電変換装置の第１実施例の模式
的断面図である。FIG. 1 is a schematic sectional view of a first embodiment of the photoelectric conversion device of the present invention.

本実施例の光電変換装置は、ａ−Si:Hを用いて、光電
変換素子部、蓄積コンデンサ部、TFT部、マトリクス配
線部等が絶縁基体上に同一プロセスで、一体化形成され
ている。なお、第14図に示した構成部材と同一構成部に
ついては同一符号を付する。In the photoelectric conversion device of this embodiment, a-Si: H is used to integrally form a photoelectric conversion element portion, a storage capacitor portion, a TFT portion, a matrix wiring portion, and the like on the insulating substrate in the same process. The same components as those shown in FIG. 14 are denoted by the same reference numerals.

第１図において、１は光電変換素子部、２は蓄積コン
デンサ部、３はTFT部、４は入射窓、５はマトリクス配
線部、６は透明スペーサ、７は原稿、８は基本である。
矢印９で示される入射光は原稿７を経て、反射光10とし
て光電変換素子部１に至る。In FIG. 1, 1 is a photoelectric conversion element section, 2 is a storage capacitor section, 3 is a TFT section, 4 is an entrance window, 5 is a matrix wiring section, 6 is a transparent spacer, 7 is a document, and 8 is basic.
The incident light indicated by the arrow 9 passes through the document 7 and reaches the photoelectric conversion element unit 1 as reflected light 10.

光電変換素子部１に入射した光情報は、光電流に変換
され、蓄積コンデンサ部２に電荷として蓄えられる。そ
して一定時間経過後、TFT部３により蓄積コンデンサ部
２の電荷は、マトリクス配線部５へ転送される。The optical information incident on the photoelectric conversion element unit 1 is converted into a photocurrent and stored in the storage capacitor unit 2 as a charge. After a lapse of a predetermined time, the charge of the storage capacitor unit 2 is transferred to the matrix wiring unit 5 by the TFT unit 3.

基体８上には、Al,Cr等の第１の導電体層22、SiN等の
第１の絶縁層23、Al,Cr等の第２の導電体層24、SiN等の
第２の絶縁層25、ａ−Si:Hの半導体層26、n⁺ a−Si:Hの
オーミックコンタクト層27、Al,Cr等の第３の導電体層2
8、そしてポリイミド等の保護層29が形成されている。On the base 8, a first conductive layer 22 of Al, Cr, etc., a first insulating layer 23 of SiN, etc., a second conductive layer 24 of Al, Cr, etc., and a second insulating layer of SiN, etc. 25, a-Si: H semiconductor layer 26, n ⁺ a-Si: H ohmic contact layer 27, third conductor layer 2 of Al, Cr, etc.
8, and a protective layer 29 of polyimide or the like is formed.

光電変換素子部１において、30および31は上層電極配
線である。原稿面で反射された光10はａ−Si:Hたる光導
電性半導体層26の導電率を変化させ、くし状に対向する
上層電極配線30,31間に流れる電流を変化させる。な
お、32は金属の遮光層であり、適宜の駆動源に接続し
て、主電極30（ソース側）および31（ドレイン側）に対
する制御電極たるゲート電極となるようにしてもよい。In the photoelectric conversion element section 1, reference numerals 30 and 31 denote upper electrode wirings. The light 10 reflected on the document surface changes the conductivity of the photoconductive semiconductor layer 26, which is a-Si: H, and changes the current flowing between the upper electrode wires 30 and 31 opposing in a comb shape. Reference numeral 32 denotes a metal light-shielding layer, which may be connected to an appropriate drive source to serve as a gate electrode as a control electrode for the main electrodes 30 (source side) and 31 (drain side).

蓄積コンデンサ部２は下層電極配線33と、この下層電
極配線33上に形成された第２の絶縁層25と光導電性半導
体26からなる誘電体と、光導電性半導体層26上に形成さ
れ、光センサ部の上層電極配線31に連続した配線とから
構成される。この蓄積コンデンサ部２の構造はいわゆる
MIS（Metel−Insulater−Semiconductor）コンデンサの
構造である。バイアス条件は正負いずれでも、用いるこ
とができるが、下層電極配線33を常に負にバイアスする
状態で用いることにより、安定な容量と周波数特性を得
ることができる。The storage capacitor unit 2 is formed on the lower electrode wiring 33, a dielectric made of the second insulating layer 25 and the photoconductive semiconductor 26 formed on the lower electrode wiring 33, and the photoconductive semiconductor layer 26, And a wiring continuous with the upper electrode wiring 31 of the optical sensor section. The structure of the storage capacitor section 2 is a so-called
This is the structure of a MIS (Metel-Insulater-Semiconductor) capacitor. Although either positive or negative bias conditions can be used, stable capacitance and frequency characteristics can be obtained by using the lower electrode wiring 33 in a state where it is always negatively biased.

TFT部３は、ゲート電極たる下層電極配線34と、ゲー
ト絶縁層をなす第２の絶縁層25と、半導体層26と、ソー
ス電極たる上層電極配線35とドレイン電極たる上層電極
配線36等とから構成される。The TFT section 3 includes a lower electrode wiring 34 as a gate electrode, a second insulating layer 25 as a gate insulating layer, a semiconductor layer 26, an upper electrode wiring 35 as a source electrode, an upper electrode wiring 36 as a drain electrode, and the like. Be composed.

マトリクス配線部５においては、基体８上に第１の導
電層からなる個別信号配線22、個別信号配線を被う第１
の絶縁層23、電位を一定に保持する第２の導電体層24、
第２の導電体層上に設けられた第２の絶縁層25、半導体
層26、オーミックコンタクト層27、そして個別信号線と
交差し第３の導電層からなる共通信号配線37が順次積層
されている。38は、個別信号配線22と共通信号配線37と
オーミックコンタクトをとるためのコンタクト・ホー
ル、39は共通信号配線間に設けられた線間シールド配線
である。In the matrix wiring section 5, the individual signal wiring 22 made of the first conductive layer and the first signal wiring covering the individual signal wiring are formed on the base 8.
An insulating layer 23, a second conductor layer 24 for keeping the potential constant,
A second insulating layer 25, a semiconductor layer 26, an ohmic contact layer 27 provided on the second conductive layer, and a common signal wiring 37 made of a third conductive layer intersecting with the individual signal line are sequentially laminated. I have. 38 is a contact hole for making ohmic contact with the individual signal wiring 22 and the common signal wiring 37, and 39 is a line shield wiring provided between the common signal wirings.

以上のように本実施例の光電変換装置は、光電変換素
子部、蓄積コンデンサ部、TFT部、マトリクス配線部の
各構成部のすべてが光導電性半導体層および絶縁層、導
電体層等の積層構造を有するので、各部を同一プロセス
により同時形成することができる。As described above, in the photoelectric conversion device of the present embodiment, all of the respective components of the photoelectric conversion element portion, the storage capacitor portion, the TFT portion, and the matrix wiring portion are formed by stacking a photoconductive semiconductor layer, an insulating layer, and a conductor layer. Since it has a structure, each part can be formed simultaneously by the same process.

また、光電変換素子の出力個別信号配線と共通信号配
線との交差部に電位を一定に保つことのできる第２の導
電体層を設けることによって個別信号配線と共通信号配
線の交差部で形成される浮遊容量をなくし、さらに共通
信号配線間に電位を一定に保つことのできるシールド配
線を設けることによって各共通信号配線間に容量が生じ
ないようにしている。Further, by providing a second conductor layer capable of maintaining a constant potential at the intersection between the output individual signal wiring of the photoelectric conversion element and the common signal wiring, the second conductor layer is formed at the intersection of the individual signal wiring and the common signal wiring. By eliminating the stray capacitance and providing a shield wiring that can maintain a constant potential between the common signal wirings, no capacitance is generated between the common signal wirings.

なお、個別信号配線間に電位を一定に保つことができ
るシールド配線を設けることによって、各個別信号線間
に容量が生じないようにすることもできる。Note that by providing a shield wiring capable of maintaining a constant potential between the individual signal wirings, it is possible to prevent a capacitance from being generated between the individual signal wirings.

第２図（Ａ）〜（Ｈ）は第１図に示した実施例の製造
工程を示す断面図である。以下、第２図（Ａ）〜（Ｈ）
に従って工程を説明する。2 (A) to 2 (H) are cross-sectional views showing manufacturing steps of the embodiment shown in FIG. Hereinafter, FIGS. 2 (A) to 2 (H)
Will be described according to the following.

まず、第２図（Ａ）に示すように、ガラス等の透明な
基体８上にAl,Cr等の第１の導電体層22をスパッタ法、
蒸着法等により0.1μｍ程度堆積させ、これを所望の形
状にパターニングする。First, as shown in FIG. 2 (A), a first conductive layer 22 such as Al or Cr is formed on a transparent substrate 8 such as glass by sputtering.
It is deposited to a thickness of about 0.1 μm by an evaporation method or the like, and is patterned into a desired shape.

つぎに、第２図（Ｂ）に示すように、プラズマCVD法
等の周知の技術で窒化シリコン（SiN）の第１の絶縁層2
3を0.3μｍ程度形成する。Next, as shown in FIG. 2B, a first insulating layer 2 of silicon nitride (SiN) is formed by a known technique such as a plasma CVD method.
3 is formed about 0.3 μm.

つぎに、第２図（Ｃ）に示すように、Al,Cr等の第２
の導電体層24をスパッタ法、蒸着法等により0.1μｍ程
度堆積させ、これを所望の形状にパターニングする。Next, as shown in FIG.
The conductive layer 24 is deposited to a thickness of about 0.1 μm by a sputtering method, a vapor deposition method, or the like, and is patterned into a desired shape.

つぎに、第２図（Ｄ）に示すように、プラズマCVD法
等の周知の技術で窒化シリコン（SiN）の第２の絶縁層2
5、ａ−SI:H層26、n⁺ａ−Si:Hドーピング層27をそれぞ
れ0.3μm,0.6μm,0.15μｍ程度に形成し、前記三層25,2
6,27を所望の形状にパターニングして、コンタクトホー
ルをあける。Next, as shown in FIG. 2 (D), a second insulating layer 2 of silicon nitride (SiN) is formed by a known technique such as a plasma CVD method.
5, an a-SI: H layer 26 and an n ⁺ a-Si: H doping layer 27 are formed to have a thickness of about 0.3 μm, 0.6 μm, and 0.15 μm, respectively.
6, 27 is patterned into a desired shape, and a contact hole is opened.

さらに、第２図（Ｅ）に示すように、Al,Cr等の第３
の導電体層28をスパッタ法、蒸着法等により形成し、所
望の形状にパターニングする。Further, as shown in FIG.
Is formed by a sputtering method, a vapor deposition method, or the like, and is patterned into a desired shape.

ここで、第２図（Ｆ）に示すように、光電変換素子部
１のギャップ部、TFT部３のチャネル部のn⁺ a−Si:Hド
ーピング層をエッチングによって除去する。そして、第
２図（Ｇ）に示すように、不要な半導体層を除去して、
素子分離を行なう。Here, as shown in FIG. 2 (F), the n ⁺ a-Si: H doping layer in the gap portion of the photoelectric conversion element portion 1 and the channel portion of the TFT portion 3 is removed by etching. Then, as shown in FIG. 2 (G), the unnecessary semiconductor layer is removed,
Element isolation is performed.

その後に、第２図（Ｈ）に示すように、保護層として
第３の絶縁層29のポリイミドフィルムやSiN膜で第３の
導電体層28上に形成する。Thereafter, as shown in FIG. 2 (H), a polyimide film or a SiN film of a third insulating layer 29 is formed on the third conductor layer 28 as a protective layer.

以上のように、本実施例の光電変換装置は、同一基板
上に光電変換素子部、TFT部およびマトリクス配線部を
設けた光電変換装置において、マトリクス配線を第１の
導電層、第１の絶縁層、第２の導電層、第２の絶縁層、
半導体層、第３の導電層が基板上に順次積層した構造に
しており、この中で、第２の導電層はTFT部のゲート電
極と同一層にて形成されており、第２の絶縁層はTFTの
ゲート絶縁膜と同一層にて形成されており、半導体層は
光電変換素子部の光導電性半導体層およびTFT部の半導
体層と同一層にて形成されており、第３の導電層はTFT
部のソース・ドレイン電極と同一層にて形成されてい
る。As described above, in the photoelectric conversion device of this embodiment, in the photoelectric conversion device in which the photoelectric conversion element portion, the TFT portion, and the matrix wiring portion are provided on the same substrate, the matrix wiring is formed by the first conductive layer, the first insulating layer, Layer, a second conductive layer, a second insulating layer,
A semiconductor layer and a third conductive layer are sequentially laminated on a substrate. In this structure, the second conductive layer is formed in the same layer as the gate electrode of the TFT portion. Is formed in the same layer as the gate insulating film of the TFT, and the semiconductor layer is formed in the same layer as the photoconductive semiconductor layer of the photoelectric conversion element portion and the semiconductor layer of the TFT portion. Is TFT
It is formed in the same layer as the source / drain electrodes of the section.

従来２〜３μｍ程度の膜厚を必要とした第２の絶縁層
は、本発明の構造によれば、第２の導電層の段差部をお
おい、かつTFTのスイッチング特性を良好に保つだけの
厚さで充分となり、通常0.3μｍ程度の膜厚によりマイ
クロクラックの発生しない良質な膜になる。According to the structure of the present invention, the second insulating layer, which conventionally requires a thickness of about 2 to 3 μm, covers the step of the second conductive layer and has a thickness sufficient to maintain the switching characteristics of the TFT well. This is sufficient, and a film having a thickness of about 0.3 μm usually gives a high-quality film free of microcracks.

また、第３の導電層と第１の導電層のオーミックコン
タクトをとるためのコンタクトホールの形成は、従来困
難であったが、本発明の構造によれば、従来第２の導電
層と第１の導電層のオーミックコンタクトをとるための
コンタクトホールを形成する工程と同様のプロセスを用
いることができ、簡易なプロセスで微細加工を安定させ
ることができる。Further, it has been conventionally difficult to form a contact hole for making an ohmic contact between the third conductive layer and the first conductive layer. A process similar to the step of forming a contact hole for making an ohmic contact of the conductive layer can be used, and microfabrication can be stabilized by a simple process.

次に、本発明の光電変換装置の読み取り動作について
説明する。Next, the reading operation of the photoelectric conversion device of the present invention will be described.

第３図に本発明の光電変換装置の等価回路を示す回路
図である。FIG. 3 is a circuit diagram showing an equivalent circuit of the photoelectric conversion device of the present invention.

光電変換素子に入射した光情報は、光電変換素子から
蓄積コンデンサ、転送用TFT、リセット用TFT、マトリク
ス配線を通って、48ビット並列の電圧出力となる。さら
に、スイッチICによって直列信号となり外部に取り出さ
れる。The optical information that has entered the photoelectric conversion element passes through the storage capacitor, the transfer TFT, the reset TFT, and the matrix wiring from the photoelectric conversion element, and becomes a 48-bit parallel voltage output. Further, the signal is converted into a serial signal by the switch IC and is extracted to the outside.

総画素数1728ビットの光電変換素子は本実施例では、
48ビットづつまとめ36ブロックに分割してある。各動作
は順次このブロック単位で進む。In this embodiment, the photoelectric conversion element having a total number of pixels of 1728 bits is:
It is divided into 36 blocks with 48 bits each. Each operation proceeds sequentially in units of this block.

光電変換素子S1−１〜S1−48に入射した光情報は、光
電流に変換され、蓄積コンデンサCS1−１〜CS1−48に電
荷として蓄えられる。一定時間後、ゲート駆動線G1に電
圧パルスを加え、転送用TFT T1−１〜T1−48をオフ状態
に切り替える。これで蓄積コンデンサCS1−１〜CS1−48
の電荷がマトリクス信号線を通って負荷コンデンサCL1
−１〜CL1−48に転送される。この際上述したように、
マトリクス配線の各配線間に、電位を一定に保持するシ
ールド配線を設けることによって、各配線間が容量的に
結合されることがなくなり、各出力信号の間にクロスト
ークが生じなくなっている。The optical information incident on the photoelectric conversion elements S1-1 to S1-48 is converted into a photocurrent and stored as charges in the storage capacitors CS1-1 to CS1-48. After a predetermined time, a voltage pulse is applied to the gate drive line G1, and the transfer TFTs T1-1 to T1-48 are turned off. This makes the storage capacitors CS1-1 to CS1-48
Charge passes through the matrix signal line and the load capacitor CL1
-1 to CL1-48. At this time, as described above,
By providing a shield wiring that keeps the potential constant between the matrix wirings, the wirings are not capacitively coupled to each other, and no crosstalk occurs between the output signals.

続いて、CL1−１〜CL1−48に転送した第１ブロックの
信号出力はスイッチICによって直列信号に変換され、イ
ンピーダンス変換後、外部へ取り出される。この時同時
にCL1−１〜CL1−48の電荷をリセットする。Subsequently, the signal output of the first block transferred to CL1-1 to CL1-48 is converted into a serial signal by the switch IC, and is taken out after impedance conversion. At this time, the charges of CL1-1 to CL1-48 are simultaneously reset.

次に、ゲート駆動線G2に電圧パルスを印加する。これ
で第２ブロックの転送動作が始まる。同時にリセットTF
TR1−１〜R1−48が導通し、第１ブロックの蓄積コンデ
ンサCS1−１〜CS1−48の電荷がリセットされ、次の読み
出しに備える。Next, a voltage pulse is applied to the gate drive line G2. This starts the transfer operation of the second block. Reset TF at the same time
TR1-1 to R1-48 are turned on, the charges of the storage capacitors CS1-1 to CS1-48 of the first block are reset, and are ready for the next reading.

以下、ゲート駆動線G3,G4,・・・を順次駆動し１ライ
ン分のデータを出力する。Hereinafter, the gate drive lines G3, G4,... Are sequentially driven to output data for one line.

（第２実施例）第４図は、本発明の光電変換装置の他の実施例の断面
を示す模式図である。ここで上述した実施例の第１図と
同一構成部分については同一符号を付する。Second Embodiment FIG. 4 is a schematic diagram showing a cross section of another embodiment of the photoelectric conversion device of the present invention. Here, the same components as those in FIG. 1 of the above-described embodiment are denoted by the same reference numerals.

本実施例においては、共通信号線37の間に設けられた
線間シールド配線40と、個別信号配線22と共通信号線37
の交差部に設けられた交差部シールド配線41とをコンタ
クトホール42を介してオーミックコンタクトさせるとこ
ろに特徴がある。In the present embodiment, the line shield wiring 40 provided between the common signal lines 37, the individual signal wiring 22 and the common signal line 37
Is characterized in that an ohmic contact is made through a contact hole 42 with the intersection shield wiring 41 provided at the intersection.

上述したように、本発明では第２の絶縁層25には、TF
T部３のゲート絶縁膜としての機能とマトリクス配線部
５の層間絶縁膜としての機能と同時に満たす必要がある
ため、0.3μｍ程度の薄い膜で段切れ等のマイクロクラ
ックのない構造が望まれる。したがって、段差を形成す
る要因となる第２の導電層24の膜厚を薄くすることによ
って、段差をできる限り小さくする構造が必要となる。As described above, in the present invention, the second insulating layer 25 includes TF
Since it is necessary to satisfy the function of the T portion 3 as a gate insulating film and the function of the matrix wiring portion 5 as an interlayer insulating film at the same time, it is desired to use a thin film having a thickness of about 0.3 μm and free from microcracks such as disconnections. Therefore, it is necessary to provide a structure in which the step is reduced as much as possible by reducing the thickness of the second conductive layer 24 which is a factor for forming the step.

一方、第２の導電層24は、個別信号配線22と共通信号
配線37との交差部での量信号配線の容量カップリングを
なくすための交差部シールド配線41としての機能を発揮
しなければならないが、膜厚を薄くすることによって配
線抵抗の増大によるシールド機能の低下を招く危険性が
ある。On the other hand, the second conductive layer 24 must function as an intersection shield wiring 41 for eliminating capacitive coupling of the quantity signal wiring at the intersection between the individual signal wiring 22 and the common signal wiring 37. However, there is a risk that a reduction in the film thickness causes a decrease in the shielding function due to an increase in wiring resistance.

本実施例は、このような問題を対策するものであり、
交差部シールド41と隣接する線間のシールド配線40とを
コントクトホール42を介してオーミックコンタクトさせ
ている。This embodiment addresses such a problem.
Ohmic contact is made between the intersection shield 41 and the shield wiring 40 between adjacent lines via the contact hole 42.

（第３実施例）第５図は、本発明の光電変換装置の第３実施例の等価
回路図である。なお、ここでは12個の光電変換素子を有
する場合を一例として取り上げる。Third Embodiment FIG. 5 is an equivalent circuit diagram of a third embodiment of the photoelectric conversion device of the present invention. Here, a case having 12 photoelectric conversion elements is taken as an example.

なお、本実施例の光電変換装置の断面構造は、第１実
施例あるいは、第２実施例と同様である。Note that the cross-sectional structure of the photoelectric conversion device of this embodiment is the same as that of the first embodiment or the second embodiment.

すなわち、本実施例の光電変換装置は、同一基体上に
光電変換素子部、TFT部およびマトリクス配線部を設け
て、マトリクス配線部を第１の導電層、第１の絶縁層、
第２の導電層、第２の絶縁層、半導体層、第３の導電層
が基体上に順次積層した構造にし、且つ第２の導電層は
TFT部のゲート電極と同一層にて、第２の絶縁層はTFT部
のゲート絶縁膜と同一層にて、半導体層は光電変換素子
部の光導電性半導体層およびTFT部の半導体層と同一層
にて、第３の導電層はTFT部のソース・ドレイン電極と
同一層にて形成している。That is, in the photoelectric conversion device of this embodiment, a photoelectric conversion element portion, a TFT portion, and a matrix wiring portion are provided on the same base, and the matrix wiring portion is formed of a first conductive layer, a first insulating layer,
A structure in which a second conductive layer, a second insulating layer, a semiconductor layer, and a third conductive layer are sequentially stacked on a base;
In the same layer as the gate electrode of the TFT section, the second insulating layer is the same layer as the gate insulating film of the TFT section, and the semiconductor layer is the same as the photoconductive semiconductor layer of the photoelectric conversion element section and the semiconductor layer of the TFT section. In one layer, the third conductive layer is formed in the same layer as the source / drain electrodes of the TFT section.

同図において、光電変換素子E1〜E12は、後述するよ
うに、３個で１ブロックを構成し、２ブロックで１グル
ープを構成している。たとえば、光電変換素子E1〜E3は
第１ブロック、光電変換素子E4〜E6は第２ブロックであ
り、光電変換素子E1〜E6と第１グループである。In the figure, as described later, three photoelectric conversion elements E1 to E12 constitute one block, and two blocks constitute one group. For example, the photoelectric conversion elements E1 to E3 are a first block, the photoelectric conversion elements E4 to E6 are a second block, and are a first group together with the photoelectric conversion elements E1 to E6.

光電変換素子E1〜E12の各々対応して接続されている
光電流蓄積用のコンデンサC1〜C12放電用のTFT DT1〜DT
12そして転送用のTFT T1〜T12も同様である。Photoelectric current storage capacitors C1 to C12 connected corresponding to each of the photoelectric conversion elements E1 to E12 TFTs DT1 to DT for discharging
The same applies to the transfer TFTs T1 to T12.

各光電変換素子E1〜E12の一方の電極（共通電極）は
電源411に接続され、一定の電圧が印加されている。One electrode (common electrode) of each of the photoelectric conversion elements E1 to E12 is connected to a power supply 411, and a constant voltage is applied.

光電変換素子E1〜E12の他方の電極（個別電極）は、
各々転送用のTFT T1〜T12の一方の主電極に接続される
とともに、各々コンデンサC1〜C12を介して接地され、
さらに放電用のTFT DT1〜DT12を介して接地されてい
る。The other electrodes (individual electrodes) of the photoelectric conversion elements E1 to E12 are
Each is connected to one main electrode of the transfer TFTs T1 to T12, and is grounded via each of the capacitors C1 to C12,
In addition, they are grounded via discharge TFTs DT1 to DT12.

転送用TFT DT1〜DT12のゲート電極は、３個ずつ、す
なわちブロック毎に共通に接続され、各々がシフトレジ
スタ410の並列出力端子S13〜S16に接続されている。並
列出力端子S1〜S4からは所定のタイミングで順次ハイレ
ベルが出力されるから、放電用TFT DT1〜DT12はブロッ
ク毎に順次オン状態となる。The gate electrodes of the transfer TFTs DT1 to DT12 are commonly connected three by three, that is, for each block, and are connected to the parallel output terminals S13 to S16 of the shift register 410, respectively. Since high levels are sequentially output from the parallel output terminals S1 to S4 at a predetermined timing, the discharging TFTs DT1 to DT12 are sequentially turned on for each block.

転送用TFT T1〜T12のゲート電極も、ブロック毎に共
通に接続され、各々がシフトレジスタ401の並列出力端
子S1〜S4に接続されている。The gate electrodes of the transfer TFTs T1 to T12 are also connected in common for each block, and are connected to the parallel output terminals S1 to S4 of the shift register 401, respectively.

転送用TFT T1〜T12の他方の主電極は、個別信号配線
の301〜312を介して各グループでの同一順番にあるもの
が各々共通信号配線402〜407に接続されている。たとえ
ば、各グループ内で２番目の転送用TFT T2およびT8はそ
れぞれ個別信号配線302,308を介して共通信号線403に接
続されている。The other main electrodes of the transfer TFTs T1 to T12 in the same order in each group are connected to common signal lines 402 to 407 via individual signal lines 301 to 312, respectively. For example, the second transfer TFTs T2 and T8 in each group are connected to a common signal line 403 via individual signal lines 302 and 308, respectively.

共通信号配線402〜407は、各々スイッチングトランジ
スタST1〜ST6を介して、アンプ412の入力端子に接続さ
れている。The common signal lines 402 to 407 are connected to input terminals of the amplifier 412 via switching transistors ST1 to ST6, respectively.

スイッチングトランジスタST1〜ST3およびST4〜ST6の
各ゲート電極は、シフトレジスタ408およびシフトレジ
スタ409の並列出力端子S5〜S10に各々接続され、これら
並列出力端子からハイレベルが所定のタイミングで順次
出力されることで、スイッチングトランジスタST1〜ST6
が順次オン状態となる。The gate electrodes of the switching transistors ST1 to ST3 and ST4 to ST6 are connected to the parallel output terminals S5 to S10 of the shift register 408 and the shift register 409, respectively, and a high level is sequentially output from these parallel output terminals at a predetermined timing. The switching transistors ST1 to ST6
Are sequentially turned on.

共通信号配線402〜407は、それぞれ転送電荷蓄積用の
負荷コンデンサCC1〜CC6を介して接地され、且つ放電用
のスイッチングトランジスタCT1〜CT6を介して接地され
ている。The common signal lines 402 to 407 are grounded via load capacitors CC1 to CC6 for storing transfer charges, and grounded via switching transistors CT1 to CT6 for discharging.

コンデンサCC1〜CC6の容量はコンデンサC1〜C12のそ
れよりも十分大きくとっておく。The capacity of the capacitors CC1 to CC6 is set to be sufficiently larger than that of the capacitors C1 to C12.

スイッチングトランジスタCT1〜CT6の各ゲート電極
は、３個ずつ共通に接続され、各々端子S11およびS12に
接続されている。したがって、端子S11又はS12にハイレ
ベルが印加されることで、スイッチングトランジスタCT
1〜CT3またはCT4〜CT6がオン状態となり、共通信号配線
402〜404または共通信号配線405〜407が接地されること
になる。The gate electrodes of the switching transistors CT1 to CT6 are commonly connected three by three, and are connected to the terminals S11 and S12, respectively. Therefore, when a high level is applied to the terminal S11 or S12, the switching transistor CT
1 to CT3 or CT4 to CT6 are turned on and the common signal wiring
402 to 404 or the common signal wirings 405 to 407 are grounded.

次に、このような構成を有する本実施例の動作を、第
６図に示すタイミングチャートを用いて説明する。Next, the operation of the present embodiment having such a configuration will be described with reference to a timing chart shown in FIG.

まず、光電変換素子E1〜E12に光が入射すると、その
強度に応じて電源411からコンデンサC1〜C12に電荷が蓄
積される。First, when light enters the photoelectric conversion elements E1 to E12, electric charges are accumulated in the capacitors C1 to C12 from the power supply 411 according to the intensity.

そして、まず、シフトレジスタ401の並列出力端子S1
からハイレベルが出力され、転送用TFT T1〜T3がオン状
態になる［第６図（ａ）］。Then, first, the parallel output terminal S1 of the shift register 401
, And the transfer TFTs T1 to T3 are turned on [FIG. 6 (a)].

転送用TFT T1〜T3がオン状態になることで、第１ブロ
ックのコンデサンC1〜C3に蓄積されていた電荷が、それ
ぞれ負荷コンデンサCC1〜CC3へ転送される。When the transfer TFTs T1 to T3 are turned on, the charges stored in the condensers C1 to C3 of the first block are transferred to the load capacitors CC1 to CC3, respectively.

第１ブロックの情報が転送された時点で、今度はシフ
トレジスタ401の出力端子S2からハイレベルが出力さ
れ、転送用TFT T4〜T6がオン状態になる［第６図
（ｂ）］。At the time when the information of the first block is transferred, a high level is output from the output terminal S2 of the shift register 401, and the transfer TFTs T4 to T6 are turned on [FIG. 6 (b)].

これによって、第２ブロックのコンデンサC4〜C6に蓄
積されていた電荷が、それぞれ負荷コンデンサCC4〜CC6
へ転送される。As a result, the electric charges stored in the capacitors C4 to C6 of the second block are transferred to the load capacitors CC4 to CC6, respectively.
Transferred to

第２ブロックの転送動作と並行して、シフトレジスタ
408の出力端子S5〜S7から順次ハイレベルが出力する
［第６図（ｅ）〜（ｇ）］。In parallel with the transfer operation of the second block, the shift register
High levels are sequentially output from the output terminals 408 to 407 [FIGS. 6 (e) to 6 (g)].

これによって、スイッチングトランジスタST1〜ST3が
順次オン状態となり、コンデンサCC1〜CC3へ転送され蓄
積された第１ブロックの光情報がアンプ412を通って時
系列的に読み出される。As a result, the switching transistors ST1 to ST3 are sequentially turned on, and the optical information of the first block transferred to and accumulated in the capacitors CC1 to CC3 is read out in time series through the amplifier 412.

第１ブロックの情報が読み出されると、端子S11にハ
イレベルが印加され、スイッチングトランジスタCT1〜C
T3が同時にオン状態となる［第６図（ｋ）］。When the information of the first block is read, a high level is applied to the terminal S11 and the switching transistors CT1-C
T3 is simultaneously turned on [FIG. 6 (k)].

これによって、転送電荷蓄積用コンデンサCC1〜CC3の
残留電荷が完全に放電される。As a result, the residual charges in the transfer charge storage capacitors CC1 to CC3 are completely discharged.

上記読み出しおよび転送電荷放電動作［第６図（ｅ）
〜（ｇ）および（ｋ）］と並行して、シフトレジスタ21
0の並列出力端子S13からハイレベルが出力される［第６
図（ｍ）］。The above read and transfer charge discharging operation [FIG. 6 (e)
To (g) and (k)] in parallel with the shift register 21.
A high level is output from the parallel output terminal S13 of “0”.
Figure (m)].

これによって、放電用TFT DT1〜DT3がオン状態とな
り、第１ブロックの光電荷蓄積用コンデンサC1〜C3の残
留電荷が完全に放電される。As a result, the discharge TFTs DT1 to DT3 are turned on, and the residual charges of the photocharge storage capacitors C1 to C3 of the first block are completely discharged.

このように、第２ブロックの情報の転送、第１ブロッ
クの情報の読み出しおよび残留転送電荷の放電、そして
残留光電荷の放電、という各動作が並行して行なわれ
る。In this manner, the operations of transferring the information of the second block, reading the information of the first block, discharging the residual transfer charge, and discharging the residual photocharge are performed in parallel.

これらの動作が終了した時点で、シフトレジスタ401
がシフトし、並列出力端子S3からハイレベルが出力され
る［第６図（ｃ）］。When these operations are completed, the shift register 401
Are shifted, and a high level is output from the parallel output terminal S3 [FIG. 6 (c)].

これによって、転送用TFT T7〜T9がオン状態になり、
第３ブロックのコンデンサC7〜C9に蓄積されている電荷
がコンデンサCC1〜CC3へ転送される。As a result, the transfer TFTs T7 to T9 are turned on,
The charges stored in the capacitors C7 to C9 of the third block are transferred to the capacitors CC1 to CC3.

この第３ブロックの情報の転送動作と並行して、シフ
トレジスタ409の並列出力端子S8〜S10から順次ハイレベ
ルが出力される［第６図（ｈ）〜（ｊ）］。In parallel with the information transfer operation of the third block, high levels are sequentially output from the parallel output terminals S8 to S10 of the shift register 409 [FIGS. 6 (h) to (j)].

これによって、スイッチングトランジスタST4〜ST6が
順次オン状態となり、コンデンサCC4〜CC6に転送され蓄
積された第２ブロックの情報が時系列的に読み出され
る。As a result, the switching transistors ST4 to ST6 are sequentially turned on, and the information of the second block transferred to and accumulated in the capacitors CC4 to CC6 is read out in chronological order.

第２ブロックの情報が読み出されると、端子S12にハ
イレベルが印加され、スイチッグトランジスタCT4〜CT6
が同時にオン状態となる［第６図（ｌ）］。When the information of the second block is read, a high level is applied to the terminal S12, and the switching transistors CT4 to CT6 are applied.
Are simultaneously turned on [FIG. 6 (l)].

これによって、転送電荷蓄積用コンデンサCC4〜CC6の
残留電荷が完全に放電される。As a result, the residual charges in the transfer charge storage capacitors CC4 to CC6 are completely discharged.

上記第２ブロックの情報の読み出しおよび残留転送電
荷の放電動作と並行して、シフトレジスタ410の並列出
力端子S14からハイレベルが出力され［第６図
（ｎ）］、スイッチングトランジスタST4〜ST6が同時に
オン状態となる。A high level is output from the parallel output terminal S14 of the shift register 410 [FIG. 6 (n)] in parallel with the operation of reading the information of the second block and discharging the residual transfer charge [FIG. 6 (n)], and the switching transistors ST4 to ST6 are simultaneously turned on. It turns on.

これによって、光電荷蓄積用のコンデンサC4〜C6の残
留電荷が放電される。As a result, the residual charges in the photocharge storage capacitors C4 to C6 are discharged.

以下同様に、第４ブロックの情報の転送と並行して、
第３ブロックの情報の読み出しおよび残留転送電荷の放
電、そして同じく第３ブロックの残留光電荷の放電、と
いう各動作が行なわれ、第４ブロックの情報の読み出
し、残留転送電荷および残留光電荷の放電動作は、第１
ブロックの情報の転送と並行して行なわれる。Similarly, in parallel with the transfer of the information of the fourth block,
The operations of reading the information of the third block, discharging the residual transfer charge, and discharging the residual photocharge of the third block are performed, and reading the information of the fourth block, discharging the residual transfer charge and the residual photocharge. The operation is the first
This is performed in parallel with the transfer of the block information.

以上述べた動作が繰り返され、光情報が時系列的に読
み出される。The operation described above is repeated, and optical information is read out in time series.

このように、次ブロックの情報の転送動作と並行し
て、前ブロックの情報の読み出しおよび残留転送電荷お
よび残留光電荷の放電を行なう本実施例においては、マ
リトクス信号配線の各信号配線間に電位を一定に保持す
るシールド配線を設けることによって、各信号配線間が
容量的に結合されることがなくなり、各出力信号の間に
クロストークが生じない良好な読み取りができる。As described above, in the present embodiment in which the reading of the information of the previous block and the discharging of the residual transfer charge and the residual photocharge are performed in parallel with the information transfer operation of the next block, the potential between the signal lines of the mitox signal lines is Is provided, the signal lines are not capacitively coupled to each other, and good reading without crosstalk between output signals can be performed.

（第４実施例）第７図は、本発明の光電変換装置の第４実施例の等価
回路図である。Fourth Embodiment FIG. 7 is an equivalent circuit diagram of a fourth embodiment of the photoelectric conversion device of the present invention.

なお、本実施例の光電変換装置の断面構造は、第１実
施例あるいは第２実施例と同様である。すなわち、本実
施例の光電変換装置は、同一基体上に光電変換素子部、TFT部およびマトリク
ス配線部を設けて、マトリクス配線部を第１の導電層、
第１の絶縁層、第２の導電層、第２の絶縁層、半導体
層、第３の導電層が基体上に順次積層した構造にし、か
つ第２の導電層はTFT部のゲート電極と同一層にて、第
２の絶縁層はTFT部のゲート絶縁膜と同一層にて、半導
体層は光電変換素子部の光導電性半導体層およびTFT部
の半導体層と同一層にて、第３の導電層はTFT部のソー
ス・ドレイン電極と同一層にて形成している。Note that the cross-sectional structure of the photoelectric conversion device of this embodiment is the same as that of the first embodiment or the second embodiment. That is, the photoelectric conversion device of this embodiment includes a photoelectric conversion element portion, a TFT portion, and a matrix wiring portion provided on the same base, and the matrix wiring portion is formed as a first conductive layer.
A structure in which a first insulating layer, a second conductive layer, a second insulating layer, a semiconductor layer, and a third conductive layer are sequentially stacked on a substrate, and the second conductive layer is the same as a gate electrode of a TFT portion In one layer, the second insulating layer is the same layer as the gate insulating film of the TFT section, and the semiconductor layer is the same layer as the photoconductive semiconductor layer of the photoelectric conversion element section and the semiconductor layer of the TFT section. The conductive layer is formed in the same layer as the source / drain electrodes of the TFT section.

ただし、光電変換素子E1〜E18、光電荷蓄積用のコン
デンサC1〜C18、光電荷放電用のTFT DT1〜DT18および転
送用のTFT T1〜T18の構成は、第５図と略同じであり、
個数が12個から18個に増えただけであるから説明を省略
する。なお、第７図では、簡易化のために回路の一部が
省略されている。However, the configurations of the photoelectric conversion elements E1 to E18, the photocharge storage capacitors C1 to C18, the photocharge discharge TFTs DT1 to DT18, and the transfer TFTs T1 to T18 are substantially the same as those in FIG.
The description is omitted because the number is merely increased from 12 to 18. In FIG. 7, a part of the circuit is omitted for simplification.

本実施例では、３ブロックで１グループを形成してお
り、各グループで同一順番を有する転送用TFTの主電極
が、各々共通信号配線402〜410に接続されている。In this embodiment, three blocks form one group, and the main electrodes of the transfer TFTs having the same order in each group are connected to the common signal lines 402 to 410, respectively.

転送用TFT T1〜T18の各ゲート電極はブロック毎に共
通に接続され、各々シフトレジスタ601の並列出力端子B
1〜B6に接続されている。The gate electrodes of the transfer TFTs T1 to T18 are commonly connected to each block, and each of the parallel output terminals B of the shift register 601 is connected.
Connected to 1 to B6.

放電用TFT DT1〜DT18の各ゲート電極も同様にして、
シフトレジスタ610の並列出力端子S13〜S18に接続され
ている。Similarly, each gate electrode of the discharge TFTs DT1 to DT18 is
The shift register 610 is connected to the parallel output terminals S13 to S18.

また、共通信号配線602〜610は転送電荷蓄積用のコン
デンサCC1〜CC9を介して接地され、且つ放電用のTFT CT
1〜CT9を介して接地されている。Further, the common signal lines 602 to 610 are grounded via transfer charge storage capacitors CC1 to CC9, and a discharge TFT CT
Grounded via 1 to CT9.

放電用のTFT CT1〜CT9のゲート電極は、３個ずつ共通
に接続され、各々端子H1〜H3に接続されている。The gate electrodes of the discharge TFTs CT1 to CT9 are commonly connected by three, and are connected to terminals H1 to H3, respectively.

共通信号配線602〜610は、スイッチングトランジスタ
ST1〜ST9を介して、アンプ412に接続され、スイッチン
グトランジスタST1〜ST9のゲート電極は、シフトレジス
タ611〜613の各並列出力端子D1〜D9に各々接続されてい
る。Common signal lines 602 to 610 are switching transistors
The gates of the switching transistors ST1 to ST9 are connected to the parallel output terminals D1 to D9 of the shift registers 611 to 613, respectively.

次に、このような構成を有する本実施例の動作を、第
８図のタイミングチャートを用いて簡単に説明する。Next, the operation of this embodiment having such a configuration will be briefly described with reference to the timing chart of FIG.

まず、シフトレジスタ601の出力端子B1から、ハイレ
ベルが出力され、転送用TFT T1〜T3がオン状態となる
［第８図（ａ）］。First, a high level is output from the output terminal B1 of the shift register 601, and the transfer TFTs T1 to T3 are turned on [FIG. 8 (a)].

転送用TFT T1〜T3がオン状態となることで、第１ブロ
ックのコンデンサC1〜C3に蓄積されたいた電荷が、それ
ぞれコンデンサCC1〜CC3へ転送される。When the transfer TFTs T1 to T3 are turned on, the charges stored in the capacitors C1 to C3 of the first block are transferred to the capacitors CC1 to CC3, respectively.

第１ブロックの情報が転送された時点で、今度はシフ
トレジスタ601の出力端子B2からハイレベルが出力さ
れ、転送用TFT T4〜T6がオン状態になる［第８図
（ｂ）］。これによって、第２ブロックのコンデンサC4
〜C6に蓄積されていた電荷が、それぞれコンデンサCC4
〜CC6へ転送される。At the time when the information of the first block is transferred, a high level is output from the output terminal B2 of the shift register 601, and the transfer TFTs T4 to T6 are turned on [FIG. 8 (b)]. As a result, the second block capacitor C4
~ C6 is stored in the capacitor CC4
Transferred to ~ CC6.

第２ブロックの転送動作と並行して、シフトレジスタ
611の出力端子D1〜D3から順次ハイレベルが出力する
［第８図（ｇ）〜（ｉ）］。In parallel with the transfer operation of the second block, the shift register
High levels are sequentially output from the output terminals D1 to D3 of the 611 [FIGS. 8 (g) to (i)].

これによって、スイッチングトランジスタST1〜ST3が
順次オン状態となり、コンデンサCC1〜CC3へ転送され蓄
積された第１ブロックの光情報アンプ412を通って時系
列的に読み出される。As a result, the switching transistors ST1 to ST3 are sequentially turned on, and are read out in time series through the optical information amplifier 412 of the first block transferred and accumulated to the capacitors CC1 to CC3.

さらに、第２ブロックの転送動作と並行して、シフト
レジスタ610の端子S13からハイレベルが出力され［第８
図（ｓ）］、放電用DT1〜DT3がオン状態となり、第１ブ
ロックのコンデンサC1〜C3の残留光電荷が放電される。Further, in parallel with the transfer operation of the second block, a high level is output from the terminal S13 of the shift register 610 [the eighth block].
(S), the discharging DT1 to DT3 are turned on, and the residual photocharges of the capacitors C1 to C3 of the first block are discharged.

第１ブロックの情報が読み出しおよび残留光電荷の放
電が終了した時点で、端子H1にハイレベルが印加され、
スイッチングトランジスタCT1〜CT3が同時にオン状態と
なり［第８図（ｐ）］、コンデンサCC1〜CC3の残留電荷
が完全に放電される。When the information of the first block is read and the discharge of the residual photocharge is completed, a high level is applied to the terminal H1,
The switching transistors CT1 to CT3 are simultaneously turned on [FIG. 8 (p)], and the residual charges of the capacitors CC1 to CC3 are completely discharged.

この放電動作と並行して、シフトレジスタ601の出力
端子B3からハイレベルが出力される［第８図（ｃ）］。In parallel with this discharging operation, a high level is output from the output terminal B3 of the shift register 601 [FIG. 8 (c)].

これによって、転送TFT T7〜T9がオン状態になり、第
３ブロックのコンデンサC7〜C9に蓄積されている電荷が
コンデンサCC6〜CC9へ転送される。As a result, the transfer TFTs T7 to T9 are turned on, and the charges accumulated in the capacitors C7 to C9 of the third block are transferred to the capacitors CC6 to CC9.

上記放電動作および転送動作と並行して、シフトレジ
スタ612の出力端子D4〜D6から順次ハイレベルが出力し
［第８図（ｊ）〜（ｌ）］、スイッチングトランジスタ
ST4〜ST6が順次オン状態となり、第２ブロックの情報が
時系列的に読み出される。In parallel with the discharge operation and the transfer operation, high levels are sequentially output from the output terminals D4 to D6 of the shift register 612 [FIGS. 8 (j) to (l)], and the switching transistor is switched.
ST4 to ST6 are sequentially turned on, and the information of the second block is read out in chronological order.

さらに、上記放電動作および転送動作と並行して、シ
フトレジスタ610の出力端子S14からハイレベルが出力し
［第８図（ｔ）］、第２ブロックのコンデンサC4〜C6の
残留光電荷の放電が行なわれる。Further, in parallel with the discharge operation and the transfer operation, a high level is output from the output terminal S14 of the shift register 610 (FIG. 8 (t)), and the discharge of the residual photocharge in the capacitors C4 to C6 of the second block is started. Done.

続いて、第４ブロックの情報の転送と［第８図
（ｄ）］、第３ブロックの情報の時系列的な読み出しと
［第８図（ｍ）〜（ｏ）］、コンデンサCC4〜CC6の残留
転送電荷の放電動作［第８図（ｑ）］と、コンデンサC7
〜C9の残留光電荷の放電動作［第８図（ｕ）］と、が並
行して行なわれ、以下同様にして、光電変換素子E1〜E1
8の光情報が繰返し読み取られる。Subsequently, the information of the fourth block is transferred and [FIG. 8 (d)], the information of the third block is read out in time series [FIG. 8 (m) to (o)], and the capacitors CC4 to CC6 are connected. The discharging operation of the residual transfer charge [FIG. 8 (q)] and the capacitor C7
To the residual photoelectric charge [C9] (FIG. 8 (u)) are performed in parallel. Similarly, the photoelectric conversion elements E1 to E1
8 optical information is read repeatedly.

このように、本実施例では、３ブロックで１グループ
を形成しているために、あるブロックの情報の転送動作
と、前ブロックの読み出し動作および残留光電荷の放電
動作と、さらに前々ブロックの残留転送電荷の放電動作
とを並行して行なうことができ、全体として高速動作が
可能となる。As described above, in this embodiment, since one group is formed by three blocks, the information transfer operation of a certain block, the read operation of the previous block, the discharge operation of the residual photocharge, and the operation of The discharge operation of the residual transfer charge can be performed in parallel, and high-speed operation can be performed as a whole.

マトリクス信号配線の各信号配線間に電位を一定に保
持するシールド配線を設けることによって、各信号配線
間が容量的に結合されることがなくなり、各出力信号の
間にクロストールが生じない良好な読み取りができる。By providing a shield wiring that keeps the potential constant between the signal wirings of the matrix signal wiring, there is no capacitive coupling between the signal wirings, and a good crosstalk between the output signals does not occur. Can read.

（第５実施例）第９図は、本発明の光電変換装置の第５実施例の断面
を示す模式的断面図である。ここで上述した実施例と同
一構成部分については同一符号を付してある。Fifth Embodiment FIG. 9 is a schematic sectional view showing a cross section of a fifth embodiment of the photoelectric conversion device of the present invention. Here, the same components as those of the above-described embodiment are denoted by the same reference numerals.

本実施例においては、光電変換素子部１およびTFT部
３の基板側に第１の導電層22からなる遮光層40および41
が形成されているところに特徴がある。In the present embodiment, the light shielding layers 40 and 41 made of the first conductive layer 22 are provided on the substrate side of the photoelectric conversion element unit 1 and the TFT unit 3.
There is a feature in that is formed.

遮光層40および41は、照明光９が光電変換素子部１あ
るいはTFT部３の半導体層26を直接あるいは迷光として
間接的に照射し、光電変換特性あるいはスイッチング特
性を乱すことを防止する効果がある。The light shielding layers 40 and 41 have an effect of preventing the illumination light 9 from directly or indirectly irradiating the semiconductor layer 26 of the photoelectric conversion element section 1 or the TFT section 3 as stray light, thereby preventing the photoelectric conversion characteristics or the switching characteristics from being disturbed. .

次に、本発明の光電変換装置の実施例の具体的な応用
例について説明する。Next, a specific application example of the embodiment of the photoelectric conversion device of the present invention will be described.

第10図は、本発明における実施例を用いたファクシミ
リ装置の概略的構成図である。FIG. 10 is a schematic configuration diagram of a facsimile apparatus using an embodiment in the present invention.

同図において、原稿送信時では、密着型イメージセン
サ501上に原稿505がプラテンローラ503によって圧着
し、プラテンローラ503及び給送ローラ504によって矢印
方向へ移動する。原稿表面は光源であるキセノンランプ
502によって照明され、その反射光が本実施例の光電変
換装置に対応するセンサ501に入射して原稿の画像情報
に対応した電気信号に変換され送信される。In the figure, at the time of document transmission, a document 505 is pressed on a contact image sensor 501 by a platen roller 503 and moves in the direction of the arrow by a platen roller 503 and a feed roller 504. Xenon lamp as light source on the surface of the original
Illuminated by 502, the reflected light is incident on a sensor 501 corresponding to the photoelectric conversion device of the present embodiment, converted into an electric signal corresponding to image information of the document, and transmitted.

また、受信時には、記録紙506が記録プラテンローラ5
07によって搬送され、サーマルヘッド508によって受信
信号に対応した画像が再生される。At the time of reception, the recording paper 506 is
The image is conveyed by 07 and an image corresponding to the received signal is reproduced by the thermal head 508.

なお、装置全体はシステムコントロール基板509のコ
ントローラによって制御され、また各駆動系及び各回路
には電源510から電力が供給される。511及び512はそれ
ぞれ分離片、オペレーションパネルである。The entire apparatus is controlled by a controller of the system control board 509, and power is supplied from a power supply 510 to each drive system and each circuit. Reference numerals 511 and 512 denote a separation piece and an operation panel, respectively.

［発明の効果］以上説明したように、本発明によれば、マトリクス配線の交差部を、少なくとも第１の導電
層、第１の絶縁層、第２の導電層、第２の絶縁層、半導
体層、第３の導電層の順の積層構造で形成したことによ
り、マトリクス配線の各出力信号間にクロストークが生
じず、かつ簡単な構造プロセスで不良率の低いマトリク
ス配線を有する半導体装置及び光電変換装置を提供する
ことができる。[Effects of the Invention] As described above, according to the present invention, at least the first conductive layer, the first insulating layer, the second conductive layer, the second insulating layer, the semiconductor A semiconductor device having a matrix wiring with a low defect rate by a simple structure process without cross-talk between output signals of the matrix wiring by forming a stacked structure of a layer and a third conductive layer in this order. A conversion device can be provided.

[Brief description of the drawings]

第１図は、本発明の光電変換装置の第１実施例の模式的
断面図である。第２図（Ａ）〜（Ｈ）は、第１図に示した実施例の製造
工程を示す断面図である。第３図は、本発明の光電変換装置の等価回路を示す回路
図である。第４図は、本発明の光電変換装置の第２実施例の模式的
断面図である。第５図は、本発明の光電変換装置の第３実施例の等価回
路図である。第６図は、上記第３実施例の光電変換装置に示すタイミ
ングチャートである。第７図は、本発明の光電変換装置の第４実施例の等価回
路図である。第８図は、上記第４実施例の光電変換装置に示すタイミ
ングチャートである。第９図は、本発明の光電変換装置の第５実施例の断面を
示す模式的断面図である。第10図は、本発明の実施例を用いたファクシミリ装置の
概略的構成図である。第11図は、マトリクス配線された光電変換装置の構成図
である。第12図は、従来のマトリクス配線部の平面図である。第13図（Ａ）（Ｂ）は、第12図のＡ−Ａ′及びＢ−Ｂ′
模式的断面図である。第14図は、従来の光電変換装置の断面を示す模式的断面
図である。 1:光電変換素子部、2:蓄積コンデンサ部、3:TFT部、4:
入射窓、5:マトリクス配線部、6:透明スペーサ、7:原
稿、8:基体、10:反射光、22:第１の導電体層、23:第１
の絶縁層、24:第２の導電体層、25:第２の絶縁層、26:
半導体層、27:オーミックコンタクト層、28:第３の導電
体層、29:保護層、30,31,35:上層電極配線、32:遮光
層、33,34,36:下層電極配線、37:共通信号配線、38:個
別信号配線、39,40:線間シールド配線、41:交差部シー
ルド配線、42:コンタクトホール、S1−１〜S1−48:光電
変換素子、CS1−１〜CS1−48:蓄積コンデンサ、G1〜：
ゲート駆動線、T1−１〜T1−48:転送用TFT、CL1〜CL48:
負荷コンデンサ。FIG. 1 is a schematic sectional view of a first embodiment of the photoelectric conversion device of the present invention. 2 (A) to 2 (H) are cross-sectional views showing manufacturing steps of the embodiment shown in FIG. FIG. 3 is a circuit diagram showing an equivalent circuit of the photoelectric conversion device of the present invention. FIG. 4 is a schematic sectional view of a second embodiment of the photoelectric conversion device of the present invention. FIG. 5 is an equivalent circuit diagram of a third embodiment of the photoelectric conversion device of the present invention. FIG. 6 is a timing chart showing the photoelectric conversion device of the third embodiment. FIG. 7 is an equivalent circuit diagram of a fourth embodiment of the photoelectric conversion device of the present invention. FIG. 8 is a timing chart showing the photoelectric conversion device of the fourth embodiment. FIG. 9 is a schematic sectional view showing a section of a fifth embodiment of the photoelectric conversion device of the present invention. FIG. 10 is a schematic configuration diagram of a facsimile apparatus using an embodiment of the present invention. FIG. 11 is a configuration diagram of a photoelectric conversion device wired in a matrix. FIG. 12 is a plan view of a conventional matrix wiring section. 13 (A) and 13 (B) show AA 'and BB' in FIG.
It is a typical sectional view. FIG. 14 is a schematic cross-sectional view showing a cross section of a conventional photoelectric conversion device. 1: photoelectric conversion element, 2: storage capacitor, 3: TFT, 4:
Entrance window, 5: matrix wiring section, 6: transparent spacer, 7: original, 8: base, 10: reflected light, 22: first conductive layer, 23: first
Insulating layer, 24: second conductive layer, 25: second insulating layer, 26:
Semiconductor layer, 27: ohmic contact layer, 28: third conductor layer, 29: protective layer, 30, 31, 35: upper electrode wiring, 32: light shielding layer, 33, 34, 36: lower electrode wiring, 37: Common signal wiring, 38: Individual signal wiring, 39, 40: Shield wiring between lines, 41: Shield wiring at intersection, 42: Contact hole, S1-1 to S1-48: Photoelectric conversion element, CS1-1 to CS1-48 : Storage capacitor, G1 ~:
Gate drive line, T1-1 to T1-48: TFT for transfer, CL1 to CL48:
Load capacitor.

───────────────────────────────────────────────────── フロントページの続き (72)発明者遠藤忠夫東京都大田区下丸子３丁目30番２号キヤノン株式会社内 (72)発明者嶋田哲也東京都大田区下丸子３丁目30番２号キヤノン株式会社内 (56)参考文献特開昭64−5056（ＪＰ，Ａ) ──────────────────────────────────────────────────続き Continuation of the front page (72) Tadao Endo, Inventor 3-30-2 Shimomaruko, Ota-ku, Tokyo Inside Canon Inc. (72) Inventor Tetsuya Shimada 3-30-2 Shimomaruko, Ota-ku, Tokyo Canon (56) References JP-A-64-5056 (JP, A)

Claims

(57) [Claims]

A plurality of switch means for transferring signals, a plurality of individual wirings respectively connected to the plurality of switch means, and a plurality of individual wirings respectively connected to at least two of the plurality of individual wirings. In a semiconductor device in which a matrix wiring section provided with a matrix wiring composed of a common wiring and a matrix wiring section are formed on the same base, the matrix wiring section connects predetermined individual wirings and predetermined common wirings through conduction through contact holes. And a crossing portion provided so as to intersect a predetermined individual wiring and a predetermined common wiring without conducting, wherein the crossing portion includes a first conductive layer, a first insulating layer, In the order of the second conductive layer, the second insulating layer, the semiconductor layer, and the third conductive layer,
The first conductive layer and the third conductive layer constitute the matrix wiring, and the second conductive layer is maintained at a constant potential. A semiconductor device, comprising:

2. The insulated gate transistor according to claim 1, wherein the switch means is a control electrode layer, an insulating layer, a semiconductor layer, and a main electrode layer stacked in this order on the substrate. A second conductive layer at the intersection, a second insulating layer,
The semiconductor device according to claim 1, wherein the semiconductor device is formed in the same film forming step as each of the semiconductor layer and the third conductive layer.

3. A plurality of switch means for transferring a signal, a plurality of individual wirings respectively connected to the plurality of switch means, and a plurality of individual wirings respectively connected to at least two of the plurality of individual wirings. A method of manufacturing a semiconductor device in which a matrix wiring portion provided with a matrix wiring formed of a common wiring and a matrix wiring portion are formed on the same base; wherein the matrix wiring portion connects a predetermined individual wiring and a predetermined common wiring through a contact hole; It has a connecting portion for conducting and connecting, and a crossing portion provided to cross a predetermined individual wiring and a predetermined common wiring without conducting, wherein the crossing portion is formed of a first conductive layer and a first conductive layer. An insulating layer, a second conductive layer, a second insulating layer, a semiconductor layer, and a third conductive layer are stacked on the base in this order, and the first conductive layer and the third conductive layer are arranged in a matrix. Do not configure the wiring Together, the second conductive layer is held at a fixed potential, the switching means, a control electrode layer, an insulating layer, a semiconductor layer,
An insulated gate transistor having a structure in which a main electrode layer is stacked on the base in the order of the main electrode layers, wherein each layer of the stacked structure includes a second conductive layer, a second insulating layer, a semiconductor layer, and a third layer at the intersection.
A method for manufacturing a semiconductor device, wherein the semiconductor device is formed in the same film forming step as each of the conductive layers.

4. A plurality of photoelectric conversion elements, a plurality of switch means for transferring signals from the plurality of photoelectric conversion elements, a plurality of individual wirings respectively connected to the plurality of switch means, and And a matrix wiring section provided with a matrix wiring composed of a plurality of common wirings respectively connected to at least two of the individual wirings. A connecting portion for conducting and connecting the individual wiring and the predetermined common wiring through a contact hole, and an intersection provided to intersect the predetermined individual wiring and the predetermined common wiring without conducting, The intersections are in the order of a first conductive layer, a first insulating layer, a second conductive layer, a second insulating layer, a semiconductor layer, and a third conductive layer.
The first conductive layer and the third conductive layer constitute the matrix wiring, and the second conductive layer is maintained at a constant potential. A photoelectric conversion device, comprising:

5. The insulated gate transistor according to claim 1, wherein said switch means is a control electrode layer, an insulating layer, a semiconductor layer, and a main electrode layer stacked in this order on said substrate. A second conductive layer at the intersection, a second insulating layer,
A structure in which each of the semiconductor layer and the third conductive layer is formed in the same film forming step, and the photoelectric conversion element is laminated on the substrate in the order of at least a photoconductive semiconductor layer and an upper electrode layer 5. The photoconductive semiconductor layer and the semiconductor layer at the intersection, and the upper electrode layer and the third conductive layer at the intersection are each formed by the same film forming process. Photoelectric conversion device.

6. A plurality of photoelectric conversion elements, a plurality of switch means for transferring signals from the plurality of photoelectric conversion elements, a plurality of individual wirings respectively connected to the plurality of switch means, and A plurality of common wirings respectively connected to at least two of the individual wirings, and a matrix wiring part provided with a matrix wiring composed of a plurality of common wirings. Has a connecting portion for conducting and connecting a predetermined individual wiring and a predetermined common wiring through a contact hole, and an intersection provided to cross the predetermined individual wiring and the predetermined common wiring without conducting. The intersection portion is laminated on the base in the order of a first conductive layer, a first insulating layer, a second conductive layer, a second insulating layer, a semiconductor layer, and a third conductive layer, First conductive layer With the third conductive layer formed by forming the matrix wiring, the conductive layer of the second will be kept at a constant potential, said switching means, a control electrode layer, an insulating layer, a semiconductor layer,
An insulated date transistor having a structure in which a main electrode layer is stacked on the base in the order of the main electrode layers, wherein each layer of the stacked structure includes a second conductive layer, a second insulating layer, a semiconductor layer, and a third layer at the intersection.
The photoelectric conversion element is formed on the substrate in the order of at least a photoconductive semiconductor layer and an upper electrode layer, and The method of manufacturing a photoelectric conversion device, wherein the semiconductor layer of the portion, the upper electrode layer, and the third conductive layer of the intersection are formed in the same film forming step.