JP2614299B2 - Manufacturing method of bipolar semiconductor integrated circuit device - Google Patents

Manufacturing method of bipolar semiconductor integrated circuit device

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JP2614299B2
JP2614299B2 JP1001179A JP117989A JP2614299B2 JP 2614299 B2 JP2614299 B2 JP 2614299B2 JP 1001179 A JP1001179 A JP 1001179A JP 117989 A JP117989 A JP 117989A JP 2614299 B2 JP2614299 B2 JP 2614299B2
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【発明の詳細な説明】 (産業上の利用分野) この発明は、高集積、高速動作を可能とするバイポー
ラ型半導体集積回路装置の製造方法に関するものであ
る。
Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a bipolar semiconductor integrated circuit device capable of high integration and high speed operation.

(従来の技術) 半導体集積回路装置の用途として特に高速動作性を必
要とする分野では、一般にECL/CML系のバイポーラ型半
導体集積回路装置が用いられている。ECL/CML系回路に
おいては、消費電力,論理振幅を一定とした場合、回路
を構成する素子、配線の寄生容量およびトランジスタの
ベース抵抗、電流利得帯域幅積によって動作速度が決定
される。このうち、寄生容量の低減には、特に動作速度
への寄与が大きいトランジスタのベース・コレクタ間の
接合容量を低減することが必要であり、このためには、
多結晶シリコンを用いてベース電極を素子領域の外部に
引き出し、ベース面積を縮小することが有効である。ま
た、多結晶シリコン抵抗および金属配線を厚い分離酸化
膜上に形成して、これらの寄生容量を低減する方法が一
般に採用されている。
(Prior Art) In a field where high speed operation is particularly required as an application of a semiconductor integrated circuit device, an ECL / CML bipolar semiconductor integrated circuit device is generally used. In an ECL / CML system circuit, when the power consumption and the logic amplitude are constant, the operation speed is determined by the elements constituting the circuit, the parasitic capacitance of the wiring, the base resistance of the transistor, and the product of the current gain bandwidth. Of these, reducing the parasitic capacitance requires reducing the junction capacitance between the base and collector of the transistor, which particularly contributes significantly to the operation speed.
It is effective to draw the base electrode out of the element region using polycrystalline silicon to reduce the base area. Also, a method of forming a polycrystalline silicon resistor and a metal wiring on a thick isolation oxide film to reduce their parasitic capacitance has been generally adopted.

一方、ベース抵抗の低減には、不活性ベース層を低抵
抗化して可能な限りエミッタに近接させると共に、エミ
ッタを細くしてエミッタ直下の活性ベース層の抵抗を減
少させることが必要である。又、利得帯域幅積の向上に
は、エミッタおよびベース接合を浅接合化すると共に、
コレクタのエピタキシャル層を薄くすることが有効であ
る。
On the other hand, in order to reduce the base resistance, it is necessary to lower the resistance of the inactive base layer so as to be as close to the emitter as possible and to make the emitter thinner to reduce the resistance of the active base layer immediately below the emitter. To improve the gain bandwidth product, the emitter and base junctions are made shallower,
It is effective to make the collector epitaxial layer thin.

これらの事項を実現することを目的として提案された
従来技術として、特開昭63−261746号公報に開示された
製造方法を説明する。
A manufacturing method disclosed in Japanese Patent Application Laid-Open No. 63-261746 will be described as a conventional technique proposed to realize these matters.

第2図(A)〜(F)は上記製造方法を説明するため
の図であり、ベース抵抗の低減のためにエミッタの両側
にベース電極を設けたダブルベース構造のトランジスタ
の断面を工程を追って示したものである。
2 (A) to 2 (F) are views for explaining the above-mentioned manufacturing method. The cross section of a transistor having a double base structure in which a base electrode is provided on both sides of an emitter for reducing a base resistance is described step by step. It is shown.

第2図(A)は、素子分離後約3000Å厚の多結晶シリ
コンを形成し、表面を200Å程度酸化(図示せず)した
のち、1000〜2000Å厚の窒化膜をベース電極及びコレク
タ電極を形成する部分に選択的に形成した状態を示し、
201はP型シリコン基板、202は該シリコン基板201に形
成されたN+型埋込拡散層、203は埋込拡散層202上に形成
されたN-型エピタキシャル層、204はシリコン基板201お
よび埋込拡散層202上に形成した素子分離酸化膜、205は
エピタキシャル層203および素子分離酸化膜204上に形成
した多結晶シリコン、206は多結晶シリコン205上に形成
した窒化膜である。
FIG. 2 (A) shows that a polycrystalline silicon layer having a thickness of about 3000 mm is formed after device isolation, a surface is oxidized by about 200 mm (not shown), and a base film and a collector electrode are formed with a nitride film having a thickness of 1000 to 2000 mm. Shows the state selectively formed in the part to be
201 is a P-type silicon substrate, 202 is an N + -type buried diffusion layer formed on the silicon substrate 201, 203 is an N -- type epitaxial layer formed on the buried diffusion layer 202, 204 is the silicon substrate 201 and the buried diffusion layer. An element isolation oxide film formed on the diffusion layer 202, 205 is polycrystalline silicon formed on the epitaxial layer 203 and the element isolation oxide film 204, and 206 is a nitride film formed on the polycrystalline silicon 205.

次に、第2図(B)に示すように多結晶シリコン205
を選択酸化し、多結晶シリコン205a,205b,205cを形成す
る。207は多結晶シリコン205の酸化膜である。
Next, as shown in FIG.
Is selectively oxidized to form polycrystalline silicon 205a, 205b, 205c. Reference numeral 207 denotes an oxide film of the polycrystalline silicon 205.

次に、コレクタ電極多結晶シリコン205cに燐をイオン
注入し、熱処理を行って第2図(C)に示すようにコレ
クタ抵抗低減用N+型領域208を形成する。その後、ベー
ス電極多結晶シリコン205a,205bに窒化膜206を介して硼
素を1〜5×1015cm-2程度イオン注入により導入し、90
0℃程度の温度でアニールを行って該ベース電極多結晶
シリコン205a,205b中の硼素濃度を均一化する。次い
で、多結晶シリコン酸化膜207のエミッタ形成領域部分2
07a(第2図(B)に示す)を選択的に除去し、それに
より露出したシリコン面を酸化して200Å厚程度の内壁
酸化膜209を形成する。この時、同時に多結晶シリコン2
05a,205bからの拡散によりP+型の不活性ベース210が形
成される。
Next, phosphorus is ion-implanted into the polycrystalline silicon 205c of the collector electrode, and heat treatment is performed to form an N + -type region 208 for reducing the collector resistance as shown in FIG. 2C. After that, boron is introduced into the base electrode polycrystalline silicon 205a, 205b through the nitride film 206 by ion implantation of about 1 to 5 × 10 15 cm −2 ,
Annealing is performed at a temperature of about 0 ° C. to make the boron concentration in the base electrode polycrystalline silicon 205a, 205b uniform. Next, the emitter forming region portion 2 of the polycrystalline silicon oxide film 207
07a (shown in FIG. 2B) is selectively removed, and the exposed silicon surface is oxidized to form an inner wall oxide film 209 having a thickness of about 200 mm. At this time, polycrystalline silicon 2
P + -type inert base 210 is formed by diffusion from 05a and 205b.

次に、前記多結晶シリコン酸化膜207のエミッタ形成
領域部分207aを除去した部分(以下酸化膜除去部分とい
う)を通してBF2を1〜5×1013cm-2程度イオン注入し
て、第2図(D)に示すように活性ベース211を形成し
たのち、全面に膜厚1000Å程度の酸化膜(図示せず)
と、第2図(D)に示す膜厚2000Å程度の多結晶シリコ
ン212をCVDで形成する。
Next, BF 2 is ion-implanted by about 1 to 5 × 10 13 cm −2 through a portion (hereinafter referred to as an oxide film removed portion) of the polycrystalline silicon oxide film 207 from which the emitter formation region portion 207a is removed. After forming the active base 211 as shown in (D), an oxide film (not shown) having a thickness of about 1000 mm is formed on the entire surface.
Then, polycrystalline silicon 212 having a film thickness of about 2000 ° shown in FIG. 2D is formed by CVD.

次に、反応性イオンエッチングを用いて多結晶シリコ
ン212、図示しないCVD酸化膜および内壁酸化膜209のエ
ッチングを行い、第2図(E)のようにエミッタ形成用
の開口を行う。この時、多結晶シリコン212と図示しな
いCVD酸化膜および内壁酸化膜209は、前記酸化膜除去部
分の側壁部においては残り、したがって酸化膜除去部分
の開口部よりも狭いエミッタ形成用の開口がセルフアラ
インで開口される。又、同時に同第2図(E)に示すよ
うにコレクタ電極多結晶シリコン205cが露出する。
Next, the polycrystalline silicon 212, the CVD oxide film (not shown) and the inner wall oxide film 209 are etched using reactive ion etching, and an opening for forming an emitter is formed as shown in FIG. 2 (E). At this time, the polycrystalline silicon 212, the CVD oxide film (not shown) and the inner wall oxide film 209 remain on the side wall portion of the oxide film-removed portion, and therefore, an opening for forming an emitter narrower than the opening portion of the oxide film-removed portion is formed. Opened in alignment. At the same time, as shown in FIG. 2E, the collector electrode polycrystalline silicon 205c is exposed.

次に、全面に膜厚3000Å程度の多結晶シリコン213を
堆積し、表面を200Å程度酸化(図示せず)したのち、
多結晶シリコン213に砒素を1016cm-2程度イオン注入す
る。続いて、図示しない前記酸化膜,多結晶シリコン21
3および窒化膜206をエッチングし、多結晶シリコン213
を、第2図(F)に示すごとく、前記開口を形成したエ
ミッタ形成領域およびコレクタ電極多結晶シリコン205c
上に残す。その後、熱処理により、エミッタ形成領域に
残存した多結晶シリコン213からの不純物拡散で活性ベ
ース211中にエミッタ214を形成する。
Next, polycrystalline silicon 213 having a thickness of about 3000 mm is deposited on the entire surface, and the surface is oxidized (not shown) for about 200 mm.
Arsenic is ion-implanted into the polycrystalline silicon 213 at about 10 16 cm −2 . Subsequently, the oxide film (not shown) and the polysilicon 21
3 and nitride film 206 are etched to
As shown in FIG. 2 (F), the emitter forming region in which the opening is formed and the collector electrode polycrystalline silicon 205c are formed.
Leave on. Thereafter, by heat treatment, an emitter 214 is formed in the active base 211 by impurity diffusion from the polycrystalline silicon 213 remaining in the emitter formation region.

次に、多結晶シリコン205a,205b,213表面の薄い酸化
膜を除去後、白金を蒸着し熱処理を行うことにより、そ
れら多結晶シリコン205a,205b,213の表面に白金シリサ
イド215を形成する。ここで、抵抗上などシリサイド化
しない部分には上記薄い酸化膜を残しておく。酸化膜が
あれば、白金は未反応のまま残り、この未反応白金は王
水によって除去できる。
Next, after removing the thin oxide film on the surface of the polycrystalline silicon 205a, 205b, 213, platinum is deposited and heat-treated to form platinum silicide 215 on the surface of the polycrystalline silicon 205a, 205b, 213. Here, the thin oxide film is left in a portion not to be silicided such as on a resistor. If there is an oxide film, the platinum remains unreacted, and the unreacted platinum can be removed by aqua regia.

その後、同第2図(F)のように全面にCVD酸化膜216
を堆積し、コンタクトホールを開口し、金属電極配線21
7を形成することにより、素子形成を終了する。
Thereafter, as shown in FIG.
Is deposited, contact holes are opened, and metal electrode wiring 21 is deposited.
By forming 7, the element formation is completed.

(発明が解決しようとする課題) しかしながら、上記のような従来の製造方法では、素
子特性の改善に関して以下に述べる問題点を有してい
た。
(Problems to be Solved by the Invention) However, the conventional manufacturing method as described above has the following problems with respect to improvement of device characteristics.

先ず、第1に低消費電力域での性能改善がなされてい
ないことが挙げられる。一般にトランジスタの消費電力
により、各寄生容量の動作速度に対する影響が異なるこ
とは、衆知の通りである。ベース・コレクタ間接合容量
は高消費電力域で動作速度に影響を与え、コレクタ・基
板間接合容量は低消費電力域で動作速度に重大な影響を
与える。上記製造方法は、ベース・コレクタ間接合容量
の低減を実現するものであり、高消費電力域での動作速
度の改善を図っている。現在トランジスタは微細化が進
むと同時に集積度が向上しており、トランジスタからの
発熱が問題となっている。したがって、低消費電力域で
の動作速度を改善することが実用上必要不可欠である
が、上記製造方法では、低消費電力域での動作速度の改
善がなされていなかった。
First, the performance improvement in the low power consumption region has not been made. Generally, it is well known that the influence on the operation speed of each parasitic capacitance differs depending on the power consumption of a transistor. The base-collector junction capacitance has an effect on the operating speed in a high power consumption region, and the collector-substrate junction capacitance has a significant effect on the operation speed in a low power consumption region. The above-described manufacturing method realizes a reduction in the junction capacitance between the base and the collector, and improves the operation speed in a high power consumption region. At present, the degree of integration is improving at the same time as miniaturization of transistors is progressing, and heat generation from the transistors is a problem. Therefore, it is practically indispensable to improve the operation speed in the low power consumption region. However, in the above manufacturing method, the operation speed in the low power consumption region has not been improved.

第2に、上記製造方法では、ベース・コレクタ接合か
らコレクタ電極取出し部までの距離が長いためにコレク
タ抵抗が大きい問題点である。このコレクタ抵抗によ
り、電流利得帯域幅積の向上が妨げられていた。
Second, the above-described manufacturing method has a problem that the collector resistance is large because the distance from the base-collector junction to the collector electrode extraction portion is long. This collector resistance has hindered the improvement of the current gain bandwidth product.

この発明は、以上述べたように従来の製造方法による
と、トランジスタの動作性能が高消費電力域のみで向上
しており、トランジスタからの発熱を考慮しなければな
らないことによって集積度の向上が妨げられるという第
1の問題点を解決し、さらに電流利得帯域幅積の向上が
大きなコレクタ抵抗により阻害されているという第2の
問題点をも解決して、より高性能なトランジスタを実現
するバイポーラ型半導体集積回路装置の製造方法を提供
することを目的とする。
According to the present invention, as described above, according to the conventional manufacturing method, the operation performance of the transistor is improved only in the high power consumption region, and the increase in the integration degree is hindered by considering the heat generated from the transistor. And a second problem that the improvement of the current gain bandwidth product is hindered by a large collector resistance, thereby realizing a higher performance transistor. An object of the present invention is to provide a method for manufacturing a semiconductor integrated circuit device.

(課題を解決するための手段) この発明では、第1導電型半導体基板上に金属パター
ンを形成した後、この金属パターンおよび半導体基板上
を覆うように絶縁膜を形成し、その上に支持体層を形成
し、その後、前記半導体基板を裏面側から削り所定の厚
さとした後、半導体基板を選択酸化して、前記金属パタ
ーンを通して電気的に接続される第1の基板領域および
第2の基板領域を形成し、第1の基板領域にはベース領
域,エミッタ領域を形成し、第2の基板領域には前記金
属パターンに達する溝を形成して、該溝をコレクタ引出
し用の金属で埋めるものである。
(Means for Solving the Problems) In the present invention, after a metal pattern is formed on a first conductivity type semiconductor substrate, an insulating film is formed so as to cover the metal pattern and the semiconductor substrate, and a support is formed thereon. Forming a layer, then shaving the semiconductor substrate from the back surface to a predetermined thickness, selectively oxidizing the semiconductor substrate, and electrically connecting the first substrate region and the second substrate through the metal pattern. Forming a region, forming a base region and an emitter region in a first substrate region, forming a groove reaching the metal pattern in a second substrate region, and filling the groove with a metal for extracting a collector. It is.

(作用) 上記製造方法によれば、従来シリコン基板と接触して
いたコレクタ部分、すなわち、第1,第2の基板領域と金
属パターンが絶縁膜で囲まれるため、コレクタ・基板間
接合容量は無視できるまで低減される。また、金属パタ
ーンが埋込みコレクタであり、この埋込みコレクタに金
属を用いたこと、さらにはコレクタの引出しが金属で行
われていることにより、コレクタ抵抗も大幅に低減され
る。
(Function) According to the above manufacturing method, the collector portion, which has been in contact with the silicon substrate, that is, the first and second substrate regions and the metal pattern are surrounded by the insulating film, so that the collector-substrate junction capacitance is ignored. Reduced to the extent possible. Further, since the metal pattern is an embedded collector, and the metal is used for the embedded collector, and the collector is drawn out of the metal, the collector resistance is greatly reduced.

(実施例) 以下この発明の一実施例を図面を参照して説明する。
第1図(A)〜(O)は、この発明の一実施例の工程断
面図である。
An embodiment of the present invention will be described below with reference to the drawings.
1 (A) to 1 (O) are cross-sectional views showing steps of an embodiment of the present invention.

まず、第1図(A)に示すように、N-型シリコン基板
101上の全面に高融点金属(例えばW,Mo,Ta等)102をス
パッタ法又はCVD法により約3000Å厚に堆積させる。
First, as shown in FIG. 1A, an N - type silicon substrate
A high melting point metal (for example, W, Mo, Ta, etc.) 102 is deposited on the entire surface of the substrate 101 by sputtering or CVD to a thickness of about 3000 mm.

次に、図示しないレジストをマスクに高融点金属102
の異方性エッチングを行い、第1図(B)に示すように
高融点金属パターン102aを形成する。この高融点金属パ
ターン102aは埋込層、言い換えれば埋込みコレクタとし
て作用するものであり、以下金属埋込層と呼ぶ。
Next, using a resist (not shown) as a mask, the refractory metal 102
Is performed to form a refractory metal pattern 102a as shown in FIG. 1 (B). This refractory metal pattern 102a functions as a buried layer, in other words, as a buried collector, and is hereinafter referred to as a metal buried layer.

次に、金属埋込層102aおよび基板101上の全面を覆う
ように第1図(c)に示すようにCVD酸化膜103を2000〜
3000Å厚に形成し、さらにその上に支持体層として多結
晶シリコン104を約400〜500μm厚に堆積させる。
Next, as shown in FIG. 1 (c), a CVD oxide film 103 is formed to a thickness of 2000 to cover the entire surface of the metal buried layer 102a and the substrate 101.
Then, a polycrystalline silicon 104 is deposited thereon to a thickness of about 400 to 500 μm as a support layer.

次に、多結晶シリコン104を基準面として、誘電体分
離技術で広く用いられているポリッシングまたは化学エ
ッチングによりN-型シリコン基板101を裏面より削り、
第1図(D)に示すようにN-型シリコン基板101を所望
の厚さとする。
Next, using the polycrystalline silicon 104 as a reference plane, the N - type silicon substrate 101 is shaved from the back surface by polishing or chemical etching widely used in dielectric isolation technology,
As shown in FIG. 1 (D), the N type silicon substrate 101 has a desired thickness.

次に、N-型シリコン基板101を選択酸化することによ
り、該基板101を第1図(E)に示すように第1のN-
域105,第2のN-領域106および素子分離酸化膜107の領域
に分ける。ここで、基板部がそのまま残った第1のN-
域105と第2のN-領域106は、金属埋込層102aを通して電
気的に接続されるように形成される。
Next, by selectively oxidizing the N type silicon substrate 101, the substrate 101 is divided into a first N region 105, a second N region 106 and an element isolation oxide film as shown in FIG. Divide into 107 areas. Here, the first N region 105 and the second N region 106 where the substrate portion remains as they are are formed so as to be electrically connected through the metal buried layer 102a.

その後、第1,第2のN-領域105,106および素子分離酸
化膜107上の全面に同第1図(E)に示すように約3000
Å厚の多結晶シリコン108を形成する。その後、該多結
晶シリコン108の表面を200Å程度酸化してポリシリコン
パッド酸化膜109を形成し、さらにその上に1000〜2000
Å厚の窒化膜110を形成したのち、この窒化膜110とパッ
ド酸化膜109を第1図(E)に示すように、ベース電極
を形成する部分のみに、レジスト(図示せず)をマスク
とするエッチングによって残す。
Thereafter, as shown in FIG. 1E, the entire surface of the first and second N regions 105 and 106 and the element isolation oxide film 107 is covered with about 3000 μm.
A thick polycrystalline silicon layer 108 is formed. Thereafter, the surface of the polycrystalline silicon 108 is oxidized by about 200 ° to form a polysilicon pad oxide film 109, and further a 1000 to 2000
After the thick nitride film 110 is formed, the nitride film 110 and the pad oxide film 109 are covered with a resist (not shown) only at a portion where a base electrode is to be formed, as shown in FIG. Leave by etching.

次に、窒化膜110をマスクとして第1図(F)に示す
ように多結晶シリコン108を選択酸化することにより、
窒化膜110下の残存多結晶シリコン108からなるベース電
極多結晶シリコン108a,108bを形成する。ここで、ベー
ス電極多結晶シリコン108a,108bは、第1のN-領域105の
両側部上から素子分離酸化膜107上に引出されるように
形成される。111は多結晶シリコン108から変換された酸
化膜である。
Next, as shown in FIG. 1F, the polycrystalline silicon 108 is selectively oxidized using the nitride film 110 as a mask.
Base electrode polycrystalline silicon 108a and 108b made of residual polycrystalline silicon 108 under nitride film 110 are formed. Here, base electrode polycrystalline silicon 108a, 108b is formed so as to be drawn out onto element isolation oxide film 107 from both side portions of first N region 105. Reference numeral 111 denotes an oxide film converted from the polycrystalline silicon.

次に、ベース電極多結晶シリコン108a,108bに窒化膜1
10を介して硼素を1〜5×1015cm-2程度イオン注入によ
り導入し、900℃程度の温度でアニールを行うことによ
りベース電極多結晶シリコン108a,108bの硼素濃度を均
一化する。
Next, a nitride film 1 is formed on the base electrode polycrystalline silicon 108a, 108b.
Boron is introduced by ion implantation of about 1 to 5 × 10 15 cm −2 through 10, and annealing is performed at a temperature of about 900 ° C. to make the boron concentration of the base electrode polycrystalline silicon 108 a and 108 b uniform.

次いで、そのベース電極多結晶シリコン108a,108b相
互間のエミッタ形成領域部分の前記多結晶シリコン酸化
膜(特に符号111aを付す)を第1図(G)に示すように
選択的に除去する。そして、この酸化膜除去により露出
した第1のN-領域105表面およびゲート電極多結晶シリ
コン108a,108b端面を酸化して、そこに膜厚200Å程度の
内壁酸化膜112を形成する。この時、ゲート電極多結晶
シリコン108a,108bから第1のN-領域105に硼素が拡散
し、P+型の不活性ベース113が第1のN-領域105内に形成
される。なお、この拡散の熱処理を前記酸化工程と別工
程とすることもできる。
Next, as shown in FIG. 1 (G), the polycrystalline silicon oxide film (particularly denoted by reference numeral 111a) in the emitter forming region between the base electrode polycrystalline silicon 108a and 108b is selectively removed. Then, the surface of the first N - region 105 and the end surfaces of the gate electrode polycrystalline silicon 108a and 108b exposed by the removal of the oxide film are oxidized to form an inner wall oxide film 112 having a thickness of about 200 そ こ there. At this time, boron diffuses from the gate electrode polycrystalline silicon 108a, 108b into the first N region 105, and a P + type inert base 113 is formed in the first N region 105. The heat treatment for the diffusion may be a separate step from the oxidation step.

次に、前記酸化膜除去部を通してBF2を1〜5×1013c
m-2程度、第1のN-領域105内にイオン注入して、第1図
(H)に示すように活性ベース114を第1のN-領域105内
に形成したのち、全面に膜厚1000Å程度の酸化膜(図示
せず)と膜厚2000Å程度の多結晶シリコン115をCVDで同
第1図(H)のように形成する。
Next, BF 2 is passed through the oxide film removing section to 1 to 5 × 10 13 c.
After ion implantation into the first N region 105 by about m −2 to form the active base 114 in the first N region 105 as shown in FIG. An oxide film (not shown) having a thickness of about 1000 ° and polycrystalline silicon 115 having a thickness of about 2000 ° are formed by CVD as shown in FIG. 1H.

次に、反応性イオンエッチングを用いて多結晶シリコ
ン115をエッチングし、さらに図示しないCVD酸化膜,内
壁酸化膜112をエッチングする。すると、第1図(I)
に示すように、多結晶シリコン115と図示しないCVD酸化
膜および内壁酸化膜112は、前記酸化膜除去部の側壁部
においては残り、したがって、前記酸化膜除去部による
開口よりも狭いエミッタ形成用の開口116がセルフアラ
インで形成される。
Next, the polycrystalline silicon 115 is etched using reactive ion etching, and the CVD oxide film and the inner wall oxide film 112 (not shown) are further etched. Then, FIG. 1 (I)
As shown in FIG. 2, the polycrystalline silicon 115 and the CVD oxide film and the inner wall oxide film 112 (not shown) remain on the side wall of the oxide film removed portion, and therefore, for forming an emitter narrower than the opening by the oxide film removed portion. Openings 116 are formed in a self-aligned manner.

次に、第1図(J)に示すように全面に膜厚3000Å程
度の多結晶シリコン117を堆積し、表面を200Å程度酸化
(図示せず)したのち砒素を1016cm-2程度イオン注入す
る。
Next, FIG. 1 a polycrystalline silicon 117 having a thickness of about 3000Å on the entire surface as shown in (J), the surface (not shown) 200 Å approximately oxidized arsenic 10 16 cm -2 order of ion implantation after I do.

次に、図示しないレジストをマスクとして酸化膜(図
示せず),多結晶シリコン117,窒化膜110をエッチング
することにより、第1図(K)に示すように多結晶シリ
コン117を、前記開口116を形成したエミッタ形成領域に
残す。その後、露出している多結晶シリコン117の側壁
を200Å程度酸化する。これにより、多結晶シリコン117
の表面はすべてマスク酸化膜118で覆われる。
Next, the oxide film (not shown), the polycrystalline silicon 117, and the nitride film 110 are etched using a resist (not shown) as a mask, so that the polycrystalline silicon 117 is formed as shown in FIG. Is left in the formed emitter region. Thereafter, the exposed side walls of polycrystalline silicon 117 are oxidized by about 200 °. Thereby, the polycrystalline silicon 117
Are entirely covered with a mask oxide film 118.

次に、図示しないレジストをマスクとして、反応性イ
オンエッチングを用いて、多結晶シリコン酸化膜111お
よび第2のN-領域106に第1図(L)に示すように金属
埋込層102aに到達するごとく溝119を形成する。
Next, using a not-shown resist as a mask, the reactive ion etching is used to reach the polycrystalline silicon oxide film 111 and the second N region 106 as shown in FIG. A groove 119 is formed as much as possible.

次に、その溝119に、選択CVD法によって第1図(M)
に示すように高融点金属(例えばW,Mo,Ta等)を埋込
み、金属埋込層102aに接続されたコレクタ引出し金属領
域102を形成する。その後、熱処理を行って、前記領域1
20および金属埋込層102aの高融点金属と第1,第2のN-
域105,106のシリコンとの密着性を高める。この時、エ
ミッタ形成領域の多結晶シリコン117からの砒素の拡散
で同第1図(M)に示すように活性ベース114中にエミ
ッタ121が同時に形成される。
Next, in the groove 119, a selective CVD method is used as shown in FIG.
As shown in (1), a high-melting point metal (for example, W, Mo, Ta, or the like) is buried to form a collector extraction metal region 102 connected to the metal burying layer 102a. After that, heat treatment is performed, and the region 1
The adhesion between the high melting point metal of the metal layer 20 and the metal buried layer 102a and the silicon of the first and second N - regions 105 and 106 is enhanced. At this time, the emitter 121 is simultaneously formed in the active base 114 as shown in FIG. 1 (M) by the diffusion of arsenic from the polysilicon 117 in the emitter formation region.

次に、多結晶シリコン108a,108b,117の表面の薄い酸
化膜109,118を除去後、白金蒸着と熱処理によって、第
1図(N)に示すように多結晶シリコン108a,108b,117
の露出表面に白金シリサイド122を形成する。この時、
抵抗上などのシリサイド化を行わない部分には上記薄い
酸化膜を残しておく。酸化膜があれば、白金はシリサイ
ド化せず未反応のまま残り、この未反応白金は王水によ
って除去できる。
Next, after removing the thin oxide films 109 and 118 on the surfaces of the polycrystalline silicons 108a, 108b and 117, as shown in FIG.
Platinum silicide 122 is formed on the exposed surface of. At this time,
The thin oxide film is left in a portion where silicidation is not performed, such as on a resistor. If there is an oxide film, the platinum remains unreacted without being silicided, and the unreacted platinum can be removed by aqua regia.

その後、同第1図(N)に示すように全面にCVD酸化
膜123を堆積した後、第1図(O)に示すようにコンタ
クトホール124を開口し、金属電極配線125の形成を行う
ことにより、素子形成を終了する。
Thereafter, a CVD oxide film 123 is deposited on the entire surface as shown in FIG. 1 (N), and a contact hole 124 is opened as shown in FIG. 1 (O) to form a metal electrode wiring 125. Thereby, the element formation is completed.

(発明の効果) 以上詳細に説明したように、この発明の製造方法によ
れば、従来シリコン基板と接触していたコレクタ部分、
すなわち第1,第2の基板領域と金属パターンを絶縁膜で
囲むようにしたので、コレクタ・基板間接合容量を無視
できるまで低減することができる。したがって、低消費
電力域でのトランジスタの動作速度の大幅な向上を図る
ことができ、発熱を最小限に抑えることができ、パッケ
ージなどに放熱のための特別な工夫を必要としなくな
り、大幅なコスト・ダウンが期待できる。また、発熱を
最小限に抑えられることにより、より微細化、より高集
積化が可能となる。
(Effects of the Invention) As described above in detail, according to the manufacturing method of the present invention, the collector portion which has been in contact with the silicon substrate,
That is, since the first and second substrate regions and the metal pattern are surrounded by the insulating film, the junction capacitance between the collector and the substrate can be reduced to a negligible level. Therefore, the operation speed of the transistor in the low power consumption region can be significantly improved, heat generation can be minimized, and no special device for heat dissipation is required in a package or the like, resulting in a large cost.・ A down can be expected. In addition, minimization of heat generation enables further miniaturization and higher integration.

また、この発明によれば、埋込みコレクタおよびコレ
クタの引き出しに金属を用いることにより、コレクタ抵
抗を大幅に低減できる。したがって、電流利得帯域幅積
を改善することができ、トランジスタの動作速度のさら
なる向上を図ることができる。
Further, according to the present invention, by using a metal for the buried collector and for extracting the collector, the collector resistance can be significantly reduced. Therefore, the current gain bandwidth product can be improved, and the operation speed of the transistor can be further improved.

【図面の簡単な説明】[Brief description of the drawings]

第1図はこの発明のバイポーラ型半導体集積回路装置の
一実施例を示す工程断面図、第2図は従来のバイポーラ
型半導体集積回路装置の製造方法を示す工程断面図であ
る。 101……N-型シリコン基板、102……高融点金属、102a…
…高融点金属パターン(金属埋込層)、103……CVD酸化
膜、104……多結晶シリコン、105,106……第1,第2のN-
領域、113……不活性ベース、114……活性ベース、119
……溝、120……コレクタ引出し金属領域、121……エミ
ッタ。
FIG. 1 is a process sectional view showing one embodiment of a bipolar semiconductor integrated circuit device according to the present invention, and FIG. 2 is a process sectional view showing a method of manufacturing a conventional bipolar semiconductor integrated circuit device. 101 ... N - type silicon substrate, 102 ... High melting point metal, 102a ...
... refractory metal patterns (metal buried layer), 103 ...... CVD oxide film, 104 ...... polycrystalline silicon, 105, 106 ...... first, second N -
Region, 113 ... inactive base, 114 ... active base, 119
... groove, 120 ... collector lead metal area, 121 ... emitter.

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】半導体基板表面の所望の領域に金属パター
ンを形成する工程と、 前記金属パターン上および前記半導体基板上の所望の領
域の外周上に絶縁膜を形成する工程と、 前記絶縁膜上に支持体層を形成する工程と、 前記半導体基板を裏面側から所望の厚さ除去する工程
と、 前記半導体基板の所定領域を酸化して、前記金属パター
ンを介して電気的に接続される第1の領域と第2の領域
とを形成する工程と、 前記第1の領域にベース領域およびエミッタ領域を形成
する工程と、 を有することを特徴とするバイポーラ型半導体集積回路
装置の製造方法。
A step of forming a metal pattern in a desired region on the surface of the semiconductor substrate; a step of forming an insulating film on the metal pattern and on an outer periphery of a desired region on the semiconductor substrate; Forming a support layer on the semiconductor substrate; removing a desired thickness of the semiconductor substrate from a back surface side; oxidizing a predetermined region of the semiconductor substrate and electrically connecting the semiconductor substrate via the metal pattern. Forming a first region and a second region; and forming a base region and an emitter region in the first region. A method for manufacturing a bipolar semiconductor integrated circuit device, comprising:
【請求項2】請求項1に記載のバイポーラ型半導体集積
回路装置の製造方法において、更に前記第2の領域に前
記金属パターンに達する溝を形成し、前記溝をコレクタ
引出し用の金属で埋める工程を備えたことを特徴とする
バイポーラ型半導体集積回路装置の製造方法。
2. A method for manufacturing a bipolar semiconductor integrated circuit device according to claim 1, further comprising: forming a groove reaching said metal pattern in said second region, and filling said groove with a metal for extracting a collector. A method for manufacturing a bipolar semiconductor integrated circuit device, comprising:
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