JP2599898B2 - Ｖ−溝を利用した異種接合構造の薄膜製造方法 - Google Patents

Ｖ−溝を利用した異種接合構造の薄膜製造方法

Info

Publication number
JP2599898B2
JP2599898B2 JP6284909A JP28490994A JP2599898B2 JP 2599898 B2 JP2599898 B2 JP 2599898B2 JP 6284909 A JP6284909 A JP 6284909A JP 28490994 A JP28490994 A JP 28490994A JP 2599898 B2 JP2599898 B2 JP 2599898B2
Authority
JP
Japan
Prior art keywords
thin film
groove
heterogeneous
single crystal
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP6284909A
Other languages
English (en)
Other versions
JPH07201734A (ja
Inventor
承昌 李
善▲ジン▼ 尹
輔佑 金
相元 姜
Original Assignee
財団法人韓国電子通信研究所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 財団法人韓国電子通信研究所 filed Critical 財団法人韓国電子通信研究所
Publication of JPH07201734A publication Critical patent/JPH07201734A/ja
Application granted granted Critical
Publication of JP2599898B2 publication Critical patent/JP2599898B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/025—Physical imperfections, e.g. particular concentration or distribution of impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/0004—Devices characterised by their operation
    • H01L33/002—Devices characterised by their operation having heterojunctions or graded gap
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/938—Lattice strain control or utilization

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Recrystallisation Techniques (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、格子不整合、異種接合
薄膜の製造方法に関するもので、特に格子不整合電位の
分布をＶ−溝（ｇｒｏｏｖｅ）周辺に集中させ除去する
ことによって応力効果を極小化し、電位密度がきわめて
低い異種接合薄膜を製造することができるようにしたＶ
−溝を利用した異種接合構造の薄膜製造方法に関するも
のである。
【０００２】
【従来の技術】一般に格子不整合が存在する単結晶薄膜
を利用して異種接合構造を成長する場合、これらの格子
不整合に依って伴われる応力効力に依り無電位薄膜を成
長させることが出来る薄膜の厚さは臨界（ｃｒｉｔｉｃ
ａｌ）厚さ以内に制限される。
【０００３】そのため、異種接合構造のみが有している
電気的特性や光特性、あるいは量子効果を素子製作に応
用するのに多くの難しさがあった。又、上記応力効果に
依る制限要素が存在するため、従来は薄膜を成長させる
とき、おもに臨界厚さ以内で無電位薄膜を成長させるよ
うにしていた。
【０００４】上記応力効果を除去しない場合、応力の存
在は熱的不安定状態を意味する。
【０００５】それで、応力の持続的な弛緩作用のときに
異種接合構造の界面附近から生成される格子不整合電位
に困って異種接合薄膜の構造的及び電気的特性が低下さ
れる。
【０００６】特にこのような薄膜の特性低下は、素子の
寿命を大きく短縮させるため、素子応用側面から不適当
なことと認識されて来た。
【０００７】上述の問題点を解決するため、上記応力効
果の除去、格子不整合電位（ｍｉｓｆｉｔ ｄｉｓｌｏ
ｃａｔｉｏｎ）の分布の人為的に調節が、これまで試み
られてきた。
【０００８】幾つかの日本特許（Ｊ０３０３４３２６
号、ＥＰ−４２０６６３号、Ｊ６２０９５８１４号）
と、米国特許４５１７０４７号には、格子不整合異種接
合構造を成長させるのに伴って生じる応力効果を弛緩す
る過程で発生する格子不整合電位を、除去あるいはその
分布を調整する方法が記載されている。この方法は、緩
衝層（Ｓｔｅｐ ｇｒａｄｉｎｇ ｏｒ Ｓｕｐｅｒｌ
ａｔｔｉｃｅ）を利用して応力の分布を調節することに
より、格子不整合電位の発生を抑制しようとするもので
ある。
【０００９】また、英国特許２２１５５１４号には、上
記応力効果を完全に除去する方法が記載されている。こ
の方法は、単位素子の電気的分離方法として使用されて
きたトレンチ（ｔｒｅｎｃｈ）工程を利用して基板全面
を一定面積を有する小地域に分離した後、応力効果を除
去して、部分的に電位密度がきわめて低い地域を造成し
て素子として活用するというものである。
【００１０】
【解決しようとする課題】上述の日本特許（Ｊ０３０３
４３２６号、ＥＰ−４２０６６３号、Ｊ６２０９５８１
４号）、米国特許４５１７０４７号に記載されている方
法では、格子不整合電位の発生を抑制することはできる
ものの、応力効果を完全に除去することができないとい
う欠点があった。
【００１１】上述の英国特許２２１５５１４号に記載さ
れた方法によれば、応力効果を除去することができる。
しかし、その反面、トレンチ（ｔｒｅｎｃｈ）工程で除
去された部分を単結晶形態に再充填することが殆ど不可
能であるため、基板全面全体を再活用することができな
いという問題点があった。
【００１２】本発明の目的は、無応力及び無電位異種接
合薄膜を製造することができるようにしたＶ−溝を利用
した異種接合構造の薄膜製造方法を提供することにあ
る。
【００１３】本発明の他の目的は、薄膜厚さを自由に調
節し基板全面全体を再活用できるようにしたＶ−溝を利
用した異種接合構造の薄膜製造方法を提供するのにあ
る。
【００１４】本発明の目的は、異種接合薄膜の構造的及
び電気的特性を向上させ、素子製作及び応用を容易にし
素子の寿命も延長させることができるようにしたＶ−溝
を利用した異種接合構造の薄膜製造方法を提供すること
にある。
【００１５】
【課題を解決するための手段】本発明は、応力効果が存
在する格子不整合異種接合構造の表面にＶ−溝のような
人為的凹凸を形成して熱処理した場合、応力が弛緩され
る一方で、これら構造の界面近所で生成される格子不整
合電位はＶ−溝近傍に集中的に分布するという物理的現
象を逆に利用したものである。つまり、格子不整合電位
の分布をＶ−溝周囲に集中させた後、これら電位密集地
域を除去することで、上記目的（例えば、応力効果の除
去）を達成している。また、除去された電位密集部分を
単結晶薄膜に再充填して臨界厚さを拡張させることによ
って、上記目的を達成している。
【００１６】なお、応力効果を完全に除去（あるいは、
極小化）した無電位異種接合構造を成長させることので
きる該方法を利用すれば、臨界厚さの制限を受けること
なく薄膜厚さを自由自在に調節することができる。
【００１７】本発明の構成をより具体的に述べれば、以
下のとおりである。
【００１８】本発明の第１の態様としては、所定間隔で
反復されるラインを含んで構成されるパターンを単結晶
薄膜の上に形成し、これにエッチングを行うことで、該
単結晶薄膜の表面にその断面がＶ字型である溝（以下”
Ｖ−溝”という）を形成する第１工程と、上記Ｖ−溝の
形成された単結晶薄膜の上に、該単結晶薄膜と格子不整
合を有する異種薄膜を成長させ、さらに該異種薄膜の上
に酸化物の膜を形成する第２工程と、上記Ｖ−溝部分に
ついて、上記酸化物の膜と上記異種薄膜とを選択的乾式
エッチング方法を利用して除去し、さらにその後、残っ
ている上記酸化物の膜を除去する第３工程と、を含んだ
ことを特徴とするＶ−溝を利用した異種接合構造の薄膜
製造方法が提供される。
【００１９】本発明の第２の態様としては、所定間隔で
反復されるラインを含んで構成されるパターンを単結晶
薄膜の上に形成し、これにエッチングを行うことで、該
単結晶薄膜の表面にその断面がＶ字型である溝（以下”
Ｖ−溝”という）を形成する第１工程と、上記Ｖ−溝の
形成された単結晶薄膜の上に、該単結晶薄膜と格子不整
合を有する異種薄膜を成長させ、さらに該異種薄膜の上
に酸化物の膜を形成する第２工程と、上記第２工程の
後、上記Ｖ−溝部分について、上記酸化物の膜と上記異
種薄膜と上記単結晶薄膜の一部とを、非選択的エッチン
グ方法を利用して除去する第４工程と、上記異種薄膜の
材料を選択的に再蒸着することで、上記第４工程におい
て非選択的エッチング方法によって除去された部分を単
結晶形態に再充填し、その後、残っている上記酸化物の
膜を除去する、第５工程と、を含んだことを特徴とする
Ｖ−溝を利用した異種接合構造の薄膜製造方法が提供さ
れる。
【００２０】この場合、上記第２工程と、上記第４工程
と、上記第５工程とを反復的に遂行してもよい。
【００２１】本発明の第３の態様としては、所定間隔で
反復されるラインを含んで構成されるパターンを単結晶
薄膜の上に形成し、これにエッチングを行うことで、該
単結晶薄膜の表面に、その断面がＶ字型である溝（以
下”Ｖ−溝”という）を形成する第１工程と、上記Ｖ−
溝の形成された単結晶薄膜の上に、該単結晶薄膜と格子
不整合を有する異種薄膜を成長させ、さらに該異種薄膜
の上に酸化物の膜を形成する第２工程と、上記第２工程
の後、上記Ｖ−溝部分について、上記酸化物の膜と上記
異種薄膜と上記単結晶薄膜の一部とを、非選択的エッチ
ング方法を利用して除去する第４工程と、上記単結晶薄
膜の材料を選択的に再蒸着することで、上記第４工程に
おいて非選択的エッチング方法によって除去した部分を
単結晶形態に再充填し、その後、残っている上記酸化物
の膜を除去する、第６工程と、を含むことを特徴とする
Ｖ−溝を利用した異種接合構造の薄膜製造方法が提供さ
れる。
【００２２】この場合、上記第２工程と、上記第４工程
と、上記第６工程と、を反復的に遂行してもよい。
【００２３】上記各態様においては、上記単結晶薄膜に
代わって多層薄膜を使用してもよい。また、上記パター
ンは、ラインパターン又はメッシュパターンであって、
上記ラインの間隔は、上記単結晶薄膜と上記異種薄膜と
の格子不整合の程度を考慮して設定されたものであるこ
とが好ましい。上記異種薄膜の厚さが臨界厚さより薄い
場合、上記第２工程で上記異種薄膜を成長させた後、上
記酸化物の膜を形成する前に、応力効果を除去して格子
不整合電位の一部又は全部をＶ−溝内に集中的に生成さ
せるための熱処理を行うことが好ましい。上記異種薄膜
の厚さが臨界厚さより厚い場合、上記第２工程で上記異
種薄膜を成長させた後、上記酸化物の膜を形成する前
に、薄膜成長中に応力効果が自然的に弛緩されながら格
子不整合電位の大部分あるいは全部がＶ−溝内に集中的
に生成されるようにすることが好ましい。
【００２４】上記第２、第３の態様においては、上記第
４工程の遂行後、上記第５工程又は上記第６工程の遂行
前に、上記第４工程において非選択的エッチング方法に
よって除去された部分を熱処理することが好ましい。上
記第５工程又は第６工程の遂行後、上記再蒸着後の表面
に存在する凹凸を研磨して平坦化することが好ましい。
【００２５】上記各態様においては、上記第３工程、上
記第５工程または上記第６工程を遂行した後、形成され
た異種接合構造に熱酸化法又は化学蒸着法を利用して酸
化物の膜を形成する第７工程と、上記第７工程において
形成された酸化物の膜の上に、多結晶硅素薄膜を蒸着さ
せ、その後、選択的研磨方法を利用して表面を平坦化す
る第８工程と、含むんでもよい。
【００２６】
【作用】第１の態様について説明する。
【００２７】第１工程では、所定間隔で反復されるライ
ンを含んで構成されるパターンを、単結晶薄膜（あるい
は、多層薄膜）の上に形成する。このパターンは、ライ
ンパターン又はメッシュパターンであって、上記ライン
の間隔は、上記単結晶薄膜と上記異種薄膜との格子不整
合の程度を考慮して設定するものとする。そして、これ
にエッチングを行うことで、該単結晶薄膜の表面にその
断面がＶ字型である溝（以下”Ｖ−溝”という）を形成
する。
【００２８】第２工程では、Ｖ−溝の形成された単結晶
薄膜の上に、該単結晶薄膜と格子不整合を有する異種薄
膜を成長させる。さらに該異種薄膜の上に酸化物の膜を
形成する。この場合、上記異種薄膜の厚さが臨界厚さよ
り薄い場合には、酸化物の膜を形成する前に、応力効果
を除去して格子不整合電位の一部又は全部をＶ−溝内に
集中的に生成させるための熱処理を行うことがより好ま
しい。一方、異種薄膜の厚さが臨界厚さより厚い場合、
上記酸化物の膜を形成する前に、薄膜成長中に応力効果
が自然的に弛緩されながら格子不整合電位の大部分ある
いは全部がＶ−溝内に集中的に生成されるようにするこ
とがより好ましい。
【００２９】第３工程では、Ｖ−溝部分について、上記
酸化物の膜と上記異種薄膜とを選択的乾式エッチング方
法を利用して除去する。その後、残っている上記酸化物
の膜を除去する。
【００３０】第３工程に続いて、第７、第８工程を行っ
ても良い。第７工程では、第３工程までの処理によって
形成された異種接合構造に熱酸化法又は化学蒸着法を利
用して酸化物の膜を形成する。続く、第８工程では、第
７工程において形成された酸化物の膜の上に、多結晶硅
素薄膜を蒸着させ、その後、選択的研磨方法を利用して
表面を平坦化する。
【００３１】本発明の第２の態様においては、第１の態
様における第３工程に代わって、第４工程及び第５工程
を行う。第４工程では、Ｖ−溝部分について、酸化物の
膜と異種薄膜と上記単結晶薄膜の一部とを、非選択的エ
ッチング方法を利用して除去する。なお、第４工程の遂
行後、第５工程の遂行前に、第４工程において非選択的
エッチング方法によって除去された部分を熱処理しても
よい。第５工程では、上記異種薄膜の材料を選択的に再
蒸着することで、第４工程において非選択的エッチング
方法によって除去された部分を単結晶形態に再充填す
る。そして、その後、残っている上記酸化物の膜を除去
する。第２工程と、上記第４工程と、上記第５工程とを
反復的に遂行してもよい。
【００３２】第５工程の遂行後は、再蒸着後の表面に存
在する凹凸を研磨して平坦化する。
【００３３】本発明の第３の態様においては、第１の態
様における第３工程に代わって、第４工程及び第６工程
を行う。第４工程では、第２工程の後、Ｖ−溝部分につ
いて、上記酸化物の膜と上記異種薄膜と上記単結晶薄膜
の一部とを、非選択的エッチング方法を利用して除去す
る。なお、第４工程の遂行後、第６工程の遂行前に、第
４工程において非選択的エッチング方法によって除去さ
れた部分を熱処理してもよい。第６工程では、単結晶薄
膜の材料を選択的に再蒸着することで、上記第４工程に
おいて非選択的エッチング方法によって除去した部分を
単結晶形態に再充填する。そして、その後、残っている
上記酸化物の膜を除去する。第２工程と、上記第４工程
と、上記第６工程と、を反復的に遂行してもよい。
【００３４】第６工程の遂行後は、再蒸着後の表面に存
在する凹凸を研磨して平坦化する。
【００３５】第２、第３の態様においても、第５工程ま
たは第６工程を遂行した後、上述の第７工程および第８
工程を行っても良い。
【００３６】
【実施例】以下、本発明の実施例を、図１乃至図４を参
照して詳細に説明する。
【００３７】なお、以下において述べる実施例のうち、
実施例１が特許請求の範囲第１項に、実施例２が第２項
に、実施例３が第４項に、実施例４が第１２項に相当す
る。
【００３８】［実施例１］図１は本発明のＶ−溝を利用
した異種接合構造の薄膜製造方法の工程図である。各工
程は、模式的な断面図を用いて表現した。
【００３９】先ず、基板の役割を果たす単結晶薄膜１
（図１（ａ）参照）の表面の全体（あるいは一部領域）
に、所定間隔で反復されるラインを含んで構成されるパ
ターンを形成する。該パターンは、ラインパターン（ｌ
ｉｎｅｐａｔｔｅｒｎ）又はメッシュパターン（ｍｅｓ
ｈ ｐａｔｔｅｒｎ）とする。ラインの間隔は、後ほど
単結晶薄膜１の上に蒸着する薄膜と、単結晶薄膜１と、
の格子不整合の程度を考慮して、数μｍから数百μｍと
する。この後、エッチングを行うことで、ラインパター
ンに対応した間隔で反復され、かつ、その断面がＶ字型
である、溝（Ｖ−溝）を、単結晶薄膜１の表面に形成す
る（図１（ｂ）参照）。
【００４０】断面がＶ字型の溝を形成した後は、単結晶
薄膜１の上に、この薄膜１と格子不整合を有するＶ−溝
模様の異種薄膜２を成長させる（図１（ｃ）参照）。こ
こで、成長させようとする異種薄膜２の厚さが臨界厚さ
より小さい場合には、成長が完了されるまで格子不整合
電位が生成されない。そのため、熱処理を施して人為的
に応力効果を除去することで格子不整合電位を生成させ
る。これに対し、成長させようとする異種薄膜２の厚さ
が臨界厚さより厚い場合には、薄膜成長中に応力効果が
自然に弛緩されながら格子不整合電位が生成される。
【００４１】いずれの場合（異種薄膜２の厚さが臨界厚
さより小さい場合、厚い場合）においても、任意の位置
から自分勝手に格子不整合が生成されて分布することは
ない。図１（ｄ）に図示したように、Ｖ−溝の存在に依
って格子不整合電位の大部分又は全部がＶ−溝内に集中
的に分布することになる。又、上記格子不整合電位は、
単結晶薄膜１と異種薄膜２とに同時に分布する。
【００４２】上記応力効果の除去又は弛緩は、格子不整
合電位をＶ−溝附近に集中的に生成させ、その代りに、
それ以外の異種薄膜２部分を無応力及び無電位とさせ
る。
【００４３】次に、上記異種薄膜２の上に酸化膜３を蒸
着する（図１（ｅ）参照）。この後、選択的乾式エッチ
ング方法を利用して電位が集中的に分布するＶ−溝部分
の酸化膜３と異種薄膜２を除去する（図１（ｆ）参
照）。さらに、この後、残っている酸化膜３を除去す
る。
【００４４】このようにして、基板から応力効果を全く
受けない無電位異種接合構造が、異種薄膜２に形成され
る（図１（ｇ）参照）。図１（ｇ）は、以上述べた工程
を経て完成された無応力及び無電位異種接合構造であ
る。この構造を基本として、多様な素子構造を具現する
ことができる。
【００４５】本実施例１で述べた方法で形成される構造
は、厳密には、単結晶薄膜１のＶ−溝附近に電位が一部
残るものである。そこで、この電位を完全に除去した例
を実施例２として以下において説明する。
【００４６】［実施例２］上述したとおり、該実施例２
は、上記電位を完全に除去したことを特徴とするもので
ある。
【００４７】図２に、本発明のＶ−溝を利用した異種接
合構造の薄膜製造方法の工程の一部を示した。各工程
は、模式的な断面図を用いて描いている。
【００４８】実施例２においても、まず、図１（ａ）〜
図１（ｅ）を用いて説明した工程を、実施例１と同様に
行う。
【００４９】図１（ｅ）で示した工程の後は、異種薄膜
２の上に酸化膜３を蒸着する。そして、格子不整合電位
が集中的に分布されたＶ−溝部分について、酸化膜３と
異種薄膜２と単結晶薄膜１の一部とを、非選択的エッチ
ング方法によってすべて除去する（図２（ａ）参照）。
その後、異種薄膜２と単結晶薄膜１からＶ−溝が除去さ
れた部分とに、単結晶形態の異種薄膜２を再充填する
（図２（ｂ）参照）。再充填は、図１（ｃ）に示した工
程において蒸着した異種薄膜２を選択的に再蒸着するこ
とで可能である。再充填後は、図２（ｃ）のように、残
っている酸化膜３をすべて除去する。これにより、電位
が完全に除去された異種接合構造を形成することができ
る。この構造を基本とすれば、多様な素子構造を具現す
ることができる。
【００５０】［実施例３］図３は、本発明のＶ−溝を利
用した異種接合構造の薄膜製造方法を示す工程図であ
る。各工程は、模式的な断面図を用いて描いている。
【００５１】本実施例３では、まず、図１（ａ）〜図１
（ｅ）を用いて説明した工程を実施例１と同様に行う。
その後、図２（ａ）を用いて説明したエッチング工程
を、実施例２と同様に行う。
【００５２】この後、格子不整合電位が集中的に分布し
ているＶ−溝部分について、単結晶薄膜１の一部と酸化
膜３と異種薄膜２とを、すべて除去する。
【００５３】次に、異種薄膜２等を除去した部分に、単
結晶形態の材料を再充填する（図３（ａ）参照）。再充
填は、単結晶薄膜１のような材料を選択的に再蒸着して
行う。
【００５４】再充填後は、図３（ｂ）のように、残って
いる酸化膜３をすべて除去する。これにより、電位が完
全に除去された異種接合構造が形成される。この構造を
基本に多様な素子構造を具現することができる。
【００５５】なお、再充填のための再蒸着を行う直前
に、エッチングによってＶ−溝部分が除去された構造部
分（図２（ａ）参照）を適切に熱処理すれば、再充填さ
れる単結晶薄膜１をより良質化することが出来る。
【００５６】実施例２、実施例３における再充填（再蒸
着）の際に生じる表面の凹凸は、研磨工程を通じて平ら
にすることが出来る。
【００５７】実施例２、実施例３に依って形成された異
種接合構造においても、再充填に伴って形成される異種
接合界面上には、若干の応力が形成される。しかし、こ
れは薄膜の厚さに相当する程度の領域で形成された応力
である。通常、薄膜の厚さが数μｍを越えないという点
を考慮すれば、この応力は非常に小さい。従って、格子
不整合電位を形成することは非常に難しい。それゆえに
実施例２、実施例３に依って形成された異種接合構造
は、実施例１に依る異種接合構造とは異なり、熱的には
格子不整合電位が形成されない程に安定している。従っ
て、実施例２、実施例３では、低応力且つ無電位の異種
接合構造を維持することが出来る。
【００５８】なお、図１（ｂ）において、単一薄膜に代
わって多層薄膜を成長させることによっても同様の効果
を得ることができる。また、図１（ｃ）から、図２
（ｃ）又は図３（ｂ）までの工程を反復的に遂行するこ
とによっても、低応力且つ無電位の多層薄膜構造を得る
ことができる。
【００５９】［実施例４］本実施例４の工程の一部を図
４に示す。
【００６０】実施例４では、まず、実施例１と同様の操
作（図１（ａ）〜図１（ｇ））を実行する。これによ
り、実施例１に依って形成された構造（図１（ｇ）参
照）と同じ構造が得られる。
【００６１】この後、熱酸化法又は化学蒸着法を利用し
て、薄い酸化膜３を蒸着する（図４（ａ）参照）。次
に、酸化膜３の上に多結晶硅素薄膜４を蒸着させる（図
４（ｂ）参照）。さらに、選択的研磨方法を適用するこ
とで、図４（ｃ）のように、表面を平坦にする。
【００６２】このような工程を経て製造された構造は、
単位素子分離に活用可能である。
【００６３】以上説明した実施例によれば、格子不整合
電位の分布をＶ−溝周囲に集中させ生成した後、これら
電位密集地域を除去するので、無応力且つ無電位の異種
接合薄膜を製造することができる。
【００６４】また、除去された部分を単結晶薄膜や異種
薄膜で再充填して臨界厚さを拡張させるので、臨界厚さ
にかかわりなく薄膜厚さを自由に調節できる。また、異
種接合薄膜の構造的及び電気的特性を向上させることが
できる。
【００６５】
【効果】以上説明したとおり本発明によれば、無応力且
つ無電位の異種接合薄膜を製造することができる。ま
た、臨界厚さにかかわりなく薄膜厚さを自由に調節でき
る。また、異種接合薄膜の構造的及び電気的特性を向上
させることができる。
【００６６】本発明は格子不整合異種接合構造を素子で
活用する場合における最も大きな障害要因である、応力
効果と、格子不整合電位発生と、を根本的に除去でき
る。そのため、ＩｎＡｓ／ＧａＡｓやＳｉＧｅ／Ｓｉの
異種接合構造を利用する高速素子、光素子、又は量子効
果を利用する特殊素子の開発に寄与することができる。
【００６７】特に、本発明によれば格子不整合が４２％
であるＳｉとＧｅを適切に混用して光通信などに使用す
る受光素子を開発することができる。さらに、既存の発
達されたシリコン技術と、化合物半導体の専有物と思っ
て来た光学繊維と、を集束することができるので半導体
素子の価格や速度面において利得を追求することができ
る。
【００６８】同時に、本発明は多結晶硅素薄膜を利用し
た単位素子の電気的分離方法として活用することもでき
る。
【図面の簡単な説明】
【図１】本発明のＶ−溝を利用した異種接合構造の薄膜
製造方法の実施例１における、各工程を模式的な断面図
を用いて示した図である。
【図２】本発明の実施例２における、一部の工程を示す
図である。
【図３】本発明の実施例３における、一部の工程を示す
図である。
【図４】本発明の第４の実施例における、一部の工程を
示す図である。
【符号の説明】
１… 単結晶薄膜 ２… 異種薄膜 ３… 酸化膜 ４… 多結晶硅素薄膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 姜 相元 大韓民国大田直轄市儒城区魚隱洞ハンビ ットアパート133−1506 (56)参考文献 特開 平１−312821（ＪＰ，Ａ)

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】所定間隔で反復されるラインを含んで構成
    されるパターンを単結晶薄膜の上に形成し、これにエッ
    チングを行うことで、該単結晶薄膜の表面にその断面が
    Ｖ字型である溝（以下”Ｖ−溝”という）を形成する第
    １工程と、 上記Ｖ−溝の形成された単結晶薄膜の上に、該単結晶薄
    膜と格子不整合を有する異種薄膜を成長させ、さらに該
    異種薄膜の上に酸化物の膜を形成する第２工程と、 上記Ｖ−溝部分について、上記酸化物の膜と上記異種薄
    膜とを選択的乾式エッチング方法を利用して除去し、さ
    らにその後、残っている上記酸化物の膜を除去する第３
    工程と、 を含んだことを特徴とするＶ−溝を利用した異種接合構
    造の薄膜製造方法。
  2. 【請求項２】所定間隔で反復されるラインを含んで構成
    されるパターンを単結晶薄膜の上に形成し、これにエッ
    チングを行うことで、該単結晶薄膜の表面にその断面が
    Ｖ字型である溝（以下”Ｖ−溝”という）を形成する第
    １工程と、 上記Ｖ−溝の形成された単結晶薄膜の上に、該単結晶薄
    膜と格子不整合を有する異種薄膜を成長させ、さらに該
    異種薄膜の上に酸化物の膜を形成する第２工程と、 上記第２工程の後、上記Ｖ−溝部分について、上記酸化
    物の膜と上記異種薄膜と上記単結晶薄膜の一部とを、非
    選択的エッチング方法を利用して除去する第４工程と、 上記異種薄膜の材料を選択的に再蒸着することで、上記
    第４工程において非選択的エッチング方法によって除去
    された部分を単結晶形態に再充填し、その後、残ってい
    る上記酸化物の膜を除去する、第５工程と、 を含んだことを特徴とするＶ−溝を利用した異種接合構
    造の薄膜製造方法。
  3. 【請求項３】請求項２記載のＶ−溝を利用した異種接合
    構造の薄膜製造方法において、 上記第２工程と、上記第４工程と、上記第５工程とを反
    復的に遂行すること、 を特徴とするＶ−溝を利用した異種接合構造の薄膜製造
    方法。
  4. 【請求項４】所定間隔で反復されるラインを含んで構成
    されるパターンを単結晶薄膜の上に形成し、これにエッ
    チングを行うことで、該単結晶薄膜の表面に、その断面
    がＶ字型である溝（以下”Ｖ−溝”という）を形成する
    第１工程と、 上記Ｖ−溝の形成された単結晶薄膜の上に、該単結晶薄
    膜と格子不整合を有する異種薄膜を成長させ、さらに該
    異種薄膜の上に酸化物の膜を形成する第２工程と、 上記第２工程の後、上記Ｖ−溝部分について、上記酸化
    物の膜と上記異種薄膜と上記単結晶薄膜の一部とを、非
    選択的エッチング方法を利用して除去する第４工程と、 上記単結晶薄膜の材料を選択的に再蒸着することで、上
    記第４工程において非選択的エッチング方法によって除
    去した部分を単結晶形態に再充填し、その後、残ってい
    る上記酸化物の膜を除去する、第６工程と、 を含むことを特徴とするＶ−溝を利用した異種接合構造
    の薄膜製造方法。
  5. 【請求項５】請求項４記載のＶ−溝を利用した異種接合
    構造の薄膜製造方法において、 上記第２工程と、上記第４工程と、上記第６工程と、を
    反復的に遂行すること、 を特徴とするＶ−溝を利用した異種接合構造の薄膜製造
    方法。
  6. 【請求項６】請求項１，２または４記載のＶ−溝を利用
    した異種接合構造の薄膜製造方法において、 上記単結晶薄膜に代わって多層薄膜を使用すること、 を特徴とするＶ−溝を利用した異種接合構造の薄膜製造
    方法。
  7. 【請求項７】請求項１，２または４記載のＶ−溝を利用
    した異種接合構造の薄膜製造方法において、 上記パターンは、ラインパターン又はメッシュパターン
    であって、 上記ラインの間隔は、上記単結晶薄膜と上記異種薄膜と
    の格子不整合の程度を考慮して設定されたものであるこ
    と、 を特徴とするＶ−溝を利用した異種接合構造の薄膜製造
    方法。
  8. 【請求項８】請求項１，２または４記載のＶ−溝を利用
    した異種接合構造の薄膜製造方法において、 上記異種薄膜の厚さが臨界厚さより薄い場合、 上記第２工程で上記異種薄膜を成長させた後、上記酸化
    物の膜を形成する前に、応力効果を除去して格子不整合
    電位の一部又は全部をＶ−溝内に集中的に生成させるた
    めの熱処理を行うこと、 を特徴とするＶ−溝を利用した異種接合構造の薄膜製造
    方法。
  9. 【請求項９】請求項１，２または４記載のＶ−溝を利用
    した異種接合構造の薄膜製造方法において、 上記異種薄膜の厚さが臨界厚さより厚い場合、 上記第２工程で上記異種薄膜を成長させた後、上記酸化
    物の膜を形成する前に、薄膜成長中に応力効果が自然的
    に弛緩されながら格子不整合電位の大部分あるいは全部
    がＶ−溝内に集中的に生成されるようにしたこと、 を特徴とするＶ−溝を利用した異種接合構造の薄膜製造
    方法。
  10. 【請求項１０】請求項２または請求項４記載のＶ−溝を
    利用した異種接合構造の薄膜製造方法において、 上記第４工程の遂行後、上記第５工程又は上記第６工程
    の遂行前に、上記第４工程において非選択的エッチング
    方法によって除去された部分を熱処理すること、 を特徴とするＶ−溝を利用した異種接合構造の薄膜製造
    方法。
  11. 【請求項１１】請求項２または請求項４記載のＶ−溝を
    利用した異種接合構造の薄膜製造方法において、 上記第５工程又は第６工程の遂行後、上記再蒸着後の表
    面に存在する凹凸を研磨して平坦化すること、 を特徴とするＶ−溝を利用した異種接合構造の薄膜製造
    方法。
  12. 【請求項１２】請求項１，２または４記載のＶ−溝を利
    用した異種接合構造の薄膜製造方法において、 上記第３工程、上記第５工程または上記第６工程を遂行
    した後、形成された異種接合構造に熱酸化法又は化学蒸
    着法を利用して酸化物の膜を形成する第７工程と、 上記第７工程において形成された酸化物の膜の上に、多
    結晶硅素薄膜を蒸着させ、その後、選択的研磨方法を利
    用して表面を平坦化する第８工程と、 含むことを特徴とするＶ−溝を利用した異種接合構造の
    薄膜製造方法。
JP6284909A 1993-12-03 1994-11-18 Ｖ−溝を利用した異種接合構造の薄膜製造方法 Expired - Lifetime JP2599898B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019930026318A KR0131183B1 (ko) 1993-12-03 1993-12-03 V-홈을 이용한 이종접합 구조의 박막 제조방법
KR93-26318 1993-12-03

Publications (2)

Publication Number Publication Date
JPH07201734A JPH07201734A (ja) 1995-08-04
JP2599898B2 true JP2599898B2 (ja) 1997-04-16

Family

ID=19369783

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6284909A Expired - Lifetime JP2599898B2 (ja) 1993-12-03 1994-11-18 Ｖ−溝を利用した異種接合構造の薄膜製造方法

Country Status (3)

Country Link
US (1) US5500389A (ja)
JP (1) JP2599898B2 (ja)
KR (1) KR0131183B1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5922212A (en) * 1995-06-08 1999-07-13 Nippondenso Co., Ltd Semiconductor sensor having suspended thin-film structure and method for fabricating thin-film structure body
US6083811A (en) * 1996-02-07 2000-07-04 Northrop Grumman Corporation Method for producing thin dice from fragile materials
KR100359739B1 (ko) * 2000-12-28 2002-11-09 한국과학기술연구원 이종 단결정박막의 접합 및 덧성장방법
US6856749B2 (en) 2002-10-10 2005-02-15 Fitel Technologies, Inc. Optical coupling and alignment device
JP4306266B2 (ja) 2003-02-04 2009-07-29 株式会社Ｓｕｍｃｏ 半導体基板の製造方法
TW587346B (en) * 2003-03-28 2004-05-11 United Epitaxy Co Ltd Optoelectronic device made by semiconductor compound
JP3913194B2 (ja) * 2003-05-30 2007-05-09 シャープ株式会社 窒化物半導体発光素子
JP4390640B2 (ja) * 2003-07-31 2009-12-24 シャープ株式会社 窒化物半導体レーザ素子、窒化物半導体発光素子、窒化物半導体ウェハおよびそれらの製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5273616A (en) * 1980-04-10 1993-12-28 Massachusetts Institute Of Technology Method of producing sheets of crystalline material and devices made therefrom
US4517047A (en) * 1981-01-23 1985-05-14 The United States Of America As Represented By The Secretary Of The Army MBE growth technique for matching superlattices grown on GaAs substrates
US4717681A (en) * 1986-05-19 1988-01-05 Texas Instruments Incorporated Method of making a heterojunction bipolar transistor with SIPOS
US4771013A (en) * 1986-08-01 1988-09-13 Texas Instruments Incorporated Process of making a double heterojunction 3-D I2 L bipolar transistor with a Si/Ge superlattice
US5272105A (en) * 1988-02-11 1993-12-21 Gte Laboratories Incorporated Method of manufacturing an heteroepitaxial semiconductor structure
JP2687445B2 (ja) * 1988-06-11 1997-12-08 ソニー株式会社 ヘテロエピタキシャル成長方法
US5256550A (en) * 1988-11-29 1993-10-26 Hewlett-Packard Company Fabricating a semiconductor device with strained Si1-x Gex layer

Also Published As

Publication number Publication date
JPH07201734A (ja) 1995-08-04
US5500389A (en) 1996-03-19
KR950020969A (ko) 1995-07-26
KR0131183B1 (ko) 1998-08-17

Similar Documents

Publication Publication Date Title
JP3027473B2 (ja) 半導体からなる部品
DE69331816T2 (de) Verfahren zur Herstellung eines Halbleitersubstrats
JP4733201B2 (ja) エピタキシャル成長のための基板の作成方法
JP2599898B2 (ja) Ｖ−溝を利用した異種接合構造の薄膜製造方法
US5363793A (en) Method for forming crystals
EP1668693A1 (en) Indirect bonding with disappearance of the bonding layer
US6972245B2 (en) Method for co-fabricating strained and relaxed crystalline and poly-crystalline structures
JPS61188927A (ja) 化合物半導体装置
KR100331687B1 (ko) 자발형성 양자점과 전류차단층의 자기정렬 성장을 위한반도체 소자 제조방법
JP2000021778A (ja) エピタキシャル成長方法
KR100319774B1 (ko) 자동정렬 구조의 평면 매립형 반도체 레이저 제조방법
JP4414312B2 (ja) エピタキシャル成長のための基板の作製方法
EP0455981A1 (en) Method of forming crystals
JPH02119123A (ja) 半導体装置の製造方法
JPH0590612A (ja) 半導体細線形成方法
JPH0258248A (ja) 半導体装置の製造方法
JP2691667B2 (ja) 光半導体素子およびその製造方法
JP2786561B2 (ja) シリコン基板上に形成した化合物半導体層の低転位密度領域形成方法
JP2845551B2 (ja) 結晶基板およびその製造方法
JPH07221032A (ja) 半導体基板及びその製造方法
JPH04106915A (ja) 半導体基板およびその製造方法
JPS62262471A (ja) 半導体装置の製造方法
JPH03292722A (ja) Ｓｉ単結晶薄膜の作製方法
JPH03125459A (ja) 単結晶領域の形成方法及びそれを用いた結晶物品
JPS61241911A (ja) 化合物半導体装置

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19961119

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080109

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090109

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090109

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100109

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110109

Year of fee payment: 14

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313114

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110109

Year of fee payment: 14

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110109

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120109

Year of fee payment: 15

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130109

Year of fee payment: 16

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130109

Year of fee payment: 16

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130109

Year of fee payment: 16

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130109

Year of fee payment: 16

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140109

Year of fee payment: 17

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140109

Year of fee payment: 17

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term