JP2586174B2 - Storage device - Google Patents

Storage device

Info

Publication number
JP2586174B2
JP2586174B2 JP2098104A JP9810490A JP2586174B2 JP 2586174 B2 JP2586174 B2 JP 2586174B2 JP 2098104 A JP2098104 A JP 2098104A JP 9810490 A JP9810490 A JP 9810490A JP 2586174 B2 JP2586174 B2 JP 2586174B2
Authority
JP
Japan
Prior art keywords
substrate
arrangement
insulating substrate
gate electrode
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2098104A
Other languages
Japanese (ja)
Other versions
JPH03295273A (en
Inventor
邦一 太田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP2098104A priority Critical patent/JP2586174B2/en
Publication of JPH03295273A publication Critical patent/JPH03295273A/en
Application granted granted Critical
Publication of JP2586174B2 publication Critical patent/JP2586174B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は、大容量の不揮発生記憶媒体及び装置に関す
る。
The present invention relates to a large-capacity nonvolatile storage medium and device.

(従来の技術) 従来の磁気ディスク及び光ディスクのような記憶媒体
では機械的可動部分を有するため、小型化や携帯用とし
て使う時の電池の寿命が問題となる。又シーケンシャル
ルアクセスのためアクセスがおそい。他方半導体の不揮
発生メモリーはSi単結晶チップ上に形するので、大容量
化に限度があり、且つ記憶媒体としてはコスト高である
という非常に大きな欠点がある。
(Prior Art) A conventional storage medium such as a magnetic disk and an optical disk has a mechanically movable part, so that miniaturization and the life of a battery when used for portable use are problematic. Access is slow because of sequential access. On the other hand, since the semiconductor non-volatile memory is formed on a Si single crystal chip, there is a very large disadvantage that the capacity is limited and the cost as a storage medium is high.

(発明が解決しようとする課題) 本発明では低コストの記憶媒体で、キカイ的可動部分
がなく、且つランダムアクセス可能で且つ不揮発生の大
容量記憶媒体及び記憶方式を提案するものである。
(Problem to be Solved by the Invention) The present invention proposes a non-volatile large-capacity storage medium and a storage system which is a low-cost storage medium, has no chic movable parts, is randomly accessible, and is non-volatile.

第1図は本発明の第1の実施例を示す図で、記憶媒体
と読み取り装置の断面構造である。ガラス等の絶縁基板
1の表面にAl又はW等のゲート電極2が形成されてい
る。これに対向するp−Si基板3上にN型のソース4と
ドレーン5が形成され、表面にゲート酸化膜6が形成し
てある。この二つの基板を矢印で示すように接近させ接
触させるとゲート2、ソース4、ドレーン5によってMO
Sトランジスターが構成される。ここではN−MOSで説明
したが、以下P−MOSでも同じである。
FIG. 1 is a view showing a first embodiment of the present invention, and is a sectional structure of a storage medium and a reading device. A gate electrode 2 made of Al or W is formed on a surface of an insulating substrate 1 made of glass or the like. An N-type source 4 and a drain 5 are formed on a p-Si substrate 3 opposed thereto, and a gate oxide film 6 is formed on the surface. When these two substrates are brought close to and brought into contact with each other as shown by the arrows, the gate 2, the source 4, and the drain 5
An S transistor is configured. Here, the description has been given of the N-MOS, but the same applies to the P-MOS hereinafter.

第2図は第1図のMOSトランジスターを2×2のマト
リックス状に配列したものである(N×Nでも同じ、N
は整数)。配列はトランジスター7、8、9、10にワド
線11、12、ビット線13、14、接地線15から構成されてい
る。このようなアレイで例えばトランジスター7のゲー
ト電極を形成しないか又はゲート電極7とワード線との
接続を切断することによってトランジスター7にデータ
を書き込むことができる。データの書き込みはトランジ
スタ製造時のマスクパターン又はレーザー等で行うこと
が出来る。第2図(b)、(c)にトランジスターのゲ
ート7'、8'、9′、10′、チャンネル7″、8″、
9″、10″の平面図を示す。
FIG. 2 shows the MOS transistors of FIG. 1 arranged in a 2 × 2 matrix (the same applies to N × N;
Is an integer). The arrangement is composed of transistors 7, 8, 9 and 10, word lines 11 and 12, bit lines 13 and 14, and a ground line 15. In such an array, for example, data can be written to the transistor 7 by not forming the gate electrode of the transistor 7 or cutting off the connection between the gate electrode 7 and the word line. Data writing can be performed with a mask pattern or laser at the time of transistor manufacture. 2 (b) and 2 (c) show the gates 7 ', 8', 9 ', 10' of the transistor, the channels 7 ", 8",
The plan views of 9 ″ and 10 ″ are shown.

第3図はワードデコード及びビットデコードを示す原
理図である。絶縁基板状のワード線の端子11′,12′は
これと対向したSi基板3上のワードデコーダーの端子1
1″、12″にコンタクトし介して接続され、ワードデコ
ーディングはSi基板3上のワードデコーダ16で行う。又
Si基板上3上のビット線13、14はビットデコーダ17でデ
コードする。以上のようなワード線及びビット線デコー
ディングによってメモリセルにランダムアクセスするこ
とが出来る。
FIG. 3 is a principle diagram showing word decoding and bit decoding. The terminal 11 ', 12' of the word line on the insulating substrate is connected to the terminal 1 of the word decoder on the Si substrate 3 opposed thereto.
Word decoding is performed by a word decoder 16 on the Si substrate 3. or
The bit lines 13 and 14 on the Si substrate 3 are decoded by a bit decoder 17. The random access to the memory cell can be performed by the word line and bit line decoding as described above.

第4図はSiチップを多チップ構成にする構造図であ
る。上記実施例で絶縁基板1上の記憶媒体は大面積大容
量が実現できるが、単結晶Si基板3の方は大面積は困難
である。これを克服するために、多くのSiチップ3をセ
ラミック基板18その他の大きな基板の上にはりつけ、す
きまをレジン19でぬりつぶし、平坦にしてビット線及び
接地線をメタル配線20以上で接続する。
FIG. 4 is a structural view showing a multi-chip configuration of the Si chip. In the above embodiment, the storage medium on the insulating substrate 1 can have a large area and a large capacity, but the single crystal Si substrate 3 has a larger area. To overcome this, a number of Si chips 3 are mounted on a ceramic substrate 18 or other large substrate, and the gap is covered with a resin 19, flattened, and bit lines and ground lines are connected by metal wiring 20 or more.

以上、ソース、ドレーン及びデコード回路をSi単結晶
基板上に形成したが、全く同線の構成を例えばガラス基
板とか石英基板上に堆積した多結晶Si上に形成し、同様
のMOS電界効果トランジスター又は薄膜トランジスタを
形成できる。また非晶質Siを用いた薄膜トランジスター
でも同様の構成ができる。これらの場合は絶縁基板上の
記憶媒体と同じ大面積が可能になる。
As described above, the source, the drain, and the decode circuit are formed on the Si single crystal substrate, but the exact same configuration is formed on polycrystalline Si deposited on, for example, a glass substrate or a quartz substrate, and a similar MOS field-effect transistor or A thin film transistor can be formed. A similar structure can be obtained with a thin film transistor using amorphous Si. In these cases, the same large area as the storage medium on the insulating substrate is possible.

次に記憶媒体のゲートパターンによるデータの蓄積方
法を説明する。ゲートのあるなしはゲートパターニング
時におけるマスクによって決定できる。これは量産向き
である。小量生産の用途には第5図(a)に示すように
ゲート電極7′または第5図(b)に示すようにゲート
電極7′とワード線11との接続21をレーザビーム50や電
子ビームなどで破壊してやればよい。
Next, a method of storing data using a gate pattern of a storage medium will be described. The presence or absence of a gate can be determined by a mask at the time of gate patterning. This is suitable for mass production. For small-volume production, the connection 21 between the gate electrode 7 'and the word line 11 as shown in FIG. 5 (a) or the gate electrode 7' and the word line 11 as shown in FIG. It may be destroyed with a beam or the like.

第6図は半導体基板22上のトランジスター23とコンタ
クト24a絶縁基板25上のコンタクト24b及び抵抗26を介し
て接地線27への電流パスからなるメモリーセルの構造で
ある。トランジスター23はワード線X、ビット線Yに接
続されている。この二つの基板を対向させてはりあわせ
コンタクト24a、bを接続する。電流を流すと抵抗26を
通って接地線27に流れる。半導体基板22の側が読み取り
装置60となり、絶縁基板25の側が記憶媒体61となる。
FIG. 6 shows the structure of a memory cell comprising a transistor 23 on a semiconductor substrate 22, a contact 24a, a contact 24b on an insulating substrate 25, and a current path to a ground line 27 via a resistor 26. The transistor 23 is connected to a word line X and a bit line Y. The two substrates are opposed to each other and the bonding contacts 24a and 24b are connected. When a current flows, the current flows to the ground line 27 through the resistor 26. The side of the semiconductor substrate 22 becomes the reading device 60, and the side of the insulating substrate 25 becomes the storage medium 61.

第7図はこのメモリーの2×2の配列を示す。ワード
線28、29、ビット線30、31にトランジスター32、33、3
4、35が2×2の配列をなして接続され、コンタクト3
2′、33′、34′、35′を介して、抵抗32″、33″、3
4″、35″につながり、これを介して接地線(GND)に電
流が流れる。メモリーセルはワードデコーダ36及びビッ
トデコーダー37によって選択されランダムアクセスされ
る。
FIG. 7 shows a 2 × 2 array of this memory. Transistors 32, 33, 3 on word lines 28, 29 and bit lines 30, 31
4 and 35 are connected in a 2 × 2 array and contact 3
Through 2 ', 33', 34 ', 35', resistors 32 ", 33", 3
4 ″ and 35 ″, and current flows through this to the ground line (GND). The memory cells are selected and randomly accessed by a word decoder 36 and a bit decoder 37.

第8図は記憶媒体及び読み書き回路表面へのチャージ
アップを除去するためのガードリングを示す。基板38の
上にSnO2やTiO2などの弱い導電性の被膜40をかぶせ、メ
モリセルのまわりを薄い導電体39で囲み、それを接地線
につなぐ、このガードリングは必ずしも1セルづつ取り
囲む必要はなく、ブロック毎に取り囲んでもよい。これ
は記憶媒体及び読み書き回路の双方又は一方に形成す
る。
FIG. 8 shows a guard ring for removing charge-up on the storage medium and the read / write circuit surface. Cover the substrate 38 with a weak conductive film 40 such as SnO 2 or TiO 2 , surround the memory cell with a thin conductor 39 and connect it to the ground line. However, it may be surrounded by each block. This is formed on the storage medium and / or the read / write circuit.

第9図(a)、(b)は電荷蓄積型の記憶装置及び記
憶媒体の断面図と平面図である。P−Si基板41上にソー
ス42、ドレーン43及びゲート酸化膜44、コンタクト48が
形成され、他方絶縁基板45上にゲート電極46とフローテ
ィングゲート47及び電極48′がある。この二つの基板を
対向させて貼り合わせコンタクト48aと48bを接続する。
この記憶方式ではフローティングゲート47への電荷蓄積
によってデータが保持される。フローティングゲート47
への電荷注入、放出はバイアスを印加し、コンタクト48
bとフローティングゲート47間のトンネル電流によって
行う。電荷の検出はゲート電極46とソース42、ドレーン
43によって構成されたMOSトランジスターによって行
う。フローティングゲート47に蓄積された電荷を単位面
積当たりQとするとトランジスターの闘値電圧VTの変化
はQに比例するので、VTを検出すれば良い。
9A and 9B are a cross-sectional view and a plan view of a charge storage type storage device and a storage medium, respectively. A source 42, a drain 43, a gate oxide film 44, and a contact 48 are formed on a P-Si substrate 41, while a gate electrode 46, a floating gate 47, and an electrode 48 'are formed on an insulating substrate 45. The bonding contacts 48a and 48b are connected with the two substrates facing each other.
In this storage method, data is held by charge accumulation in the floating gate 47. Floating gate 47
Injecting and releasing charge into the
This is performed by a tunnel current between b and the floating gate 47. The charge is detected by the gate electrode 46, the source 42, and the drain.
This is performed by the MOS transistor constituted by 43. Because when the charge accumulated in the floating gate 47 and the Q per unit area change of闘値voltage V T of the transistor is proportional to Q, may be detected V T.

第10図は電荷蓄積型記憶装置及び記憶媒体の第2の実
施例を示す断面図である。P−Si基板50上にN型ソース
51とドレーン52とゲート酸化膜53が形成され、他方絶縁
基板54上にゲート電極55、シリコン酸化膜56及びシリコ
ン窒化膜57が形成され、これらを対向させることによっ
てMNOS型メモリトランジスターが構成される。ゲート電
極55とSi基板50との間のバイアスによってゲートに微弱
な電流が流れ、シリコン酸化膜とシリコン窒化膜との伝
導度の差によってシリコン酸化膜5bとシリコン窒化膜57
の界面58に電荷が蓄積される。
FIG. 10 is a sectional view showing a second embodiment of the charge storage type storage device and the storage medium. N-type source on P-Si substrate 50
51, a drain 52, and a gate oxide film 53 are formed, and on the other hand, a gate electrode 55, a silicon oxide film 56, and a silicon nitride film 57 are formed on an insulating substrate 54, and an MNOS memory transistor is configured by facing these. . A weak current flows through the gate due to a bias between the gate electrode 55 and the Si substrate 50, and a difference in conductivity between the silicon oxide film and the silicon nitride film causes a difference between the silicon oxide film 5b and the silicon nitride film 57.
The electric charge is accumulated at the interface 58.

この電荷はゲート電極55とSi基板50とのバイアスの大
きさ及び極性を変えることによって制御することが出来
る。この電荷の有無でMNOSトランジスターのしきい値電
圧VTが変わるのでそれを検出すればよい。電荷蓄積型の
記憶装置ではノーマリーオンとノーマリオフ型によって
データを区別するのが実際的である。又N−MOSで説明
したが、PMOSでも同様の効果を実現出来る。
This charge can be controlled by changing the magnitude and polarity of the bias between the gate electrode 55 and the Si substrate 50. Since the threshold voltage V T of MNOS transistor in the presence or absence of the charge change may be detected. In a charge storage type storage device, it is practical to distinguish data between a normally-on type and a normally-off type. Although the description has been given of the N-MOS, the same effect can be realized by the PMOS.

又ソース、ドレーンの基板として単結晶Siを用いた
が、これは多結晶Siや非晶質Siを用いてもよい。
Although single-crystal Si is used as the source and drain substrates, polycrystalline Si or amorphous Si may be used.

(発明の効果) 本発明によって低コスト、大容量、ランダムアクセ
ス、可動部分なしのメモリーが実現できる。
(Effect of the Invention) According to the present invention, a low-cost, large-capacity, random-access, memory without moving parts can be realized.

【図面の簡単な説明】[Brief description of the drawings]

第1図は本発明のメモリーセルの構造図。第2図は第1
図のメモリーの配列を示す図。第3図は第1図のメモリ
ーのデコーディングの方式を示す図。第4図はSi多チッ
プ構成法を示す図。第5図はゲート又はゲートとワード
線の接続をレーザーにて破壊することによってデータを
書き込む方式の原理図。第6図はトランジスタとコンタ
クトとの接続によって構成されるメモリセルを示す図。
第7図は第6図のメモリセルの2×2の配列法及びデコ
ーディング方式を示す図。第8図は静電気を除去するた
めのガードリングを示す図。第9図は電荷蓄積型(フロ
ーティングゲート型)記憶装置を示す図。第10図は電荷
蓄積型(MNOSタイプ)の記憶装置の断面図。
FIG. 1 is a structural diagram of a memory cell of the present invention. Figure 2 shows the first
The figure which shows the arrangement | sequence of the memory of a figure. FIG. 3 is a diagram showing a decoding method of the memory of FIG. FIG. 4 is a diagram showing a method of forming a multi-Si chip. FIG. 5 is a principle diagram of a method of writing data by breaking a gate or a connection between a gate and a word line with a laser. FIG. 6 is a diagram showing a memory cell formed by connecting a transistor and a contact.
FIG. 7 is a diagram showing a 2 × 2 arrangement method and a decoding method of the memory cells of FIG. 6; FIG. 8 is a view showing a guard ring for removing static electricity. FIG. 9 is a diagram showing a charge storage type (floating gate type) storage device. FIG. 10 is a cross-sectional view of a charge storage type (MNOS type) storage device.

Claims (4)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】基板上に形成したソース、ドレインの配列
と別の絶縁基板上に形成したゲート電極の配列を対向さ
せることによって電界効果トランジスターの配列を形成
し、絶縁基板上のゲート電極の有無あるいはゲート電極
とワード線の接続の有無によってデータを判定し、前記
ソース、ドレインが形成された基板に読み取り回路を形
成することを特徴とする記憶装置。
An array of field-effect transistors is formed by making an array of a source and a drain formed on a substrate and an array of a gate electrode formed on another insulating substrate face each other, and determining whether a gate electrode is formed on the insulating substrate. Alternatively, data is determined based on the presence or absence of connection between a gate electrode and a word line, and a reading circuit is formed on the substrate on which the source and the drain are formed.
【請求項2】基板上に形成されたソース、ドレインの配
列と別の絶縁基板上に形成されたゲート電極及びフロー
ティングゲートの配列又は絶縁基板上に形成された絶縁
膜とこれとは別の種類の絶縁膜との多層膜の間にはさま
れたゲート電極の配列を対向させ、フローティングゲー
ト又は多層膜層間に電荷を蓄積することによってデータ
の書き込みを行うことを特徴とする記憶装置。
2. An arrangement of a source and a drain formed on a substrate and an arrangement of a gate electrode and a floating gate formed on another insulating substrate or an insulating film formed on an insulating substrate and another type thereof. A storage device characterized in that the arrangement of gate electrodes sandwiched between the insulating film and the multilayer film is opposed to each other, and data is written by accumulating charges between the floating gate and the multilayer film.
【請求項3】前記基板上および絶縁膜上に弱い導電性の
薄膜あるいはこの薄膜と導電性のガードリングを形成し
たことを特徴とする請求項1または2に記載の記憶装
置。
3. The memory device according to claim 1, wherein a weak conductive thin film or a guard ring conductive with the thin conductive film is formed on the substrate and the insulating film.
【請求項4】基板上のトランジスターの配列と、別の絶
縁基板上のコンタクトの配列を対向させてトランジスタ
ーからコンタクトを通して電流のパスが生ずる単位回路
を形成し、コンタクトがあるかないか、又はコンタクト
を通して電流が流れるパスがあるかないかによってデー
ターの1,0を判定することによって絶縁基板を記憶媒体
として使い、トランジスターの配列を読み取り装置とし
て使うことを特徴とする記憶装置。
4. An arrangement of transistors on a substrate and an arrangement of contacts on another insulating substrate are opposed to each other to form a unit circuit in which a current passes from the transistors through the contacts. A storage device characterized in that an insulating substrate is used as a storage medium by determining 1,0 of data depending on whether there is a path through which a current flows, and an array of transistors is used as a reading device.
JP2098104A 1990-04-13 1990-04-13 Storage device Expired - Fee Related JP2586174B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2098104A JP2586174B2 (en) 1990-04-13 1990-04-13 Storage device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2098104A JP2586174B2 (en) 1990-04-13 1990-04-13 Storage device

Publications (2)

Publication Number Publication Date
JPH03295273A JPH03295273A (en) 1991-12-26
JP2586174B2 true JP2586174B2 (en) 1997-02-26

Family

ID=14211023

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2098104A Expired - Fee Related JP2586174B2 (en) 1990-04-13 1990-04-13 Storage device

Country Status (1)

Country Link
JP (1) JP2586174B2 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10045192A1 (en) * 2000-09-13 2002-04-04 Siemens Ag Organic data storage, RFID tag with organic data storage, use of an organic data storage
JP5850301B2 (en) 2010-11-04 2016-02-03 株式会社リコー Image forming apparatus

Also Published As

Publication number Publication date
JPH03295273A (en) 1991-12-26

Similar Documents

Publication Publication Date Title
US6370056B1 (en) Ferroelectric memory and method of operating same
US6898105B2 (en) Ferroelectric non-volatile memory device having integral capacitor and gate electrode, and driving method of a ferroelectric non-volatile memory device
KR100229961B1 (en) Memory cell arrangement and process for operating it
EP0720172B1 (en) Ferroelectric memory cell and reading/writing method thereof
JPH05267687A (en) Nonvolatile storage element, nonvolatile storage device using same, and manufacture of nonvolatile storage element
KR100265061B1 (en) Data writing method of single transistor type ferroelectric memory
KR100263259B1 (en) Non-volatile ferroelectric memory device for storing data bits restored upon power-on and intermittently refreshed
KR0173855B1 (en) Semiconductor ic device using ferroelectric material in data storage cells
RU98118207A (en) SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR ITS MANUFACTURE
KR100609183B1 (en) Ferroelectric transistor, its use in a storage cell system and its method of production
KR100261221B1 (en) Single transistor unit cell, method for manufacturing thereof,memory circuit constructed the aboved cell and method for driving memory circuit
EP0055803B1 (en) Semiconductor memory
JP2586174B2 (en) Storage device
JP3026869B2 (en) Manufacturing method of semiconductor nonvolatile memory device
JP2001043694A (en) Semiconductor memory element
US6532166B1 (en) Memory device using a transistor and its fabrication method
KR100269209B1 (en) A nondestructive read out tft ferroelectric random access memory and an operating method thereof
JPS5846680A (en) Memory element
JP2762785B2 (en) Storage device
KR20010038789A (en) Nondestructive read-out Ferroelectric random access memory using CMOS and Driving method thereof
JP3021133B2 (en) Manufacturing method of semiconductor nonvolatile memory device
JPH04144282A (en) Semiconductor device
JPH09148541A (en) Ferroelectric storage device and its driving method
KR100479293B1 (en) Memory cell arrangement
JPS60200566A (en) Semiconductor integrated circuit device

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees