JP2569807B2 - プリチヤージ回路 - Google Patents
プリチヤージ回路Info
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- JP2569807B2 JP2569807B2 JP1148404A JP14840489A JP2569807B2 JP 2569807 B2 JP2569807 B2 JP 2569807B2 JP 1148404 A JP1148404 A JP 1148404A JP 14840489 A JP14840489 A JP 14840489A JP 2569807 B2 JP2569807 B2 JP 2569807B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はスイツチング電源に係り、特に電源入力コン
デンサのプリチヤージ回路に関するものである。
デンサのプリチヤージ回路に関するものである。
従来のこの種の電源のプリチヤージ回路の一例を第３
図に示し説明する。
図に示し説明する。
図において、21は入力電源、22はスイツチ、23は入力
平滑コンデンサ、24はこの入力平滑コンデンサ23と並列
に接続されたスイツチング電源回路、25はプリチヤージ
抵抗、26はこのプリチヤージ抵抗25の両端にソース・ド
レインを接続した短絡用FET、27,28は抵抗、29は検出ト
ランジスタで、この検出トランジスタ29のコレクタ・エ
ミツタ間にはツエナーダイオード30とバイアス抵抗31お
よびコンデンサ32が並列に接続されている。そして、こ
の検出トランジスタ29のベースは抵抗27を介してプリチ
ヤージ抵抗25の一端に接続され、エミツタはプリチヤー
ジ抵抗25の他端に接続され、コレクタは抵抗28を介して
短絡用FET26のゲートに接続されている。33はバイアス
抵抗である。
平滑コンデンサ、24はこの入力平滑コンデンサ23と並列
に接続されたスイツチング電源回路、25はプリチヤージ
抵抗、26はこのプリチヤージ抵抗25の両端にソース・ド
レインを接続した短絡用FET、27,28は抵抗、29は検出ト
ランジスタで、この検出トランジスタ29のコレクタ・エ
ミツタ間にはツエナーダイオード30とバイアス抵抗31お
よびコンデンサ32が並列に接続されている。そして、こ
の検出トランジスタ29のベースは抵抗27を介してプリチ
ヤージ抵抗25の一端に接続され、エミツタはプリチヤー
ジ抵抗25の他端に接続され、コレクタは抵抗28を介して
短絡用FET26のゲートに接続されている。33はバイアス
抵抗である。
そして、従来の電源のプリチヤージ回路は、この第３
図に示すように、プリチヤージ抵抗25の両端をバイポー
ラトランジスタである検出トランジスタ29のベース，エ
ミツタに接続し、コレクタを抵抗28を介してプリチヤー
ジ抵抗短絡用FET26のゲートに接続する構成となつてい
る。
図に示すように、プリチヤージ抵抗25の両端をバイポー
ラトランジスタである検出トランジスタ29のベース，エ
ミツタに接続し、コレクタを抵抗28を介してプリチヤー
ジ抵抗短絡用FET26のゲートに接続する構成となつてい
る。
第４図は第３図回路の動作を示すタイムチヤートで、
（ａ）はスイツチ22を示したものであり、（ｂ）はプリ
チヤージ抵抗25の両端電圧、（ｃ）は検出トランジスタ
29のコレクタ電圧、（ｄ）は短絡用FET26、（ｅ）はス
イツチング電源回路24に流れる電流Idcを示したもので
ある。そして、VTH1,VTH2は検出電圧を示す。
（ａ）はスイツチ22を示したものであり、（ｂ）はプリ
チヤージ抵抗25の両端電圧、（ｃ）は検出トランジスタ
29のコレクタ電圧、（ｄ）は短絡用FET26、（ｅ）はス
イツチング電源回路24に流れる電流Idcを示したもので
ある。そして、VTH1,VTH2は検出電圧を示す。
上述した従来のプリチヤージ回路では、プリチヤージ
の完了検出をトランジスタのVBEを用いて行つているた
め、第４図（ｂ）に示すプリチヤージ抵抗25の両端電圧
がＡのように検出電圧VTH1（＝VBEOFF）を下廻る場合は
正常に動作するが、Ｂのようにスイツチ電源回路24のス
タンバイバイアス電流が大きく検出電圧VTH1に到達しな
い場合にはFET26はオンされず、電源として不安定動作
または起動しないという課題があつた。
の完了検出をトランジスタのVBEを用いて行つているた
め、第４図（ｂ）に示すプリチヤージ抵抗25の両端電圧
がＡのように検出電圧VTH1（＝VBEOFF）を下廻る場合は
正常に動作するが、Ｂのようにスイツチ電源回路24のス
タンバイバイアス電流が大きく検出電圧VTH1に到達しな
い場合にはFET26はオンされず、電源として不安定動作
または起動しないという課題があつた。
これを防ぐため、プリチヤージ抵抗25の抵抗値を小さ
くすると、スイツチ22の投入時の突入ピーク電流 が増大するため、上述した従来のような直列型プリチヤ
ージ回路は極めて限定された用途にしか使用できなかつ
た。
くすると、スイツチ22の投入時の突入ピーク電流 が増大するため、上述した従来のような直列型プリチヤ
ージ回路は極めて限定された用途にしか使用できなかつ
た。
本発明のプリチヤージ回路は、大容量入力平滑コンデ
ンサを有する電源回路において、上記平滑コンデンサと
電源回路の並列回路に直列に接続したプリチヤージ抵抗
と、このプリチヤージ抵抗の両端にソース・ドレインを
接続したFETと、このFETのドレイン電極に第１の抵抗を
通して負入力を接続し、出力を第２の抵抗を通してその
FETのゲートに接続した第１の演算増幅器と、この第１
の演算増幅器の出力を入力とし反転積分回路を構成した
第２の演算増幅器からなり、この第２の演算増幅器の出
力を上記第１の演算増幅器の正入力に接続してなるもの
である。
ンサを有する電源回路において、上記平滑コンデンサと
電源回路の並列回路に直列に接続したプリチヤージ抵抗
と、このプリチヤージ抵抗の両端にソース・ドレインを
接続したFETと、このFETのドレイン電極に第１の抵抗を
通して負入力を接続し、出力を第２の抵抗を通してその
FETのゲートに接続した第１の演算増幅器と、この第１
の演算増幅器の出力を入力とし反転積分回路を構成した
第２の演算増幅器からなり、この第２の演算増幅器の出
力を上記第１の演算増幅器の正入力に接続してなるもの
である。
本発明においては、プリチヤージ抵抗短絡用FETの過
度オン状態を演算増幅器によりアナログ的に制御し、か
つ制御電圧傾斜を反転積分回路の定数で任意に設定でき
る。
度オン状態を演算増幅器によりアナログ的に制御し、か
つ制御電圧傾斜を反転積分回路の定数で任意に設定でき
る。
以下、図面に基づき本発明の実施例を詳細に説明す
る。
る。
第１図は本発明によるプリチヤージ回路の一実施例を
示す回路図である。
示す回路図である。
図において、１は入力電源、２はスイツチ、３は大容
量入力平滑コンデンサ（以下、平滑コンデンサと呼称す
る）、４はこの平滑コンデンサ３と並列に接続されたス
イツチング電源回路（以下、電源回路と呼称する）、５
は平滑コンデンサ３と電源回路４の並列回路に直列に接
続したプリチヤージ抵抗、６はこのプリチヤージ抵抗５
の両端にソース・ドレインを接続したFET、７はこのFET
6のドレイン電極に抵抗８を通して負入力を接続し、出
力を抵抗９を通してFET6のゲートに接続した演算増幅
器、10はクランプ用ツエナーダイオード、11はバイアス
抵抗、12はツエナーダイオード、13,14,15,16は抵抗、1
7は積分コンデンサ、18は演算増幅器７の出力を入力と
し反転積分回路を構成した演算増幅器で、この演算増幅
器18の出力を演算増幅器７の正入力に接続している。
量入力平滑コンデンサ（以下、平滑コンデンサと呼称す
る）、４はこの平滑コンデンサ３と並列に接続されたス
イツチング電源回路（以下、電源回路と呼称する）、５
は平滑コンデンサ３と電源回路４の並列回路に直列に接
続したプリチヤージ抵抗、６はこのプリチヤージ抵抗５
の両端にソース・ドレインを接続したFET、７はこのFET
6のドレイン電極に抵抗８を通して負入力を接続し、出
力を抵抗９を通してFET6のゲートに接続した演算増幅
器、10はクランプ用ツエナーダイオード、11はバイアス
抵抗、12はツエナーダイオード、13,14,15,16は抵抗、1
7は積分コンデンサ、18は演算増幅器７の出力を入力と
し反転積分回路を構成した演算増幅器で、この演算増幅
器18の出力を演算増幅器７の正入力に接続している。
そして、入力電源1,スイツチ2,平滑コンデンサ3,電源
回路４およびプリチヤージ抵抗５からなるメインループ
に、抵抗8,クランプツエナーダイオード10を通して演算
増幅器７にプリチヤージ電圧を送出し、この演算増幅器
７の出力は抵抗９を通して短絡用FET6のゲートを駆動
し、また、この演算増幅器７の出力は演算増幅器18,抵
抗13,14,15,16および積分コンデンサ17からなる反転積
分回路の入力に接続され、また、この反転積分回路の出
力は演算回路７の正入力端子に接続するように構成され
ている。
回路４およびプリチヤージ抵抗５からなるメインループ
に、抵抗8,クランプツエナーダイオード10を通して演算
増幅器７にプリチヤージ電圧を送出し、この演算増幅器
７の出力は抵抗９を通して短絡用FET6のゲートを駆動
し、また、この演算増幅器７の出力は演算増幅器18,抵
抗13,14,15,16および積分コンデンサ17からなる反転積
分回路の入力に接続され、また、この反転積分回路の出
力は演算回路７の正入力端子に接続するように構成され
ている。
第２図は第１図の動作説明に供するタイムチヤート
で、（ａ）はスイツチ２を示したものであり、（ｂ）は
プリチヤージ抵抗５の両端電圧、（ｃ）は演算増幅器18
の出力電圧、（ｄ）は短絡用FET6、（ｅ）は電源回路４
に流れる電流Idc、（ｆ）は演算増幅器７の出力を示し
たものである。
で、（ａ）はスイツチ２を示したものであり、（ｂ）は
プリチヤージ抵抗５の両端電圧、（ｃ）は演算増幅器18
の出力電圧、（ｄ）は短絡用FET6、（ｅ）は電源回路４
に流れる電流Idc、（ｆ）は演算増幅器７の出力を示し
たものである。
そして、この第２図において、（イ）に示す間プリチ
ヤージ抵抗５の両端電圧は演算増幅器18の出力電圧と同
じであり、また、（ロ）は演算増幅器18に応じたオン抵
抗を示す。VTH1,VTH2は検出電圧を示す。
ヤージ抵抗５の両端電圧は演算増幅器18の出力電圧と同
じであり、また、（ロ）は演算増幅器18に応じたオン抵
抗を示す。VTH1,VTH2は検出電圧を示す。
つぎに第１図に示す実施例の動作を第２図を参照して
説明する。
説明する。
いま、時刻t0でスイツチ２がオンする（第２図（ａ）
参照）と、平滑コンデンサ３はプリチヤージ抵抗５を通
して充電し、このプリチヤージ抵抗５の両端電圧（第２
図（ｂ）参照）は時刻t1で演算増幅器18の出力オフ電圧
（検出電圧）VTH1まで低下する。（VTH1は演算増幅器18
の出力オフ電圧を検出電圧として使つているもので、原
理的には何Ｖでもよい）。そして、検出電圧VTH1に達す
ると演算増幅器７は反転し、短絡用FET6に駆動電圧を与
えると共に演算増幅器18を中心とする反転積分回路を動
作させるため検出電圧VTH1は時刻t1から直線的に低下す
る。
参照）と、平滑コンデンサ３はプリチヤージ抵抗５を通
して充電し、このプリチヤージ抵抗５の両端電圧（第２
図（ｂ）参照）は時刻t1で演算増幅器18の出力オフ電圧
（検出電圧）VTH1まで低下する。（VTH1は演算増幅器18
の出力オフ電圧を検出電圧として使つているもので、原
理的には何Ｖでもよい）。そして、検出電圧VTH1に達す
ると演算増幅器７は反転し、短絡用FET6に駆動電圧を与
えると共に演算増幅器18を中心とする反転積分回路を動
作させるため検出電圧VTH1は時刻t1から直線的に低下す
る。
演算増幅器７は、プリチヤージ抵抗５の電圧に対し負
帰還構成をとつているため、プリチヤージ抵抗５の電圧
は短絡用FET6のオン抵抗変化制御により演算増幅器18の
出力電圧と同じ傾斜で低下（第２図（ｃ）参照）し、演
算増幅器18の出力電圧が最低電圧なる時刻t2の時点で完
全にオンとなり、プリチヤージが完了する。
帰還構成をとつているため、プリチヤージ抵抗５の電圧
は短絡用FET6のオン抵抗変化制御により演算増幅器18の
出力電圧と同じ傾斜で低下（第２図（ｃ）参照）し、演
算増幅器18の出力電圧が最低電圧なる時刻t2の時点で完
全にオンとなり、プリチヤージが完了する。
そして、起動後の通常の短絡用FET6のオン状態では演
算増幅器７が反転しないような電圧ドロツプのオン抵抗
FETを選定するが、何等かの障害が発生し電源回路４の
電流Idcが急増した時刻t3のようなとき（第２図（ｅ）
参照）は、短絡用FET6の電圧ドロツプが演算増幅器18の
残留最低電圧をオーバーし、直ちに短絡用FET6をオフさ
せる（第２図（ｄ）参照）ため、回路はプリチヤージ抵
抗５で決まる高インピーダンスになり、仮に電源回路４
の主トランジスタが短絡障害を起したときでも回路の焼
損などの事故を防止する。
算増幅器７が反転しないような電圧ドロツプのオン抵抗
FETを選定するが、何等かの障害が発生し電源回路４の
電流Idcが急増した時刻t3のようなとき（第２図（ｅ）
参照）は、短絡用FET6の電圧ドロツプが演算増幅器18の
残留最低電圧をオーバーし、直ちに短絡用FET6をオフさ
せる（第２図（ｄ）参照）ため、回路はプリチヤージ抵
抗５で決まる高インピーダンスになり、仮に電源回路４
の主トランジスタが短絡障害を起したときでも回路の焼
損などの事故を防止する。
以上説明したように本発明は、プリチヤージ抵抗短絡
用FETの過渡オン状態を演算増幅器によりアナログ的に
制御し、かつ制御電圧傾斜を反転積分回路の定数で任意
に設定できるため、あらゆる平滑コンデンサと電源回路
の組合せに対しても共通して安定したプリチヤージ回路
が構成でき、また、プリチヤージ抵抗の抵抗値も検出電
圧VTH1の設定が任意である点からバイアス電流の大きな
電源回路に対しても高抵抗値を選ぶことができ、突入ピ
ーク電流が小さく、かつプリチヤージ抵抗に小形小電力
抵抗を使用できる極めて有用性の高いプリチヤージ回路
を実現することができる効果がある。
用FETの過渡オン状態を演算増幅器によりアナログ的に
制御し、かつ制御電圧傾斜を反転積分回路の定数で任意
に設定できるため、あらゆる平滑コンデンサと電源回路
の組合せに対しても共通して安定したプリチヤージ回路
が構成でき、また、プリチヤージ抵抗の抵抗値も検出電
圧VTH1の設定が任意である点からバイアス電流の大きな
電源回路に対しても高抵抗値を選ぶことができ、突入ピ
ーク電流が小さく、かつプリチヤージ抵抗に小形小電力
抵抗を使用できる極めて有用性の高いプリチヤージ回路
を実現することができる効果がある。
第１図は本発明によるプリチヤージ回路の一実施例を示
す回路図、第２図は第１図の動作説明に供するタイムチ
ヤート、第３図は従来のプリチヤージ回路の一例を示す
回路図、第４図は第３図回路の動作を示すタイムチヤー
トである。 ３……入力平滑コンデンサ（平滑コンデンサ）、４……
スイツチング電源回路（電源回路）、５……プリチヤー
ジ抵抗、６……短絡用FET、７……演算増幅器、8,9……
抵抗、10……クランプ用ツエナーダイオード、11……バ
イアス抵抗、12……ツエナーダイオード、13〜16……抵
抗、17……積分コンデンサ、18……演算増幅器。
す回路図、第２図は第１図の動作説明に供するタイムチ
ヤート、第３図は従来のプリチヤージ回路の一例を示す
回路図、第４図は第３図回路の動作を示すタイムチヤー
トである。 ３……入力平滑コンデンサ（平滑コンデンサ）、４……
スイツチング電源回路（電源回路）、５……プリチヤー
ジ抵抗、６……短絡用FET、７……演算増幅器、8,9……
抵抗、10……クランプ用ツエナーダイオード、11……バ
イアス抵抗、12……ツエナーダイオード、13〜16……抵
抗、17……積分コンデンサ、18……演算増幅器。
Claims (1)
- 【請求項１】大容量入力平滑コンデンサを有する電源回
路において、前記平滑コンデンサと電源回路の並列回路
に直列に接続したプリチヤージ抵抗と、このプリチヤー
ジ抵抗の両端にソース・ドレインを接続したFETと、こ
のFETのドレイン電極に第１の抵抗を通して負入力を接
続し、出力を第２の抵抗を通して害FETのゲートに接続
した第１の演算増幅器と、この第１の演算増幅器の出力
を入力とし反転積分回路を構成した第２の演算増幅器か
らなり、この第２の演算増幅器の出力を前記第１の演算
増幅器の正入力に接続してなることを特徴とするプリチ
ヤージ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1148404A JP2569807B2 (ja) | 1989-06-13 | 1989-06-13 | プリチヤージ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1148404A JP2569807B2 (ja) | 1989-06-13 | 1989-06-13 | プリチヤージ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0318269A JPH0318269A (ja) | 1991-01-25 |
| JP2569807B2 true JP2569807B2 (ja) | 1997-01-08 |
Family
ID=15452026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1148404A Expired - Fee Related JP2569807B2 (ja) | 1989-06-13 | 1989-06-13 | プリチヤージ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2569807B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030070160A (ko) * | 2002-02-21 | 2003-08-29 | 강석흥 | 러브 의자 |
| KR20030078408A (ko) * | 2002-03-29 | 2003-10-08 | 강석흥 | 운동 의자 |
| JP2005117777A (ja) * | 2003-10-07 | 2005-04-28 | Toshiba Elevator Co Ltd | エレベータの電力変換装置 |
-
1989
- 1989-06-13 JP JP1148404A patent/JP2569807B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0318269A (ja) | 1991-01-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |