JP2560072B2 - 半導体装置における高融点金属電極の形成方法 - Google Patents
半導体装置における高融点金属電極の形成方法Info
- Publication number
- JP2560072B2 JP2560072B2 JP63061501A JP6150188A JP2560072B2 JP 2560072 B2 JP2560072 B2 JP 2560072B2 JP 63061501 A JP63061501 A JP 63061501A JP 6150188 A JP6150188 A JP 6150188A JP 2560072 B2 JP2560072 B2 JP 2560072B2
- Authority
- JP
- Japan
- Prior art keywords
- refractory metal
- thin film
- silicon substrate
- metal thin
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔概 要〕 半導体装置における高融点金属電極の形成方法に関
し、 高融点金属とシリコン基板との熱処理によるローカル
シリサイド化反応を抑制することを目的とし、 不活性ガスに酸素を加えた雰囲気中で、CVD法によっ
て高融点金属薄膜をシリコン基板上に選択的に形成する
薄膜形成工程と、該薄膜形成工程により形成した高融点
金属薄膜上に、不活性ガスに還元性ガスを加えた雰囲気
中で、CVD法により高融点金属厚膜を成長する厚膜形成
工程とを含み構成する。
し、 高融点金属とシリコン基板との熱処理によるローカル
シリサイド化反応を抑制することを目的とし、 不活性ガスに酸素を加えた雰囲気中で、CVD法によっ
て高融点金属薄膜をシリコン基板上に選択的に形成する
薄膜形成工程と、該薄膜形成工程により形成した高融点
金属薄膜上に、不活性ガスに還元性ガスを加えた雰囲気
中で、CVD法により高融点金属厚膜を成長する厚膜形成
工程とを含み構成する。
本発明は、半導体装置における高融点金属電極の形成
方法、より詳しくはシリコン基板やポリシリコン上への
高融点金属電極の形成方法に関する。
方法、より詳しくはシリコン基板やポリシリコン上への
高融点金属電極の形成方法に関する。
半導体装置製作工程において、高融点金属をシリコン
やポリシリコンに直接に接触させて電極を形成する場合
がある。
やポリシリコンに直接に接触させて電極を形成する場合
がある。
例えば、シリコン基板に形成したトランジスタのソー
スやドレインに電極を配線する場合、第３図（ａ）に見
られるように、シリコン基板２上のPSG膜１に形成した
コンタクトホール３に、CVD法により高融点金属16を埋
めて、その上からアルミニュウム製導体配線４を施すよ
うにしたものがある。
スやドレインに電極を配線する場合、第３図（ａ）に見
られるように、シリコン基板２上のPSG膜１に形成した
コンタクトホール３に、CVD法により高融点金属16を埋
めて、その上からアルミニュウム製導体配線４を施すよ
うにしたものがある。
しかし、PSG膜１を平坦化する等のためにシリコン基
板２を加熱すると、コンタクトホール３内の高融点金属
16とシリコンが反応してローカルシリサイド化してしま
うため、第３図（ｂ）に見られるように、界面に生じた
シリサイドのグレイン15等により、高融点金属16とシリ
コン基板２と接触抵抗が高くなったり、極端な場合には
ｎ型不純物拡散層17との接合破壊に到ってしまうといっ
た問題がある。
板２を加熱すると、コンタクトホール３内の高融点金属
16とシリコンが反応してローカルシリサイド化してしま
うため、第３図（ｂ）に見られるように、界面に生じた
シリサイドのグレイン15等により、高融点金属16とシリ
コン基板２と接触抵抗が高くなったり、極端な場合には
ｎ型不純物拡散層17との接合破壊に到ってしまうといっ
た問題がある。
本発明はこのような問題に鑑みてなされたものであっ
て、高融点金属とシリコン基板とのローカルシリサイド
を抑制することができる高融点金属電極の形成方法を提
供することを目的とする。
て、高融点金属とシリコン基板とのローカルシリサイド
を抑制することができる高融点金属電極の形成方法を提
供することを目的とする。
上記課題は、不活性ガスに酸素を加えた雰囲気中で、
CVD法によって高融点金属薄膜５をシリコン基板上２に
形成する金属薄膜形成工程と、該金属薄膜形成工程によ
り形成した高融点金属薄膜５上に、不活性ガスに還元性
ガスを加えた雰囲気中で、CVD法により高融点金属厚膜
６を成長する金属厚膜形成工程とを含む半導体装置にお
ける高融点金属電極の形成方法により解決する。
CVD法によって高融点金属薄膜５をシリコン基板上２に
形成する金属薄膜形成工程と、該金属薄膜形成工程によ
り形成した高融点金属薄膜５上に、不活性ガスに還元性
ガスを加えた雰囲気中で、CVD法により高融点金属厚膜
６を成長する金属厚膜形成工程とを含む半導体装置にお
ける高融点金属電極の形成方法により解決する。
即ち本発明において、不活性ガスの雰囲気中で、高融
点金属元素を含む反応生ガスをシリコン基板２上に供給
すると、シリコン基板２表面で高融点金属薄膜５が気相
成長する。
点金属元素を含む反応生ガスをシリコン基板２上に供給
すると、シリコン基板２表面で高融点金属薄膜５が気相
成長する。
この場合、不活性ガスに混入した酸素が高融点金属に
混入する。
混入する。
次に、不活性ガスに還元性ガスを加えた雰囲気中で、
高融点金属の厚膜６をCVD法により形成する。
高融点金属の厚膜６をCVD法により形成する。
ところで、シリコン基板２の界面に形成された高融点
金属薄膜５には、酸素が含まれているため、半導体装置
の製造工程において熱処理をした場合に、シリコン基板
２の界面において、シリコンと高融点金属が結合する前
に高融点金属薄膜５中の酸素がシリコンと反応して二酸
化シリコン（SiO2）を作るため、ローカルシリサイド化
が抑制される。
金属薄膜５には、酸素が含まれているため、半導体装置
の製造工程において熱処理をした場合に、シリコン基板
２の界面において、シリコンと高融点金属が結合する前
に高融点金属薄膜５中の酸素がシリコンと反応して二酸
化シリコン（SiO2）を作るため、ローカルシリサイド化
が抑制される。
従って、高融点金属とシリコン基板２との界面は熱的
に安定である。
に安定である。
そこで、以下に本発明の一実施例を図示した図面に基
づいて説明する。
づいて説明する。
第１図は、本発明の一実施例を示すものであって、図
中符号１は、シリコン基板２上に形成したPSG膜で、こ
のPSG膜１には、その上面に形成する配線電極４とシリ
コン基板２とを導通させるためのコンタクトホール３が
形成されている（第１図ａ）。
中符号１は、シリコン基板２上に形成したPSG膜で、こ
のPSG膜１には、その上面に形成する配線電極４とシリ
コン基板２とを導通させるためのコンタクトホール３が
形成されている（第１図ａ）。
このコンタクトホール３内にタングステン、モリブデ
ン、チタン等の高融点金属を埋込む場合には、まず、膜
中に20〜30％の酸素を含む高融点金属薄膜５を前処理と
して100Å程度の厚さに形成する（同図ｂ）。
ン、チタン等の高融点金属を埋込む場合には、まず、膜
中に20〜30％の酸素を含む高融点金属薄膜５を前処理と
して100Å程度の厚さに形成する（同図ｂ）。
酸素を含むこの高融点金属薄膜５は、250℃以下の温
度の減圧雰囲気中において、高融点金属元素を有する反
応性ガスと1000PPM以下の微量酸素（O2）を不活性ガス
に加えたCVD法により形成される。
度の減圧雰囲気中において、高融点金属元素を有する反
応性ガスと1000PPM以下の微量酸素（O2）を不活性ガス
に加えたCVD法により形成される。
高融点金属としてタングステンを用いる場合には、反
応性ガスとして六フッ化タングステン（WF6）を用い
る。また、不活性ガスとしては窒素（N2）ガスやアルゴ
ン（Ar）ガスを使用する。
応性ガスとして六フッ化タングステン（WF6）を用い
る。また、不活性ガスとしては窒素（N2）ガスやアルゴ
ン（Ar）ガスを使用する。
次に、酸素を含んだ高融点金属薄膜５上に高融点金属
厚膜６を形成する（同図ｃ）。
厚膜６を形成する（同図ｃ）。
この場合、不活性ガスには、高融点金属薄膜５を形成
する際に使用した酸素の代わりに水素（H2）やシラン
（SiH4）等の還元性ガスを加える。
する際に使用した酸素の代わりに水素（H2）やシラン
（SiH4）等の還元性ガスを加える。
そして、高融点金属薄膜５の形成温度と同程度かそれ
以上の温度の減圧雰囲気中で、PSG膜１のコンタクトホ
ール３内に高融点金属を１ηｍ程度の厚さに選択的に形
成する。
以上の温度の減圧雰囲気中で、PSG膜１のコンタクトホ
ール３内に高融点金属を１ηｍ程度の厚さに選択的に形
成する。
以上の工程によりコンタクトホール３内に埋込まれた
高融点金属は、PSG膜１を平坦化するために熱を加えて
も、酸素を含んだ高融点金属薄膜５が高融点金属厚膜６
とシリコン基板２との界面に存在するために、基板２の
シリコンは高融点金属よりも酸素と結合してSiO28を形
成する（同図ｄ）。このため、シリサイド反応が起き難
くなる。
高融点金属は、PSG膜１を平坦化するために熱を加えて
も、酸素を含んだ高融点金属薄膜５が高融点金属厚膜６
とシリコン基板２との界面に存在するために、基板２の
シリコンは高融点金属よりも酸素と結合してSiO28を形
成する（同図ｄ）。このため、シリサイド反応が起き難
くなる。
この熱処理によって形成されるSiO28の抵抗率はシリ
サイドよりも高いが、極めて薄いため無視できる。
サイドよりも高いが、極めて薄いため無視できる。
次に、本発明の実験結果を示す。
シリコン基板２にｎ型の不純物を1023cm-3の濃度に拡
散し、酸素を含む不活性ガス中でその不純物上に100Å
厚のタングステン（Ｗ）薄膜25をCVD成長させ、その
後、還元性ガスを加えた不活性ガス中でタングステンの
厚膜26をCVD法により選択的に形成した（第２図）。
散し、酸素を含む不活性ガス中でその不純物上に100Å
厚のタングステン（Ｗ）薄膜25をCVD成長させ、その
後、還元性ガスを加えた不活性ガス中でタングステンの
厚膜26をCVD法により選択的に形成した（第２図）。
次に、PSG膜１を平坦化するためにアニールした場合
の抵抗率を測定した結果、〜10-7Ω/cm2となった。
の抵抗率を測定した結果、〜10-7Ω/cm2となった。
ところで、酸素を加えずにシリコン基板２にタングス
テンを形成し、これにアニールを施さない状態で接触抵
抗を測定すると、〜10-7Ω/cm2となり、本発明により形
成した高融点金属とシリコン基板２との界面は熱的に安
定していることがわかる。
テンを形成し、これにアニールを施さない状態で接触抵
抗を測定すると、〜10-7Ω/cm2となり、本発明により形
成した高融点金属とシリコン基板２との界面は熱的に安
定していることがわかる。
なお、上記した実施例では高融点金属をシリコン基板
上に形成する場合について説明したが、ポリシリコン膜
上に形成する場合にも適用できる。
上に形成する場合について説明したが、ポリシリコン膜
上に形成する場合にも適用できる。
以上述べたように本発明は、高融点金属電極をシリコ
ン基板上に形成する際、その前処理として、酸素を加え
た不活性ガス中で高融点金属の薄膜を形成するようにし
たので、シリコン基板と高融点金属との界面において、
酸素を微量（20〜30％）含んだ高融点金属薄膜を形成し
てシリサイド化を抑制することができ、その接触抵抗の
増加を抑えることができる。
ン基板上に形成する際、その前処理として、酸素を加え
た不活性ガス中で高融点金属の薄膜を形成するようにし
たので、シリコン基板と高融点金属との界面において、
酸素を微量（20〜30％）含んだ高融点金属薄膜を形成し
てシリサイド化を抑制することができ、その接触抵抗の
増加を抑えることができる。
第１図は、本発明の一実施例を示す基板の断面図、 第２図は、本発明の実施例を示す基板の断面図、 第３図は、従来方法により作製した装置の一例を示す断
面図である。 （符号の説明） １……PSG膜、 ２……シリコン基板、 ３……コンタクトホール、 ４……導体配線、 5,25……高融点金属薄膜、 6,26……高融点金属厚膜、 ７……ｎ型不純物拡散層、 ８……SiO2。
面図である。 （符号の説明） １……PSG膜、 ２……シリコン基板、 ３……コンタクトホール、 ４……導体配線、 5,25……高融点金属薄膜、 6,26……高融点金属厚膜、 ７……ｎ型不純物拡散層、 ８……SiO2。
Claims (1)
- 【請求項１】不活性ガスに酸素を加えた雰囲気中で、CV
D法によって高融点金属薄膜（５）をシリコン基板上
（２）に形成する金属薄膜形成工程と、 該金属薄膜形成工程により形成した高融点金属薄膜
（５）上に、不活性ガスに還元性ガスを加えた雰囲気中
で、CVD法により高融点金属厚膜（６）を成長する金属
厚膜形成工程とを含む半導体装置における高融点金属電
極の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63061501A JP2560072B2 (ja) | 1988-03-15 | 1988-03-15 | 半導体装置における高融点金属電極の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63061501A JP2560072B2 (ja) | 1988-03-15 | 1988-03-15 | 半導体装置における高融点金属電極の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01235238A JPH01235238A (ja) | 1989-09-20 |
| JP2560072B2 true JP2560072B2 (ja) | 1996-12-04 |
Family
ID=13172902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63061501A Expired - Fee Related JP2560072B2 (ja) | 1988-03-15 | 1988-03-15 | 半導体装置における高融点金属電極の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2560072B2 (ja) |
-
1988
- 1988-03-15 JP JP63061501A patent/JP2560072B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01235238A (ja) | 1989-09-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5240739A (en) | Chemical vapor deposition technique for depositing titanium silicide on semiconductor wafers | |
| US4458410A (en) | Method of forming electrode of semiconductor device | |
| US4442449A (en) | Binary germanium-silicon interconnect and electrode structure for integrated circuits | |
| JPS63133650A (ja) | 多結晶シリコン層上にシリサイドの接着層を形成する方法 | |
| JPS61134055A (ja) | 半導体装置の製造方法 | |
| JP2560072B2 (ja) | 半導体装置における高融点金属電極の形成方法 | |
| JP3033526B2 (ja) | 半導体装置の製造方法 | |
| JPH0368133A (ja) | 固相拡散方法 | |
| JPS60130825A (ja) | 半導体装置の製造方法 | |
| JPH03205830A (ja) | 半導体装置及び多結晶ゲルマニウムの製造方法 | |
| JP2586816B2 (ja) | 半導体装置の製造方法 | |
| KR970006935B1 (ko) | 반도체 소자의 금속 배선 형성방법 | |
| JP2616034B2 (ja) | 半導体集積回路装置 | |
| JPH0462974A (ja) | Ｍｏｓ型電界効果トランジスタ及びその製造方法 | |
| JPS6160580B2 (ja) | ||
| JPH0756866B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPH06104203A (ja) | 半導体装置の製造方法 | |
| JPS61248447A (ja) | 配線層の形成方法 | |
| JPS6110233A (ja) | 半導体装置の製造方法 | |
| JP3231757B2 (ja) | 半導体装置の製造方法 | |
| JPH05109651A (ja) | 半導体素子およびその製造方法 | |
| JP2002217379A (ja) | 半導体装置の製造方法 | |
| JPH03116723A (ja) | オーミック電極の形成方法 | |
| JPH0620996A (ja) | 半導体装置及びその製造方法 | |
| JPS60245256A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |