JP2559991B2

JP2559991B2 - 画素データを処理する装置および方法

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Publication number: JP2559991B2
Application number: JP5248313A
Authority: JP
Inventors: アンドリュー・デーヴィッド・ボーエン; デーヴィッド・コンラッド・タネンバウム
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1992-10-30
Filing date: 1993-10-04
Publication date: 1996-12-04
Anticipated expiration: 2011-12-04
Also published as: US5367632A; JPH06208369A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本願発明は、全般的に情報処理シ
ステムに関し、詳細には、ラスタ・グラフィックス・デ
ィスプレイ・システム内のデータ処理を改善するための
ハードウェア論理機構および処理方法に関する。さらに
詳細には、本願発明は、ラスタ・グラフィックス・ディ
スプレイ・システム内のメモリ・コントローラが極めて
柔軟であり、該メモリ・コントローラにより関連するフ
レーム・バッファの内容が画素ごとに動的に定義できる
システムに関する。

【０００２】

【従来の技術】コンピュータ・グラフィックス・ディス
プレイ・システム、たとえばＣＡＤ／ＣＡＭグラフィッ
クス・ワークステーションは、科学、工学、製造、その
他の適用業務用の３次元（３Ｄ）オブジェクトの２次元
（２Ｄ）表現を生成し表示するために広く使用されてい
る。通常、グラフィックス・ディスプレイ・システム
は、コマンドおよびデータがサブシステム中でパイプラ
イン式に処理されるように相互接続された、形状プロセ
ッサ・サブシステムとラスタ化サブシステムに再分割さ
れる。ますます高品質のレンダリングと複雑なイメージ
が求められているため、たえずそのようなシステムの計
算上の柔軟性を高めていく必要がある。

【０００３】しかし、ますます多くのフレーム・バッフ
ァ資源が必要となるため、グラフィックス・システムの
価格は上昇を続けている。典型的な適用業務では、１画
素当たり１００ビットを上回るデータが必要となること
がある。さらに問題なのは、異なる適用業務には異なる
種類のビット・プレーンが必要になることである。たと
えば、ある適用業務で複数組のオーバレイ・プレーンが
必要となり、別の適用業務では多角形の領域の塗りつぶ
しを制御するための塗りつぶし制御プレーンが必要とな
ることがある。あらゆる適用業務に十分な多数の専用ビ
ット・プレーンを提供するには、受け入れられないほど
多数のビット・プレーンが必要になる。

【０００４】

【発明が解決しようとする課題】したがって、本願発明
の目的は、フレーム・バッファ内の限られたビット・プ
レーンをウィンドウごとに管理し、選択的に割り振るこ
とによって、フレーム・バッファのメモリ要件を最小限
に抑えながら、利用可能な機能を最大にすることができ
る方法および装置を提供することである。

【０００５】本願発明の他の目的は、フレーム・バッフ
ァに対するアクセスをプログラム可能な方法で制御する
ことによって、読取り操作時および書込み操作時にアク
セスされるバッファ域を独立に制御できる方法および装
置を提供することである。

【０００６】本願発明の他の目的は、所与のバッファ域
を複数のウィンドウのそれぞれにおいて様々な機能に使
用できるような柔軟性を提供するための方法および装置
を提供することである。

【０００７】

【課題を解決するための手段】本発明のメモリ制御シス
テムは、図形要件に基づいて第一の複数の画素属性を発
生し、かつ、第二の複数の画素属性を入力として受け取
るための画素属性生成手段を含み、所定の画像を表示装
置上に表示するために、図形要件を各画素当たり複数ビ
ットから成る画素データの二次元アレイに変換するコン
ピュータ・グラフィックス・システムのためのメモリ制
御システムである。このメモリ制御システムは、複数の
データアクセス・ポートを有し、これらのポートを介し
て前記二次元アレイ画素データを受け取って記憶するた
めのメモリ手段と、前記画素属性生成手段を前記複数の
データアクセス・ポートの各々に選択的に接続するため
のデータバスであって、複数のバス・セグメントに分割
され各セグメントが、各々、前記メモリ手段内で各画素
に対応して割り当てられている複数ビットから成る各画
素サブセットに対応するデータバスとを含んでいる。さ
らに、このメモリ制御システムは、前記第一または第二
の複数の画素属性のうちの各画素属性および前記複数の
バス・セグメントのうちの各セグメントを命令ワードに
基づいて選択すると同時に選択された画素属性をそれに
対応して選択されたバス・セグメントに結合するための
選択的結合手段を含むプログラムに基づき動作するメモ
リ制御システムである。

【０００８】本発明のメモリ制御システムは、複数のデ
ータアクセス・ポートを有するメモリ手段内に記憶中の
画素属性を読み取り、修正処理し、そして書き込むため
の画素修正プロセッサを有するグラフィックス処理シス
テムのためのメモリ制御システムである。このメモリ制
御システムは、各画素属性に対して、前記メモリ手段
内のバッファ・ロケーションを指定するための命令ワー
ドに基づき動作する制御手段を含み、さらに、前記デー
タアクセス・ポートの各一つを介して前記メモリ手段内
のバッファ・ロケーションに割り当てられているデータ
バス・セグメントの複数から成り、前記制御手段に応答
して各データバス・セグメントを前記制御手段により指
定された画素属性に結合することにより前記修正プロセ
ッサを前記メモリ手段に接続するための結合手段を含む
プログラムに基づき動作するメモリ制御システムであ
る。

【０００９】

【実施例】グラフィックス・システムの概略図を図１に
示す。形状プロセッサ・サブシステム１０１は、ホスト
・プロセッサ１００から受け取った形状データＸ、Ｙ、
Ｚおよびカラー・データに応答し、変換を適用する。ホ
スト・プロセッサ１００は、グラフィックス・アダプタ
（要素１０１ないし１０６）、たとえばＲＩＳＣシステ
ム／６０００^TMワークステーション（ＲＩＳＣシステム
／６０００はＩＢＭの登録商標）にデータを供給できる
任意のコンピュータ・エンジンとすることができる。形
状プロセッサ・サブシステム１０１は、頂点の修正済み
データ・ストリームを作成してラスタ化サブシステム１
０２に送る。ラスタ化サブシステム１０２は、頂点デー
タ（位置、カラー、その他のレンダリング属性）に応答
し、適切な画素の値を生成する。たとえば、２つの頂点
が線を定義すると、ラスタ化サブシステム１０２は、頂
点の間にある画素を生成する。別の例として、３つの頂
点が三角形を定義すると、ラスタ化サブシステム１０２
は三角形の内部画素を生成する。

【００１０】ラスタ化サブシステム１０２は、画素デー
タを生成し、生成された画素データをフレーム・バッフ
ァ１０３に記憶する。フレーム・バッファ１０３は、画
素の属性を記憶するための、複数のビデオ・ランダム・
アクセス・メモリ（ＶＲＡＭ）デバイス１０４および動
的ランダム・アクセス・メモリ（ＤＲＡＭ）デバイス１
０５から構成される。ＶＲＡＭおよびＤＲＡＭは、当技
術分野で周知の普通のメモリ・デバイスである。ＶＲＡ
Ｍは主として、通常のランダム・アクセス・ポートに加
えて、直列データ・ポートを有する点でＤＲＡＭと異な
る。

【００１１】フレーム・バッファ１０３のＶＲＡＭ１０
４は一般に、表示されるスクリーン・イメージと関連す
る画素データ、たとえばカラー・データを格納する。各
ＶＲＡＭ１０４の直列ポートからのデータは、スクリー
ン制御論理機構１０６に渡される。通常のグラフィック
ス適用業務では、スクリーンは、陰極線管（ＣＲＴ）モ
ニタ１０７であり、スクリーン制御論理機構１０６はＲ
ＡＭＤＡＣである。ＲＡＭＤＡＣは、普通の適用業務固
有の集積回路（ＡＳＩＣ）であり、様々なカラー成分用
の１つまたは複数のディジタル・アナログ変換器（ＤＡ
Ｃ）を駆動するランダム・アクセス・メモリ（ＲＡＭ）
参照テーブルから構成され、当業者には周知である。Ｃ
ＲＴモニタ１０７を図示してあるが、本願発明の範囲内
で任意の表示装置またはイメージ記憶装置を使用するこ
とができる。他の例として、プラズマ・ディスプレイや
ＮＴＳＣビデオ出力がある。

【００１２】ＤＲＡＭ１０５は一般に、表示されない画
素属性、たとえばＺ深さ特性や累積バッファを記憶する
のに使用される。

【００１３】ラスタ化サブシステム１０２のさらに詳細
な実施例を図２に示す。この実施例は、複数ラスタライ
ザ・システムを備えているが、単一ラスタライザ・シス
テムも同様に好ましい実施例の範囲に含まれる。同様
に、図示した複数のラスタライザは何個でもよく、必ず
しも４個とする必要はない。データは、形状プロセッサ
・サブシステム１０１からインタフェース２００を介し
て制御ノード２０１に供給される。制御ノード２０１
は、複数のラスタライザ２０２の各々に情報を伝播し分
配する役割を果たす。この実施例では、各ラスタライザ
２０２は、スクリーンの明確に定義されたセクションと
関連付けられている。具体的には、図の実施例では、図
示した４つのラスタライザ２０２がそれぞれ、表示可能
なスクリーン・スペース中の画素の縦列の４列目ごとを
制御するものと想定している。たとえば、１番左のラス
タライザ２０２は、Ｘ座標が０，４，８,...などの画素
を制御する。ラスタライザ２０２がスクリーン座標に明
確にマッピングされるので、各ラスタライザはフレーム
・バッファ１０３の１つの部分（この例では４分の１）
に接続されている。各フレーム・バッファ部分２０４
は、１つのラスタライザ２０２用の画素データを維持す
るのに必要なメモリを構成している。前述のように、フ
レーム・バッファ１０３はＤＲＡＭ２０５およびＶＲＡ
Ｍ２０６を備えている。図から分かるように、ＶＲＡＭ
２０６は、スクリーン・コントローラ・インタフェース
２０７にも接続されている。この接続は、当技術分野で
周知のようにＶＲＡＭの直列ポートを介して行われる。
フレーム・バッファの水平インタリーブは上述のとおり
であるが、本願発明の範囲内でフレーム・バッファ区画
の他の選択も可能である。

【００１４】図３は、ラスタライザ２０２の１つの実施
例を示している。入力段階３００でデータを受け取る。
所与の図形要素（点、線、または多角形）の頂点情報を
受け取ると、セットアップ段階３０１で、補間機構３０
２が中間値を生成するのに必要なパラメータを生成す
る。１実施例では、補間機構３０２が、米国特許第４８
０５１１６号に詳述されている修正ブレーゼンハム手順
を使用し、設定段階で設定論理機構が、本明細書に記載
するデルタおよびエラー項を生成する。補間機構３０２
は、（Ｘ、Ｙ、Ｚ）位置、カラー、透明度などからなる
個々の画素を生成する。

【００１５】修正論理機構３０３は、補間機構３０２が
生成した画素を現在フレーム・バッファ１０３にあるデ
ータとマージするのに必要な操作を行う。修正は様々な
形を取る。マージ操作は、新画素値でフレーム・バッフ
ァ内の現画素値を上書きする、単純な画素置換操作とす
ることができる。他のマージ機構としては、新画素のＺ
値を現フレーム・バッファ値と比較し、新画素が、現在
フレーム・バッファ内にある画素の後ろにある場合はレ
ンダリングされないという、陰面除去がある。さらに他
のマージ操作は、新カラー値と旧カラー値の混合を実施
する。普通に使用される機能は、新画素の透明度（また
はアルファ係数）、新カラー、および現画素位置におけ
るフレーム・バッファ・カラーに基づいている。方程式
は一般に、次のように書かれる。カラー：＝アルファ＊新カラー＋（１−アルファ）＊旧
カラー

【００１６】現況技術では、補間されたアルファおよび
カラーの他の機能と、アルファおよびカラーのフレーム
・バッファ値が、明確に定義されている。

【００１７】データは、メモリ・コントローラ３０４に
よって、修正論理機構３０３とフレーム・バッファ１０
３の間でやり取りされる。メモリ・コントローラ３０４
は、どの画素が現レンダリング図形要素に触れるかを指
定する、補間機構３０２からのコマンドと、どのフレー
ム・バッファ資源に対して読取りおよび書込みを行う必
要があるかを指定する、形状プロセッサ・サブシステム
１０１（図１）から渡される他のコマンドに応答する。

【００１８】図４は、１画素当たり１２８ビットのフレ
ーム・バッファ部分２０４をラスタライザ２０２に接続
し、メモリ・コントローラ３０４によって制御する方法
の１つの実施例を示している。この特定の実施例では、
ラスタライザ２０２が、６４ビット・データ経路を介し
て関連するメモリ２０４に接続されている。１画素当た
りのビット数を増減し、インタフェース・バスの幅を増
減した他のフレーム・バッファ構成も明らかに可能であ
る。この特定の実施例は、例示を目的とし、メモリ・コ
ントローラ３０４において本願発明の影響を受ける態様
を明確にするために示したものである。また、図４に示
したメモリ・デバイスは、ＤＲＡＭ２０５とＶＲＡＭ２
０６に分割されていない。本願発明の制御態様は、ＶＲ
ＡＭ２０６の直列ポートの接続に影響を与えないので、
フレーム・バッファ部分２０４のすべてのメモリをＶＲ
ＡＭまたはＤＲＡＭとみなしても、本願発明の範囲に影
響が及ぶことはない。

【００１９】便宜上、フレーム・バッファ１０３に対応
するスクリーン・サイズが１０２４×１０２４であるも
のとする。各メモリ・モジュールは、５１２行、５１２
列を有し、深さが８ビットの標準２Ｍビット・メモリ・
モジュールである。したがって、各メモリ・モジュール
は、スクリーン上の画素の４分の１に対して、８ビット
の画素深さを提供する。なぜなら、図２に示すように、
各フレーム・バッファ部分２０４がスクリーンの４分の
１を表すからである。当業者には、メモリを本スクリー
ン・サイズおよびその他のスクリーン・サイズにマッピ
ングする方法がこの他にもあることが明らかであろう。
そのような変更を加えても、本願発明の範囲に影響が及
ぶことはない。たとえば、一般的スクリーン・サイズは
１２８０×１０２４であり、５つの５１２×５１２デバ
イスを使用してスクリーン・イメージを記憶する。図２
に示すように各バッファ部分２０４がそれ自体のラスタ
ライザ２０２を持つので、１２８０×１０２４スクリー
ンの場合、このバージョンでは５つのラスタライザがあ
ることになる。

【００２０】また、２Ｍビット・モジュールは、当業者
に周知の−ＲＡＳ制御信号、−ＣＡＳ制御信号、−ＴＲ
Ｇ／ＯＥ制御信号、−ＷＥ制御信号、およびＤＳＦ制御
信号に応答する標準ＶＲＡＭまたはＤＲＡＭデバイスと
想定されている。−ＲＡＳ（行アドレス・ストローブ）
が立ち下がる、すなわち活動状態になると、アドレス・
バスによって指定された、所与の行のメモリ・モジュー
ルが活動化される。同様に、−ＣＡＳ（列アドレス・ス
トローブ）が立ち下がると、アドレス・バスに基づい
て、活動状態の行内の特定の列が選択される。ＴＲＧ／
ＯＥ（トリガ／出力エネーブル）がローである場合、選
択された行／列アドレスにあるデータがデータ・ポート
に駆動される。−ＴＲＧ／ＯＥは以後、−ＴＲＧと呼ぶ
ことにする。この信号を、当業者は−ＯＥと呼ぶことも
多い。−ＷＥ（書込みエネーブル）がローである場合、
データ・ポートにあるデータが、現行／列アドレスによ
って選択されるメモリ位置に書き込まれる。ＤＳＦ（特
殊機能用に指定）信号は、メモリの特殊機能を活動化さ
せる。たとえば、ＤＳＦはブロック書込み機能を活動化
する。この機能は、マスクをかけられた一定値を、隣接
列の一群のメモリ位置に迅速に書き込むために使用され
る。ブロック書込みは、標準のＶＲＡＭデバイスで普通
に提供される機能であり、当業者には周知である。

【００２１】さらに、図４は、そのようなメモリ編成を
制御する方法の１実施例を表しているに過ぎない。図４
に示したメモリのその他の制御方法が可能であることが
当業者には明らかであろう。以後の説明で、いくつかの
代替制御手段を提案する。図４に示したメモリの画素ご
との１２８ビットには、１６個の２Ｍビット・メモリ・
デバイスが必要である（１６×８で１２８）。フレーム
・バッファ・セグメント２０４のこの実施例では、６４
ビット・バスの各ビットが２つのメモリ・デバイスに接
続されている。データ・バスは、２４ビット・セグメン
トＤＡ（４０２）、８ビット・セグメントＤＢ（４２
２）、２４ビット・セグメントＤＣ（４４２）、および
８ビット・セグメントＤＤ（４６２）という４つのセグ
メントに分けられる。バスをセグメント化する他の方法
も可能であることは明らかである。データ・バス・セグ
メントＤＡ（４０２）はバッファＡ０（４００）および
Ａ１（４０１）に接続される。セグメントＤＡ（４０
２）の１バイトは、デバイス４１０およびデバイス４１
３のランダム・データ・ポート（以後、データ・ポー
ト）に接続される。バス・セグメントＤＡ（４０２）の
別のバイトは、デバイス４１１およびデバイス４１４の
データ・ポートに接続される。バス・セグメント４０２
の第３のバイトは、デバイス４１２およびデバイス４１
５のデータ・ポートに接続される。バス・セグメントＤ
Ａ（４０２）と関連するバッファの１つ、すなわちバッ
ファＡ０（４００）またはバッファＡ１（４０１）は、
（この実施例ではすべてのメモリに共通の）−ＣＡＳ、
および（読取り操作用の）関連する−ＴＲＧ、または
（書込み操作用の）−ＷＥを活動化することによって選
択される。たとえば、−ＲＡＳおよび−ＣＡＳが活動状
態であり、ＴＲＧ／Ａ０（４０３）がロー（活動状態）
であるとき、バッファＡ０（４００）からデータが読み
取られる。同様に、−ＲＡＳおよび−ＣＡＳがローであ
り、ＷＥ／Ａ１（４０６）が活動状態（ロー）であると
き、バッファＡ１（４０１）にデータが書き込まれる。
ＷＥ／Ａ０（４０４）およびＷＥ／Ａ１（４０６）を活
動化することによってバッファＡ０（４００）とバッフ
ァＡ１（４０１）の両方に同時に書き込むことは可能で
あるが、共通データ・バスに対する競合のために両方の
バッファを同時に読み取ることはできない。

【００２２】他のバス・セグメントも、同様にそれぞれ
当該のバッファに接続される。図示した実施例では複数
の対称性が暗示されているが、これらの対称性は必ずし
も必要なものではない。たとえば、バス・セグメントＤ
Ａ（４０２）に３つのバッファを関連付け、バス・セグ
メントＤＣ（４４２）には１つのバッファだけを関連付
けることが可能である。前述のように、当業者には他の
制御方法が明らかであろう。たとえば、各バスは、接続
されているバッファ１つ当たり、１つの−ＣＡＳ信号と
複数の−ＴＲＧ／−ＷＥ信号を持つ代わりに、単一の関
連する−ＴＲＧ信号と−ＷＥ信号と−ＣＡＳ信号を持つ
ことができる。

【００２３】図５に、メモリ・コントローラ３０４の１
実施例を示す。２つの主論理ブロックがメモリ・コント
ローラと関連付けられている。第１の主論理ブロック
は、位置カウンタ５０５からなる。位置カウンタ５０５
は、スクリーン上の現画素位置を追跡するために使用さ
れる。１つの実施例では、２対のＸＹ位置カウンタがあ
る。１対は読み取られる画素の座標用であり、もう１対
は書き込まれる画素の座標用である。位置カウンタは、
コマンド・インタフェース５０１を介して修正論理機構
３０３から渡されるコマンドによって初期設定すること
ができる。画素を読み書きする際に、コマンドを介して
渡されるパラメータに従って、位置カウンタの値が増補
される。第２の主論理ブロックは状態マシン５０４であ
る。位置カウンタ５０５と同様に、状態マシン５０４
は、コマンド・インタフェース５０１を介して渡される
コマンドに応答する。状態マシン５０４は、フレーム・
バッファ１０３内のメモリ、位置カウンタ５０５、修正
論理機構３０３からのインタフェース５０２、および修
正論理機構３０３へのインタフェース５０３の各エンテ
ィティを制御する役割を果たす制御信号を生成する。状
態マシン５０４は、２つの主論理ブロックから構成され
る。第１の主論理ブロックは読み取られるまたは書き込
まれる画素の数を追跡するカウンタ手段（図示せず）で
ある。前記カウンタ手段は、複数のカウンタから構成す
ることができる。これらのカウンタは、実行すべき画素
アクセスがなくなった、すなわち状態マシンがリセット
状態に留まることを示すときに使用される。状態マシン
５０４の第２の主論理ブロックは、図６に示す実状態マ
シンである。

【００２４】当業者には、状態マシン５０４の多数の実
施態様が知られている。図６に、１実施例の主状態を示
す。本願発明は、制御信号５０６、５０７、５０８（す
べて図５に示されている）の生成に適用され、任意の状
態マシン設計に適合させることができる。

【００２５】図６を参照すると、状態マシン５０４は名
目上、ＲＳＴ５５０（リセット）のままである。このと
き、すべての制御信号は非活動状態（ハイ）である。画
素の読取りまたは書込みを開始するコマンドを受信した
後、ＲＡＳ５５１（ＲＡＳプリチャージ）に移る（５６
１）。このサイクル中に制御信号５０６が生成され、そ
の結果、アドレス・バス５０９が現画素にアクセスする
ための適切な行アドレスを提示するようになる。この時
点で、−ＲＡＳは依然としてハイである。次のサイクル
で、ＤＭＹ５５２（ダミー・サイクル）に移る（５６
２）。状態マシン５０４のこの実施例では、−ＲＡＳの
立下りから−ＣＡＳの立下りまでの最小時間を指定す
る、メモリのｔ_RCDタイミング要件を満たすために、ダ
ミー・サイクル５５２が必要である。−ＲＡＳはＤＭＹ
５５２に入った時に立ち下がり、ＲＤ５５３またはＷＲ
Ｔ５５４で−ＣＡＳが立ち下がる前に１サイクルを要す
る。データが読取り中の場合、状態マシンはＲＤ５５３
（読取りサイクル）に移る（５６３）。読取りサイクル
５５３中に、−ＣＡＳがパルス発生し（すなわち、１ク
ロック・パルス・サイクルの間活動状態になる）、−Ｔ
ＲＧは活動状態である。また、制御信号５０６が設定さ
れて、アドレス・バス５０９が、現在読み取り中の画素
の列アドレスを表すようになる。さらに、ＲＤ状態５５
３が制御信号５０７を生成し、その結果、選択されたバ
ッファから読み取ったデータが修正論理機構３０３への
インタフェース５０３にロードされるようになる。ＲＤ
状態５５３になると、制御は３つの経路のうちの１つに
沿って進む。遷移５６６を介してＲＳＴ５５０に戻らな
ければならない場合がある（たとえば、行境界を越え、
新規の−ＲＡＳサイクルを実行しなければならない場
合）。たとえば、同じ行アドレスで書込みサイクルを実
行すべき場合、遷移５６５を介してダミー状態５５２に
戻ることができる。最後に、たとえば、読み取るべき画
素がまだある場合、制御は読取り状態５５３に留まるこ
とができる。これらの遷移を行う他の理由は、当業者に
は明らかである。

【００２６】前述のように、フレーム・バッファ１０３
に書き込むべき画素があるとき、ＷＲＴ状態（書込み）
５５４に入る。書込み状態５５４中に、−ＣＡＳがパル
ス発生し、−ＷＥはロー（活動状態）である。さらに、
制御信号５０６が設定されて、宛先画素の列アドレスが
アドレス・バス５０９上にくる。また、制御信号５０７
が設定されて、修正論理機構３０３からのインタフェー
ス５０２にあるデータがポップされ、データ・バス５１
０上で利用可能になる。読取り状態５５３の場合と同様
に、書込み状態５５４から３つの遷移オプションが可能
であり、同様な状況でオプション選択を行うことができ
る。

【００２７】現メモリ・コントローラは、明確に定義さ
れた、柔軟性に欠ける方式で、フレーム・バッファ１０
３にアクセスする。たとえば、バッファＣ０（４４０）
とバッファＣ１（４４１）（図４）を共に読み取るべき
場合、バッファＣ０（４４０）を最初に読み取り、次に
バッファＣ１（４４１）を読み取る。この方式は、当技
術分野で一般的なラスタライザ中に存在する修正論理機
構３０３によって実行されるハード・コード式アルゴリ
ズムにはよく適合する。本願発明は、所望の柔軟性を提
供する、改良されたメモリ・コンピュータに関するもの
である。

【００２８】図７に、データ・バス５１０の各種セグメ
ントＤＡないしＤＤと、修正論理機構３０３の入力イン
タフェース５０３および出力インタフェース５０２との
接続を示す。また、修正論理機構３０３と関連する様々
な修正ユニットも示してある。この実施例では、カラー
（Ｃ）、アルファ（Ａ）、Ｚ、ステンシル（Ｓ）、ウィ
ンドウ（Ｗ）という５つの修正ユニットがある。本願発
明の範囲内で修正ユニットの数を増減することが可能な
ことは明らかである。出力インタフェース５０２は各修
正ユニットごとに１つの出力チャネルを有し、同様に、
入力インタフェース５０３は、各修正ユニットごとに１
つの入力チャネルを有する。

【００２９】図７に示すように、メモリ・コントローラ
３０４のデータ・ステアリング部分は、マルチプレクサ
６０４を備える出力ステアリング論理機構６０２と、マ
ルチプレクサ６０３を備える入力ステアリング論理機構
６０１を含む。データ・バス５１０のセグメントＤＡな
いしＤＤは、書込み操作のために出力ステアリング論理
機構６０２により出力インタフェース５０２の出力チャ
ネルと結合されている。出力ステアリング論理機構６０
２は、バス・セグメントＤＡないしＤＤのそれぞれごと
に１つのマルチプレクサ６０４（ＡないしＤ）を含む。
バス・セグメントＤＡないしＤＤは、読取り操作のため
に入力ステアリング論理機構６０１により修正論理機構
３０３の入力インタフェース５０３の入力チャネルと結
合されている。入力ステアリング論理機構６０１は、入
力インタフェース５０３の対応する入力チャネルのそれ
ぞれごとに１つのマルチプレクサ６０３（Ｃ、Ａ、Ｚ、
Ｓ、Ｗ）を含む。

【００３０】図８を参照すると、メモリ・コントローラ
３０４は、１つまたは複数の「ピコワード」７００から
成るプログラム（ピココードと呼ぶ）を組み込んだピコ
コード・コントローラ８００（図９参照）よって制御さ
れる。各ピコワードは、３つのフィールド（７０１ない
し７０３）を含む。第１のフィールド７０１は、ピココ
ードによるマルチサイクル・アクセスを可能にするシー
ケンス終了ビットである。アクセスが要求されると、現
ピコワードが実行され、次のアクセス用に、次の順次ピ
コワードが選択される。シーケンス終了ビット７０１が
アサートされるまで、これが継続する。出力された時点
で、選択済みの次のワードが初期ピコワードになる。シ
ーケンス終了ビット７０１はまた、現画素に関して要求
されたすべてのバッファ・アクセスが完了したこと、お
よび未処理の画素の数を維持するカウンタが減分でき、
位置カウンタ５０５が更新できることを、状態マシン５
０４に示す。

【００３１】ピコワード７００の第２のフィールド７０
２は、バッファ選択サブフィールド７０４ないし７０７
からなる。これらのサブフィールドは、所与のサイクル
中にアクセスされるバッファＡ０ないしＤ１（図４）を
決定する。好ましい実施例では、フレーム・バッファ部
分２０４（図４）の各バッファＡ０ないしＤ１にフィー
ルド７０２の１つのビットが割り当てられる。たとえ
ば、バッファＡ０（４００）にアクセスするには、バッ
ファ選択サブフィールド７０４の最上位ビット（ＭＳ
Ｂ）（図８のサブフィールド７０４における１番左のビ
ット）が設定される。すなわち、ａａ＝Ｂ'１０'になる
（接頭部"Ｂ"は、２進値を示す）。一方、バッファ選択
サブフィールド７０４がＢ'０１'のときは、バッファＡ
１（４０１）が選択される。フィールド７０２の残りの
ビットはそれぞれ、バッファＢ０、Ｂ１、Ｃ０、Ｃ１、
Ｄ０、およびＤ１を選択するのに使用される。

【００３２】好ましい実施例では、バッファ選択フィー
ルド７０２を使用して、読取りサイクルまたは書込みサ
イクル中にどの−ＴＲＧ信号または−ＷＥ信号（図４）
が活動状態になるかを決定する。また、好ましい実施例
では、コントローラ３０４が、１本のバス上の２つのバ
ッファが同時に読み取られるのを防止する。たとえば、
読取りアクセスの指定に使用されるピコワード７００の
バッファ選択サブフィールド７０４がＢ'１１'に設定さ
れる場合、読み取られるバッファは１つだけ、たとえば
バッファＡ０（４００）である。書込み操作中に、共通
バス・セグメントを共用する１対のバッファ（たとえ
ば、バッファＡ０およびバッファＡ１）を指定すると、
同一のデータが両方のバッファに同時に書き込まれる。

【００３３】各ピコワード７００の最終フィールド７０
３は、バス選択サブフィールド７０８ないし７１２から
なる。これらのサブフィールドは、読取り操作時には、
アクセスされたデータを入力インタフェース５０３の適
切な入力チャネルに送り、書込み操作時には、出力イン
タフェース５０２の出力チャネルから適切なバスにデー
タを送る。

【００３４】この操作を実行するために、入力ステアリ
ング論理機構６０１のマルチプレクサ６０３はバス選択
フィールド７０３の諸ビットによって制御される。好ま
しい実施例では、入力インタフェース５０３の各入力チ
ャネルごとに、バス選択フィールド７０３のサブフィー
ルドが１つある。図７に示した回路にはそのような入力
チャネルが５つあるので、図８に示すように、５つのサ
ブフィールド７０８ないし７１２がある。各サブフィー
ルドは、入力インタフェース５０３の関連する入力チャ
ネルにデータを提供できる各バス・セグメントＤＡない
しＤＤごとに１つのビットを持つ。好ましい実施例で
は、各入力チャネルが２つのバス・セグメントに接続さ
れている。たとえば、カラー入力チャネルは、バス・セ
グメントＤＡ（４０２）およびバス・セグメントＤＣ
（４４２）に接続されており、Ｚ入力チャネルも同様で
ある。同様に、アルファ入力チャネル、ステンシル入力
チャネル、およびウィンドウ入力チャネルは、バス・セ
グメントＤＢ（４２２）およびバス・セグメントＤＤ
（４６２）に接続されている。したがって、５つの入力
チャネル（Ｃ、Ａ、Ｚ、Ｓ、Ｗ）のそれぞれに接続でき
るバス・セグメントは２つあり、バス・セグメントと入
力チャネルの接続の組合せは合計１０通りである。した
がって、全部で１０のビットが定義される。カラー・バ
ス選択ビット７０８によるマルチプレクサ６０３ｃ（図
７における１番左のマルチプレクサ６０３）の制御の例
を次の表に示す。

【表１】カラー・バス選択選択されるバスＢ'００' カラーが０になる。Ｂ'０１' バス・セグメントＤＣＢ'１０' バス・セグメントＤＡＢ'１１' 使用不能

【００３５】上述のように、使用不能なビットの組合せ
Ｂ'１１'は、バス・セグメントＤＡ（４０２）の選択な
ど、所定の許可された操作を示すものと解釈することが
できる。Ｚバス選択ビット７０９によるマルチプレクサ
６０３ｚの制御も同様であるが、選択されるバスはＺ入
力チャネルに結合される。アルファ（Ａ）バス選択ビッ
ト７１０、ステンシル（Ｓ）バス選択ビット７１１、ウ
ィンドウ（Ｗ）バス選択ビット７１２によるマルチプレ
クサ６０３ａ、６０３ｓ、６０３ｗの制御も同様である
が、バス・セグメントＤＡではなくバス・セグメントＤ
Ｂが選択され、バス・セグメントＤＣではなくバス・セ
グメントＤＤが選択される。

【００３６】出力ステアリング論理機構６０２の制御も
同様に、バス選択フィールド７０３のサブフィールド７
０８ないし７１２の組合せに基づく。出力ステアリング
論理機構６０２の各マルチプレクサ６０４は、所与のバ
ス・セグメントを選択するバス選択フィールド７０３の
ビットによって制御される。バス・セグメント１つ当た
り１つのマルチプレクサがある。たとえば、マルチプレ
クサ６０４ａ（図７における１番左側のマルチプレクサ
６０４）は、バス・セグメントＤＡ（４０２）に書き込
まれる修正済みデータを選択する。前述のように、読取
り操作では、カラー・バス選択サブフィールド７０８お
よびＺバス選択サブフィールド７０９の最上位ビットに
よってバス・セグメントＤＡ（４０２）が選択される。
これら２つのビット（バス選択サブフィールド７０８な
いし７０９のＭＳＢ）はまた、書込み操作時にバス・セ
グメントＤＡ（４０２）にデータを供給するマルチプレ
クサ６０４ａの制御に使用される。以下に示すように、
マルチプレクサ制御の定義は、書込み操作では、読取り
サイクルの場合とわずかに異なる。

【表２】ＤＡバス選択（ＣＺ）選択される修正済みデータＢ'００' データがＤＡに書き込まれない。Ｂ'０１' Ｚデータが書き込まれる。Ｂ'１０' カラー・データが書き込まれる。Ｂ'１１' 使用不能。

【００３７】バス・セグメントＤＣ（４４２）も同様に
制御されるが、関連ビットはサブフィールド７０８およ
びサブフィールド７０９の最下位ビット（ＬＳＢ）であ
る。バス・セグメントＤＢ（４２２）はサブフィールド
７１０ないし７１２の最上位ビット（所与のピコワード
について、論理レベル１となることができるのはそのう
ちの１つだけ）によって同様に制御され、一方バス・セ
グメントＤＤはサブフィールド７１０ないし７１２の最
下位ビット（同様に、論理レベル１となることができる
のはそのうちの１つだけ）によって同様に制御される。

【００３８】図９に、ピココード・コントローラ８００
を示す。ピココード・コントローラ８００は、状態マシ
ン５０４（図５）からの信号に応答し、フレーム・バッ
ファ１０３への−ＴＲＧ信号および−ＷＥ信号５０８を
生成する。これらの信号はピコワードによって生成され
る。なぜなら、図４に示したフレーム・バッファ部分２
０４では、−ＴＲＧ信号および−ＷＥ信号を使用して、
Ａ０ないしＤ１のうちどのバッファにアクセスするかが
選択されるからである。フレーム・バッファ１０３の別
の実施例では、−ＣＡＳを−ＴＲＧおよび−ＷＥを共に
使用して、特定のバッファを選択することができる。そ
の場合、ピココード・コントローラ８００が−ＣＡＳを
も生成する。複数のピコワードで１つの画素に関するア
クセスを定義することができ、読取り操作用と書込み操
作用に別々のシーケンスを定義することができる。たと
えば、所与の画素更新機能が、Ｚバッファおよびウィン
ドウ・バッファ（ウィンドウ・バッファは、各画素用の
活動状態のウィンドウのＩＤを含む）からの読取りとカ
ラー・バッファおよびＺバッファへの書込みを必要とす
ることがある。

【００３９】アドレス可能ピコワード記憶域８０６は、
複数のピコワード７００（図８）を含む。読取り操作時
および書込み操作時にピコワード記憶域８０６をアドレ
ス指定するために、別々のレジスタ対８０１ないし８０
２と８０３ないし８０４が維持されている。これらのレ
ジスタは、現読取りアドレス・レジスタ８０２および現
書込みアドレス・レジスタ８０４と初期読取りアドレス
・レジスタ８０１および初期書込みアドレス・レジスタ
８０３をロードする、「初期ピコワード設定」コマンド
によって初期設定される。読取りアドレスまたは書込み
アドレスが初期設定されるとき、初期アドレス・レジス
タ８０１および初期アドレス・レジスタ８０３と現アド
レス・レジスタ８０２および現アドレス・レジスタ８０
４がすべてロードされる。アドレス可能ピココード記憶
域８０６を索引付けするアドレスは、マルチプレクサ８
０５により、状態マシン５０４（図５）の現状態に基づ
いて選択される。状態マシン５０４が書込み状態５５４
（図６）に達すると、ＳＴ＿ＷＲＴ信号８１０がアサー
トされ、現ピコワード・アドレスによって書込み用に選
択されたピコワード（レジスタ８０４）が実行される。
現ピコワード７００のシーケンス終了ビット７０１がセ
ットされるとき、現アドレス・レジスタ８０４が増分さ
れる。シーケンス終了ビット７０１がセットされると
き、初期書込み値（レジスタ８０３）が現書込みアドレ
ス・レジスタ８０４にコピーされる。読取りアドレスの
制御はアナログ的に処理される。好ましい実施例では現
読取りアドレス・レジスタ８０２および現書込みアドレ
ス・レジスタ８０４の増分またはリセットだけをサポー
トするが、さらに一般的な分岐構造も可能である。

【００４０】図９および図１０を参照すると、バッファ
選択ビット７０２が論理ブロック８１２内で現状態信号
８１０および現状態信号８１１と組み合わされて、ＶＲ
ＡＭ制御信号５０８の−ＴＲＧ部分８１４と−ＷＥ部分
８１５が生成される。好ましい実施例でも、状態マシン
５０４は、ＶＲＡＭ制御信号５０８の−ＲＡＳ部分、−
ＣＡＳ部分、およびＤＳＦ部分を生成する役割を果た
す。−ＣＡＳは、ＳＴ＿ＲＤ回線８１１またはＳＴ＿Ｗ
ＲＴ回線８１０が活動状態になると必ず発行され、−Ｒ
ＡＳはＲＳＴ（５５０）状態時およびＲＡＳ（５５１）
状態時を除き活動状態である。上述のように、ＤＳＦ
は、実行中のサイクルの種類と現状態に基づいて生成さ
れる。−ＴＲＧ信号８１４は、ＳＴ＿ＲＤ８１１がア
サートされたときバッファ選択ビット７０２に基づいて
適切にアサートされる。各バッファ選択ビット７０２は
１つの−ＴＲＧ信号に対応する。バッファ選択ビット７
０４（図８）が、ＴＲＧ／Ａ０（４０３）およびＴＲＧ
／Ａ１（４０５）（図４）を制御し、以下同様である。
同様に、ＳＴ＿ＷＲＴ（８１０）がアサートされると、
バッファ選択ビット７０２に対応する−ＷＥ信号が活動
状態（ロー）になる。

【００４１】上述のように、バス選択ビット７０３は入
力ステアリング論理機構６０１および出力ステアリング
論理機構６０２（図７）の制御に使用される。上記の実
施例では、マルチプレクサ６０３およびマルチプレクサ
６０４を直接制御するビットが定義されているが、制御
信号を、ピコワード７００中のビットの復号から生成す
ることもできる。

【００４２】本願発明の実施時には、状態マシン５０４
の通常の操作が簡単に増補される。読取り状態５５３ま
たは書込み状態５５４が活動状態のとき（図６）、ピコ
コード・コントローラ８００（図９）に適切な信号（そ
れぞれＳＴ＿ＲＤ８１１またはＳＴ＿ＷＲＴ８１
０）が送られる。上述のように、バッファ・データは、
現ピコワード７００によって指定される制御フィールド
７０２および７０３に従ってアクセスされる。読み取る
べき画素の数と書き込むべき画素の数を追跡する状態マ
シン５０４のカウンタは、シーケンス終了ビット７０１
がセットされたピコワード７００が実行された後に減分
される。たとえば、読取りシーケンス用に２つのピコワ
ード７００を指定すると、２番目の読取りサイクルごと
に、読取り画素数カウンタが減分される。さらに、位置
カウンタ制御信号５０６（図５）がアサートされるの
は、ピココードがシーケンス終了状態を示すときだけで
ある。出力インタフェース５０２および入力インタフェ
ース５０３（図５）への制御信号５０７が、ピココード
の存在の影響を受けることはない。

【００４３】好ましい実施例だけが本願発明の可能な実
施態様ではない。第２の実施例を図１１に示す。第２の
実施例では、バス選択ビットが修正論理機構３０３の内
部にあるコントローラを調整する。この内部コントロー
ラでは、マルチプレクサ９０３を含む入力ステアリング
論理機構９０１が入力インタフェース５０３を修正ユニ
ット（Ｃ、Ａ、Ｚ、Ｓ、Ｗ）と結合し、マルチプレクサ
９０４を含む出力ステアリング論理機構９０２が修正ユ
ニットを出力インタフェース５０２と結合する。この実
施例では、データ・バス５１０が出力インタフェース５
０２および入力インタフェース５０３に直接接続され
る。バス・ステアリングは、前述のピココード・シーケ
ンサと同様な、修正論理機構３０３内のプログラマブル
・シーケンサ（本明細書では、「ナノコード」と呼ぶ）
によって実行される。最も一般的なケースでは、ナノコ
ードは、修正ユニットで実行される操作を指定するため
の制御信号と、ステアリング制御信号（図８におけるフ
ィールド７０３）を含むことができる。この実施例で
は、ステアリング制御信号は、ナノコードを構成する
「ナノワード」に含まれる。

【００４４】この代替実施例もメモリ・コントローラ３
０４を含んでいるが、このメモリ・コントローラはステ
アリング論理機構６０１ないし６０２を含む必要がな
い。なぜなら、ステアリング機能が、修正論理機構３０
３の内部のステアリング論理機構９０１および９０２に
よって実行されるからである。そのようなメモリ・コン
トローラのピコワードは、順序付け制御用のフィールド
７０１とバッファ選択用のフィールド７０２を含むが、
バス選択フィールド７０３は省略される。その代わり、
そのようなバス選択フィールドは、順序付け制御用のシ
ーケンス終了ビットと共に、修正論理機構３０３の内部
のコントローラを調整するナノコード内に置かれる。

【００４５】この代替実施例は、出力インタフェース５
０２および入力インタフェース５０３をデータ・バス５
１０と同じ幅にすればよいという点で、好ましい実施例
よりも優れている。この実施例の別の利点は、出力イン
タフェース５０２および入力インタフェース５０３とデ
ータ・バス５１０の間に追加の論理機構がないことであ
る。このため、データ・ステアリングに要する時間が短
縮され、メモリ・アクセス・タイミングの余裕が増す。
一方、好ましい実施例は、修正論理機構の制御が、操作
されるバッファの位置に依存しないという利点をもつ。

【００４６】本願発明は、単一のバッファ中で複数の機
能からのデータを組み合わせるための手段および装置を
提供することができることに留意されたい。たとえば、
ある適用業務で４ビットのアルファ・データと４ビット
のステンシル・データだけが必要であり、バッファＢ０
（４２０）などの単一の８ビット・バッファに８ビット
を記憶することが望まれることがある。図１２に、図７
に示した好ましい実施例を増補して、たとえば、アルフ
ァとステンシルを１つの８ビット・バッファに共存でき
るようにする方法を示す。図１２に示す論理機構が、出
力ステアリング論理機構６０２のマルチプレクサ６０４
ｂ（図７）と置き換わる。同業者には明白な方式で、同
様の論理機構を使用して残りのマルチプレクサ６０４が
置き換えられる。

【００４７】好ましい実施例の、図１２に示す部分で
は、データ・バス・セグメントＤＢ（４２２）に渡され
る修正済みデータは、アルファ、ステンシル、ウィンド
ウのどれからくるものでもよい。アルファ選択ビット１
００１は、データ・バス・セグメントＤＢ（４２２）と
関連するバス選択フィールド７１０の最上位ビットであ
る。同様に、ステンシル選択ビット１００２はバス選択
フィールド７１１の最上位ビットであり、ウィンドウ選
択ビット１００３はバス選択フィールド７１２の最上位
ビットである（図８）。本願発明では、「マージ・マス
ク」を使用して、出力インタフェース５０２からの修正
済みデータから成る、各チャネルのビットのうちのどれ
を使用して最終結果１０１７を生成するかを指定する。
１実施例では、マスクが静的値としてレジスタにロード
される。別の実施例では、複数のマージ・マスク・レジ
スタ（図示せず）から選択されるビットをピコワード７
００（図８）に追加することができる。

【００４８】図１２に示した論理機構では、アルファ・
マージ・マスク１００４、ステンシル・マージ・マスク
１００５、ウィンドウ・マージ・マスク１００６という
３つのマージ・マスクが供給される。適当なら、カラー
・データおよびＺデータ（図示せず）に対してもマージ
・マスクが定義される。マージ・マスクは論理ブロック
１００７内のデータ選択ビットと組み合わされて、マス
ク・ユニット１０１１、１０１２、１０１３用のマスク
を生成する。マスク論理ユニット（１０１１、１０１
２、１０１３）はその関連するマスクと入力バスの間で
ビットごとのＡＮＤを実行する。論理ブロック１００７
は、各マージ・マスクに次の規則を適用する。

【００４９】１．関連するデータが選択されない場合、
出力はゼロ（Ｘ'００'）である。

【００５０】２．関連するデータだけが選択される場
合、出力は１（Ｘ'ＦＦ'）である。

【００５１】３．その他の場合、マージ・マスクは修正
なしで渡される。

【００５２】たとえば、修正済みウィンドウ・データと
関連するマスク１０１４は、ウィンドウ選択ビット１０
０３がＢ'０'のとき、強制的にＸ'００'になり、修正済
みウィンドウ・データ１０１０がバス・セグメントＤＢ
４２２に渡されていないことを示す。マスク１０１４
は、ウィンドウ選択ビット１００３だけがＢ'１'のと
き、すなわちアルファ選択ビット１００１およびステン
シル選択ビット１００２がどちらもＢ'０'のときだけ強
制的にＸ'ＦＦ'になる。修正済みウィンドウ・データ１
０１０と少なくとも１つの他の修正済みデータ値が選択
されるとき、たとえば、ウィンドウ選択ビット１００３
とアルファ選択ビット１００２がどちらもＢ'１'のと
き、ウィンドウ・マージ・マスク１００６がマスク１０
１４に送られる。ステンシル・マスク・ユニット１０１
２およびアルファ・マスク・ユニット１０１１に使用さ
れるマスクはアナログ的に生成される。

【００５３】３つのバスのビットごとのＯＲ（論理機構
１０１６）を実行することによって、マスクされた修正
済みデータ（たとえば、バス１０１５）を組み合わせ
て、出力１０１７を形成することができる。たとえば、
マスク１０１４がＸ'００'である場合、バス１０１５の
すべてのビットはゼロであり、バス１０１７の値に影響
を及ぼさない。マスク値は、出力データ１０１７の一部
として選択されるビットについてはＢ'１'だけである。
選択されるソースが１つだけのとき、選択されたデータ
と関連するデータはＸ'ＦＦ'であり、修正済みデータの
すべてのビットが出力バス１０１７に渡される。

【００５４】これは、上記で定義したマージ機能を実施
する唯一の方法である。修正済み画素を組み合わせる他
の方法も、本願発明の範囲内で、メモリ・コントローラ
３０４または修正論理機構３０３中で実施することがで
きる。

【図面の簡単な説明】

【図１】グラフィックス・システム構造のブロック図で
ある。

【図２】図１のグラフィックス・システム構造用のラス
タ化サブシステムの１実施例のブロック図である。

【図３】図２のラスタ化サブシステム用のラスタライザ
の１実施例のブロック図である。

【図４】図２のフレーム・バッファを図３のメモリ・コ
ントローラで制御する方法を示す１実施例の図である。

【図５】図３のメモリ・コントローラ中で本願発明を使
用するメモリ制御論理機構の１実施例を示すブロック図
である。

【図６】図５に示した状態マシンの論理状態図である。

【図７】本願発明の好ましい実施例を実施するのに必要
な図５のデータ経路を示す図である。

【図８】図７に示したデータ経路を制御し、図４に示し
たフレーム・バッファへの制御信号を生成するために使
用される制御ワードを示す図である。

【図９】本願発明の好ましい実施例を実施する際に使用
されるシーケンサ・コントローラを示す図である。

【図１０】シーケンサ・コントローラのメモリ・コント
ローラの他の部分に対する相対位置を示すブロック図で
ある。

【図１１】ステアリング論理機構が修正論理機構の一部
である本願発明の別の実施例のブロック図である。

【図１２】ナノコードまたはピココード命令ワードを使
用して、修正論理機構からデータ経路のマスキングを制
御する、本願発明の別の実施例のブロック図である。

【符号の説明】

１００ホスト・プロセッサ１０１形状プロセッサ・サブシステム１０２ラスタ化サブシステム１０３フレーム・バッファ１０４ビデオ・ランダム・アクセス・メモリ１０５動的ランダム・アクセス・メモリ１０６スクリーン制御論理機構１０７陰極線管モニタ２００インタフェース２０１制御ノード２０２ラスタライザ３０２補間機構３０３修正論理機構３０４メモリ・コントローラ５０１コマンド・インタフェース５０２出力インタフェース５０３入力インタフェース５０４状態マシン５０５位置カウンタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者デーヴィッド・コンラッド・タネンバウムアメリカ合衆国12443、ニューヨーク州ハーレー、オールド・ルート 369 209 (56)参考文献特開昭61−13288（ＪＰ，Ａ) 特開昭63−29789（ＪＰ，Ａ) 特開平２−207297（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】図形要件に基づいて第一の複数の画素属性
を発生し、かつ、第二の複数の画素属性を入力として受
け取るための画素属性生成手段を含み、所定の画像を表
示装置上に表示するために、図形要件を各画素当たり複
数ビットから成る画素データの二次元アレイに変換する
コンピュータ・グラフィックス・システムのためのメモ
リ制御システムであって、複数のデータアクセス・ポートを有し、これらのポート
を介して前記二次元アレイ画素データを受け取って記憶
するためのメモリ手段と、前記画素属性生成手段を前記複数のデータアクセス・ポ
ートの各々に選択的に接続するためのデータバスであっ
て、複数のバス・セグメントに分割され各セグメント
が、各々、前記メモリ手段内で各画素に対応して割り当
てられている複数ビットから成る各画素サブセットに対
応するデータバスと、前記第一または第二の複数の画素属性のうちの各画素属
性および前記複数のバス・セグメントのうちの各セグメ
ントを命令ワードに基づいて選択すると同時に選択され
た画素属性をそれに対応して選択されたバス・セグメン
トに結合するための選択的結合手段と、を備えることを特徴とするプログラムに基づき動作する
メモリ制御システム。
【請求項２】前記結合手段が、記憶中の一連の命令ワー
ドにより発生されたシーケンス信号に従って、前記複数
の画素属性を前記バス・セグメントに結合する手段を含
むことを特徴とする請求項１に記載のメモリ制御システ
ム。
【請求項３】命令ワードに含まれた現シーケンスの終り
を示すフィールドの内容に応答して、前記シーケンス信
号の順序を変更することを特徴とする請求項２に記載の
メモリ制御システム。
【請求項４】前記結合手段は、現命令ワードのアドレス
を記憶するための現アドレス・レジスタと、現シーケン
スの終りを示すフィールドに応答して新規アドレスを前
記現アドレス・レジスタにロードする手段とを備えるこ
とを特徴とする請求項３に記載のメモリ制御システム。
【請求項５】前記メモリ手段が、前記データ・バスに接
続された複数のメモリ・デバイスを有することを特徴と
する請求項１に記載のメモリ制御システム。
【請求項６】複数のデータアクセス・ポートを有するメ
モリ手段内に記憶中の画素属性を読み取り、修正処理
し、そして書き込むための画素修正プロセッサを有する
グラフィックス処理システムのためのメモリ制御システ
ムであって、各画素属性に対して、前記メモリ手段内のバッファ・ロ
ケーションを指定するための命令ワードに基づき動作す
る制御手段と、前記データアクセス・ポートの各一つを介して前記メモ
リ手段内のバッファ・ロケーションに割り当てられてい
るデータバス・セグメントの複数から成り、前記制御手
段に応答して各データバス・セグメントを前記制御手段
により指定された画素属性に結合することにより前記修
正プロセッサを前記メモリ手段に接続するための結合手
段と、を備えることを特徴とするプログラムに基づき動作する
メモリ制御システム。
【請求項７】前記結合手段が前記制御手段により制御さ
れるマルチプレクサから成ることを特徴とする請求項６
に記載のメモリ制御システム。
【請求項８】画素属性に割り当てられて指定されたバッ
ファが表示装置用に定義された複数のウインドウの各々
に対して変更されることを特徴とする請求項６に記載の
メモリ制御システム。