JP2555940B2 - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof

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【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、半導体装置及びその製造方法に関し、特に同一層次の配線間に空間を有する半導体装置及びその製造方法に関する。 The present invention relates to relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a space between the same layer following lines.

【0002】 [0002]

【従来の技術】近年半導体装置において、高性能化のため多層配線化及び微細化が進んでいる。 In Recently semiconductor devices has advanced multilayer wiring and miniaturization for high performance. 最小加工寸法0.3μmレベル以下の半導体装置にとって配線の寄生容量の増大は高速化にとっては重大な問題である。 Increase in the minimum feature size 0.3μm level parasitic capacitance of the wiring for the following semiconductor device is a serious problem for high-speed. 同一層次の配線間容量は微細化に伴って増大するという重大な問題が起きてくる。 Same layer following inter-wire capacitance will come occur serious problem increases with miniaturization.

【0003】そこで、従来は配線相互間の寄生容量を低減させるために、例えば特開平2−240947号公報に記載されている様な配線間に空間のある半導体装置が提案されている。 [0003] Therefore, conventionally, in order to reduce the parasitic capacitance between the wirings cross, a semiconductor device has been proposed that a space between for example such as described in JP-A-2-240947 wiring. 図6を参照して、この従来の配線間に空間のある半導体装置及びその製造方法について説明する。 Referring to FIG 6, a description will be given of a semiconductor device and a manufacturing method thereof with a space between the conventional wiring.

【0004】まず、図6(a)に示すように、図示しないトランジスタ等を形成したシリコン基体の表面にCV [0004] First, as shown in FIG. 6 (a), CV on the surface of the silicon substrate forming a transistor, not shown
D法等により酸化シリコン膜1を形成した半導体基板を準備する。 The D method for preparing a semiconductor substrate formed with the silicon oxide film 1. 通常のフォトリソグラフィ技術を用いて酸化シリコン膜にコンタクト孔(図示せず)を形成する。 The silicon oxide film to form a contact hole (not shown) using conventional photolithography. 次にスパッタリング法等でAl膜形成し、通常のフォトリソグラフィ技術を用いて、Al膜をパターニングして第1層目のAl膜配線2を形成する。 Then Al film is formed by sputtering or the like, using conventional photolithography to form an Al film wires 2 of the first layer by patterning the Al film. 次に、CVD法で酸化シリコン膜11を成膜する。 Next, a silicon oxide film 11 by the CVD method.

【0005】そして、スピンコート法を用いて、図6 [0005] Then, using the spin coating method, as shown in FIG. 6
(b)に示すように、SOG膜13を形成する。 As shown in (b), a SOG film 13. 次にプラズマCVD法等を用いて、酸化シリコン膜14を形成し、フォトレジスト膜を形成したのちエッチバックを行い、平坦化する。 Then using a plasma CVD method or the like, to form a silicon oxide film 14, etched back after forming a photoresist film is flattened. そして、プラズマCVD法等で酸化シリコン膜15を形成する。 Then, a silicon oxide film 15 by a plasma CVD method or the like.

【0006】次にフォトリソグラフィ技術を用いて、コンタクト孔16を形成する。 [0006] Next, by photolithography to form a contact hole 16. そして、スパッタリング法等でAl膜8Aを形成し、フォトリソグラフィ技術を用いて、図6(c)に示すように、第2のAl膜配線8を形成する。 Then, an Al film 8A is formed by sputtering or the like, by photolithography, as shown in FIG. 6 (c), to form a second Al film wires 8. そして、第2のAl膜配線8をマスクにプラズマエッチング法により、酸化シリコン膜14,15及びSOG膜13をエッチングして、第1層及び第2層の各層の配線間に空間を形成する。 Then, by the second plasma etching an Al film wires 8 as a mask, the silicon oxide films 14 and 15 and the SOG film 13 is etched to form a space between the layers of the first layer and the second layer wiring.

【0007】最後に、図6(d)に示すように、酸化シリコン膜17及び窒化シリコン膜18を、プラズマCV [0007] Finally, as shown in FIG. 6 (d), the silicon oxide film 17 and the silicon nitride film 18, the plasma CV
D法で形成する。 Formed by the D method. 以上の様にして、最上層の配線間のみでなく、下層の配線間の一部にも空間絶縁構造が実現できる。 In the above manner, not only between the uppermost wiring, space insulation structure and a part between the lower wiring it can be realized.

【0008】 [0008]

【発明が解決しようとする課題】この従来の半導体装置においては、最上層の配線間のみでなく、下層の配線間の一部にも空間を形成できるが、最上層と下層との重なっている部分は空間が形成できない欠点がある。 [Problems that the Invention is to Solve In this conventional semiconductor device, not only between the uppermost wiring, can be formed a space in a portion between the lower wiring overlaps the uppermost layer and the lower layer moiety has the drawback can not be formed space. そのため、半導体装置の高性能化のために多層配線化が進み、 Therefore, the multilayer wiring has progressed for performance of semiconductor devices,
3層以上の多層配線を有する半導体装置の場合、配線の各層が重なり合う部分が増加し、空間が形成できる割合が多層になるに従って減少し、配線間の寄生容量の低減効果は減少するという問題点がある。 When the semiconductor device having three or more layers of the multilayer wiring, an increase in layers overlap portion of the wiring, reduced in accordance with the ratio capable of forming space becomes a multi-layer, a problem that the effect of reducing the parasitic capacitance is reduced between the wires there is. この様に、従来法では、最小加工寸法0.3μm以下の今後の半導体装置に用いて、高速化の効果は少ないという問題点がある。 Thus, in the conventional method, the minimum processing size 0.3μm using the following future semiconductor devices, the effect of speeding is a problem that small.

【0009】 [0009]

【課題を解決するための手段】本発明の半導体装置は、 The semiconductor device of the present invention According to an aspect of the
半導体基板の所定の第1の絶縁膜の表面を選択的に被覆して形成された同一層次の複数の配線と、前記配線の表面を被覆する疎な第2の絶縁膜および前記第2の絶縁膜の表面を被覆する密な第3の絶縁膜とを有し、前記配線相互間に空間があるというものである。 A plurality of wiring of the same layer next formed by selectively coating the surface of the predetermined first insulating film of a semiconductor substrate, a second insulating film and the second insulating sparse covering the surface of the wiring and a dense third insulating film covering the surface of the film, is that there is a space between the wiring other.

【0010】又、本発明の半導体装置の製造方法は、半導体基板の表面を覆う第1の絶縁膜の表面を選択的に被覆して同一層次の複数の配線を形成する工程と、前記半導体基板を冷却しつつ所定の液体を供給して固化させることにより前記配線で選択的に被覆された第1の絶縁膜表面に固体膜を形成する工程と、前記固体膜を薄くして前記配線の表面を露出させる工程と、疎な第2の絶縁膜を全面に堆積する工程と、加熱または減圧下で前記固体膜を蒸発させる工程と、密な第3の絶縁膜を堆積する工程とにより前記配線相互間に空間を設けるというものである。 [0010] In the method of manufacturing a semiconductor device of the present invention includes the steps of forming a plurality of wiring of the same layer next to selectively cover the surface of the first insulating film covering the surface of the semiconductor substrate, the semiconductor substrate forming a solid film on the first surface of the insulating film which is selectively covered by the wiring by solidifying for supplying a predetermined liquid while cooling the said solid film thin to the surface of the wiring exposing a, depositing a sparse second insulating film on the entire surface, a step of evaporating the solid film under heating or reduced pressure, the wiring by depositing a dense third insulating film is that providing a space therebetween. この場合、配線の表面および側面を覆う保護膜を形成してから固体膜を形成し、次に前記固体膜を薄くして前記配線の表面の前記保護膜を露出させてから疎な第2の絶縁膜を全面に堆積してもよい。 In this case, after a protective film covering the surface and the side surfaces of the wiring solid film is formed, then the solid film thin to the protective film is exposed from the sparse second surface of said wiring insulating film may be deposited on the entire surface.

【0011】 [0011]

【実施例】次に本発明について図面を参照して説明する。 EXAMPLES The present invention will be described below with reference to the drawings. 図1(a)〜(e)は本発明の第1の実施例について製造工程に沿って説明するための工程順断面図である。 Figure 1 (a) ~ (e) are process sequence sectional views for explaining along manufacturing steps for the first embodiment of the present invention.

【0012】まず、図1(a)に示すように、通常の技法を用いることで、シリコン基体(図示せず)に半導体装置に構成するのに必要な諸部分例えば、トランジスタ等を形成後、CVD法等を用いて酸化シリコン膜1(第1の絶縁膜)を200〜800nm程度形成した半導体基板を用意する。 [0012] First, as shown in FIG. 1 (a), by using conventional techniques, for example, various parts necessary for constituting the semiconductor device on a silicon substrate (not shown), after forming a transistor, etc., silicon oxide film 1 (first insulating film) is prepared a semiconductor substrate formed about 200~800nm ​​by a CVD method or the like. 次に通常のフォトリソグラフィ技術等を用いて、コンタクト孔(図示せず)を形成する。 Then using conventional photolithographic technique or the like, to form a contact hole (not shown). そして、スパッタリング技術を用いて、第1層目のAl膜配線2を形成する。 Then, using a sputtering technique to form an Al film wires 2 of the first layer.

【0013】次に、例えば回転塗布装置を用いて、半導体基板を0℃以下に冷却しながら、例えば水を滴下して、図1(b)に示すように、半導体基板表面に氷膜3 [0013] Next, for example, using a spin coater, while cooling the semiconductor substrate to 0 ℃ less, dropping such as water, as shown in FIG. 1 (b), Korimaku 3 on the semiconductor substrate surface
を0.5〜2μm程度形成する。 To form about 0.5~2μm. 次に、化学的機械研磨(CMP)装置を用い、例えばアルコールを流しながら数十〜数百rpmで回転しながら数十〜2000g/c Next, chemical mechanical polishing (CMP) using the device, for example, several tens ~2000g / c while rotating at several tens to several hundreds rpm while flowing alcohol
2の圧力を半導体基板に加えることによって、Al配線2が露出するまで研磨する。 by applying a pressure of m 2 on the semiconductor substrate is polished until the Al wiring 2 is exposed.

【0014】本実施例では、CMP法を用いたが、プラズマエッチング法等によるエッチバックで行っても良いし、0〜−10℃で数Torrにして水分をとばしても良い。 [0014] In this embodiment, using the CMP method may be performed by etching back by plasma etching or the like, may skip the water in the several Torr at 0 to-10 ° C..

【0015】引き続いて、0℃以下の低温で膜収縮率の大きな疎な酸化シリコン膜(第2の絶縁膜)5を200 [0015] Subsequently, a large sparse silicon oxide film having a film shrinkage rate at a low temperature of 0 ℃ or less (second insulating film) 5 200
〜500nm成膜する。 ~500nm deposited. 形成方法として例えば水素希釈SiH 4 +O 2系冷却プラズマCVD法を用いて、水素希釈シラン100sccm酸素10sccm混合ガスのグロー放電分解で、反応圧力0.2Torr、放電パワー50W,シリコン基板温度−110℃で成膜を行う。 Used as forming method, for example, hydrogen diluted SiH 4 + O 2 system cooling a plasma CVD method, glow discharge decomposition of hydrogen dilution silane 100sccm oxygen 10sccm mixed gas, reaction pressure 0.2 Torr, discharge power 50 W, a silicon substrate temperature of -110 ° C. a film is formed.
この冷却プラズマCVD法は、第38回応用物理学関係連合講演会講演予稿集No. This cooling plasma CVD method, the 38th of Applied Physics and Related Union Lecture Preprint No. 2、第633頁、29p− 2, the first 633 pages, 29p-
V−11に記載されている。 It is described in V-11.

【0016】また、トリエトキシフルオロシランと水を用いて、0℃付近で酸化シリコン系絶縁膜を形成してもよい。 Further, using triethoxyfluorosilane and water may form a silicon oxide insulating film at around 0 ° C.. この場合、水は氷膜3上から水蒸気として供給されるので、常圧でトリエトキシフルオロシランのみを流しても良い、またTEOSと水を用いたプラズマCVD In this case, since the water is supplied as steam from above Korimaku 3, at normal pressure may be supplied only triethoxyfluorosilane and plasma CVD using TEOS and water
法でも良い。 It may be by law.

【0017】このようなCVD法については、1991 [0017] Such a CVD method, 1991
インタナショナル・エレクトロン・デバイス・ミーディング・テクニカルダイジェスト誌(1991 Inte Internationals Electron Device Me Funding Technical Digest (1991 Inte
rnational Electron Device rnational Electron Device
s Meeting TECHNICAL DIGES s Meeting TECHNICAL DIGES
T)、第289頁〜第292頁に記載の論文に紹介されている。 T), have been introduced in the paper according to the 289 pages-292 pages.

【0018】この様な方法で形成される酸化シリコン系絶縁膜は、900℃の窒素雰囲気中の処理で少なくとも3%の体積収縮を示す疎な膜である。 The silicon oxide insulating film formed by such a method is a sparse film exhibits at least 3% of the volume shrinkage in the process in a nitrogen atmosphere at 900 ° C..

【0019】この後、100〜300℃に加熱したり、 [0019] After this, or heated to 100~300 ℃,
あるいは数Torrの減圧下にしたりして、図1(d) Or in or under a reduced pressure of several Torr, FIG 1 (d)
に示すように、配線間の氷膜3を水蒸気4にして、疎な酸化シリコン系絶縁膜5を通して、蒸発させる。 As shown in, and the ice layer 3 between the wires in the steam 4, through sparse silicon oxide insulating film 5, and evaporated.

【0020】そして、酸化シリコン絶縁膜5より熱処理による体積収縮の少ない、例えば、収縮率3%以下の密な酸化シリコン系絶縁膜7(第3の絶縁膜)を図1 [0020] Then, little volumetric shrinkage due to the heat treatment of a silicon oxide insulating film 5, for example, a shrinkage of 3% or less dense silicon oxide insulating film 7 (third insulating film) 1
(e)に示すように、200〜1000nm成膜する。 (E), the to 200~1000nm deposition.
成膜方法として、シランと亜酸化窒素又はテトラエトキシシランと酸素を用いたプラズマCVD法がある。 As the film forming method, a plasma CVD method is using silane and nitrous oxide or tetraethoxysilane and oxygen. 次に、スパッタリング法を用いてAl膜を0.3〜1μm Next, an Al film by sputtering 0.3~1μm
成膜し、通常のフォトリソグラフィ技術及びプラズマエッチング技術を用いて、第2層のAl膜配線8を形成する。 Deposited, using conventional photolithography and plasma etching techniques, to form an Al film wires 8 of the second layer.

【0021】以上説明した様に、本発明は、氷膜3を水分として疎な酸化シリコン系絶縁膜5を通して蒸発させることで、配線間に空間6を形成できる。 [0021] As described above, the present invention, by evaporating through sparse silicon oxide insulating film 5 Korimaku 3 as water, to form a space 6 between the wires. 空間には固体がないので、比誘電率は約1であり、酸化シリコン膜の約4に比較して、約1/4に低減される。 Since there is no solid in the space, the dielectric constant is about 1, compared to about 4 of the silicon oxide film is reduced to about 1/4. そのため、従来例では一層目と二層目の配線が重なっている部分は、 Therefore, the portion in the conventional example are overlapped first layer and second layer wiring,
空間でなく酸化シリコン膜が存在していたが、本発明を用いることにより、2層目以上の配線でも各々の層の配線間に空間が形成でき、従来に比較して同一層次の配線間の寄生容量を低減できる。 Although the silicon oxide film rather than space is present, by using the present invention, the spatial can form between the wiring of each layer in the second layer or wires, between the same layer following wiring as compared with the prior art the parasitic capacitance can be reduced. また層間絶縁膜に疎な第2 The sparsely interlayer insulating film Do second
の絶縁膜を含んでいるので層次を異にする配線間の寄生容量も小さくできる。 Parasitic capacitance between differing wiring layer next because it contains an insulating film can be reduced. 従って、半導体装置の高速動作に効果がある。 Thus, to be effective in high-speed operation of the semiconductor device.

【0022】この様に、本発明は多層配線化を行っても配線間寄生容量の低減が可能であり、従来より、より微細配線及び多層配線に対応できる。 [0022] Thus, the present invention is capable of reducing inter-wiring parasitic capacitance even if the multi-layer wiring of, conventionally, can cope with more fine wiring and multilayer wiring.

【0023】次に、第2の実施例について説明する。 Next, a second embodiment will be described. 図2は、本発明の第2の実施例を示す半導体チップの断面図である。 Figure 2 is a cross-sectional view of a semiconductor chip showing a second embodiment of the present invention. 本実施例は、Al膜配線2及び8の周囲をそれぞれ窒化アルミニウム膜10a,10bで囲んだ構造である。 This example, Al film wires 2 and the respective aluminum nitride film 10a around the 8, is surrounded structure 10b. 窒化アルミニウム膜(保護膜)でAl膜配線を囲むことで、大電流をAl膜配線に流す場合のエレクトロマイグレーション等の耐性を上げ、配線の信頼性を第1の実施例より一層向上させたものである。 By surrounding the Al film wires aluminum nitride film (protective film), which a large current increases the resistance of the electromigration or the like when flowing through the Al film wires, the reliability of the wiring was further improved than in the first embodiment it is.

【0024】本実施例で、第1層目および第2層目のA [0024] In this embodiment, the first layer and the second layer of A
l膜配線2,8を形成後に、ランプアニーラー等を用いて、窒素又はアンモニア雰囲気中で、300〜450℃ After forming the l film wires 2,8, using a lamp annealer, etc., in a nitrogen or ammonia atmosphere, 300 to 450 ° C.
に加熱することで、Al膜配線2,8の表面を窒化し、 By heating, the nitriding the surface of the Al film wires 2,8,
窒化アルミニウム膜10a,10bを1〜50nm形成するほかは、第1の実施例と同様である。 Aluminum nitride film 10a, 10b addition to 1~50nm form is similar to the first embodiment. また、保護膜としては、前述の窒化アルミニウム膜の代わりに、酸素雰囲気中で加熱することで、酸化アルミニウム膜を形成してもよい。 As the protective film, instead of the aforementioned aluminum nitride film, by heating in an oxygen atmosphere may be formed of aluminum oxide film.

【0025】次に、第3の実施例について説明する。 Next, a third embodiment will be described. 図3は、本発明の第3の実施例を示す半導体チップの断面図である。 Figure 3 is a cross-sectional view of a semiconductor chip showing a third embodiment of the present invention. 本実施例は、Al膜配線2及び8の周囲をそれぞれ酸化シリコン系絶縁膜11a及び11b(保護膜)で囲んだ構造である。 This embodiment is an enclosed structure with an Al film wires respectively silicon oxide based around the 2 and 8 the insulating film 11a and 11b (protective film). シランと亜酸化窒素あるいはテトラエトキシシランと酸素を用いてプラズマCVD法で、酸化シリコン系絶縁膜11a,11bをそれぞれ5 With a silane and a plasma CVD method using nitrous oxide or tetraethoxysilane and oxygen, a silicon oxide insulating film 11a, 11b, respectively 5
0〜200nm形成することにより、Al膜配線2及び8の信頼性を向上できる。 By 0~200nm formed, it is possible to improve the reliability of the Al film wires 2 and 8. 第2及び第3の実施例の構造とも、Al膜配線の信頼性向上に効果があるが、Al膜配線間の間隔が小さくなると、第3の実施例では配線間の空間6が酸化シリコン系絶縁膜で埋まるので、配線間の寄生容量低下の効果は減少してくる。 Both structures of the second and third embodiments, but has the effect of improving the reliability of Al film wires, the spacing between the Al film wires is reduced, the space 6 is silicon oxide between the wires in the third embodiment since filled with an insulating film, the effect of parasitic capacitance reduction between interconnects come decreased. 半導体装置によって、第2又は第3の実施例を用いるかを自由に決めればよい。 The semiconductor device may be determined whether to use the second or third embodiment freely.

【0026】なお、Al膜配線の周辺を囲む保護膜の種類を、第1層目は窒化アルミニウム膜,第2層目は酸化シリコン系絶縁膜と,各層ごとに変化させてもよい。 [0026] Incidentally, the type of the protective membrane surrounding the periphery of the Al film wires, the first layer is an aluminum nitride film, the second layer is a silicon oxide insulating film, may be changed for each layer.

【0027】次に第4の実施例を図面を参照して説明する。 Next a fourth embodiment will be described with reference to the drawings. 図4は本発明の第4の実施例を示す半導体チップの断面図である。 Figure 4 is a cross-sectional view of a semiconductor chip showing a fourth embodiment of the present invention. 本実施例では、Al膜配線間の間隔が大きい、例えば5μm以上の場合、疎な第2の絶縁膜(5)及び密な第3の絶縁膜(7)等を支えるものとして、Al膜配線間にダミー配線12を用いた構造である。 In this embodiment, the spacing between the Al film wires is large, for example, not less than 5 [mu] m, as supporting the sparse second insulating film (5) and the dense third insulating film (7) or the like, Al film wires it is a structure using the dummy wiring 12 between. ダミー配線として、例えばAl膜を用いて、第1層のAl膜配線2を形成する際に、ダミー配線12を形成すれば、容易に本実施例の構造が実現できる。 As the dummy interconnection, for example by using an Al film, when forming the Al film wires 2 of the first layer, by forming the dummy wire 12, readily structure of this embodiment can be realized. 本実施例の様にダミー配線を所定層次の配線間に用いることで、 The dummy wiring as in the present embodiment by using between predetermined layers next line,
空間があっても強度的に充分な半導体装置が製造できる。 Space can manufacture strength sufficiently semiconductor device even. なお、ダミー配線は任意の位置に形成できるのは言うまでもないことである。 The dummy wiring is of course to be formed at an arbitrary position.

【0028】次に第5の実施例を図面を参照して説明する。 [0028] Next, a fifth embodiment will be described with reference to the drawings. 図5は、本発明の製造に用いる半導体製造装置の模式図である。 Figure 5 is a schematic diagram of a semiconductor manufacturing apparatus used in the production of the present invention. この半導体製造装置は例えば、第1の実施例において、Al膜配線2上に氷膜3を形成する工程から、密な絶縁膜を形成する工程までを同一装置内で行えるようにしたものである。 The semiconductor manufacturing apparatus, for example, in the first embodiment, in which as the step of forming a Korimaku 3 on Al film wires 2, perform the steps up to the step of forming a dense insulating film in the same apparatus .

【0029】本装置は、ウェハーの出し入れ用のインターロック室20,氷膜形成室22,氷膜を蒸発させるためのパージ室24,疎な絶縁膜形成用及び密な膜形成用のCVD室23及びウェハー移載のための搬送ロボットのある移載室21とバルブ19−1〜19−5から構成され、また、移載室21,CVD室23,パージ室24 [0029] The device, interlock chamber 20 for loading and unloading of wafers, ice film forming chamber 22, the purge chamber 24 for evaporating the ice film, sparse insulating film formation and CVD chamber of dense film for forming 23 and consists transfer chamber 21 and the valve 19-1~19-5 with transfer robot for wafer transfer, also, the transfer chamber 21, CVD chamber 23, the purge chamber 24
等は、0℃以下に低温になるようになっている。 Etc. are such that the low temperature 0 ℃ below.

【0030】本装置を用いて本発明を実施する方法を以下説明する。 [0030] The method of practicing the present invention using the present apparatus will be described below. まず、第1層のAl膜配線2を形成後、ウェハーをインターロック室20に入れ、移載室21を経由して、氷膜形成室22に入れる。 First, after forming an Al film wires 2 of the first layer, put wafer into the interlock chamber 20, through the transfer chamber 21, placed in an ice film forming chamber 22. 第1の実施例で説明した用に、水を滴下しながら、ウェハーを0℃以下の低温で回転することで、ウェハー表面に氷膜を形成する。 The use described in the first embodiment, while dropping water by rotating the wafer at a low temperature of 0 ℃ below, to form a Korimaku on the wafer surface.
このウェハーを例えば−10〜−20℃に冷却しながら、移載室21を経由し、パージ室24に入れる。 While cooling the wafer, for example, in -10 to-20 ° C., via the transport chamber 21, placed in the purge chamber 24. 温度を0〜−10℃にして、数Torrの減圧下にすることで、氷膜表面から水蒸気として、水分をとばし、第1層のAl膜配線の表面が露出するまで、氷膜を除去する。 The temperature in the 0 to-10 ° C., by the reduced pressure of a few Torr, as water vapor from the Korimaku surface, skipping the water, until the surface of the Al film wiring of the first layer is exposed, removing the ice film .

【0031】次に、ウェハーを−10〜−20℃に冷却し、移載室21を経由しCVD室23に搬送する。 Next, cooling the wafer to -10 to-20 ° C., it is conveyed to the CVD chamber 23 via the transport chamber 21. 熱処理により3%以上の体積収縮をする疎な酸化シリコン系絶縁膜を形成する。 Forming a sparse silicon oxide insulating film to 3% or more of the volume shrinkage by heat treatment. 次に、ウェハーを冷却しながら、移載室21を経由してパージ室24に入れる。 Then, while cooling the wafer, placed in the purge chamber 24 via the transfer chamber 21. 温度を20 The temperature 20
〜200℃まで上げ、又は、減圧にすることを併用して、氷膜を水蒸気として蒸発させ、Al膜配線間の空間を形成する。 Raised to to 200 DEG ° C., or, in combination to a reduced pressure, ice layer is evaporated as water vapor, to form a space between the Al film wires. そして、ウェハーを移載室21を経由して、CVD室23に搬送する。 Then, through the transfer chamber 21 the wafer to be conveyed to a CVD chamber 23. そこで密な酸化シリコン系絶縁膜を形成する。 Where they form a dense silicon oxide insulating film.

【0032】以上の様に、同一製造装置内で一連の工程を行うことで、工程の途中で氷膜が溶けたりすることがなくなり、再現性良く、信頼性のいい半導体装置が実現できる。 [0032] As described above, by performing a series of steps in the same manufacturing equipment, no longer be or melt the ice layer in the middle of the process, with good reproducibility, semiconductor device good reliability can be realized.

【0033】なお、本実施例では、疎な絶縁膜及び密な絶縁膜を形成するCVD室を同一チャンバーで説明したが、別々のチャンバーにしても良い。 [0033] In the present embodiment, the CVD chamber to form a sparse insulating film and the dense insulating film described in the same chamber, or may be in separate chambers. また同様にパージ室で、氷膜をAl膜配線が露出するまで除去する工程と水蒸気として除去する工程を行う様にしたが、別々のチャンバーで行っても良い。 Similarly purge chamber, but was set to perform a process of removing a step and water vapor is removed to Al film wires is exposed to Korimaku may be performed in separate chambers.

【0034】以上の様に、本発明の実施例を説明したが、配線材料として、Al以外に、Al−Cu−Siはいうまでもないが、W,Mo,Cu等の金属又は、シリサイド等の材料を用いても、本発明の効果は変わらない。 [0034] As described above, has been described an embodiment of the present invention, as the wiring material, in addition to Al, but Al-Cu-Si course, W, Mo, metal such as Cu or a silicide such as be used materials, the effect of the present invention is not changed.

【0035】また、実施例では、液体として水,固体膜として氷膜を用いて説明したが、アルコール等の他の液体を用いても良い。 Further, in the embodiment, water as a liquid, has been described using the ice film as a solid film, it may be used other liquids such as alcohol. また、疎な絶縁膜及び密な絶縁膜として酸化シリコン系絶縁膜で説明したが、他の絶縁膜を用いても良い。 Although described in the silicon oxide insulating film as a sparse insulating film and dense insulating film, it may be used other insulating films.

【0036】なお、本発明の実施例では、2層配線構造で説明したが、一層構造,2層以上の構造に本発明を用いても良い。 [0036] In the embodiment of the present invention has been described in the two-layer wiring structure, layer structure, it may be used the present invention into two or more layers.

【0037】 [0037]

【発明の効果】以上説明したように本発明は、同一層次の配線間に空間を形成することにより、多層配線にしても従来みられた様な配線の各層が重なり合う部分に空間ができないという問題点も解決でき、配線間の寄生容量を一層低減でき、半導体装置の一層の高速化が可能になるという効果がある。 The present invention described above, according to the present invention, by forming a space between the same layer following the wiring, a problem that can not be space in each layer overlap portion also like seen conventionally wired to a multilayer wiring point can also be resolved, further reduces the parasitic capacitance between the wirings, there is an effect that it is possible to further speed-up of the semiconductor device.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1の実施例を説明するため(a)〜 [1] for explaining a first embodiment of the present invention (a) ~
(e)に分図して示す工程断面図である。 It is a process cross-sectional view showing the partial figure (e).

【図2】本発明の第2の実施例を説明するための半導体チップの断面図である。 2 is a cross-sectional view of a semiconductor chip for explaining the second embodiment of the present invention.

【図3】本発明の第3の実施例を説明するための半導体チップの断面図である。 3 is a sectional view of a semiconductor chip for explaining a third embodiment of the present invention.

【図4】本発明の第4の実施例を説明するための半導体チップの断面図である。 4 is a cross-sectional view of a semiconductor chip for explaining a fourth embodiment of the present invention.

【図5】本発明の第5の実施例を説明するための半導体製造装置の模式図である。 5 is a schematic diagram of a semiconductor manufacturing device for explaining a fifth embodiment of the present invention.

【図6】従来技術を説明するための半導体チップの断面図である。 6 is a cross-sectional view of a semiconductor chip for explaining a conventional technology.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 酸化シリコン膜 2 第1層のAl膜配線 3 氷膜 4 水蒸気 5 疎な酸化シリコン系絶縁膜 6 空間 7,7a,7b 密な酸化シリコン系絶縁膜 8 第2層のAl膜配線 9 カバー膜 10,10a,10b 窒化アルミニウム膜 11,11a,11b 酸化シリコン系絶縁膜 12 ダミー配線 13 SOG膜 14,15 酸化シリコン膜 16 コンタクト 17 酸化シリコン膜 18 窒化シリコン膜 19−1〜19−5 バルブ 20 インターロック室 21 移載室 22 氷膜形成室 23 CVD室 24 パージ室 1 a silicon oxide film 2 first layer of Al film wires 3 Korimaku 4 steam 5 sparse silicon oxide insulating film 6 space 7, 7a, Al film wires 9 cover film 7b dense silicon oxide insulating film 8 and the second layer 10, 10a, 10b an aluminum nitride film 11, 11a, 11b silicon oxide insulating film 12 dummy wiring 13 SOG films 14 and 15 a silicon oxide film 16 contact 17 a silicon oxide film 18 a silicon nitride film 19-1~19-5 valve 20 inter lock chamber 21 transfer chamber 22 the ice film forming chamber 23 CVD chamber 24 purge chamber

Claims (6)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】 半導体基板の所定の第1の絶縁膜の表面を選択的に被覆して形成された同一層次の複数の配線と、前記配線の表面を被覆する疎な第2の絶縁膜および前記第2の絶縁膜の表面を被覆する密な第3の絶縁膜とを有し、前記配線相互間に空間があることを特徴とする半導体装置。 1. A plurality of wiring of the same layer next formed by selectively coating the surface of the predetermined first insulating film of a semiconductor substrate, sparse second insulating film covering the surface of the wiring and wherein and a dense third insulating film covering the surface of the second insulating film, a semiconductor device wherein there is a space between the wiring other.
  2. 【請求項2】 前記配線の表面および側面が保護膜で覆われている請求項1記載の半導体装置。 2. A semiconductor device according to claim 1, wherein the surface and the side surface of the wiring is covered with a protective film.
  3. 【請求項3】 前記配線と同一層次のダミー配線が設けられている請求項1または2記載の半導体装置。 3. A semiconductor device according to claim 1 or 2, wherein said wiring in the same layer following dummy wiring is provided.
  4. 【請求項4】 半導体基板の表面を覆う第1の絶縁膜の表面を選択的に被覆して同一層次の複数の配線を形成する工程と、前記半導体基板を冷却しつつ所定の液体を供給して固化させることにより前記配線で選択的に被覆された第1の絶縁膜表面に固体膜を形成する工程と、前記固体膜を薄くして前記配線の表面を露出させる工程と、 4. A supply and forming a plurality of wiring of the same layer next to selectively cover the surface of the first insulating film covering the surface of the semiconductor substrate, a predetermined liquid while cooling the semiconductor substrate forming a solid film on the first surface of the insulating film which is selectively covered by the wiring by solidifying Te, thereby exposing the surface of the wiring by thinning the solid film,
    疎な第2の絶縁膜を全面に堆積する工程と、加熱または減圧下で前記固体膜を蒸発させる工程と、密な第3の絶縁膜を堆積する工程とにより前記配線相互間に空間を設けることを特徴とする半導体装置の製造方法。 Provided depositing a sparse second insulating film on the entire surface, a step of evaporating the solid film under heating or reduced pressure, the spaces between the wires each other by depositing a dense third insulating film the method of manufacturing a semiconductor device, characterized in that.
  5. 【請求項5】 半導体基板の表面を覆う第1の絶縁膜の表面を選択的に被覆して同一層次の複数の配線を形成する工程と、前記配線の表面および側面を少なくとも覆う保護膜を形成する工程と、前記半導体基板を冷却しつつ所定の液体を供給して固化させることにより前記保護膜で少なくとも選択的に被覆された第1の絶縁膜表面に固体膜を形成する工程と、前記固体膜を薄くして前記配線の表面の前記保護膜の表面を露出させる工程と、疎な第2の絶縁膜を全面に堆積する工程と、加熱または減圧下で前記固体膜を蒸発させる工程と、密な第3の絶縁膜を堆積する工程とにより前記配線相互間に空間を設けることを特徴とする半導体装置の製造方法。 Forming a plurality of wiring of the same layer next to selectively cover 5. A surface of the first insulating film covering the surface of the semiconductor substrate, a protective film covering at least the surfaces and side surfaces of the wiring formation a step of, forming a solid film on the first surface of the insulating film that is at least selectively coated by the protective film by solidifying for supplying a predetermined liquid while cooling the semiconductor substrate, the solid exposing a surface of said protective film with a thin to the surface of the wiring, a step of depositing a sparse second insulating film on the entire surface, a step of evaporating the solid film under heating or reduced pressure, the method of manufacturing a semiconductor device characterized by providing a space between the wiring each other by depositing a dense third insulating film.
  6. 【請求項6】 前記固体膜を形成させる工程から前記第3の絶縁膜を堆積する工程までを同一の製造装置内で行なう請求項4または5記載の半導体装置の製造方法。 6. A method according to claim 4 or 5, wherein performing the step of forming the solid film up to the step of depositing said third insulating film in the same manufacturing apparatus.
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