JP2548939B2 - Ｉｃカード用リードフレーム - Google Patents
Ｉｃカード用リードフレームInfo
- Publication number
- JP2548939B2 JP2548939B2 JP62125089A JP12508987A JP2548939B2 JP 2548939 B2 JP2548939 B2 JP 2548939B2 JP 62125089 A JP62125089 A JP 62125089A JP 12508987 A JP12508987 A JP 12508987A JP 2548939 B2 JP2548939 B2 JP 2548939B2
- Authority
- JP
- Japan
- Prior art keywords
- lead frame
- lead
- card
- mount
- frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/83385—Shape, e.g. interlocking features
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Lead Frames For Integrated Circuits (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はICカード用リードフレームに関する。
〔従来の技術〕 従来、エッチング加工リードフレームにおいては、第
４図示のように、モールド樹脂をロック効果をあげるた
めに、サイドエッチ部分を大きく残し、厚み方向の中央
部に突起部６を有する断面形状にエッジ５が形成され
た。
４図示のように、モールド樹脂をロック効果をあげるた
めに、サイドエッチ部分を大きく残し、厚み方向の中央
部に突起部６を有する断面形状にエッジ５が形成され
た。
しかしながら、サイドエッチ量は、板厚、エッチング
条件、或いは設計された絵柄寸法のバランスにより、大
きくなったり、或いは小さくなったりし、安定したサイ
ドエッジ量をリードフレームの全ての個所で確保するこ
とは極めて困難である。そのため、モールド樹脂の剥が
れを、完全に防止することは出来なかった。
条件、或いは設計された絵柄寸法のバランスにより、大
きくなったり、或いは小さくなったりし、安定したサイ
ドエッジ量をリードフレームの全ての個所で確保するこ
とは極めて困難である。そのため、モールド樹脂の剥が
れを、完全に防止することは出来なかった。
そこで、本発明が解決しようとする問題点は、優れた
モールド樹脂のロック効果を奏し、モールド樹脂の剥が
れを防止したICカード用リードフレームを提供すること
にある。
モールド樹脂のロック効果を奏し、モールド樹脂の剥が
れを防止したICカード用リードフレームを提供すること
にある。
本発明者は上記の問題点を解決すべく研究の結果、リ
ードフレームの各部分のエッジを、リードフレームの表
側に向いた傾斜面を有する断面形状に形成する事によ
り、優れたロック効果を得ることが出来ることを見出
し、かかる知見に基づき、本発明を完成したものであ
る。
ードフレームの各部分のエッジを、リードフレームの表
側に向いた傾斜面を有する断面形状に形成する事によ
り、優れたロック効果を得ることが出来ることを見出
し、かかる知見に基づき、本発明を完成したものであ
る。
即ち、本発明は、『マウント部と、該マウント部の周
辺に、マウント部から、間隙をおいて配設された複数の
リード部とからなり、マウント部、及び各リード部は、
それぞれフレーム部に連設されているリードフレームに
おいて、前記マウント部及び各リード部はICカードの端
子電極面であって、前記マウント部及びリード部のエッ
ジが、リードフレームの表側に向いた傾斜面を有する断
面形状に形成されていることを特徴とするICカード用リ
ードフレーム。』を要旨とするものである。
辺に、マウント部から、間隙をおいて配設された複数の
リード部とからなり、マウント部、及び各リード部は、
それぞれフレーム部に連設されているリードフレームに
おいて、前記マウント部及び各リード部はICカードの端
子電極面であって、前記マウント部及びリード部のエッ
ジが、リードフレームの表側に向いた傾斜面を有する断
面形状に形成されていることを特徴とするICカード用リ
ードフレーム。』を要旨とするものである。
第１図ａ及びｂは本発明に係るICカード用リードフレ
ームを示す。
ームを示す。
マウント部１、及びリード部２のエッジ３が、リード
フレームの表側に向いた、即ちリードフレームの裏側よ
り表側に向かって傾斜した傾斜面４を有する断面形状に
形成されている。
フレームの表側に向いた、即ちリードフレームの裏側よ
り表側に向かって傾斜した傾斜面４を有する断面形状に
形成されている。
そして、マウント部１、及びリード部２のマウント部
寄りの部分が、IC搭載部５として構成されている。
寄りの部分が、IC搭載部５として構成されている。
而して、本発明において、上記傾斜面を有するエッジ
は、従来のサイドエッチ部を有するエッジよりもリード
フレーム全域にわたって、安定して形成することが出来
るので、リードフレーム全域にわたって、優れたロック
効果が奏せられるものである。
は、従来のサイドエッチ部を有するエッジよりもリード
フレーム全域にわたって、安定して形成することが出来
るので、リードフレーム全域にわたって、優れたロック
効果が奏せられるものである。
リードフレームの表側に向いた傾斜面を有する断面形
状のエッジ部分は、リードフレームの裏側から表側に向
かう程開口部分が広くなっている開口部を形成し、ま
た、モールド樹脂との接触面積が大きいことから、リー
ドフレームの開口部に充填されたモールド樹脂をしっか
りと固定し、優れたロック効果を奏するものである。
状のエッジ部分は、リードフレームの裏側から表側に向
かう程開口部分が広くなっている開口部を形成し、ま
た、モールド樹脂との接触面積が大きいことから、リー
ドフレームの開口部に充填されたモールド樹脂をしっか
りと固定し、優れたロック効果を奏するものである。
厚さ0.27mmの42合金を用意し、この金属表面の油、汚
れ等の付着物を脱脂液を用いて取り除き、しかるのち、
金属板の両面にネガタイプの感光液、例えば（MR−
Ｓ）、諸星インキ（株）製を塗布し、80〜100℃を温度
で加熱乾燥後、両面より第２図ａ、及びｂ図示のよう
に、表パターン11、及び裏パターン12をあてがい、露光
する。尚、第２図ａ、及びｂはリードフレームのリード
部に対応するパターン部分を部分的に示すものである。
れ等の付着物を脱脂液を用いて取り除き、しかるのち、
金属板の両面にネガタイプの感光液、例えば（MR−
Ｓ）、諸星インキ（株）製を塗布し、80〜100℃を温度
で加熱乾燥後、両面より第２図ａ、及びｂ図示のよう
に、表パターン11、及び裏パターン12をあてがい、露光
する。尚、第２図ａ、及びｂはリードフレームのリード
部に対応するパターン部分を部分的に示すものである。
両パターン11、12を真空密着させ、両面同時に高圧水
銀灯の紫外線に富んだ光にて露光し、次に30〜45℃の温
水にて現像し、レジストパターンを形成させる。次いで
両面より腐食液（35〜46゜Be′,50〜65℃のFeCl3液）を
ノズルから吹き掛け、不要部分をエッチングしてリード
フレームを形成した。
銀灯の紫外線に富んだ光にて露光し、次に30〜45℃の温
水にて現像し、レジストパターンを形成させる。次いで
両面より腐食液（35〜46゜Be′,50〜65℃のFeCl3液）を
ノズルから吹き掛け、不要部分をエッチングしてリード
フレームを形成した。
その後、レジスト剥離液を用いて、レジストを除去
し、次いでメッキを施す。メッキは必要な前処理（酸、
アルカリ、水洗処理等）を行い、下地メッキを施した
後、金メッキを行う。この時、リードフレームのICチッ
プが搭載される側には軟質の金メッキを、また反対面側
は硬質の金メッキを施す。表裏で異なるメッキを施すた
め、どちらか片面をマスキングする治具を用意し、片面
ずつメッキ作業を行う。
し、次いでメッキを施す。メッキは必要な前処理（酸、
アルカリ、水洗処理等）を行い、下地メッキを施した
後、金メッキを行う。この時、リードフレームのICチッ
プが搭載される側には軟質の金メッキを、また反対面側
は硬質の金メッキを施す。表裏で異なるメッキを施すた
め、どちらか片面をマスキングする治具を用意し、片面
ずつメッキ作業を行う。
上記の様にして形成したリードフレーム７を用い、第
３図示の如く、リードフレーム７の上に、第１図（ａ）
図示のIC搭載部５に、補強用絶縁体21として、熱硬化型
接着材が片面に塗布されている厚さ80μのポリイミドシ
ート（商品名；リードフレーム固定用ポリイミドテープ
JR−2250,日東電工（株）製）を、温度150℃で加熱接着
して、補強用絶縁体21をリードフレームに形成した。
３図示の如く、リードフレーム７の上に、第１図（ａ）
図示のIC搭載部５に、補強用絶縁体21として、熱硬化型
接着材が片面に塗布されている厚さ80μのポリイミドシ
ート（商品名；リードフレーム固定用ポリイミドテープ
JR−2250,日東電工（株）製）を、温度150℃で加熱接着
して、補強用絶縁体21をリードフレームに形成した。
次に、上記補強用絶縁体21上のチップダイパット部
に、熱硬化型エポキシダイ接着剤を塗布厚み20μに形成
して、その接着剤層を介して、ICチップ22をリードフレ
ーム７に設置した。
に、熱硬化型エポキシダイ接着剤を塗布厚み20μに形成
して、その接着剤層を介して、ICチップ22をリードフレ
ーム７に設置した。
次に、ワイヤーボンディング機により、ICチップボン
デイング部と軟質金メッキされたリードフレームの端子
部とを、25μ系の金ワイヤー23で結線した。
デイング部と軟質金メッキされたリードフレームの端子
部とを、25μ系の金ワイヤー23で結線した。
次に、結線が終了したICチップとリードフレームをト
ランスファーモールド法により、エポキシ系のトランス
ファーモールド用樹脂（商品名;MP−10,日東電工（株）
製）で片面樹脂封止した後、パッケージ単位に断裁し、
且つ必要とあれば、樹脂面を研磨して厚さ0.65mmのICモ
ジュールを形成する。なお、第３図において、7aはリー
ドフレームの母材、7bは銅メッキ層、7cはNiメッキ層、
7dは軟質金メッキ層、7eは硬質金メッキ層を示す。
ランスファーモールド法により、エポキシ系のトランス
ファーモールド用樹脂（商品名;MP−10,日東電工（株）
製）で片面樹脂封止した後、パッケージ単位に断裁し、
且つ必要とあれば、樹脂面を研磨して厚さ0.65mmのICモ
ジュールを形成する。なお、第３図において、7aはリー
ドフレームの母材、7bは銅メッキ層、7cはNiメッキ層、
7dは軟質金メッキ層、7eは硬質金メッキ層を示す。
上記のようにして作成したICモジュールをICカード基
板に装着してICカードを構成した。
板に装着してICカードを構成した。
上記のICモジュールの作成過程、及びICカードの作成
過程において、モールド樹脂のリードフレームからの剥
がれはみられなかった。
過程において、モールド樹脂のリードフレームからの剥
がれはみられなかった。
以上詳述したとおり、本発明によれば、モールド樹脂
のロック効果に優れたICカード用リードフレームを提供
することが出来る。
のロック効果に優れたICカード用リードフレームを提供
することが出来る。
第１図ａ及びｂは本発明のリードフレームを示し、第１
図ａは部分的平面図、第１図ｂは背面図、第２図ａ及び
ｂはリードフレーム母材にパターンをあてがった状態を
示し、第２図ａは平面図、第２図ｂは断面図、第３図は
本発明のリードフレームを用いて形成したICモジュール
の断面図、第４図は従来のリードフレームの、特にサイ
ドエッチの状態を示す部分断面図である。 ４……傾斜面
図ａは部分的平面図、第１図ｂは背面図、第２図ａ及び
ｂはリードフレーム母材にパターンをあてがった状態を
示し、第２図ａは平面図、第２図ｂは断面図、第３図は
本発明のリードフレームを用いて形成したICモジュール
の断面図、第４図は従来のリードフレームの、特にサイ
ドエッチの状態を示す部分断面図である。 ４……傾斜面
Claims (1)
- 【請求項１】マウント部と、該マウント部の周辺に、マ
ウント部から、間隙をおいて配設された複数のリード部
とからなり、マウント部、及び各リード部は、それぞれ
フレーム部に連設されているリードフレームにおいて、 前記マウント部及び各リード部はICカードの端子電極面
であって、 前記マウント部及びリード部のエッジが、リードフレー
ムの表側に向いた傾斜面を有する断面形状に形成されて
いる ことを特徴とするICカード用リードフレーム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62125089A JP2548939B2 (ja) | 1987-05-22 | 1987-05-22 | Ｉｃカード用リードフレーム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62125089A JP2548939B2 (ja) | 1987-05-22 | 1987-05-22 | Ｉｃカード用リードフレーム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63289951A JPS63289951A (ja) | 1988-11-28 |
| JP2548939B2 true JP2548939B2 (ja) | 1996-10-30 |
Family
ID=14901568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62125089A Expired - Lifetime JP2548939B2 (ja) | 1987-05-22 | 1987-05-22 | Ｉｃカード用リードフレーム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2548939B2 (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6143981A (en) | 1998-06-24 | 2000-11-07 | Amkor Technology, Inc. | Plastic integrated circuit package and method and leadframe for making the package |
| US7042068B2 (en) | 2000-04-27 | 2006-05-09 | Amkor Technology, Inc. | Leadframe and semiconductor package made using the leadframe |
| US6867483B2 (en) | 2000-09-13 | 2005-03-15 | Carsen Semiconductor Sdn. Bhd. | Stress-free lead frame |
| US7288833B2 (en) | 2000-09-13 | 2007-10-30 | Carsem (M) Sdn. Bhd. | Stress-free lead frame |
| US6905914B1 (en) | 2002-11-08 | 2005-06-14 | Amkor Technology, Inc. | Wafer level package and fabrication method |
| JP2005093616A (ja) * | 2003-09-16 | 2005-04-07 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US6977431B1 (en) | 2003-11-05 | 2005-12-20 | Amkor Technology, Inc. | Stackable semiconductor package and manufacturing method thereof |
| US20050146057A1 (en) | 2003-12-31 | 2005-07-07 | Khor Ah L. | Micro lead frame package having transparent encapsulant |
| US8039947B2 (en) * | 2006-05-17 | 2011-10-18 | Stats Chippac Ltd. | Integrated circuit package system with different mold locking features |
| US7723852B1 (en) | 2008-01-21 | 2010-05-25 | Amkor Technology, Inc. | Stacked semiconductor package and method of making same |
| US8072050B1 (en) | 2008-11-18 | 2011-12-06 | Amkor Technology, Inc. | Semiconductor device with increased I/O leadframe including passive device |
| US20170117214A1 (en) | 2009-01-05 | 2017-04-27 | Amkor Technology, Inc. | Semiconductor device with through-mold via |
| JP2010050491A (ja) * | 2009-12-02 | 2010-03-04 | Renesas Technology Corp | 半導体装置の製造方法 |
| US8937381B1 (en) | 2009-12-03 | 2015-01-20 | Amkor Technology, Inc. | Thin stackable package and method |
| US9691734B1 (en) | 2009-12-07 | 2017-06-27 | Amkor Technology, Inc. | Method of forming a plurality of electronic component packages |
| US8324511B1 (en) | 2010-04-06 | 2012-12-04 | Amkor Technology, Inc. | Through via nub reveal method and structure |
| US8440554B1 (en) | 2010-08-02 | 2013-05-14 | Amkor Technology, Inc. | Through via connected backside embedded circuit features structure and method |
| US8487445B1 (en) | 2010-10-05 | 2013-07-16 | Amkor Technology, Inc. | Semiconductor device having through electrodes protruding from dielectric layer |
| US8390130B1 (en) | 2011-01-06 | 2013-03-05 | Amkor Technology, Inc. | Through via recessed reveal structure and method |
| TWI557183B (zh) | 2015-12-16 | 2016-11-11 | 財團法人工業技術研究院 | 矽氧烷組成物、以及包含其之光電裝置 |
| US8648450B1 (en) | 2011-01-27 | 2014-02-11 | Amkor Technology, Inc. | Semiconductor device including leadframe with a combination of leads and lands |
| US8866278B1 (en) | 2011-10-10 | 2014-10-21 | Amkor Technology, Inc. | Semiconductor device with increased I/O configuration |
| US8552548B1 (en) | 2011-11-29 | 2013-10-08 | Amkor Technology, Inc. | Conductive pad on protruding through electrode semiconductor device |
| US9704725B1 (en) | 2012-03-06 | 2017-07-11 | Amkor Technology, Inc. | Semiconductor device with leadframe configured to facilitate reduced burr formation |
| US9048298B1 (en) | 2012-03-29 | 2015-06-02 | Amkor Technology, Inc. | Backside warpage control structure and fabrication method |
| US9129943B1 (en) | 2012-03-29 | 2015-09-08 | Amkor Technology, Inc. | Embedded component package and fabrication method |
| KR101486790B1 (ko) | 2013-05-02 | 2015-01-28 | 앰코 테크놀로지 코리아 주식회사 | 강성보강부를 갖는 마이크로 리드프레임 |
| KR101563911B1 (ko) | 2013-10-24 | 2015-10-28 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 |
| US9673122B2 (en) | 2014-05-02 | 2017-06-06 | Amkor Technology, Inc. | Micro lead frame structure having reinforcing portions and method |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61156845A (ja) * | 1984-12-28 | 1986-07-16 | Mitsubishi Electric Corp | 樹脂封止型半導体装置用リ−ドフレ−ム |
-
1987
- 1987-05-22 JP JP62125089A patent/JP2548939B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63289951A (ja) | 1988-11-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2548939B2 (ja) | Ｉｃカード用リードフレーム | |
| US5126818A (en) | Semiconductor device | |
| KR19980081036A (ko) | 수지봉지형 반도체 장치와 그것에 사용되는 회로부재 및 수지봉지형 반도체 장치의 제조방법 | |
| JP2002009196A (ja) | 半導体装置の製造方法 | |
| JP3971500B2 (ja) | 半導体素子実装用配線基板の製造方法 | |
| JPH01235170A (ja) | マイクロ入出力ピンおよびその製造方法 | |
| JP2021150638A (ja) | リードフレーム、リードフレームの製造方法及び半導体装置の製造方法 | |
| JP2024096387A (ja) | リードフレーム、リードフレームの製造方法及び半導体装置の製造方法 | |
| JPS6052050A (ja) | リ−ドフレ−ムの製造方法 | |
| JP4027147B2 (ja) | パッケージ基板の製造方法 | |
| JP2001007274A (ja) | 樹脂封止型半導体装置とそれに用いられる回路部材および回路部材の製造方法 | |
| JP2609863B2 (ja) | Ｉｃカード用リードフレーム | |
| JP2556325B2 (ja) | Ｉｃカ−ド用リ−ドフレ−ム | |
| JP3568249B2 (ja) | 半導体装置及びそれに使用されるチップキャリアの製造方法 | |
| JP2549277B2 (ja) | 半導体装置 | |
| KR100294910B1 (ko) | 범프그리드어레이패키지및그제조방법 | |
| JPS61208859A (ja) | 半導体装置のリ−ドフレ−ム | |
| JP4237851B2 (ja) | 樹脂封止型半導体装置用の回路部材およびその製造方法 | |
| JP3699573B2 (ja) | 半導体装置とそれに用いられる回路部材およびそれらの製造方法 | |
| JP3562074B2 (ja) | 半導体パッケージ用樹脂フレーム及び半導体パッケージの製造方法 | |
| JP3380975B2 (ja) | 半導体装置の電鋳製リードフレームの製造方法 | |
| JP4115556B2 (ja) | 半導体パッケージの製造方法 | |
| JPS61234060A (ja) | 半導体装置のリ−ドフレ−ム製造方法 | |
| JPH0453100B2 (ja) | ||
| JPH069216B2 (ja) | リ−ドキヤリアフイルム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |