JP2526211B2 - The semiconductor integrated circuit device and manufacturing method thereof - Google Patents

The semiconductor integrated circuit device and manufacturing method thereof

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JP2526211B2
JP2526211B2 JP5241786A JP5241786A JP2526211B2 JP 2526211 B2 JP2526211 B2 JP 2526211B2 JP 5241786 A JP5241786 A JP 5241786A JP 5241786 A JP5241786 A JP 5241786A JP 2526211 B2 JP2526211 B2 JP 2526211B2
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gate electrode
region
insulating film
field effect
effect transistor
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JP5241786A
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Inventor
和宏 小森
怜 目黒
謙一 黒田
Original Assignee
株式会社日立製作所
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、不揮発性記憶機能を有する半導体集積回路装着に適用して有効な技術に関するものである。 DETAILED DESCRIPTION OF THE INVENTION The present invention [relates] relates to a semiconductor integrated circuit device, particularly to a technique effectively applied to a semiconductor integrated circuit mounted with a nonvolatile memory function.

〔従来の技術〕 [Prior art]

紫外線消去型の不揮発性記憶機能を有する半導体集積回路装置(以下、EPROMという)は、電界効果トランジスタでメモリセルが構成されている。 The semiconductor integrated circuit device having a nonvolatile memory function of ultraviolet erasable type (hereinafter, referred to as EPROM), a memory cell is composed of a field effect transistor. この電界効果トランジスタは、フローティングゲート電極とコントロールゲート電極とを有している。 The field-effect transistor, and a floating gate electrode and a control gate electrode.

メモリセルは、データ線とワード線との交差部に設けられている。 Memory cells are provided at intersections between the data lines and word lines. データ線は、メモリセルのドレイン領域に接続されている。 Data line is connected to the drain region of the memory cell. ワード線は、メモリセルのコントロールゲート電極に接続されている。 Word line is connected to the control gate electrode of the memory cell. メモリセルのソース領域は、それと一体に形成されたソース線(例えば、n型の半導体領域)に接続されている。 Source regions of the memory cells is therewith connected to the source line that is formed integrally (eg, n-type semiconductor region).

なお、EPROMについては、例えば、特願昭60-184141号に記載されている。 As for the EPROM, for example, described in Japanese Patent Application No. Sho 60-184141.

〔発明が解決しようとする問題点〕 [Problems to be Solved by the Invention]

本発明者は、前述のEPROMにおける検討の結果、次のような問題点が生じることを見出した。 The present inventors, as a result of the examination in the EPROM of the above, found that the following problems occur.

前記メモリセルのドレイン領域とデータ線は、メモリセルを覆う層間絶縁膜に接続孔を形成して接続されている。 It said drain region and the data line of the memory cell is connected to a connection hole in the interlayer insulating film covering the memory cell. 接続孔は、層間絶縁膜上にフォトレジストマスクを形成し、このマスクを用いてエッチングすることで形成される。 Connection hole, a photoresist mask is formed over the interlayer insulating film, it is formed by etching using the mask. この接続孔は、メモリセルのゲート電極とデータ線との絶縁耐圧を確保できる寸法とマスク合せ余裕度とが必要とされるので、ゲート電極と所定間隔を有して形成される。 The connection hole, since the size and mask alignment margin can be secured withstand voltage between the gate electrode and the data line of the memory cell is needed, it is formed with a gate electrode by a predetermined interval. このため、メモリセルのドレイン領域側の面積が増大するので、EPROMの集積度が低下する。 Therefore, the area of ​​the drain region side of the memory cell is increased, the degree of integration of the EPROM is reduced.

また、メモリセルのソース領域に接続されるソース線は、20〜30[Ω/□]程度の高い比抵抗値を有する半導体領域(拡散層)で構成されている。 Also, source line connected to the source region of the memory cell is constituted by a semiconductor region having a 20~30 [Ω / □] about a high resistivity (diffusion layer). このため、EPROM For this reason, EPROM
の情報の書込動作速度及び読出動作速度が低下する。 Information writing operation speed and reading operation speed of the drops.

本発明の目的は、不揮発性記憶機能を有する半導体集積回路装置の集積度を向上するとともに、情報の書込動作速度及び読出動作速度の高速化を図ることが可能な技術を提供することにある。 An object of the present invention is to provide as well as improve the integration degree of the semiconductor integrated circuit device having a nonvolatile memory function, a technique capable of achieving a write operation speed and high-speed read operation speed of the information .

また、本発明の他の目的は、前記目的に加えて、メモリセルの電気的特性のバラツキを低減することが可能な技術を提供することにある。 Another object of the present invention, in addition to the above object is to provide a technique capable of reducing variations in the electrical characteristics of the memory cell.

本発明の前記ならびにその他の目的と新規な特徴は、 The above and other objects and novel features of the present invention,
本明細書の記述及び添付図面によって明らかになるであろう。 It will become apparent from the following description and accompanying drawings of this specification.

〔問題点を解決するための手段〕 [Means for Solving the Problems]

本願において開示される発明のうち、代表的なものの概要を説明すれば、下記のとおりである。 Among the inventions disclosed in the present application will be described the outline of typical, are as follows.

行方向に連続して延在するフィールド絶縁膜によって半導体基板主面を複数のストライプ状の活性領域に分離し、前記行方向と交差する列方向に隣接する各活性領域上に設けられフローティングゲートとなる複数列のゲート電極と、前記ゲート電極上に延在し前記列方向にストライプ状に設けられる複数のワード線とを設け、各ゲート電極の間に位置する活性領域をソース領域,ドレイン領域として、複数の不揮発性記憶機能を有する電界効果トランジスタを前記行方向に直列に接続して形成し、前記列方向に隣接する前記電界効果トランジスタの夫々のソース領域を、前記フィールド絶縁膜によって互いに分離して半導体基板主面内に形成し、前記列方向に沿って半導体基板主面上に設ける導体層からなるソース線によって互いに接続する The semiconductor substrate main surface into a plurality of stripe-shaped active region by a field insulating film extending continuously in the row direction, and a floating gate provided on each of the active regions adjacent in the column direction crossing the row direction a gate electrode of the plurality of rows comprising the a plurality of word lines provided in a stripe shape provided in the column direction extending over the gate electrode, an active region positioned between the gate electrode a source region, a drain region , a field effect transistor having a plurality of non-volatile memory function formed by connecting in series in the row direction, the source region of each of the field effect transistor adjacent to said column direction, separated from each other by the field insulating film Te is formed in the semiconductor substrate main surface, is connected together by a source line made of a conductor layer provided on the semiconductor substrate main surface along the column direction

〔作用〕 [Action]

上記した手段によれば、メモリセルのドレイン領域とデータ線は、ゲート電極とデータ線との絶縁耐圧を確保する寸法及びマスク合せ余裕度を必要としないで接続することができるので、集積度を向上できるとともに、ソース線を半導体領域よりも比抵抗値が小さい導電層で構成することができるので、情報の書込動作速度及び読出動作速度の高速化を図ることができる。 According to the above means, the drain region and the data line of the memory cell, since the size and mask alignment margin to ensure the withstand voltage between the gate electrode and the data lines can be connected without the need, the degree of integration it is possible to improve, it is possible to configure the source lines in the conductive layer specific resistance value is smaller than the semiconductor region, it is possible to write operation speed and high-speed read operation speed of the information.

〔実施例〕 〔Example〕

以下、本発明の構成について、本発明をEPROMに適用した一実施例とともに説明する。 Hereinafter, the configuration of the present invention will be described with an example of applying the present invention in EPROM.

なお、全図において、同一の機能を有するものは同一の符号を付け、その繰り返しの説明は省略する。 In all the drawings, components having the same functions are given same symbols and their repeated explanation is omitted.

本発明の一実施例であるEPROMのメモリセルアレイを第1図(平面図)で示し、第1図のII-II線で切った断面を第2図で示す。 It shows a memory cell array of EPROM according to an embodiment of the present invention in FIG. 1 (plan view), showing a section taken along the line II-II of FIG. 1 in Figure 2. 第1図及び後述する第3図は、本実施例の構成をわかり易くするために、フィールド絶縁膜以外の絶縁膜は図示しない。 Figure 3 to Figure 1 and described below, for clarity the configuration of this embodiment, the insulating film other than the field insulating film (not shown).

第1図において、1は単結晶シリコンからなるp -型の半導体基板(又はウエル領域)である。 In Figure 1, 1 is p made of monocrystalline silicon - is a type of semiconductor substrate (or well region). 2はフィールド絶縁膜、3はp型のチャネルストッパ領域である。 2 the field insulating film, 3 is a channel stopper region of p-type.

前記フィールド絶縁膜2は、第3図(所定の製造工程における平面図)で示すように、列方向(ソース線の延在する方向)に所定の間隔を有し、行方向(ソース線と交差する方向又はデータ線の延在する方向)に延在して設けられている。 The field insulating film 2, as shown in FIG. 3 (a plan view in a given manufacturing process) crossing a predetermined distance in the column direction (extending direction of the source line), the row direction (the source line extend in a direction) extending in the direction or the data lines to provided. このフィールド絶縁膜2は、行方向に配置されるメモリセルを構成する電界効果トランジスタQのチャネル幅(ゲート幅)、ソース領域幅及びドレイン領域幅を規定し、ソース線と交差するように構成されている。 The field insulating film 2, the channel width (gate width) of the field effect transistor Q constituting the memory cells arranged in the row direction, defines a source region width and a drain region width is arranged to intersect with the source lines ing.

メモリセルを構成する電界効果トランジスタQは、ゲート絶縁膜4、フローティングゲート電極5、ゲート絶縁膜6、コントロールゲート電極7、n型の半導体領域9とn +型の半導体領域12とからなるソース領域(S) Field effect transistor Q constituting the memory cell, the gate insulating film 4, a floating gate electrode 5, the gate insulating film 6, a source region made of a control gate electrode 7, n-type semiconductor region 9 and the n + -type semiconductor region 12. (S)
及びドレイン領域(D)で構成されている。 And it is composed of the drain region (D).

フローディンツゲート電極5は、例えば、抵抗値を低減する不純物(P又はAs)が導入された多結晶シリコン膜で構成されている。 Flodin tree gate electrode 5 is, for example, an impurity to reduce the resistance value (P or As) is composed of polycrystalline silicon film which has been introduced. コントロールゲート電極7は、例えば、前記不純物が導入された多結晶シリコン膜で構成されている。 Control gate electrode 7, for example, the impurity is composed of polycrystalline silicon film which has been introduced. また、コントロールゲート電極7は、単層の高融点金属(Mo,Ti,Ta,W)膜或は高融点金属シリサイド(MoSi 2 ,TiSi 2 ,TaSi 2 ,WSi 2 )膜で構成する。 The control gate electrode 7, high melting point metal monolayer (Mo, Ti, Ta, W ) film or a refractory metal silicide (MoSi 2, TiSi 2, TaSi 2, WSi 2) composed of a film. また、コントロールゲート電極7は、多結晶シリコン膜の上部に高融点金属膜或は高融点金属シリサイド膜を設けた複合膜(ポリサイド膜)で構成する。 The control gate electrode 7 constitutes the upper part of the polycrystalline silicon film of a refractory metal film or a composite film in which a refractory metal silicide film (polycide film). コントロールゲート電極7は、列方向に配置される他の電界効果トランジスタQのコントロールゲート電極7と一体に構成されており、ワード線(WL)7Aを構成する。 Control gate electrode 7 is formed integrally with the control gate electrode 7 of the other field-effect transistor Q that is arranged in a column direction, forming word lines (WL) 7A.

ソース領域(S)又はドレイン領域(D)の低不純物濃度のn型の半導体領域9は、高不純物濃度のn +型の半導体領域12とチャネル形成領域(半導体基板1)との間に設けられている。 A source region (S) or the semiconductor region 9 of the n-type low impurity concentration drain region (D) is provided between the high impurity concentration of n + -type semiconductor region 12 and the channel forming region (the semiconductor substrate 1) ing. この半導体領域9は、ドレイン領域近傍における電界強度を緩和する所謂LDD( L ightly D The semiconductor region 9 is a so-called LDD to relax the electric field intensity in the vicinity of the drain region (L ightly D
oped D rain)構造を構成する。 constituting the OPED D rain) structure.

コントロールゲート電極7の上部には、上層の導電層との絶縁耐圧を確保するために、絶縁膜8が設けられている。 The top of the control gate electrode 7, in order to ensure the withstand voltage of the upper conductive layer, the insulating film 8 is provided. フローティングゲート電極5及びコントロールゲート電極7の側部には、上層の導電層との絶縁耐圧を確保する絶縁膜10が設けられている。 The sides of the floating gate electrode 5 and control gate electrode 7, the insulating film 10 to ensure the dielectric strength between the upper conductive layer is provided. この絶縁膜10は、ドレイン領域に対してデータ線を自己整合で接続する接続孔及びソース領域S及びドレイン領域Dの半導体領域12 The insulating film 10, the semiconductor region 12 of the connection hole and the source region S and drain region D are connected by self-alignment of the data line with respect to the drain region
を形成するためのエッチングマスクを構成する。 Forming an etching mask for forming the.

この電界効果トランジスタQは、接続孔11に設けられた中間導電層13Aを介してそのドレイン領域(半導体領域12)Dがデータ線(DL)16と電気的に接続されている。 The field effect transistor Q has a drain region (semiconductor region 12) D is connected a data line (DL) 16 and electrically via the intermediate conductive layer 13A provided in the connecting hole 11.

接続孔11は、フローティングゲート電極5及びコントロールゲート電極7の側部に設けられた絶縁膜10で構成されている。 Connection hole 11 is constituted by an insulating film 10 provided on the side of the floating gate electrode 5 and control gate electrode 7. 絶縁膜10は、その膜厚(夫々のゲート電極の側面からの厚さ)の制御性が良く、しかも製造工程におけるマスク合せを必要としない所謂自己整合的に構成される。 Insulating film 10, the thickness good controllability of (thickness from the side surface of the gate electrode of each), addition so-called self-aligned manner constructed which does not require mask alignment in the manufacturing process. ソース領域(S)及びドレイン領域(D)は夫々のゲート電極に対して自己整合で構成されるので、中間導電層13Aは、ドレイン領域(D)に対して自己整合で構成される。 Since the source region (S) and drain region (D) is constituted by a self-alignment with the gate electrodes of the respective intermediate conductive layer 13A is composed of self-alignment with the drain region (D). この中間導電層13Aは、例えば、コントロールゲート電極7と同様に、単層の多結晶シリコン膜、高融点金属膜又は高融点金属シリサイド膜或はそれらの複合膜で構成する。 The intermediate conductive layer 13A is, for example, similarly to the control gate electrode 7, a polycrystalline silicon film of a single layer, composed of a refractory metal film or a refractory metal silicide film or their composite film.

データ線16は、中間導電層13Aを覆う層間絶縁膜14に設けられた接続孔15を通して中間導電層13Aと接続され、層間絶縁膜14上部を行方向に延在して設けられている。 Data line 16 is connected to the intermediate conductive layer 13A through a connection hole 15 formed in the interlayer insulating film 14 covering the intermediate conductive layer 13A, it is provided to extend the interlayer insulating film 14 upper in the row direction. データ線16は、例えば、情報の書込動作速度及び読出動作速度の高速化を図るために、アルミニウム膜、添加物(Si,Cu等)を含有するアルミニウム膜等の比抵抗値が小さな導電性材料で構成する。 Data lines 16 are, for example, in order to write operation speed and high-speed read operation speed of the information, an aluminum film, additives (Si, Cu, etc.) specific resistance such as an aluminum film is small conductive containing made of a material.

電界効果トランジスタQのソース領域(S)には、中間導電層13Aと同一導電層で設けられたソース線(SL)1 A source region of the field effect transistor Q (S), the intermediate conductive layer 13A and the source lines disposed on the same conductive layer (SL) 1
3Bが接続孔11を通して電気的に接続されている。 3B are electrically connected through the connection hole 11. ソース線13Bは、列方向に複数配置される電界効果トランジスタQのソース領域(S)の夫々に接続され、列方向に延在して設けられている。 The source line 13B is connected to each of the source region of the field effect transistor Q which is more disposed in a column direction (S), it is provided extending in the column direction.

このように、電界効果トランジスタQのドレイン領域(D)に、それに対して自己整合で構成される中間導電層13Aを介してデータ線16を接続することにより、フローティングゲート電極5及びコントロールゲート電極7 Thus, the drain region (D) of the field-effect transistor Q, by connecting the data line 16 via the intermediate conductive layer 13A formed in self-alignment with it, the floating gate electrode 5 and control gate electrode 7
の夫々のゲート電極とデータ線16との絶縁耐圧を確保する寸法及び製造工程におけるマスク合せ余裕度を必要としないので、ドレイン領域(D)の面積を縮小することができる。 Since Not required for mask alignment margin in the size and manufacturing processes to ensure the withstand voltage between the gate electrode and the data line 16 each, it is possible to reduce the area of ​​the drain region (D). すなわち、電界効果トランジスタの面積を縮小し、EPROMの集積度を向上することができる。 That is, it is possible to reduce the area of ​​the field effect transistor, to increase the integration EPROM.

また、電界効果トランジスタQのソース領域(S)に中間導電層13Aと同一導電層で構成されるソース線13Bを設けることにより、ソース線13Bを数[Ω/□]程度の半導体領域12よりも小さな比抵抗値で構成することができるので、情報の書込動作速度及び読出動作速度の高速化を図ることができる。 Further, by providing the intermediate conductive layer 13A and the source line 13B composed of the same conductive layer to the source region (S) of the field effect transistor Q, than the semiconductor region 12 of about several [Ω / □] The source line 13B can be configured with a small specific resistance, it is possible to write operation speed and high-speed read operation speed of the information. また、基準電位(例えば、回路の接地電位0[V])に対するソース線13Bの電位の上昇を低減することができるので、メモリセルアレイ内に延在する夫々のソース線13Bの電位を均一化するとともに、電界効果トランジスタQの特性のバラツキを低減することができる。 Further, the reference potential (e.g., ground potential 0 [V] of the circuit) can be reduced to increase the potential of the source line 13B for, to equalize the potential of the source line 13B each extending in the memory cell array together, it is possible to reduce variations in characteristics of the field effect transistor Q.

また、電界効果トランジスタQのドレイン領域(D) The drain region of the field effect transistor Q (D)
とデータ線16との間に中間導電層13Aを設けることにより、夫々の合金化を防止することができるので、所謂アルミスパイクを防止することができる。 And by providing the intermediate conductive layer 13A between the data line 16, it is possible to prevent alloying of each, it is possible to prevent a so-called aluminum spike. なお、アルミスパイクをさらに防止するために、ドレイン領域(D)と中間導電層13Aとの間にバイアメタル(TiN等)を設けてもよい。 In order to further prevent aluminum spikes, it may be provided via a metal (TiN, etc.) between the drain region (D) and the intermediate conductive layer 13A. また、中間導電層13Aとデータ線16との間に高融点金属シリサイド膜を設けてもよい。 It is also possible to provide a refractory metal silicide film between the intermediate conductive layer 13A and the data line 16.

また、絶縁膜10を介在させ、フローティングゲート電極5の側部に沿って、中間導電層13A及びソース線13Bを設けることにより、層間絶縁膜14中を拡散する水分(H Further, by interposing an insulating film 10, along the sides of the floating gate electrode 5, by providing the intermediate conductive layer 13A and the source line 13B, moisture diffused in the interlayer insulating film 14 (H
2 O)をフローティングゲート電極5に達しないように阻止することができる。 It is possible to prevent 2 O) so as not to reach the floating gate electrode 5. すなわち、フローティングゲート電極5に蓄積される情報となる電子と水分との結合を防止できるので、情報の保持特性を向上することができる。 That is, it is possible to prevent the combination of electrons and water as the information accumulated in the floating gate electrode 5, it is possible to improve the retention characteristics of the information. また、情報の保持特性をさらに向上するために、層間絶縁膜14と中間導電層13A及びソース線13Bとの間にち密な膜質の窒化シリコン膜等を設けてもよい。 Further, in order to further improve the retention characteristics of the information may be provided with a silicon nitride film or the like dense film quality between the interlayer insulating film 14 and the intermediate conductive layer 13A and the source line 13B.

また、前記フィールド絶縁膜2を、電界効果トランジスタQのチャネル幅、ソース領域幅及びドレイン領域幅を規定し、ソース線と交差しその交差する方向に延在して設けることにより、フィールド絶縁膜2の平面形状に角部をなくすことができるので、フィールド絶縁膜2の平面形状をそのマスクパターンに対して正確に構成することができる。 Moreover, the field insulating film 2, the channel width of the field effect transistor Q, by defining a source region width and a drain region width, intersects the source lines provided to extend in a direction that crosses the field insulating film 2 it is possible to eliminate the corners to the planar shape of, it is possible to accurately configure the planar shape of the field insulating film 2 with respect to the mask pattern. したがって、電界効果トランジスタQのソース領域幅及びドレイン領域幅のバラツキを低減し、 Therefore, to reduce the variation of the source region width and a drain region width of the field effect transistor Q,
それに流れる電流量を安定にすることができるので、情報の書込特性及び読出特性の安定化を図ることができる。 Since the amount of current flowing thereto can be stabilized, thereby stabilizing the write characteristics and read characteristics information.

次に、本実施例の製造方法について、第4図乃至第8 Next, the manufacturing method of this embodiment, FIG. 4 through 8
図(各製造工程毎に示す断面図)を用いて簡単に説明する。 Briefly described with reference to FIG. (Cross-sectional view illustrating each production process).

まず、単結晶シリコンからなるp -型の半導体基板1 First, monocrystalline silicon p - type semiconductor substrate 1
の主面に、フィールド絶縁膜2及びp型のチャネルストッパ領域3を形成する。 The main surface, forming a channel stopper region 3 of the field insulating film 2 and the p-type.

この後、第4図に示すように、電界効果トランジスタ形成領域の半導体基板1の主面上にゲート絶縁膜4を形成する。 Thereafter, as shown in FIG. 4, a gate insulating film 4 to the field effect transistor forming region of the semiconductor substrate 1 on the main surface.

第4図に示すゲート絶縁膜4を形成する工程の後に、 After the step of forming a gate insulating film 4 shown in FIG. 4,
第5図に示すように、フローティングゲート電極5、ゲート絶縁膜6、コントロールゲート電極7、ワード線7A As shown in Figure 5, the floating gate electrode 5, the gate insulating film 6, a control gate electrode 7, the word line 7A
及び絶縁膜8を形成する。 And an insulating film 8. 前記ゲート絶縁膜4及び6 The gate insulating film 4 and 6
は、例えば、熱酸化で形成した酸化シリコン膜で形成する。 Is formed, for example, a silicon oxide film formed by thermal oxidation. 前記絶縁膜8は、コントロールゲート電極7とその上層の導電層(中間導電層,ソース線)との絶縁耐圧を確保できるように、例えば、CVDで形成した酸化シリコン膜、窒化シリコン膜、又はそれらの複合膜で形成する。 The insulating layer 8, the conductive layer of the upper layer and the control gate electrode 7 (intermediate conductive layer, the source line) so as to ensure the withstand voltage with, for example, a silicon oxide film formed by CVD, a silicon nitride film, or their to the formation of a composite film.

この後、ソース領域及びドレイン領域形成領域の半導体基板1の主面部にn型の半導体領域(LDD部)9を形成する。 Thereafter, a semiconductor region (LDD portion) 9 of the n-type in the main surface portion of the semiconductor substrate 1 of the source region and drain region formation region. 半導体領域9は、絶縁膜8(又はそのエッチングマスク)及びフィールド絶縁膜2を不純物導入用マスクとして用い、n型の不純物(例えば、As)をイオン打込みで導入することで形成できる。 Semiconductor region 9, the insulating film 8 (or an etching mask) and the field insulating film 2 used as a mask for introducing impurities, n-type impurity (e.g., As) can be formed by introducing at ion implantation. この半導体領域9 The semiconductor region 9
は、周辺回路のLDD構造のMISFETのLDD部よりも高い不純物濃度で構成される。 It is composed of a higher impurity concentration than the LDD portion of the MISFET of the LDD structure in the peripheral circuit.

そして、第6図に示すように、フローティングゲート電極5及びコントロールゲート電極7を覆う絶縁膜17を形成する。 Then, as shown in FIG. 6, an insulating film 17 covering the floating gate electrode 5 and control gate electrode 7. 絶縁膜17は、主に、フローティングゲート電極5に蓄積される情報となる電化の保持特性を向上するために、ち密な膜質の熱酸化で形成した酸化シリコン膜を用いる。 Insulating film 17 is mainly to improve the electrification retention characteristics as the information accumulated in the floating gate electrode 5, a silicon oxide film formed by thermal oxidation of the dense film quality.

第6図に示す絶縁膜17を形成する工程の後に、絶縁膜 After the step of forming the insulating film 17 shown in FIG. 6, the insulating film
17を介在させて、フローティングゲート電極5及びコントロールゲート電極7の側部に、絶縁膜10を形成する。 17 interposed therebetween, the sides of the floating gate electrode 5 and control gate electrode 7, an insulating film 10.
絶縁膜10は、例えば、全面にCVDで形成した酸化シリコン膜に、反応性イオンエッチング等の異方性エッチングを施して形成する。 Insulating film 10 is, for example, a silicon oxide film formed by CVD is formed on the entire surface is subjected to anisotropic etching such as reactive ion etching. したがって、絶縁膜10は、前述のように、膜厚の制御性が良く、しかも製造工程におけるマスク合せを必要としないで自己整合的に形成される。 Therefore, the insulating film 10, as described above, good controllability of the film thickness, yet is formed in a self-aligned manner without the need for mask alignment in the manufacturing process. この絶縁膜10を形成する異方性エッチングで、絶縁膜10下部以外の露出する絶縁膜17は除去され、半導体基板1の主面が露出する。 The anisotropic etching for forming the insulating film 10, insulating film 17 exposed outside the insulating layer 10 lower is removed, the main surface of the semiconductor substrate 1 is exposed.

この後、露出された半導体基板1の主面に、不純物導入用の絶縁膜(図示していない)を形成する。 Thereafter, the exposed major surface of the semiconductor substrate 1, an insulating film for impurity introduction (not shown). この絶縁膜は、重金属の汚染を防止するバリア層及び不純物の導入による半導体基板1の主面の結晶欠陥を緩和するバッファ層として用いる。 This insulating film is used as a buffer layer to mitigate the crystal defects of the main surface of the semiconductor substrate 1 by the barrier layer and introducing impurities to prevent contamination of heavy metals.

そして、フローティングゲート電極5及びコントロールゲート電極7の側部の半導体基板1の主面部に、n + Then, the main surface portion of the semiconductor substrate 1 side of the floating gate electrode 5 and control gate electrode 7, n +
型の半導体領域12を形成する。 -Type semiconductor region 12. この半導体領域12は、絶縁膜8,10及びフィールド絶縁膜2を不純物導入用マスクとして用い、前記絶縁膜を通してn型の不純物(例えば、P)をイオン打込みで導入することで形成できる。 The semiconductor region 12, an insulating film 8, 10 and the field insulating film 2 as a mask for introducing impurities, the n-type impurity through the insulating film (e.g., P) can be formed by introducing at ion implantation.
この半導体領域12を形成する工程で、メモリセルを構成する電界効果トランジスタQが略完成する。 In the step of forming the semiconductor region 12, the field effect transistor Q constituting the memory cell is substantially completed.

この後、ソース領域(S)及びドレイン領域(D)上の前記絶縁膜を、主に絶縁膜10をエッチングマスクとして除去し、第7図に示すように、半導体領域12が露出する接続孔11を形成する。 Thereafter, the insulating film on the source region (S) and drain region (D), mainly removing the insulating film 10 as an etching mask, as shown in FIG. 7, the connection hole semiconductor region 12 is exposed 11 to form. この接続孔11は、ソース領域(S)及びドレイン領域(D)に対して自己整合で形成される。 The connection hole 11 is formed in self-alignment with the source region (S) and drain region (D).

第7図に示す接続孔11を形成する工程の後に、第8図に示すように、接続孔11を通して、中間導電層13A及びソース線13Bを形成する。 After the step of forming a connecting hole 11 shown in FIG. 7, as shown in FIG. 8, through a connection hole 11, to form an intermediate conductive layer 13A and the source line 13B. 中間導電層13A及びソース線13 Intermediate conductive layer 13A and the source line 13
Bは、ソース領域(S)及びドレイン領域(D)に対して自己整合で形成され、しかも、それらは同一製造工程で形成できる。 B is formed in self-alignment with the source region (S) and drain region (D), moreover, they can be formed in the same manufacturing process.

第8図に示す中間導電層13A及びソース線13Bを形成する工程の後に、熱酸化を施し、ソース領域(S)又はドレイン領域(D)とソース線13B又は中間導電層13Aとが合せズレにより、ソース領域(S)又はドレイン領域(D)が露出しないように、それらを覆う絶縁膜(図示していない)を形成する。 After the step of forming the intermediate conductive layer 13A and the source line 13B shown in FIG. 8, subjected to a thermal oxidation, the deviation combined source region (S) or drain region (D) and the source line 13B or the intermediate conductive layer 13A is as the source region (S) or drain region (D) is not exposed, to form a cover them insulating film (not shown). この絶縁膜は、CVDで形成してもよい。 The insulating film may be formed by CVD.

この後、前記第1図及び第2図に示すように、層間絶縁膜14、接続孔15及びデータ線(DL)16を形成する。 Thereafter, as shown in the FIGS. 1 and 2, an interlayer insulating film 14, connection hole 15 and the data line (DL) 16. これら一連の製造工程を施すことにより、本実施例のEPRO By performing the series of manufacturing steps, EPRO of this embodiment
Mは完成する。 M is completed.

以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において、種々変形し得ることは勿論である。 Although the invention made by the present inventors has been concretely described based on the embodiments, the present invention is not limited to the above embodiments without departing from the scope and spirit thereof may be variously modified it is a matter of course.

例えば、本発明は、メモリセルに接続されるソース線を、列方向に配置される電界効果トランジスタQのソース領域(半導体領域12)と一体に構成されたソース線(拡散層)と、このソース線に接続される前記ソース線 For example, the present invention is a source line connected to the memory cell, a source region of the field effect transistor Q which is arranged in a column direction (the semiconductor region 12) and integrally formed a source line (diffusion layer), the source said source line connected to the line
13Bとで構成してもよい。 It may be constituted by a 13B.

また、本発明は、データ線及びソース線にメモリセルが接続されるマスクROM(読出専用の不揮発性記憶機能)、EEPROM(電気的消去型不揮発性記憶機能)を有する半導体集積回路装置に適用することができる。 Further, the present invention is a mask ROM (read-only nonvolatile memory function) which memory cells to the data line and the source line is connected, applied to a semiconductor integrated circuit device having an EEPROM (electrically erasable non-volatile memory function) be able to.

〔発明の効果〕 〔Effect of the invention〕

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、次のとおりである。 Among the inventions disclosed in the present application will be briefly described effects obtained by typical ones are as follows.

不揮発性記憶機能を有する半導体集積回路装置において、電界効果トランジスタ(メモリセル)のドレイン領域とそれに接続されるデータ線との間に、ドレイン領域に対して自己整合で形成される中間導電層を設け、該中間導電層と同一導電層で、所定方向に複数配置される電界効果トランジスタの夫々のソース領域間を接続するソース線を設けることにより、メモリセルのドレイン領域とデー線は、ゲート電極とデータ線との絶縁耐圧を確保する寸法及びマスク合せ余裕度を必要としないで接続することができるので、集積度を向上できるとともに、ソース線を半導体領域よりも比抵抗値が小さい導電層で構成することができるので、情報の書込動作速度及び読出動作速度の高速化を図ることができる。 In the semiconductor integrated circuit device having a nonvolatile memory function, between the drain region and the data line connected to that of the field effect transistor (memory cell), an intermediate conductive layer formed in self-alignment with the drain region in the intermediate conductive layer of the same conductive layer by providing a source line for connecting the respective source region of the field effect transistor to be more disposed in a predetermined direction, the drain region and the data line of the memory cell includes a gate electrode it can be connected without the need for size and mask alignment margin to ensure the withstand voltage of the data line, it is possible to improve the degree of integration, a source line of a conductive layer specific resistance value is smaller than the semiconductor region it is possible to, it is possible to write operation speed and high-speed read operation speed of the information.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

第1図は、本発明の一実施例であるEPROMのメモリセルアレイの平面図、 第2図は、第1図のII-II線で切った断面図、 第3図は、第1図に示すメモリセルアレイの所定の製造工程における平面図、 第4図乃至第8図は、第2図に示すメモリセルの各製造工程毎に示す断面図である。 Figure 1 is a plan view of the EPROM of the memory cell array according to an embodiment of the present invention, FIG. 2 is a cross-sectional view taken along the line II-II of Figure 1, Figure 3 is shown in FIG. 1 plan view of a given manufacturing process of the memory cell array, FIG. 4 to FIG. 8 is a sectional view showing each manufacturing process of the memory cell shown in Figure 2. 図中、1……半導体基板、4,6……ゲート絶縁膜、5… In the figure, 1 ...... semiconductor substrate, 4,6 ...... gate insulating film, 5 ...
…フローティングゲート電極、7……コントロールゲート電極、7A,WL……ワード線、8,10……絶縁膜、9,12… ... floating gate electrode, 7 ...... control gate electrode, 7A, WL ...... word line, 8, 10 ...... insulating film, 9 and 12 ...
…半導体領域、11,15……接続孔、13A……中間導電層、 ... semiconductor region 11 and 15 ...... connecting hole, 13A ...... intermediate conductive layer,
13B,SL……ソース線、16,DL……データ線、S……ソース領域、D……ドレイン領域、Q……電界効果トランジスタである。 13B, SL ...... source line, 16, DL ...... data line, S ...... source region, D ...... drain region, a Q ...... field effect transistor.

Claims (2)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】ゲート電極、ソース領域及びドレイン領域を備えた不揮発性記憶機能を有する電界効果トランジスタによってメモリセルを構成する半導体集積回路装置であって、 行方向に連続して延在するフィールド絶縁膜によって半導体基板主面を複数のストライプ状の活性領域に分離し、前記行方向と交差する列方向に複数のワード線をストライプ状に設け、 前記各活性領域と各ワード線とが交差する位置にフローティングゲートとなるゲート電極を設け、各ゲート電極の間に位置する活性領域をソース領域,ドレイン領域として、複数の前記電界効果トランジスタを前記行方向に直列に接続して形成し、 前記列方向に隣接する前記電界効果トランジスタの夫々のソース領域を、前記フィールド絶縁膜によって互いに分離して半導体基板 1. A gate electrode, a semiconductor integrated circuit device constituting a memory cell by a field effect transistor having a non-volatile memory function having a source region and a drain region, a field insulating extending continuously in the row direction film by separating the semiconductor substrate main surface in a plurality of stripe-shaped active regions, a plurality of word lines in a column direction crossing the row direction in a stripe form, the each active region and each word line is crossing position to provide a gate electrode serving as a floating gate, a source region of the active region located between the gate electrode as a drain region, formed by connecting in series a plurality of the field effect transistor in the row direction, the column direction the semiconductor substrate separated from each other a source region of each of said field effect transistors adjacent, by the field insulating film 面内に形成し、前記列方向に沿って半導体基板主面上に設ける導体層からなるソース線によって互いに接続することを特徴とする半導体集積回路装置。 Formed in the plane, the semiconductor integrated circuit device, characterized in that connected to each other by a source line made of a conductor layer provided on the semiconductor substrate main surface along the column direction.
  2. 【請求項2】ゲート電極、ソース領域及びドレイン領域を備えた不揮発性記憶機能を有する電界効果トランジスタによってメモリセルを構成する半導体集積回路装置の製造方法であって、 行方向に連続して延在するフィールド絶縁膜によって半導体基板主面を複数のストライプ状の活性領域に分離する工程と、 前記行方向と交差する列方向に隣接する各活性領域上に設けられフローティングゲートとなる複数列のゲート電極と、前記ゲート電極上に延在し前記列方向にストライプ状に設けられる複数のワード線とを形成する工程と、 各ゲート電極の間に位置する活性領域をソース領域,ドレイン領域として、複数の前記電界効果トランジスタを前記行方向に直列に接続して形成する工程と、 前記フィールド絶縁膜によって互いに分離して半 2. A gate electrode, a manufacturing method of a semiconductor integrated circuit device constituting a memory cell by a field effect transistor having a non-volatile memory function having a source region and a drain region, extending continuously in the row direction and separating the semiconductor substrate main surface in a plurality of stripe-shaped active region by a field insulating film, the gate electrode of the plurality of rows of the floating gate provided on each of the active regions adjacent in the column direction crossing the row direction When a step of forming a plurality of word lines provided in stripes in the row direction extending over the gate electrode, the source region of the active region located between the gate electrode as a drain region, a plurality of forming connecting the field effect transistor in series with the row direction, half and separated from each other by the field insulating film 導体基板主面内に形成された前記列方向に隣接する前記電界効果トランジスタの夫々のソース領域を、前記列方向に沿って半導体基板主面上に導体層からなるソース線を設けて互いに接続する工程とを有することを特徴とする半導体集積回路装置の製造方法。 The source region of each of the field effect transistor adjacent to the column direction, which is formed on the conductor substrate main surface, connected to each other by providing a source line made of a conductor layer on a semiconductor substrate main surface along the column direction the method of manufacturing a semiconductor integrated circuit device characterized by a step.
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