JP2025073612A - ホウ素ドープダイヤモンドｍｏｓｆｅｔおよびその製造方法 - Google Patents
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Abstract
【課題】
３００℃というような高温環境で、ドレイン電流ＩＤ、相互コンダクタンスｇｍおよびＯＮ／ＯＦＦ比特性などのトランジスタとしての電気特性が優れる単結晶ダイヤモンドｐ型ＭＯＳＦＥＴを提供すること。
【解決手段】
単結晶ダイヤモンド基板の第１主表面に接してホウ素（Ｂ）がドープされたダイヤモンド単結晶からなる半導体層が形成されており半導体層上にソース電極とドレイン電極が形成されており、ソース電極とドレイン電極以外の半導体層の第１主表面は絶縁膜で覆われており、絶縁膜上の前記ソース電極とドレイン電極で挟まれ、かつ前記ソース電極とドレイン電極と電気的に接触しない領域の一部の場所にゲート電極が形成され、ゲート電極、ソース電極、およびドレイン電極の各端部、並びに露出している絶縁膜の表面を覆う酸化膜が形成されているホウ素ドープダイヤモンドＭＯＳＦＥＴとする。
【選択図】図１
３００℃というような高温環境で、ドレイン電流ＩＤ、相互コンダクタンスｇｍおよびＯＮ／ＯＦＦ比特性などのトランジスタとしての電気特性が優れる単結晶ダイヤモンドｐ型ＭＯＳＦＥＴを提供すること。
【解決手段】
単結晶ダイヤモンド基板の第１主表面に接してホウ素（Ｂ）がドープされたダイヤモンド単結晶からなる半導体層が形成されており半導体層上にソース電極とドレイン電極が形成されており、ソース電極とドレイン電極以外の半導体層の第１主表面は絶縁膜で覆われており、絶縁膜上の前記ソース電極とドレイン電極で挟まれ、かつ前記ソース電極とドレイン電極と電気的に接触しない領域の一部の場所にゲート電極が形成され、ゲート電極、ソース電極、およびドレイン電極の各端部、並びに露出している絶縁膜の表面を覆う酸化膜が形成されているホウ素ドープダイヤモンドＭＯＳＦＥＴとする。
【選択図】図１
Description
本発明はホウ素ドープダイヤモンドＭＯＳＦＥＴおよびその製造方法に関する。
単結晶半導体ダイヤモンドは、広いバンドギャップエネルギー（５．４７ｅＶ）、低い比誘電率（５．７）、高い絶縁破壊電界強度（１０ＭＶ・ｃｍ－１）、高いキャリア飽和速度（電子および正孔についてそれぞれ１．５～２．７×１０７ｃｍ・ｓ－１および０．８５～１．２×１０７ｃｍ・ｓ－１）、高い熱伝導率（２２Ｗ・ｃｍ－１・Ｋ－１）および高いキャリア移動度（電子および正孔についてそれぞれ４５００ｃｍ２・Ｖ－１・ｓ－１および３８００ｃｍ２・Ｖ－１・ｓ－１）といったいくつかの際立った物理的特性を有している。ここで、上記の特性値は室温での値である。
このため、半導体として単結晶ダイヤモンドを用いた電子デバイスは、大電力動作、高速・高周波動作、高耐圧および高い熱限界を示すものとして期待されている。
このため、半導体として単結晶ダイヤモンドを用いた電子デバイスは、大電力動作、高速・高周波動作、高耐圧および高い熱限界を示すものとして期待されている。
特に、単結晶ダイヤモンドを半導体として用いたＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）半導体装置は、高性能インバーターや高出力高周波増幅器を構成する上でのコア素子として、また、耐高温、耐放射線などの耐過酷環境対応素子として大いに期待されている。
このような背景から、単結晶ダイヤモンド半導体を用いたＭＯＳＦＥＴの開発が、特に優れた電気特性を引き出しやすい空孔（ホール）をキャリアとするｐ型ＭＯＳＦＥＴを中心に進められている。その開示としては、例えば、非特許文献１および２がある。
単結晶ダイヤモンド半導体を用いたｐ型ＭＯＳＦＥＴとしては、水素終端されたダイヤモンド半導体層を用いたＭＯＳＦＥＴと、ホウ素（Ｂ）またはアルミニウム（Ａｌ）などの不純物が単結晶ダイヤモンド半導体層にドーピングされたＭＯＳＦＥＴの２つの流れがある。
水素終端ダイヤモンド半導体層を用いたＭＯＳＦＥＴは、常温付近でのドレイン電流ＩＤ、相互コンダクタンスｇｍおよびＯＮ／ＯＦＦ比特性に優れるものの、表面吸着物の熱安定性が低いため耐熱能力が十分ではなく、ダイヤモンド材料がもつ高い熱限界特性を十分引き出しきれないという問題がある。
単結晶ダイヤモンド半導体を用いたｐ型ＭＯＳＦＥＴとしては、水素終端されたダイヤモンド半導体層を用いたＭＯＳＦＥＴと、ホウ素（Ｂ）またはアルミニウム（Ａｌ）などの不純物が単結晶ダイヤモンド半導体層にドーピングされたＭＯＳＦＥＴの２つの流れがある。
水素終端ダイヤモンド半導体層を用いたＭＯＳＦＥＴは、常温付近でのドレイン電流ＩＤ、相互コンダクタンスｇｍおよびＯＮ／ＯＦＦ比特性に優れるものの、表面吸着物の熱安定性が低いため耐熱能力が十分ではなく、ダイヤモンド材料がもつ高い熱限界特性を十分引き出しきれないという問題がある。
一方、ホウ素などの不純物が単結晶ダイヤモンド半導体層にドーピングされたＭＯＳＦＥＴは、ホール密度が非常に低く、ドレイン電流ＩＤ、相互コンダクタンスｇｍおよびＯＮ／ＯＦＦ比特性などのトランジスタ特性を十分引き出せていないという問題があった。
Ｋ．Ｋｕｄａｒａ， ｅｔ ａｌ．，ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，Ｖｏｌ．６８，ｐ．ｐ．３９４２－３９４９（２０２１）
Ｔ．Ｔ．Ｐｈａｍ ｅｔ ａｌ．，ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｌｅｔｔｅｒｓ，Ｖｏｌ．３８，Ｎｏ．１１，ｐ．ｐ．１５７１－１５７４（２０１７）
Ｔ．Ｔ．Ｐｈａｍ ｅｔ ａｌ．，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，Ｖｏｌ．１１１，Ｎｏ．１７，ｐ．１７３５０３（２０１７）
Ｊ．Ｌｉｕ ｅｔ ａｌ．，ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖ．，Ｖｏｌ．６８，Ｎｏ．８，ｐ．ｐ．３９６３－３９６７（２０２１）
Ｊ．Ｌｉｕ ｅｔ ａｌ．，ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖ．，Ｖｏｌ．７０，Ｎｏ．５，ｐ．ｐ．２１９９－２２０３（２０２３）
本発明が解決しようとしている課題は、３００℃というような高温環境で、ドレイン電流ＩＤ、相互コンダクタンスｇｍおよびＯＮ／ＯＦＦ比特性などのトランジスタとしての電気特性が優れる、ｐ型の単結晶ダイヤモンドＭＯＳＦＥＴ（ダイヤモンドＭＯＳＦＥＴとも称す）およびその製造方法を提供することである。
上記課題を解決する本発明の構成を下記に示す。
（構成１）
単結晶ダイヤモンド基板の第１主表面に接してホウ素（Ｂ）がドープされたダイヤモンド単結晶からなる半導体層が形成されており、
前記半導体層上にソース電極とドレイン電極が形成されており、
前記ソース電極とドレイン電極以外の前記半導体層の第１主表面は絶縁膜で覆われており、
前記絶縁膜上の前記ソース電極とドレイン電極で挟まれ、かつ前記ソース電極とドレイン電極と電気的に接触しない領域の一部の場所にゲート電極が形成され、
前記ゲート電極、前記ソース電極、および前記ドレイン電極の各端部、並びに露出している前記絶縁膜の表面を覆う酸化膜が形成されている、ホウ素ドープダイヤモンドＭＯＳＦＥＴ。
（構成２）
前記酸化膜は、アルミナ（Ａｌ２Ｏ３）、二酸化ハフニウム（ＨｆＯ２）、二酸化ハフニウム珪素（ＨｆＳｉＯ２）、二酸化ケイ素（ＳｉＯ２）、酸化窒化ケイ素（ＳｉＯＮ）、二酸化ジルコニウム（ＺｒＯ２）、三酸化ランタンアルミニウム（ＬａＡｌＯ３）、五酸化タンタル（Ｔａ２Ｏ５）、二酸化チタン（ＴｉＯ２）および酸化マグネシウム（ＭｇＯ）からなる群より選ばれる１以上からなる、構成１記載のホウ素ドープダイヤモンドＭＯＳＦＥＴ。
（構成３）
前記酸化膜は、ＡＬＤ－Ａｌ２Ｏ３膜からなる、構成２記載のホウ素ドープダイヤモンドＭＯＳＦＥＴ。
（構成４）
前記酸化膜の厚さは、１０ｎｍ以上５０ｎｍ以下である、構成１から３の何れか一項記載のホウ素ドープダイヤモンドＭＯＳＦＥＴ。
（構成５）
前記絶縁膜は、アルミナ（Ａｌ２Ｏ３）、二酸化ハフニウム（ＨｆＯ２）、二酸化ハフニウム珪素（ＨｆＳｉＯ２）、二酸化ケイ素（ＳｉＯ２）、酸化窒化ケイ素（ＳｉＯＮ）、二酸化ジルコニウム（ＺｒＯ２）、三酸化ランタンアルミニウム（ＬａＡｌＯ３）、五酸化タンタル（Ｔａ２Ｏ５）、窒化ホウ素（ＢＮ）、二フッ化カルシウム（ＣａＦ２）、二フッ化マグネシウム（ＭｇＦ２）、二酸化チタン（ＴｉＯ２）および酸化マグネシウム（ＭｇＯ）からなる群より選ばれる１以上からなる、構成１から４の何れか一項記載のホウ素ドープダイヤモンドＭＯＳＦＥＴ。
（構成６）
前記絶縁膜は、ＡＬＤ－Ａｌ２Ｏ３膜からなる、構成５記載のホウ素ドープダイヤモンドＭＯＳＦＥＴ。
（構成７）
前記絶縁膜の厚さは、１０ｎｍ以上５０ｎｍ以下である、構成１から６の何れか一項記載のホウ素ドープダイヤモンドＭＯＳＦＥＴ。
（構成８）
前記ゲート電極の材料は、金（Ａｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、レニウム（Ｒｅ）、パラジウム（Ｐｄ）、ロジウム（Ｒｄ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、マグネシウム（Ｍｇ）、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、カドミウム（Ｃｄ）、水銀（Ｈｇ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、ホウ素（Ｂ）、炭素（Ｃ）、珪素（Ｓｉ）およびゲルマニウム（Ｇｅ）からなる群より選ばれる１以上を含む、構成１から７の何れか一項記載のホウ素ドープダイヤモンドＭＯＳＦＥＴ。
（構成９）
前記半導体層と接するソース電極および前記ドレイン電極の材料は、チタン（Ｔｉ）、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、チタン（Ｔｉ）／金（Ａｕ）二重層およびチタン（Ｔｉ）／白金（Ｐｔ）二重層からなる群より選ばれる１を含む、構成８記載のホウ素ドープダイヤモンドＭＯＳＦＥＴ。
（構成１０）
少なくとも表面の一部に単結晶ダイヤモンド層が形成された基板を準備することと、
前記基板の前記単結晶ダイヤモンド層が形成された面上にホウ素（Ｂ）がドープされた半導体層を形成することと、
前記半導体層上にオーミック接触のでソース電極およびドレイン電極を形成することと、
ゲート絶縁膜を形成することと、
前記ゲート絶縁膜の上にゲート電極を前記ソース電極および前記ドレイン電極と電気的に非接触状態で形成することと、
前記ゲート電極、前記ソース電極、および前記ドレイン電極の各端部、並びに前記ゲート絶縁膜露出表面を覆う酸化膜を形成することを含む、ホウ素ドープダイヤモンドＭＯＳＦＥＴの製造方法。
（構成１１）
前記ゲート電極、前記ソース電極、および前記ドレイン電極の各端部、並びに前記絶縁膜露出表面を覆う酸化膜の形成方法は、酸化膜を形成することと、前記ゲート電極、前記ソース電極、および前記ドレイン電極の端部を含まない前記ゲート電極、前記ソース電極、および前記ドレイン電極上の一部の領域の前記酸化膜をエッチングすることからなる、構成１０記載のホウ素ドープダイヤモンドＭＯＳＦＥＴの製造方法。
（構成１２）
前記酸化膜は、アルミナ（Ａｌ２Ｏ３）、二酸化ハフニウム（ＨｆＯ２）、二酸化ハフニウム珪素（ＨｆＳｉＯ２）、二酸化ケイ素（ＳｉＯ２）、酸化窒化ケイ素（ＳｉＯＮ）、二酸化ジルコニウム（ＺｒＯ２）、三酸化ランタンアルミニウム（ＬａＡｌＯ３）、五酸化タンタル（Ｔａ２Ｏ５）、二酸化チタン（ＴｉＯ２）および酸化マグネシウム（ＭｇＯ）からなる群より選ばれる１以上からなる、構成１０または１１記載のホウ素ドープダイヤモンドＭＯＳＦＥＴの製造方法。
（構成１３）
前記酸化膜は、Ａｌ（ＣＨ３）３とオゾンを前駆体として使用して原子層堆積法（ＡＬＤ法）により作製されたアルミナ（Ａｌ２Ｏ３）膜である、構成１２記載のホウ素ドープダイヤモンドＭＯＳＦＥＴの製造方法。
（構成１４）
前記ゲート絶縁膜は、Ａｌ（ＣＨ３）３とオゾンを前駆体として使用して原子層堆積法（ＡＬＤ法）により作製されたアルミナ（Ａｌ２Ｏ３）膜である、構成１０から１３の何れか一項記載のホウ素ドープダイヤモンドＭＯＳＦＥＴの製造方法。
（構成１５）
前記半導体層を形成した後、前記絶縁膜、および前記ソース電極と前記ドレイン電極の形成前に、前記半導体層の少なくとも第１主表面を酸性溶液で洗浄する、構成１０から１４の何れか一項記載のホウ素ドープダイヤモンドＭＯＳＦＥＴの製造方法。
（構成１６）
前記酸性溶液は、硫酸１に対する硝酸の体積比率が３である硫酸と硝酸からなる混酸である、構成１５記載のホウ素ドープダイヤモンドＭＯＳＦＥＴの製造方法。
（構成１）
単結晶ダイヤモンド基板の第１主表面に接してホウ素（Ｂ）がドープされたダイヤモンド単結晶からなる半導体層が形成されており、
前記半導体層上にソース電極とドレイン電極が形成されており、
前記ソース電極とドレイン電極以外の前記半導体層の第１主表面は絶縁膜で覆われており、
前記絶縁膜上の前記ソース電極とドレイン電極で挟まれ、かつ前記ソース電極とドレイン電極と電気的に接触しない領域の一部の場所にゲート電極が形成され、
前記ゲート電極、前記ソース電極、および前記ドレイン電極の各端部、並びに露出している前記絶縁膜の表面を覆う酸化膜が形成されている、ホウ素ドープダイヤモンドＭＯＳＦＥＴ。
（構成２）
前記酸化膜は、アルミナ（Ａｌ２Ｏ３）、二酸化ハフニウム（ＨｆＯ２）、二酸化ハフニウム珪素（ＨｆＳｉＯ２）、二酸化ケイ素（ＳｉＯ２）、酸化窒化ケイ素（ＳｉＯＮ）、二酸化ジルコニウム（ＺｒＯ２）、三酸化ランタンアルミニウム（ＬａＡｌＯ３）、五酸化タンタル（Ｔａ２Ｏ５）、二酸化チタン（ＴｉＯ２）および酸化マグネシウム（ＭｇＯ）からなる群より選ばれる１以上からなる、構成１記載のホウ素ドープダイヤモンドＭＯＳＦＥＴ。
（構成３）
前記酸化膜は、ＡＬＤ－Ａｌ２Ｏ３膜からなる、構成２記載のホウ素ドープダイヤモンドＭＯＳＦＥＴ。
（構成４）
前記酸化膜の厚さは、１０ｎｍ以上５０ｎｍ以下である、構成１から３の何れか一項記載のホウ素ドープダイヤモンドＭＯＳＦＥＴ。
（構成５）
前記絶縁膜は、アルミナ（Ａｌ２Ｏ３）、二酸化ハフニウム（ＨｆＯ２）、二酸化ハフニウム珪素（ＨｆＳｉＯ２）、二酸化ケイ素（ＳｉＯ２）、酸化窒化ケイ素（ＳｉＯＮ）、二酸化ジルコニウム（ＺｒＯ２）、三酸化ランタンアルミニウム（ＬａＡｌＯ３）、五酸化タンタル（Ｔａ２Ｏ５）、窒化ホウ素（ＢＮ）、二フッ化カルシウム（ＣａＦ２）、二フッ化マグネシウム（ＭｇＦ２）、二酸化チタン（ＴｉＯ２）および酸化マグネシウム（ＭｇＯ）からなる群より選ばれる１以上からなる、構成１から４の何れか一項記載のホウ素ドープダイヤモンドＭＯＳＦＥＴ。
（構成６）
前記絶縁膜は、ＡＬＤ－Ａｌ２Ｏ３膜からなる、構成５記載のホウ素ドープダイヤモンドＭＯＳＦＥＴ。
（構成７）
前記絶縁膜の厚さは、１０ｎｍ以上５０ｎｍ以下である、構成１から６の何れか一項記載のホウ素ドープダイヤモンドＭＯＳＦＥＴ。
（構成８）
前記ゲート電極の材料は、金（Ａｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、レニウム（Ｒｅ）、パラジウム（Ｐｄ）、ロジウム（Ｒｄ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、マグネシウム（Ｍｇ）、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、カドミウム（Ｃｄ）、水銀（Ｈｇ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、ホウ素（Ｂ）、炭素（Ｃ）、珪素（Ｓｉ）およびゲルマニウム（Ｇｅ）からなる群より選ばれる１以上を含む、構成１から７の何れか一項記載のホウ素ドープダイヤモンドＭＯＳＦＥＴ。
（構成９）
前記半導体層と接するソース電極および前記ドレイン電極の材料は、チタン（Ｔｉ）、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、チタン（Ｔｉ）／金（Ａｕ）二重層およびチタン（Ｔｉ）／白金（Ｐｔ）二重層からなる群より選ばれる１を含む、構成８記載のホウ素ドープダイヤモンドＭＯＳＦＥＴ。
（構成１０）
少なくとも表面の一部に単結晶ダイヤモンド層が形成された基板を準備することと、
前記基板の前記単結晶ダイヤモンド層が形成された面上にホウ素（Ｂ）がドープされた半導体層を形成することと、
前記半導体層上にオーミック接触のでソース電極およびドレイン電極を形成することと、
ゲート絶縁膜を形成することと、
前記ゲート絶縁膜の上にゲート電極を前記ソース電極および前記ドレイン電極と電気的に非接触状態で形成することと、
前記ゲート電極、前記ソース電極、および前記ドレイン電極の各端部、並びに前記ゲート絶縁膜露出表面を覆う酸化膜を形成することを含む、ホウ素ドープダイヤモンドＭＯＳＦＥＴの製造方法。
（構成１１）
前記ゲート電極、前記ソース電極、および前記ドレイン電極の各端部、並びに前記絶縁膜露出表面を覆う酸化膜の形成方法は、酸化膜を形成することと、前記ゲート電極、前記ソース電極、および前記ドレイン電極の端部を含まない前記ゲート電極、前記ソース電極、および前記ドレイン電極上の一部の領域の前記酸化膜をエッチングすることからなる、構成１０記載のホウ素ドープダイヤモンドＭＯＳＦＥＴの製造方法。
（構成１２）
前記酸化膜は、アルミナ（Ａｌ２Ｏ３）、二酸化ハフニウム（ＨｆＯ２）、二酸化ハフニウム珪素（ＨｆＳｉＯ２）、二酸化ケイ素（ＳｉＯ２）、酸化窒化ケイ素（ＳｉＯＮ）、二酸化ジルコニウム（ＺｒＯ２）、三酸化ランタンアルミニウム（ＬａＡｌＯ３）、五酸化タンタル（Ｔａ２Ｏ５）、二酸化チタン（ＴｉＯ２）および酸化マグネシウム（ＭｇＯ）からなる群より選ばれる１以上からなる、構成１０または１１記載のホウ素ドープダイヤモンドＭＯＳＦＥＴの製造方法。
（構成１３）
前記酸化膜は、Ａｌ（ＣＨ３）３とオゾンを前駆体として使用して原子層堆積法（ＡＬＤ法）により作製されたアルミナ（Ａｌ２Ｏ３）膜である、構成１２記載のホウ素ドープダイヤモンドＭＯＳＦＥＴの製造方法。
（構成１４）
前記ゲート絶縁膜は、Ａｌ（ＣＨ３）３とオゾンを前駆体として使用して原子層堆積法（ＡＬＤ法）により作製されたアルミナ（Ａｌ２Ｏ３）膜である、構成１０から１３の何れか一項記載のホウ素ドープダイヤモンドＭＯＳＦＥＴの製造方法。
（構成１５）
前記半導体層を形成した後、前記絶縁膜、および前記ソース電極と前記ドレイン電極の形成前に、前記半導体層の少なくとも第１主表面を酸性溶液で洗浄する、構成１０から１４の何れか一項記載のホウ素ドープダイヤモンドＭＯＳＦＥＴの製造方法。
（構成１６）
前記酸性溶液は、硫酸１に対する硝酸の体積比率が３である硫酸と硝酸からなる混酸である、構成１５記載のホウ素ドープダイヤモンドＭＯＳＦＥＴの製造方法。
本発明によれば、３００℃というような高温環境で、ドレイン電流ＩＤ、相互コンダクタンスｇｍおよびＯＮ／ＯＦＦ比特性などのトランジスタとしての電気特性が優れる、ｐ型の単結晶ダイヤモンドＭＯＳＦＥＴおよびその製造方法が提供される。
＜素子の構造＞
本発明のｐ型ＭＯＳＦＥＴ（１０１）は、図１に示すように、単結晶ダイヤモンドからなる基板１１、ｐ型単結晶ダイヤモンドからなる半導体層１２、ドレイン電極１３，ソース電極１４、ゲート絶縁膜機能をもつ絶縁膜１５、ゲート電極１６および酸化膜１７を具備する。
ｐ型ＭＯＳＦＥＴ（１０１）は、単結晶ダイヤモンド基板１１の第１主表面に接してホウ素（Ｂ）がドープされたダイヤモンド単結晶からなる半導体層１２が形成されており、半導体層１２上にドレイン電極１３とソース電極１４が形成されており、ドレイン電極１３とソース電極１４以外の半導体層１２の第１主表面は絶縁膜１５で覆われており、絶縁膜１５上のドレイン電極１３とソース電極１４で挟まれ、かつドレイン電極１３とソース電極１４と電気的に接触しない領域の一部の場所にゲート電極１６が形成され、ゲート電極１６、ドレイン電極１３、およびソース電極１４の各端部、並びに露出している絶縁膜１５の表面を覆う酸化膜１７が形成されている構造からなる。
本発明のｐ型ＭＯＳＦＥＴ（１０１）は、図１に示すように、単結晶ダイヤモンドからなる基板１１、ｐ型単結晶ダイヤモンドからなる半導体層１２、ドレイン電極１３，ソース電極１４、ゲート絶縁膜機能をもつ絶縁膜１５、ゲート電極１６および酸化膜１７を具備する。
ｐ型ＭＯＳＦＥＴ（１０１）は、単結晶ダイヤモンド基板１１の第１主表面に接してホウ素（Ｂ）がドープされたダイヤモンド単結晶からなる半導体層１２が形成されており、半導体層１２上にドレイン電極１３とソース電極１４が形成されており、ドレイン電極１３とソース電極１４以外の半導体層１２の第１主表面は絶縁膜１５で覆われており、絶縁膜１５上のドレイン電極１３とソース電極１４で挟まれ、かつドレイン電極１３とソース電極１４と電気的に接触しない領域の一部の場所にゲート電極１６が形成され、ゲート電極１６、ドレイン電極１３、およびソース電極１４の各端部、並びに露出している絶縁膜１５の表面を覆う酸化膜１７が形成されている構造からなる。
単結晶ダイヤモンド基板１１としては、単結晶ダイヤモンド基板に加え、第１主表面が単結晶ダイヤモンドからなる基板を挙げることができる。第１主表面が単結晶ダイヤモンドからなる基板としては、単結晶ダイヤモンド基板上に単結晶ダイヤモンド層がエピタキシャル形成された基板、およびＳｉウェハ、アルミニウム基板などの金属基板、合成石英基板などのガラス基板など、剛性を有する基体上に劈開などで切り出された単結晶ダイヤモンド膜が貼り合わされた基板などを挙げることができる。
ここで、単結晶ダイヤモンド基板としては、ホウ素（Ｂ）かアルミニウム（Ａｌ）が含有されたｐ型単結晶ダイヤモンド基板、またはリン（Ｐ）あるいは窒素（Ｎ）が含有されたｎ型単結晶ダイヤモンド基板、その基板面の面方位としては、（１００）、（１１１）および（１１０）からなる群より選ばれる一の基板を好んで用いることができる。この基板およびこの基板面方位を用いると、その上に形成される半導体層１２であるホウ素ドープ単結晶ダイヤモンドが結晶欠陥の少ない高品質なものになりやすい。
ここで、単結晶ダイヤモンド基板としては、ホウ素（Ｂ）かアルミニウム（Ａｌ）が含有されたｐ型単結晶ダイヤモンド基板、またはリン（Ｐ）あるいは窒素（Ｎ）が含有されたｎ型単結晶ダイヤモンド基板、その基板面の面方位としては、（１００）、（１１１）および（１１０）からなる群より選ばれる一の基板を好んで用いることができる。この基板およびこの基板面方位を用いると、その上に形成される半導体層１２であるホウ素ドープ単結晶ダイヤモンドが結晶欠陥の少ない高品質なものになりやすい。
半導体層１２は、ホウ素がドープされた単結晶ダイヤモンド半導体からなり、エピタキシャル形成法で形成することができる。具体的には、マイクロ波プラズマ気相成長法（ＭＰＣＶＤ）、直流プラズマ気相成長法（ＤＣＰＣＶＤ）、熱フィラメント気相成長法（ＨＦＣＶＤ）および燃焼炎法よりなる群から選ばれる１を挙げることができ、特に結晶欠陥や意図しない準位を形成しにくいマイクロ波プラズマ気相成長法を好んで使用することができる。ホウ素のドープ量は、特に限定はないが、例えば１０１５ｃｍ－３以上１０２１ｃｍ－３以下を挙げることができる。半導体層１２の厚さも特に限定はないが、例えば５０ｎｍ以上５μｍ以下を挙げることができる。
ドレイン電極１３およびソース電極１４としては、電極としての十分な導電率を備え、半導体層１２とオーミック接触が可能な金属または金属含有物を用いることができる。具体的には、チタン（Ｔｉ）、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）パラジウム（Ｐｄ）、チタン（Ｔｉ）／金（Ａｕ）二重層およびチタン（Ｔｉ）／白金（Ｐｔ）二重層からなる群より選ばれる１を含む材料を好んで用いることができる。膜の形態としては単層膜でも積層膜でもよい。ドレイン電極１３およびソース電極１４の厚さは、特に限定はないが、例えば５０ｎｍ以上１０００ｎｍ以下を挙げることができる。
絶縁膜１５は、ゲート絶縁膜としての機能を備える誘電率とリーク電流の少ない稠密な絶縁膜であり、具体的には、アルミナ（Ａｌ２Ｏ３）、二酸化ハフニウム（ＨｆＯ２）、二酸化ハフニウム珪素（ＨｆＳｉＯ２）、二酸化ケイ素（ＳｉＯ２）、酸化窒化ケイ素（ＳｉＯＮ）、二酸化ジルコニウム（ＺｒＯ２）、三酸化ランタンアルミニウム（ＬａＡｌＯ３）、五酸化タンタル（Ｔａ２Ｏ５）、窒化ホウ素（ＢＮ）、二フッ化カルシウム（ＣａＦ２）、二フッ化マグネシウム（ＭｇＦ２）、二酸化チタン（ＴｉＯ２）および酸化マグネシウム（ＭｇＯ）からなる群より選ばれる１以上を好んで挙げることができる。この中でも特にトランジスタとして良好な電気特性が得られる絶縁膜１５として、ＡＬＤ－Ａｌ２Ｏ３（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ－Ａｌ２Ｏ３）膜を挙げることができる。欠陥や不純物準位の発生が少なく、好んで用いることができる。
絶縁膜１５の厚さは、ゲート絶縁膜として機能する厚さであれば特に限定はないが、１０ｎｍ以上５０ｎｍ以下が良好な電気特性が得られる厚さとして好んで使用することができる。
絶縁膜１５の厚さは、ゲート絶縁膜として機能する厚さであれば特に限定はないが、１０ｎｍ以上５０ｎｍ以下が良好な電気特性が得られる厚さとして好んで使用することができる。
ゲート電極１６は、仕事関数と導電率から、金（Ａｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、レニウム（Ｒｅ）、パラジウム（Ｐｄ）、ロジウム（Ｒｄ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、マグネシウム（Ｍｇ）、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、カドミウム（Ｃｄ）、ガリウム（Ｇａ）、ホウ素（Ｂ）、炭素（Ｃ）、珪素（Ｓｉ）およびゲルマニウム（Ｇｅ）からなる群より選ばれる１以上を含む材料を好んで用いることができる。
酸化膜１７としては、アルミナ（Ａｌ２Ｏ３）、二酸化ハフニウム（ＨｆＯ２）、二酸化ハフニウム珪素（ＨｆＳｉＯ２）、二酸化ケイ素（ＳｉＯ２）、酸化窒化ケイ素（ＳｉＯＮ）、二酸化ジルコニウム（ＺｒＯ２）、三酸化ランタンアルミニウム（ＬａＡｌＯ３）、五酸化タンタル（Ｔａ２Ｏ５）、二酸化チタン（ＴｉＯ２）および酸化マグネシウム（ＭｇＯ）からなる群より選ばれる１以上を好んで用いることができる。
特に、トランジスタとして良好な電気特性が得られる酸化膜１７として、ＡＬＤ－Ａｌ２Ｏ３膜を挙げることができる。ＡＬＤ－Ａｌ２Ｏ３は、その被覆性がコンフォーマルで、ゲート電極１６、ドレイン電極１３およびソース電極１４の側面およびそれらが基板面と接するエッジ部にも隙間なく欠陥も不純物も少ない酸化膜で覆うことができ、作製されるｐ型ダイヤモンドＭＯＳＦＥＴ（１０１）の信頼性とトランジスタ特性が向上する。
酸化膜１７の厚さは、１０ｎｍ以上５０ｎｍ以下が好ましく、１０ｎｍ以上３５ｎｍ以下がより好ましく、１２ｎｍ以上３０ｎｍ以下がさらに一層好ましい。酸化膜１７の厚さがこれらの範囲に入っていると、トランジスタとして良好な電気特性が得られる。
特に、トランジスタとして良好な電気特性が得られる酸化膜１７として、ＡＬＤ－Ａｌ２Ｏ３膜を挙げることができる。ＡＬＤ－Ａｌ２Ｏ３は、その被覆性がコンフォーマルで、ゲート電極１６、ドレイン電極１３およびソース電極１４の側面およびそれらが基板面と接するエッジ部にも隙間なく欠陥も不純物も少ない酸化膜で覆うことができ、作製されるｐ型ダイヤモンドＭＯＳＦＥＴ（１０１）の信頼性とトランジスタ特性が向上する。
酸化膜１７の厚さは、１０ｎｍ以上５０ｎｍ以下が好ましく、１０ｎｍ以上３５ｎｍ以下がより好ましく、１２ｎｍ以上３０ｎｍ以下がさらに一層好ましい。酸化膜１７の厚さがこれらの範囲に入っていると、トランジスタとして良好な電気特性が得られる。
上記構造によるｐ型ＭＯＳＦＥＴ（１０１）は、実施例でその効果が示されるように、ゲート電極１６、ドレイン電極１３、およびソース電極１４の各端部、並びに露出している絶縁膜（ゲート絶縁膜）１５の表面を覆う酸化膜１７によって、３００℃というような高温環境で、ドレイン電流ＩＤや相互コンダクタンスｇｍなどのトランジスタとしての電気特性が初期特性から優れる。
＜製造方法＞
以下、本発明のｐ型ＭＯＳＦＥＴ（１０１）の製造方法について、図２から図５を引用しながら説明する。
以下、本発明のｐ型ＭＯＳＦＥＴ（１０１）の製造方法について、図２から図５を引用しながら説明する。
最初に、少なくとも表面の一部に単結晶ダイヤモンド層が形成された基板１１を準備する（ステップＳ１１）。
基板（１１）としては、単結晶ダイヤモンド基板、単結晶ダイヤモンド基板上に単結晶ダイヤモンド層がエピタキシャル形成された基板、およびＳｉウェハ、アルミニウム基板などの金属基板、合成石英基板などのガラス基板など、剛性を有する基体上に劈開などで切り出された単結晶ダイヤモンド膜が貼り合わされた基板などを挙げることができる。
単結晶ダイヤモンド層としては、ノンドープの単結晶ダイヤモンドに加え、ホウ素（Ｂ）、アルミニウム（Ａｌ）、リン（Ｐ）および窒素（Ｎ）などを添加したドープド単結晶ダイヤモンドを使用することもできる。単結晶ダイヤモンドの型としては、例えば、Ｉｂ型、ＩＩａ型を挙げることができる。また、単結晶ダイヤモンド層の面方位としては、（１００）面のほか、（１１１）面や（１１０）面などの面を用いることができる。
基板１１を準備したら、基板表面を硫酸１に対する硝酸の体積比率が３である硫酸と硝酸からなる混酸で５０℃以上４００℃以下の温度で３時間処理した後、アセトン、エタノールと純水の順で超音波５分ずつによって洗浄する（図２（ａ））。
基板（１１）としては、単結晶ダイヤモンド基板、単結晶ダイヤモンド基板上に単結晶ダイヤモンド層がエピタキシャル形成された基板、およびＳｉウェハ、アルミニウム基板などの金属基板、合成石英基板などのガラス基板など、剛性を有する基体上に劈開などで切り出された単結晶ダイヤモンド膜が貼り合わされた基板などを挙げることができる。
単結晶ダイヤモンド層としては、ノンドープの単結晶ダイヤモンドに加え、ホウ素（Ｂ）、アルミニウム（Ａｌ）、リン（Ｐ）および窒素（Ｎ）などを添加したドープド単結晶ダイヤモンドを使用することもできる。単結晶ダイヤモンドの型としては、例えば、Ｉｂ型、ＩＩａ型を挙げることができる。また、単結晶ダイヤモンド層の面方位としては、（１００）面のほか、（１１１）面や（１１０）面などの面を用いることができる。
基板１１を準備したら、基板表面を硫酸１に対する硝酸の体積比率が３である硫酸と硝酸からなる混酸で５０℃以上４００℃以下の温度で３時間処理した後、アセトン、エタノールと純水の順で超音波５分ずつによって洗浄する（図２（ａ））。
次に、基板１１の単結晶ダイヤモンド層が形成された面上に、ホウ素がドーピングされたｐ型ダイヤモンド単結晶からなる半導体層１２（ステップＳ１２、図２（ｂ）、図４（ａ））を形成する。
半導体層１２の成膜方法としては、マイクロ波プラズマ気相成長法（ＭＰＣＶＤ）、直流プラズマ気相成長法（ＤＣＰＣＶＤ）、熱フィラメント気相成長法（ＨＦＣＶＤ）および燃焼炎法よりなる群から選ばれる１を挙げることができ、特に結晶欠陥や意図しない準位を形成しにくいマイクロ波プラズマ気相成長法を好んで使用することができる。
半導体層１２の成膜方法としては、マイクロ波プラズマ気相成長法（ＭＰＣＶＤ）、直流プラズマ気相成長法（ＤＣＰＣＶＤ）、熱フィラメント気相成長法（ＨＦＣＶＤ）および燃焼炎法よりなる群から選ばれる１を挙げることができ、特に結晶欠陥や意図しない準位を形成しにくいマイクロ波プラズマ気相成長法を好んで使用することができる。
その後、半導体層１２の表面を酸性溶液を用いて洗浄して、単結晶ダイヤモンドからなる半導体層１２の表面を清浄な状態にするとともに単結晶ダイヤモンド表面を酸素終端する（図２（ｃ））。
ここで、酸性溶液は５０℃以上４００℃以下の温度で加温されていることが、効率よく、洗浄効果を高め、稠密に酸素終端させる上で好ましい。前記酸性溶液としては、洗浄液として汎用に使用され、洗浄を含めて安定な処理が可能な硫酸１に対する硝酸の体積比率が３である硫酸と硝酸からなる混酸を好んで用いることができる。
ここで、酸性溶液は５０℃以上４００℃以下の温度で加温されていることが、効率よく、洗浄効果を高め、稠密に酸素終端させる上で好ましい。前記酸性溶液としては、洗浄液として汎用に使用され、洗浄を含めて安定な処理が可能な硫酸１に対する硝酸の体積比率が３である硫酸と硝酸からなる混酸を好んで用いることができる。
しかる後、半導体層１２の上にドレイン電極１３およびソース電極１４を形成する（ステップＳ１３、図２（ｄ）、図４（ｂ））。
ドレイン電極１３およびソース電極１４は、単層膜でも多層膜からなってもよく、その材料としては、チタン（Ｔｉ）、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）パラジウム（Ｐｄ）、チタン（Ｔｉ）／金（Ａｕ）二重層およびチタン（Ｔｉ）／白金（Ｐｔ）二重層からなる群より選ばれる１を含む材料が好んで用いられる。
ドレイン電極１３およびソース電極１４の形成方法としては、成膜、リソグラフィおよびエッチングを組み合わせる成膜・エッチング法、リフトオフ法、およびマスキング蒸着法を挙げることができる。ドレインおよびソース電極材料の成膜方法としては、スパッタリング法、熱および電子線蒸着法および原子層堆積法（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）よりなる群から選ばれる１以上を挙げることができる。
ドレイン電極１３およびソース電極１４は、単層膜でも多層膜からなってもよく、その材料としては、チタン（Ｔｉ）、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）パラジウム（Ｐｄ）、チタン（Ｔｉ）／金（Ａｕ）二重層およびチタン（Ｔｉ）／白金（Ｐｔ）二重層からなる群より選ばれる１を含む材料が好んで用いられる。
ドレイン電極１３およびソース電極１４の形成方法としては、成膜、リソグラフィおよびエッチングを組み合わせる成膜・エッチング法、リフトオフ法、およびマスキング蒸着法を挙げることができる。ドレインおよびソース電極材料の成膜方法としては、スパッタリング法、熱および電子線蒸着法および原子層堆積法（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）よりなる群から選ばれる１以上を挙げることができる。
その後、熱処理（アニーリング）を行って、ドレイン電極１３およびソース電極１４は
半導体層１２にオーミック接触になる（図２（ｅ））。熱処理はアルゴン下または低真空（０．１Ｐａ－１００Ｐａ）下で行い、その温度としては、４００℃以上６００℃以下が好ましい。
半導体層１２にオーミック接触になる（図２（ｅ））。熱処理はアルゴン下または低真空（０．１Ｐａ－１００Ｐａ）下で行い、その温度としては、４００℃以上６００℃以下が好ましい。
次に、ゲート絶縁膜になる絶縁膜１５ａを堆積させる（ステップＳ１４，図２（ｆ）、図４（ｃ））。堆積方法としては、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタリング法および塗布形成法を挙げることができる。ゲート絶縁膜の材料としては、アルミナ（Ａｌ２Ｏ３）、二酸化ハフニウム（ＨｆＯ２）、二酸化ハフニウム珪素（ＨｆＳｉＯ２）、二酸化ケイ素（ＳｉＯ２）、酸化窒化ケイ素（ＳｉＯＮ）、二酸化ジルコニウム（ＺｒＯ２）、三酸化ランタンアルミニウム（ＬａＡｌＯ３）、五酸化タンタル（Ｔａ２Ｏ５）、窒化ホウ素（ＢＮ）、二フッ化カルシウム（ＣａＦ２）、二フッ化マグネシウム（ＭｇＦ２）、二酸化チタン（ＴｉＯ２）および酸化マグネシウム（ＭｇＯ）からなる群より選ばれる１以上を好んで挙げることができる。この中でも、ＡＬＤ法によるＡｌ２Ｏ３膜が品質が高く、好ましい。
しかる後、ゲート電極１６を形成する（ステップＳ１５、図２（ｇ）、図５（ａ））。
ゲート電極１６の形成方法としては、成膜、リソグラフィおよびエッチングを組み合わせる成膜・エッチング法、リフトオフ法、およびパターン化蒸着法を挙げることができる。ゲート電極材料の成膜方法としては、スパッタリング法、熱および電子線蒸着法および原子層堆積法（ＡＬＤ）よりなる群から選ばれる１以上を挙げることができる。
ゲート電極１６は、金（Ａｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、レニウム（Ｒｅ）、パラジウム（Ｐｄ）、ロジウム（Ｒｄ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、マグネシウム（Ｍｇ）、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、カドミウム（Ｃｄ）、水銀（Ｈｇ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、ホウ素（Ｂ）、炭素（Ｃ）、珪素（Ｓｉ）およびゲルマニウム（Ｇｅ）からなる群より選ばれる１以上を含む材料を好んで用いることができる。
ゲート電極１６の形成方法としては、成膜、リソグラフィおよびエッチングを組み合わせる成膜・エッチング法、リフトオフ法、およびパターン化蒸着法を挙げることができる。ゲート電極材料の成膜方法としては、スパッタリング法、熱および電子線蒸着法および原子層堆積法（ＡＬＤ）よりなる群から選ばれる１以上を挙げることができる。
ゲート電極１６は、金（Ａｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、レニウム（Ｒｅ）、パラジウム（Ｐｄ）、ロジウム（Ｒｄ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、マグネシウム（Ｍｇ）、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、カドミウム（Ｃｄ）、水銀（Ｈｇ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、ホウ素（Ｂ）、炭素（Ｃ）、珪素（Ｓｉ）およびゲルマニウム（Ｇｅ）からなる群より選ばれる１以上を含む材料を好んで用いることができる。
その後、酸化膜１７ａを堆積させる（ステップＳ１６，図２（ｈ）、図５（ｂ））。堆積方法としては、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタリング法および塗布形成法を挙げることができる。
酸化膜１７ａの材料としては、アルミナ（Ａｌ２Ｏ３）、二酸化ハフニウム（ＨｆＯ２）、二酸化ハフニウム珪素（ＨｆＳｉＯ２）、二酸化ケイ素（ＳｉＯ２）、酸化窒化ケイ素（ＳｉＯＮ）、二酸化ジルコニウム（ＺｒＯ２）、三酸化ランタンアルミニウム（ＬａＡｌＯ３）、五酸化タンタル（Ｔａ２Ｏ５）、二酸化チタン（ＴｉＯ２）および酸化マグネシウム（ＭｇＯ）からなる群より選ばれる１以上を好んで用いることができる。この中でも、Ａｌ（ＣＨ３）３とオゾンを前駆体として使用したＡＬＤ法によるＡｌ２Ｏ３膜が品質が高く、好ましい。
酸化膜１７ａの材料としては、アルミナ（Ａｌ２Ｏ３）、二酸化ハフニウム（ＨｆＯ２）、二酸化ハフニウム珪素（ＨｆＳｉＯ２）、二酸化ケイ素（ＳｉＯ２）、酸化窒化ケイ素（ＳｉＯＮ）、二酸化ジルコニウム（ＺｒＯ２）、三酸化ランタンアルミニウム（ＬａＡｌＯ３）、五酸化タンタル（Ｔａ２Ｏ５）、二酸化チタン（ＴｉＯ２）および酸化マグネシウム（ＭｇＯ）からなる群より選ばれる１以上を好んで用いることができる。この中でも、Ａｌ（ＣＨ３）３とオゾンを前駆体として使用したＡＬＤ法によるＡｌ２Ｏ３膜が品質が高く、好ましい。
最後に、配線取り回し用（ビアホール用）の開口を絶縁膜１５ａおよび酸化膜１７ａに開けて、各々ゲート絶縁膜１５および酸化膜１７としてｐ型ＭＯＳＦＥＴ（１０１）を得る（ステップＳ１７，図２（ｉ）、図５（ｃ））。
上記製造方法によって、実施例でその効果が示されるように、３００℃というような高温環境でもドレイン電流ＩＤや相互コンダクタンスｇｍなどの電気特性が初期特性から優れるｐ型ＭＯＳＦＥＴ（１０１）を提供することが可能になる。
実施例では、実施の形態で説明したホウ素ドープダイヤモンド半導体層を用いたｐ型ＭＯＳＦＥＴ（１０１）を試作し、その電気特性を評価した。
＜試作素子の構造＞
試作したｐ型ＭＯＳＦＥＴ（１０１）を上面から観察したＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）写真を図６に示す。ここで、（ａ）は観察倍率を低倍率、（ｂ）は中倍率、そして（ｃ）は高倍率にして取得したＳＥＭ画像である。
ｐ型ＭＯＳＦＥＴ（１０１）は、直径が２９９．６μｍの円形状のドレイン電極１３と、ドレイン電極１３から４．６μｍの間隔を空けて配置されたゲート長Ｌｇが２．６μｍの円周状のゲート電極１６と、ゲート電極１６の外側にゲート電極１６と５．８μｍの間隔を空けて配置されたソース電極１４を有する。ゲート幅ＷＧは、円周長計算から、９４０．７ｎｍである。
試作したｐ型ＭＯＳＦＥＴ（１０１）を上面から観察したＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）写真を図６に示す。ここで、（ａ）は観察倍率を低倍率、（ｂ）は中倍率、そして（ｃ）は高倍率にして取得したＳＥＭ画像である。
ｐ型ＭＯＳＦＥＴ（１０１）は、直径が２９９．６μｍの円形状のドレイン電極１３と、ドレイン電極１３から４．６μｍの間隔を空けて配置されたゲート長Ｌｇが２．６μｍの円周状のゲート電極１６と、ゲート電極１６の外側にゲート電極１６と５．８μｍの間隔を空けて配置されたソース電極１４を有する。ゲート幅ＷＧは、円周長計算から、９４０．７ｎｍである。
試作したｐ型ＭＯＳＦＥＴ（１０１）の構造と、代表的な寸法を図７に示す。
基板１１としては、大きさが３ｍｍ×３ｍｍで、厚さが０．５ｍｍのＩｂ型（１００）配向の高圧高温（ＨＰＨＴ）合成単結晶ダイヤモンド基板（住友電工製）を用いた。
ホウ素がドープされた単結晶ダイヤモンドからなるエピタキシャル形成半導体層１２の厚さは２６５０ｎｍである。ドープされたホウ素の濃度は、測定結果を後に示すが、略１０１５～１０１６ｃｍ－３、後述するＣ－２－Ｖ測定と計算によって求めたサセプターの濃度は、６．０×１０１４ｃｍ－３である。
基板１１としては、大きさが３ｍｍ×３ｍｍで、厚さが０．５ｍｍのＩｂ型（１００）配向の高圧高温（ＨＰＨＴ）合成単結晶ダイヤモンド基板（住友電工製）を用いた。
ホウ素がドープされた単結晶ダイヤモンドからなるエピタキシャル形成半導体層１２の厚さは２６５０ｎｍである。ドープされたホウ素の濃度は、測定結果を後に示すが、略１０１５～１０１６ｃｍ－３、後述するＣ－２－Ｖ測定と計算によって求めたサセプターの濃度は、６．０×１０１４ｃｍ－３である。
ドレイン電極１３およびソース電極１４は、下からチタン（Ｔｉ）、金（Ａｕ）が積層された二層膜からなる。ここで、半導体層１２との密着機能をもつＴｉ層の厚さは１０ｎｍで、導電性の高い主に導電膜としての機能をもつＡｕ層の厚さは２００ｎｍである。
ゲート電極１６は、下からチタン（Ｔｉ）、金（Ａｕ）が積層された二層膜からなる。ここで、Ｔｉ層の厚さは１０ｎｍで、ドレイン電極１３およびソース電極１４の場合と同様に、半導体層１２との密着機能をもつ。主に導電膜としての機能をもつＡｕ層の厚さは１５０ｎｍである。
ゲート電極１６は、下からチタン（Ｔｉ）、金（Ａｕ）が積層された二層膜からなる。ここで、Ｔｉ層の厚さは１０ｎｍで、ドレイン電極１３およびソース電極１４の場合と同様に、半導体層１２との密着機能をもつ。主に導電膜としての機能をもつＡｕ層の厚さは１５０ｎｍである。
絶縁膜１５および酸化膜１７は、ともに原子層堆積法（ＡＬＤ）によるアルミナ（Ａｌ２Ｏ３）膜からなり、その膜厚はともに２６ｎｍである。
＜試料の作製＞
最初に、Ｉｂ型（１００）配向の高圧高温（ＨＰＨＴ）合成単結晶ダイヤモンド基板１１を準備し（工程Ｓ１１）、その基板の表面を硝酸（ＨＮＯ３）および硫酸（Ｈ２ＳＯ４）からなる混合溶液を用いて清浄化した。ここで、硫酸と硝酸の体積比率は硫酸１に対して硝酸３とし、温度３００℃の沸騰下で３時間処理した。
最初に、Ｉｂ型（１００）配向の高圧高温（ＨＰＨＴ）合成単結晶ダイヤモンド基板１１を準備し（工程Ｓ１１）、その基板の表面を硝酸（ＨＮＯ３）および硫酸（Ｈ２ＳＯ４）からなる混合溶液を用いて清浄化した。ここで、硫酸と硝酸の体積比率は硫酸１に対して硝酸３とし、温度３００℃の沸騰下で３時間処理した。
その後、ホウ素がドープされた単結晶ダイヤモンドからなる半導体層１２を、マイクロ波プラズマ化学気相成長法（ＭＰＣＶＤ）により基板１１上に２６５０ｎｍの膜厚で形成した（図４（ａ）、工程Ｓ１２）。ここで、装置としてはマイクロ波プラズマ化学気相成長システム（自家製）を用い、マイクロ波出力、温度、チャンバー圧力は、それぞれ１．４ｋＷ、１０００℃および１８．６ｋＰａとした。ホウ素源は、直前に実施したホウ素ドープ実験によるチャンバー内の残留ホウ素とし、ソースガスであるＨ２およびＣＨ４のガス流量は、それぞれ４９ｓｃｃｍおよび１ｓｃｃｍとした。成膜中の基板温度は９６０±１０℃である。
作製した半導体層１２のホウ素ドープ濃度分布を、同様に作製した試料を用いてＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定した。その結果を図８に示す。ドープされたホウ素の濃度は、表面側が１０１５ｃｍ－３で、基板側が１０１６ｃｍ－３であった。なお、ＳＩＭＳ装置としてはＣＡＭＥＣＡ ＩＭＳ－７ｆ（アメテック株式会社製）を用い、イオン種がＣｓ＋、加速電圧が１５０ｋＶの条件で測定した。
その後、硝酸と硫酸からなる混酸の沸騰させた洗浄液（３００℃）で、半導体層１２の表面の汚染を除去するとともに、半導体層１２の表面を酸化（酸素終端化）した。ここで、硝酸と硫酸の比は、体積比で１：３である。
しかる後、厚さ１０ｎｍのチタン（Ｔｉ）および厚さ１５０ｎｍの金（Ａｕ）が順次積層された金属２層膜からなるドレイン電極１３およびソース電極１４を半導体層１２の上に形成した（図４（ｂ）、工程Ｓ１３）。Ｔｉを下層に用いることにより、ドレイン電極１３およびソース電極１４の半導体層１２への密着性が向上する。
ドレイン電極１３およびソース電極１４の形成に当たっては、電子銃蒸着システム（ＡＤＳ―ＲＤＥＢ、アールデック製）を用い、加えて、半導体層１２とオーム接触するように急速アニールシステム（ＲＴＰ－６、アドバンス理工製）を使用した。ここで、蒸着時のチャンバー内圧力は１０－６Ｐａとし、蒸着速度は０．０５ｎｍ／ｓとした。アニールは、圧力５Ｐａのアルゴン（Ａｒ）ガス雰囲気中で５５０℃２０分の条件で行った。
ドレイン電極１３およびソース電極１４の形成に当たっては、電子銃蒸着システム（ＡＤＳ―ＲＤＥＢ、アールデック製）を用い、加えて、半導体層１２とオーム接触するように急速アニールシステム（ＲＴＰ－６、アドバンス理工製）を使用した。ここで、蒸着時のチャンバー内圧力は１０－６Ｐａとし、蒸着速度は０．０５ｎｍ／ｓとした。アニールは、圧力５Ｐａのアルゴン（Ａｒ）ガス雰囲気中で５５０℃２０分の条件で行った。
しかる後、Ａｌ２Ｏ３からなる絶縁膜１５ａ（ゲート絶縁膜）を、原子層堆積法（ＡＬＤ）によって試料表面に２６ｎｍの膜厚で形成した（図４（ｃ）、工程Ｓ１４）。具体的には、Ａｌ（ＣＨ３）３前駆体とオゾンを用い、２００℃の環境で堆積させた。
次に、絶縁膜１５ａの上にゲート電極１６をソース電極１４およびドレイン電極１３と電気的に非接触状態で形成した（図５（ａ）、工程Ｓ１５）。
ゲート電極１６は、厚さ１０ｎｍのチタン（Ｔｉ）とその上に形成された厚さ２００ｎｍの金（Ａｕ）からなる２層膜であり、ドレイン電極１３およびソース電極１４と同様に電子銃蒸着システム（ＡＤＳ―ＲＤＥＢ、アールデック製）を用いて製膜した。蒸着時のチャンバー内圧力は１０－６Ｐａとし、蒸着速度は０．０５ｎｍ／ｓとした。ゲート電極１６の断面の形状は、絶縁膜１５ａとの接触面に極僅かな窪みが認められる垂直な側壁をもつ矩形状であった。
ゲート電極１６は、厚さ１０ｎｍのチタン（Ｔｉ）とその上に形成された厚さ２００ｎｍの金（Ａｕ）からなる２層膜であり、ドレイン電極１３およびソース電極１４と同様に電子銃蒸着システム（ＡＤＳ―ＲＤＥＢ、アールデック製）を用いて製膜した。蒸着時のチャンバー内圧力は１０－６Ｐａとし、蒸着速度は０．０５ｎｍ／ｓとした。ゲート電極１６の断面の形状は、絶縁膜１５ａとの接触面に極僅かな窪みが認められる垂直な側壁をもつ矩形状であった。
その後、試料全体をコンフォーマルに覆うように、工程Ｓ１４と同様のプロセスを用いてＡｌ２Ｏ３からなる酸化膜１７ａを試料表面に２６ｎｍの膜厚で形成した（図５（ｂ））。ＡＬＤ法によるＡｌ２Ｏ３膜は、コンフォーマル性に優れ、作製されるＭＯＳＦＥＴのトランジスタ特性の向上に寄与する。
しかる後、リソグラフィとドライエッチングにより、酸化膜１７ａおよび絶縁膜１５ａからなる積層膜の所望の場所に電極配線取り回し用の開口を開け、ゲート電極１６、ソース電極１４、ドレイン電極１３の端部、およびゲート絶縁膜１５の露出表面を覆う酸化膜１７が形成されたｐ型ＭＯＳＦＥＴ（１０１）を作製した（図５（ｃ）、工程Ｓ１６）。そのエッチングに用いたガスはＣＨＦ３とＡｒであり、プラズマ電力、チャンバー圧力、ＣＨＦ３流量、およびＡｒ流量は、それぞれ、１００Ｗ、３．０Ｐａ、１０ｓｃｃｍ、および４０ｓｃｃｍとした。
しかる後、リソグラフィとドライエッチングにより、酸化膜１７ａおよび絶縁膜１５ａからなる積層膜の所望の場所に電極配線取り回し用の開口を開け、ゲート電極１６、ソース電極１４、ドレイン電極１３の端部、およびゲート絶縁膜１５の露出表面を覆う酸化膜１７が形成されたｐ型ＭＯＳＦＥＴ（１０１）を作製した（図５（ｃ）、工程Ｓ１６）。そのエッチングに用いたガスはＣＨＦ３とＡｒであり、プラズマ電力、チャンバー圧力、ＣＨＦ３流量、およびＡｒ流量は、それぞれ、１００Ｗ、３．０Ｐａ、１０ｓｃｃｍ、および４０ｓｃｃｍとした。
＜半導体層評価＞
ホウ素がドープされた半導体層１２の評価の一環として、半導体層１２のアクセプター濃度を、試作したＭＯＳコンデンサのＣ－２－Ｖ特性評価を基に推定した。測定されたＣ－２－Ｖ特性を図９に示す。曲線の傾き（ｄＣ-２／ｄＶ）は４１３６８ｃｍ４／μＦ２Ｖであり、そこから半導体層１２のアクセプター濃度は６．０×１０１４と算出された。ここで、電気特性は、Ｇｒａｉｌ １０－５－ＬＶ－ＨＴＶプローバーシステムを使用して、室温（２５℃）と３００℃の環境で測定した。以後の電気測定もこのプローバーシステムを使用して測定した。
ホウ素がドープされた半導体層１２の評価の一環として、半導体層１２のアクセプター濃度を、試作したＭＯＳコンデンサのＣ－２－Ｖ特性評価を基に推定した。測定されたＣ－２－Ｖ特性を図９に示す。曲線の傾き（ｄＣ-２／ｄＶ）は４１３６８ｃｍ４／μＦ２Ｖであり、そこから半導体層１２のアクセプター濃度は６．０×１０１４と算出された。ここで、電気特性は、Ｇｒａｉｌ １０－５－ＬＶ－ＨＴＶプローバーシステムを使用して、室温（２５℃）と３００℃の環境で測定した。以後の電気測定もこのプローバーシステムを使用して測定した。
＜電気特性評価＞
＜＜ＩＤ－ＶＤ特性＞＞
ドレイン電流（ＩＤ）のドレインーゲート間電圧（ＶＤ）依存性を示すＩＤ－ＶＤ特性を、室温（２５℃）および３００℃環境下で測定した。具体的には、試料を室温または３００℃の環境に置いて１時間動作させた上で、ゲート－ソース間電圧（ＶＧＳ）を－２０Ｖから７８Ｖまで２Ｖステップで振って、ＶＤ－ＩＤ特性を測定した。
その結果を図１０に示す。同図の（ａ）は室温、（ｂ）は３００℃の結果である。最下段がＶＧＳ＝－２０Ｖ測定で、上に上がるほど２Ｖ刻みでＶＧＳが大きくなり、最上段がＶＧＳ＝７８ＶのときのＶＤ－ＩＤ特性を示す。
ドレイン電流の最大値（ＩＤ，ｍａｘ）は、室温下で－１．２ｍＡ／ｍｍ、３００℃環境下で－１０．９ｍＡ／ｍｍと高いものであった。特に、動作温度３００℃下では、高温でのホウ素ドーパントの活性化により、室温動作に比べ約１桁高いＩＤ，ｍａｘが得られた。
＜＜ＩＤ－ＶＤ特性＞＞
ドレイン電流（ＩＤ）のドレインーゲート間電圧（ＶＤ）依存性を示すＩＤ－ＶＤ特性を、室温（２５℃）および３００℃環境下で測定した。具体的には、試料を室温または３００℃の環境に置いて１時間動作させた上で、ゲート－ソース間電圧（ＶＧＳ）を－２０Ｖから７８Ｖまで２Ｖステップで振って、ＶＤ－ＩＤ特性を測定した。
その結果を図１０に示す。同図の（ａ）は室温、（ｂ）は３００℃の結果である。最下段がＶＧＳ＝－２０Ｖ測定で、上に上がるほど２Ｖ刻みでＶＧＳが大きくなり、最上段がＶＧＳ＝７８ＶのときのＶＤ－ＩＤ特性を示す。
ドレイン電流の最大値（ＩＤ，ｍａｘ）は、室温下で－１．２ｍＡ／ｍｍ、３００℃環境下で－１０．９ｍＡ／ｍｍと高いものであった。特に、動作温度３００℃下では、高温でのホウ素ドーパントの活性化により、室温動作に比べ約１桁高いＩＤ，ｍａｘが得られた。
＜＜ＩＤ－ＶＧＳ特性＞＞
図１１（ａ）に室温動作時のＶＧＳ－ＩＤ特性、同図（ｂ）に３００℃動作時のＶＧＳ－ＩＤ特性を示す。この測定結果を基に閾値電圧ＶＴＨを求めると、室温動作時が６３．８Ｖ、３００℃動作時が３１．２Ｖであった。ＯＮ／ＯＦＦ比は、室温動作、３００℃動作共に１０９という高い値が得られた。サブスレッショルド電圧（ＳＳ）は、室温動作時が３１５ｍＶ／ｄｅｃ、３００℃動作時が５７０ｍＶ／ｄｅｃであった。
図１１（ａ）に室温動作時のＶＧＳ－ＩＤ特性、同図（ｂ）に３００℃動作時のＶＧＳ－ＩＤ特性を示す。この測定結果を基に閾値電圧ＶＴＨを求めると、室温動作時が６３．８Ｖ、３００℃動作時が３１．２Ｖであった。ＯＮ／ＯＦＦ比は、室温動作、３００℃動作共に１０９という高い値が得られた。サブスレッショルド電圧（ＳＳ）は、室温動作時が３１５ｍＶ／ｄｅｃ、３００℃動作時が５７０ｍＶ／ｄｅｃであった。
＜＜ｇｍ特性＞＞
相互コンダクタンスｇｍのＶＧＳ依存性の室温動作結果を図１２（ａ）、３００℃動作結果を図１２（ｂ）に示す。ｇｍの最大値ｇｍ，ｍａｘは、室温動作が２９．０μＳ／ｍｍ、３００℃動作が２１５．７μＳ／ｍｍと高いものであった。
相互コンダクタンスｇｍのＶＧＳ依存性の室温動作結果を図１２（ａ）、３００℃動作結果を図１２（ｂ）に示す。ｇｍの最大値ｇｍ，ｍａｘは、室温動作が２９．０μＳ／ｍｍ、３００℃動作が２１５．７μＳ／ｍｍと高いものであった。
以上の測定データを表１にまとめた。同表には、非特許文献２－５の公表値も参考までに掲載している。特に、非特許文献５は本願発明者によるもので、非特許文献５と本願との構造および作製上の差は、下記の点に限られた比較例になっている。
本願は、非特許文献５に対して、工程Ｓ１６のゲート電極１６、ドレイン電極１３、およびソース電極１４の各端部、並びにゲート絶縁膜１２の露出表面を覆う酸化膜１７を形成する工程Ｓ１６を追加したこと、ソース電極１４の面積を４．５×１０５μｍ２から１．９×１０６μｍ２に拡大したこと、および半導体層１２のアクセプター濃度が本願の方が約１桁低いことのみが異なっている。一般的に、アクセプターの濃度が高いほどｇｍ，ｍａｘやＩＤ，ｍａｘを高めやすい。このことから、工程Ｓ１６を含む製造方法、および酸化膜１７を有する素子構造により、初期特性から良好な電気特性を有するホウ素ドープ単結晶ダイヤモンド半導体層を用いたＭＯＳＦＥＴが提供できること、特に室温動作に限らず３００℃動作においても初期特性から良好な電気特性を有するホウ素ドープ単結晶ダイヤモンド半導体層を用いたｐ型ＭＯＳＦＥＴが提供できることが実証された。
本願は、非特許文献５に対して、工程Ｓ１６のゲート電極１６、ドレイン電極１３、およびソース電極１４の各端部、並びにゲート絶縁膜１２の露出表面を覆う酸化膜１７を形成する工程Ｓ１６を追加したこと、ソース電極１４の面積を４．５×１０５μｍ２から１．９×１０６μｍ２に拡大したこと、および半導体層１２のアクセプター濃度が本願の方が約１桁低いことのみが異なっている。一般的に、アクセプターの濃度が高いほどｇｍ，ｍａｘやＩＤ，ｍａｘを高めやすい。このことから、工程Ｓ１６を含む製造方法、および酸化膜１７を有する素子構造により、初期特性から良好な電気特性を有するホウ素ドープ単結晶ダイヤモンド半導体層を用いたＭＯＳＦＥＴが提供できること、特に室温動作に限らず３００℃動作においても初期特性から良好な電気特性を有するホウ素ドープ単結晶ダイヤモンド半導体層を用いたｐ型ＭＯＳＦＥＴが提供できることが実証された。
本発明によれば、３００℃という高温下でも安定に動作し、トランジスタ電気特性が優れた単結晶ダイヤモンドを半導体層に用いたｐ型ＭＯＳＦＥＴおよびその製造方法が提供される。
単結晶ダイヤモンドは、広いバンドギャップエネルギー、低い比誘電率、高い絶縁破壊電界強度、高いキャリア飽和速度、高い熱伝導率および高いキャリア移動度といった際立った物性を有している。このため、本発明により、高性能で高耐過酷環境対応性に優れたｐ型ＭＯＳＦＥＴを提供することが可能になる。したがって、本発明は、産業上大いに利用される可能性を秘めている。
単結晶ダイヤモンドは、広いバンドギャップエネルギー、低い比誘電率、高い絶縁破壊電界強度、高いキャリア飽和速度、高い熱伝導率および高いキャリア移動度といった際立った物性を有している。このため、本発明により、高性能で高耐過酷環境対応性に優れたｐ型ＭＯＳＦＥＴを提供することが可能になる。したがって、本発明は、産業上大いに利用される可能性を秘めている。
１１：基板、単結晶ダイヤモンド基板
１２：半導体層、ホウ素ドープ単結晶ダイヤモンド
１３：ドレイン、ドレイン電極、Ｔｉ／Ａｕ膜
１４：ソース、ソース電極、Ｔｉ／Ａｕ膜
１５：絶縁膜、ゲート絶縁膜、Ａｌ２Ｏ３膜
１５ａ：絶縁膜、Ａｌ２Ｏ３膜
１６：ゲート、ゲート電極、Ｔｉ／Ａｕ膜
１７：酸化膜、Ａｌ２Ｏ３膜
１７ａ：酸化膜、Ａｌ２Ｏ３膜
１０１：ｐ型ＭＯＳＦＥＴ（ホウ素ドープ単結晶ダイヤモンドｐ型ＭＯＳＦＥＴ）
１２：半導体層、ホウ素ドープ単結晶ダイヤモンド
１３：ドレイン、ドレイン電極、Ｔｉ／Ａｕ膜
１４：ソース、ソース電極、Ｔｉ／Ａｕ膜
１５：絶縁膜、ゲート絶縁膜、Ａｌ２Ｏ３膜
１５ａ：絶縁膜、Ａｌ２Ｏ３膜
１６：ゲート、ゲート電極、Ｔｉ／Ａｕ膜
１７：酸化膜、Ａｌ２Ｏ３膜
１７ａ：酸化膜、Ａｌ２Ｏ３膜
１０１：ｐ型ＭＯＳＦＥＴ（ホウ素ドープ単結晶ダイヤモンドｐ型ＭＯＳＦＥＴ）
Claims (16)
- 単結晶ダイヤモンド基板の第１主表面に接してホウ素（Ｂ）がドープされたダイヤモンド単結晶からなる半導体層が形成されており、
前記半導体層上にソース電極とドレイン電極が形成されており、
前記ソース電極とドレイン電極以外の前記半導体層の第１主表面は絶縁膜で覆われており、
前記絶縁膜上の前記ソース電極とドレイン電極で挟まれ、かつ前記ソース電極とドレイン電極と電気的に接触しない領域の一部の場所にゲート電極が形成され、
前記ゲート電極、前記ソース電極、および前記ドレイン電極の各端部、並びに露出している前記絶縁膜の表面を覆う酸化膜が形成されている、ホウ素ドープダイヤモンドＭＯＳＦＥＴ。 - 前記酸化膜は、アルミナ（Ａｌ２Ｏ３）、二酸化ハフニウム（ＨｆＯ２）、二酸化ハフニウム珪素（ＨｆＳｉＯ２）、二酸化ケイ素（ＳｉＯ２）、酸化窒化ケイ素（ＳｉＯＮ）、二酸化ジルコニウム（ＺｒＯ２）、三酸化ランタンアルミニウム（ＬａＡｌＯ３）、五酸化タンタル（Ｔａ２Ｏ５）、二酸化チタン（ＴｉＯ２）および酸化マグネシウム（ＭｇＯ）からなる群より選ばれる１以上からなる、請求項１記載のホウ素ドープダイヤモンドＭＯＳＦＥＴ。
- 前記酸化膜は、ＡＬＤ－Ａｌ２Ｏ３膜からなる、請求項２記載のホウ素ドープダイヤモンドＭＯＳＦＥＴ。
- 前記酸化膜の厚さは、１０ｎｍ以上５０ｎｍ以下である、請求項１から３の何れか一項記載のホウ素ドープダイヤモンドＭＯＳＦＥＴ。
- 前記絶縁膜は、アルミナ（Ａｌ２Ｏ３）、二酸化ハフニウム（ＨｆＯ２）、二酸化ハフニウム珪素（ＨｆＳｉＯ２）、二酸化ケイ素（ＳｉＯ２）、酸化窒化ケイ素（ＳｉＯＮ）、二酸化ジルコニウム（ＺｒＯ２）、三酸化ランタンアルミニウム（ＬａＡｌＯ３）、五酸化タンタル（Ｔａ２Ｏ５）、窒化ホウ素（ＢＮ）、二フッ化カルシウム（ＣａＦ２）、二フッ化マグネシウム（ＭｇＦ２）、二酸化チタン（ＴｉＯ２）および酸化マグネシウム（ＭｇＯ）からなる群より選ばれる１以上からなる、請求項１から４の何れか一項記載のホウ素ドープダイヤモンドＭＯＳＦＥＴ。
- 前記絶縁膜は、ＡＬＤ－Ａｌ２Ｏ３膜からなる、請求項５記載のホウ素ドープダイヤモンドＭＯＳＦＥＴ。
- 前記絶縁膜の厚さは、１０ｎｍ以上５０ｎｍ以下である、請求項１から６の何れか一項記載のホウ素ドープダイヤモンドＭＯＳＦＥＴ。
- 前記ゲート電極の材料は、金（Ａｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、レニウム（Ｒｅ）、パラジウム（Ｐｄ）、ロジウム（Ｒｄ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、マグネシウム（Ｍｇ）、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、カドミウム（Ｃｄ）、水銀（Ｈｇ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、ホウ素（Ｂ）、炭素（Ｃ）、珪素（Ｓｉ）およびゲルマニウム（Ｇｅ）からなる群より選ばれる１以上を含む、請求項１から７の何れか一項記載のホウ素ドープダイヤモンドＭＯＳＦＥＴ。
- 前記半導体層と接するソース電極および前記ドレイン電極の材料は、チタン（Ｔｉ）、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、チタン（Ｔｉ）／金（Ａｕ）二重層およびチタン（Ｔｉ）／白金（Ｐｔ）二重層からなる群より選ばれる１を含む、請求項８記載のホウ素ドープダイヤモンドＭＯＳＦＥＴ。
- 少なくとも表面の一部に単結晶ダイヤモンド層が形成された基板を準備することと、
前記基板の前記単結晶ダイヤモンド層が形成された面上にホウ素（Ｂ）がドープされた半導体層を形成することと、
前記半導体層上にオーミック接触のでソース電極およびドレイン電極を形成することと、
ゲート絶縁膜を形成することと、
前記ゲート絶縁膜の上にゲート電極を前記ソース電極および前記ドレイン電極と電気的に非接触状態で形成することと、
前記ゲート電極、前記ソース電極、および前記ドレイン電極の各端部、並びに前記ゲート絶縁膜露出表面を覆う酸化膜を形成することを含む、ホウ素ドープダイヤモンドＭＯＳＦＥＴの製造方法。 - 前記ゲート電極、前記ソース電極、および前記ドレイン電極の各端部、並びに前記絶縁膜露出表面を覆う酸化膜の形成方法は、酸化膜を形成することと、前記ゲート電極、前記ソース電極、および前記ドレイン電極の各端部を含まない前記ゲート電極、前記ソース電極、および前記ドレイン電極上の一部の領域の前記酸化膜をエッチングすることからなる、請求項１０記載のホウ素ドープダイヤモンドＭＯＳＦＥＴの製造方法。
- 前記酸化膜は、アルミナ（Ａｌ２Ｏ３）、二酸化ハフニウム（ＨｆＯ２）、二酸化ハフニウム珪素（ＨｆＳｉＯ２）、二酸化ケイ素（ＳｉＯ２）、酸化窒化ケイ素（ＳｉＯＮ）、二酸化ジルコニウム（ＺｒＯ２）、三酸化ランタンアルミニウム（ＬａＡｌＯ３）、五酸化タンタル（Ｔａ２Ｏ５）、二酸化チタン（ＴｉＯ２）および酸化マグネシウム（ＭｇＯ）からなる群より選ばれる１以上からなる、請求項１０または１１記載のホウ素ドープダイヤモンドＭＯＳＦＥＴの製造方法。
- 前記酸化膜は、Ａｌ（ＣＨ３）３とオゾンを前駆体として使用して原子層堆積法（ＡＬＤ法）により作製されたアルミナ（Ａｌ２Ｏ３）膜である、請求項１２記載のホウ素ドープダイヤモンドＭＯＳＦＥＴの製造方法。
- 前記ゲート絶縁膜は、Ａｌ（ＣＨ３）３とオゾンを前駆体として使用して原子層堆積法（ＡＬＤ法）により作製されたアルミナ（Ａｌ２Ｏ３）膜である、請求項１０から１３の何れか一項記載のホウ素ドープダイヤモンドＭＯＳＦＥＴの製造方法。
- 前記半導体層を形成した後、前記絶縁膜、および前記ソース電極と前記ドレイン電極の形成前に、前記半導体層の少なくとも第１主表面を酸性溶液で洗浄する、請求項１０から１４の何れか一項記載のホウ素ドープダイヤモンドＭＯＳＦＥＴの製造方法。
- 前記酸性溶液は、硫酸１に対する硝酸の体積比率が３である硫酸と硝酸からなる混酸である、請求項１５記載のホウ素ドープダイヤモンドＭＯＳＦＥＴの製造方法。
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