JP2025072713A - 電子装置、及びトランジスタの駆動方法 - Google Patents

Abstract

【課題】正負のいずれか一方の極性のパルス電圧を用いて、興奮性シナプスと抑制性シナプスの両方の動作を実現できるようにすること。
【解決手段】第１のゲート電極と、第１のゲート絶縁膜と、第１のゲート絶縁膜の上に設けられた第１の導電型の第１の半導体膜と、第１のゲート絶縁膜の上に設けられ、一部が第１の半導体膜に接する第２の導電型の第２の半導体膜と、第１の半導体膜と第２の半導体膜の各々の上に設けられたメモリ膜と、メモリ膜の上に設けられた第２のゲート絶縁膜と、第２のゲート絶縁膜の上に設けられた第２のゲート電極とを備えたトランジスタと、トランジスタのドレイン電流を第１の期間において読み出す第１の回路と、ドレイン電流が流れるゲート電圧を第１の期間に第２のゲート電極に印加し、第２の期間に第２のゲート電極にパルス電圧を印加する第２の回路とを有する電子装置による。
【選択図】図６

Description

本発明は、電子装置、及びトランジスタの駆動方法に関する。

Ｉｎｔｅｒｎｅｔ ｏｆ Ｔｈｉｎｇｓ（ＩｏＴ）社会、脱炭素社会の実現に向けて、情報を高速かつ低消費電力で処理することが可能な集積回路の開発が行われている。そのような集積回路の一つに神経細胞模倣コンピュータがある。プロセッサが命令を逐次実行して結果をメモリに書き込むノイマン型コンピュータでは、プロセッサとメモリとの間の通信がボトルネックになって高速化に限度がある。これに対し、神経細胞模倣コンピュータは、人工ニューラルネットワークを構成する複数のニューロンが独立して並列に動作するため高速動作が容易である。しかも、神経細胞模倣コンピュータは、複数のニューロンのうちシナプスで信号を受けたニューロンのみが独立して動作するため消費電力を抑えることもできる。

神経細胞模倣コンピュータは、メムリスタをはじめとした様々な方法で実現されている。また、電界効果トランジスタとフローティングゲートメモリとを組み合わせたアンチアンバイポーラトランジスタによって神経細胞模倣コンピュータを実現する技術も提案されている（非特許文献１）。

非特許文献１のアンチアンバイポーラトランジスタでは、ゲート電極の上にＨｆＯ_２のゲート絶縁膜を形成し、そのゲート絶縁膜の一部領域にｎ型半導体のＲｅＳ_２膜とｐ型半導体の黒燐膜とをこの順に積層する。ゲート絶縁膜の一部領域の横にはＲｅＳ_２膜が存在せず、黒燐膜がその自然酸化膜を介してゲート絶縁膜の上に形成される。黒燐膜の自然酸化膜は電荷を溜めるフローティングゲートとして機能し、その電荷量によってトランジスタの閾値電圧が変化する。

例えば、ゲート電極に正のパルス電圧を繰り返し印加すると自然酸化膜に電子が蓄積され、これによりパルス電圧の印加回数と共にドレイン電流が増大する興奮性シナプスに対応した動作を実現できる。その後にゲート電極に負のパルス電圧を繰り返し印加すると、自然酸化膜に蓄積されていた電子が抜けて、パルスの印加数と共にドレイン電流が減少する抑制性シナプスに対応した動作を実現できる。このようなドレイン電流の変化を人工ニューラルネットワークの重み付け係数として用いることで、神経細胞模倣コンピュータを実現できる。

Ｘ．Ｘｉｏｎｇ ｅｔ ａｌ．， "Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ Ｌｏｇｉｃ－ｉｎ－Ｍｅｍｏｒｙ ａｎｄ Ｍｕｌｔｉｌｉｎｇｕａｌ Ａｒｔｉｆｉｃｉａｌ Ｓｙｎａｐｓｅｓ Ｂａｓｅｄ ｏｎ ２Ｄ Ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅｓ"， Ａｄｖａｎｃｅｄ Ｆｕｎｃｔｉｏｎａｌ Ｍａｔｅｒｉａｌｓ， ｖｏｌ． ３０， ｐａｇｅ １９０９６４５， ２０２０

しかしながら、非特許文献１の技術では、興奮性シナプスと抑制性シナプスの両方の動作を実現するために正負の二つの極性のパルス電圧をゲート電極に印加する必要がある。そのため、パルス電圧を生成する電圧生成回路の回路構成が複雑になり、それに伴う回路遅延によってパルス電圧の生成間隔を短くするのが難しくなる。

一つの側面では、本発明は、正負のいずれか一方の極性のパルス電圧を用いて、興奮性シナプスと抑制性シナプスの両方の動作を実現できるようにすることを目的とする。

一つの側面によれば、電子装置は、第１のゲート電極と、前記第１のゲート電極の上に設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜の上の第１の領域に設けられた第１の導電型の第１の半導体膜と、前記第１のゲート絶縁膜の上の第２の領域に設けられ、一部が前記第１の半導体膜に接する第２の導電型の第２の半導体膜と、前記第１の半導体膜と前記第２の半導体膜の各々の上に設けられ、内部電界が残留するメモリ膜と、前記メモリ膜の上に設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜の上に設けられた第２のゲート電極とを備えたトランジスタと、前記第１の半導体膜と前記第２の半導体膜との間を流れるドレイン電流を第１の期間において読み出す第１の回路と、前記ドレイン電流が流れる程度のゲート電圧を前記第１の期間に前記第２のゲート電極に印加すると共に、前記第１の期間とは異なる第２の期間に前記第２のゲート電極にパルス電圧を印加する第２の回路と、を有する。

上記電子装置において、前記ゲート電圧は、前記パルス電圧を印加した累積時間が増大するにつれて前記ドレイン電流が減少する第１のゲート電圧でもよい。

上記電子装置において、前記ゲート電圧は、前記パルス電圧を印加した累積時間が増大するにつれて前記ドレイン電流が増大する第２のゲート電圧でもよい。

上記電子装置において、前記ゲート電圧は、前記パルス電圧を印加した累積時間が増大するにつれて前記ドレイン電流が増加から減少に転じる第３のゲート電圧でもよい。

上記電子装置において、前記第２の回路は、前記ドレイン電流が増加から減少に転じる前の前記パルス電圧のパルス幅を、前記ドレイン電流が増加から減少に転じた後の前記パルス電圧のパルス幅と比較して狭くしてもよい。

上記電子装置において、前記第２の回路は、前記累積時間が増大するにつれて前記ドレイン電流が増加する期間の前に、前記パルス電圧とは極性が反対の電圧を印加してもよい。

上記電子装置において、前記第１の回路は、前記第１の期間に前記第１の半導体膜と前記第２の半導体膜との間に順方向の電圧を印加してもよい。

上記電子装置において、前記メモリ膜は、キャリアを蓄積するキャリア蓄積膜、又は強誘電体膜でもよい。

上記電子装置において、前記キャリア蓄積膜は、金属フタロシアニンにポリスチレンが結合したスターポリスチレンでもよい。

一つの側面によれば、トランジスタの駆動方法は、トランジスタの駆動方法であって、前記トランジスタは、第１のゲート電極と、前記第１のゲート電極の上に設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜の上の第１の領域に設けられた第１の導電型の第１の半導体膜と、前記第１のゲート絶縁膜の上の第２の領域に設けられ、一部が前記第１の半導体膜に接する第２の導電型の第２の半導体膜と、前記第１の半導体膜と前記第２の半導体膜の各々の上に設けられ、内部電界が残留するメモリ膜と、前記メモリ膜の上に設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜の上に設けられた第２のゲート電極とを備え、前記駆動方法は、前記第１の半導体膜と前記第２の半導体膜との間を流れるドレイン電流を第１の期間において読み出すことと、前記ドレイン電流が流れる程度のゲート電圧を前記第１の期間に前記第２のゲート電極に印加することと、前記第１の期間とは異なる第２の期間に前記第２のゲート電極にパルス電圧を印加することとを含む。

上記トランジスタの駆動方法において、前記ゲート電圧は、前記パルス電圧を印加した累積時間が増大するにつれて前記ドレイン電流が減少する第１のゲート電圧でもよい。

上記トランジスタの駆動方法において、前記ゲート電圧は、前記パルス電圧を印加した累積時間が増大するにつれて前記ドレイン電流が増大する第２のゲート電圧でもよい。

上記トランジスタの駆動方法において、前記ゲート電圧は、前記パルス電圧を印加した累積時間が増大するにつれて前記ドレイン電流が増加から減少に転じる第３のゲート電圧でもよい。

上記トランジスタの駆動方法において、前記ドレイン電流が増加から減少に転じる前の前記パルス電圧のパルス幅を、前記ドレイン電流が増加から減少に転じた後の前記パルス電圧のパルス幅と比較して狭くしてもよい。

上記トランジスタの駆動方法において、前記累積時間が増大するにつれて前記ドレイン電流が増加する期間の前に、前記パルス電圧とは極性が反対の電圧を印加することを更に含んでもよい。

本発明によれば、正負のいずれか一方の極性のパルス電圧を用いて、興奮性シナプスと抑制性シナプスの両方の動作を実現できる。

図１（ａ）、（ｂ）は、本実施形態に係るアンチアンバイポーラトランジスタの製造途中の断面図（その１）である。 図２（ａ）、（ｂ）は、本実施形態に係るアンチアンバイポーラトランジスタの製造途中の断面図（その２）である。 図３は、本実施形態に係るアンチアンバイポーラトランジスタの製造途中の断面図（その３）である。 図４（ａ）、（ｂ）は、本実施形態に係る製造途中のアンチアンバイポーラトランジスタを上から撮影して得られた光学顕微鏡像である。 図５（ａ）、（ｂ）は、本実施形態に係るアンチアンバイポーラトランジスタの動作について説明するための模式断面図である。 図６は、本実施形態に係るアンチアンバイポーラトランジスタを備えた電子装置の模式図である。 図７は、本実施形態に係るアンチアンバイポーラトランジスタの電流電圧特性を調査して得られた図である。 図８（ａ）～（ｃ）は、興奮性シナプスや抑制性シナプスに類似の動作が実現できることを調査して得られた図（その１）である。 図９（ａ）～（ｃ）は、興奮性シナプスや抑制性シナプスに類似の動作が実現できることを示す図（その２）である。 図１０（ａ）～（ｃ）は、興奮性シナプスと抑制性シナプスの両方に類似の動作が実現できることを示す図（その３）である。 図１１（ａ）～（ｃ）は、本実施形態に係るアンチアンバイポーラトランジスタを人工ニューラルネットワークに応用し得ることを示す模式図である。

以下、図面を参照しながら本発明の実施の形態を説明する。なお、同様の要素には同様の符号を付し、その説明を省略する。

本実施形態に係るアンチアンバイポーラトランジスタでは、下部ゲート電圧を調節することで、正負いずれかのパルス電圧のみで興奮性シナプスと抑制性シナプスの両方の動作を実現する。そのアンチアンバイポーラトランジスタについてその製造工程を追いながら説明する。

図１～図３は、本実施形態に係るアンチアンバイポーラトランジスタの製造途中の断面図である。

まず、図１（ａ）に示すように、第１のゲート電極１１としてシリコン基板を用意し、そのシリコン基板の表面を熱酸化することにより下地絶縁膜１２として酸化シリコン膜を９０ｎｍ程度の厚さに形成する。

次に、図１（ｂ）に示すように、トランジスタのチャネル領域Ｒ０における下地絶縁膜１２の上に第１のゲート絶縁膜１３として厚さが２４ｎｍ程度の六方晶窒化ホウ素（ｈ－ＢＮ）膜をドライ転写法で転写する。そのドライ転写法では、不図示のスタンプに付着した六方晶窒化ホウ素膜を下地絶縁膜１２に押し当てることにより六方晶窒化ホウ素膜を下地絶縁膜１２に転写する。スタンプとしては、例えば表面をＰＰＣ（ｐｏｌｙｐｒｏｐｙｌｅｎｅ ｃａｒｂｏｎａｔｅ）膜でコーティングしたゲル状のＰＤＭＳ（ｐｏｌｙｄｉｍｅｔｈｙｌｓｉｌｏｘａｎｅ）スタンプがある。

更に、第１の領域Ｒ１における第１のゲート絶縁膜１３の上にｎ型の第１の半導体膜１５として厚さが１１ｎｍ程度のＲｅＳ_２膜を転写する。そして、第２の領域Ｒ２における第１のゲート絶縁膜１３と第１の半導体膜１５の上に第２の半導体膜１６として厚さが１３ｎｍ程度のＷＳｅ_２膜を転写する。各半導体膜１５、１６はいずれも二次元層状化合物であって、下地絶縁膜１２と同様にＰＤＭＳスタンプを用いたドライ転写によって転写される。なお、ｎ型は第１導電型の一例であり、ｐ型は第２導電型の一例である。

また、各領域Ｒ１、Ｒ２は、チャネル領域Ｒ０の一部で相互に重複するように設定される。そのため、第２の半導体膜１６の一部１６ａが第１の半導体膜１５の上面に接するように形成され、これにより各半導体膜１５、１６の界面にｐｎ接合が形成される。

なお、各半導体膜１５、１６は上記に限定されず有機半導体膜であってもよい。また、この例では第１の半導体膜１５の上に第２の半導体膜１６の一部１６ａが積層されているが、積層順はこれに限定されない。例えば、最初に第１のゲート絶縁膜１３の上に第２の半導体膜１６を形成し、その後に第１のゲート絶縁膜１３の上に第１の半導体膜１５を形成することで、第２の半導体膜１６の上に第１の半導体膜１５の一部を積層してもよい。

次に、図２（ａ）に示すように、第１の半導体膜１５の上にクロム膜と金膜とをこの順に電子線加熱蒸着により積層し、更にその積層膜を電子線リソグラフィによりパターニングしてドレイン電極１８ｄとして残す。また、第２の半導体膜１６の上にパラジウム膜と金膜とをこの順に電子線加熱蒸着により積層し、更にその積層膜を電子線リソグラフィによりパターニングしてソース電極１８ｓとして残す。

次いで、図２（ｂ）に示すように、各半導体膜１５、１６と各電極１８ｄ、１８ｓの上にスピンコート法によりメモリ膜１９としてＺｎＰｃ－ＰＳ_４膜を２０ｎｍ程度の厚さに形成する。メモリ膜１９は、電圧印加によって各半導体膜１５、１６から移動してきたキャリアを蓄積することで、印加電圧を取り去った後でもキャリアに起因した内部電界が残留するキャリア蓄積膜である。キャリア蓄積膜の材料であるＺｎＰｃ－ＰＳ_４は、以下の一般式における金属元素Ｍとして亜鉛を採用した材料であり、金属フタロシアニンがキャリアを蓄積する役割を担う。

上記の一般式に示されるように、ＺｎＰｃ－ＰＳ_４は、金属フタロシアニン錯体の四つのベンゼン環にポリスチレンが結合したスターポリスチレン（ＭＰｃ－ＰＳ_４）において、中心金属Ｍとして亜鉛を採用した材料である。メモリ膜１９の材料はＺｎＰｃ－ＰＳ_４に限定されず、中心金属Ｍとして銅、ニッケル、コバルト、鉄、及びマンガンのいずれかの遷移金属を採用したＭＰｃ－ＰＳ_４でもよい。

次に、図３に示すように、前述の転写法によりメモリ膜１９の上に第２のゲート絶縁膜２０として六方晶窒化ホウ素膜を転写する。なお、第２のゲート絶縁膜２０の材料は六方晶窒化ホウ素に限定されず、アルミナ（Ａｌ_２Ｏ_３）や酸化ハフニウム（ＨｆＯ_２）でもよい。更に、下地絶縁膜１２の上側全面に電子線加熱蒸着により酸化シリコン膜を１００ｎｍ程度の厚さに形成し、その酸化シリコン膜を電子線リソグラフィによりパターニングしてチャネル領域Ｒ０の周囲に絶縁性サイドウォール２１として残す。その絶縁性サイドウォール２１により、メモリ膜１９がチャネル領域Ｒ０の周囲に溶出するのを防止することができる。

その後、第２のゲート絶縁膜２０の上に電子線加熱蒸着によりチタン膜と金膜とをこの順に積層し、更にその積層膜を電子線リソグラフィによりパターニングして第２のゲート電極２２とする。

以上により、本実施形態に係るアンチアンバイポーラトランジスタ１０の基本構造が完成する。

このアンチアンバイポーラトランジスタ１０は、ｐ型のＭＯＳトランジスタＴＲ_ｐとｎ型のＭＯＳトランジスタＴＲ_ｎとを並列接続したインバータ回路と等価である。

このうち、ＭＯＳトランジスタＴＲ_ｎは、ｎ型の第１の半導体膜１５をチャネルとするトランジスタであり、第１のゲート電極１１と第２のゲート電極２２の各々の電圧によってチャネルのオンオフが制御される。

また、ＭＯＳトランジスタＴＲ_ｐは、ｐ型の第２の半導体膜１６をチャネルとするトランジスタであり、第２の半導体膜１６の一部１６ａにおいてｎ型のＭＯＳトランジスタＴＲ_ｎのチャネルに接続される。そして、ＭＯＳトランジスタＴＲ_ｐのチャネルのオンオフは、第１のゲート電極１１と第２のゲート電極２２の各々の電圧によって制御される。

図４（ａ）、（ｂ）は、本実施形態の製造途中のアンチアンバイポーラトランジスタ１０を上から撮影して得られた光学顕微鏡像である。

このうち、図４（ａ）は、メモリ膜１９を形成する前の光学顕微鏡像である。図４（ａ）に示すように、第１のゲート絶縁膜１３として形成した六方晶窒化ホウ素膜は上面視でフレーク状であり、その上に上面視で長尺状の各半導体膜１５、１６が設けられる。また、この例では、ソース電極１８ｓとドレイン電極１８ｄをそれぞれ二本形成する。

一方、図４（ｂ）は、第２のゲート電極２２を形成した後の光学顕微鏡像である。図４（ｂ）に示すように、第２のゲート絶縁膜２０として形成した六方晶窒化ホウ素膜も上面視でフレーク状であり、その上に上面視で矩形状の第２のゲート電極２２が設けられる。

更に、メモリ層１９は絶縁性サイドウォール２１の外側には存在せず、メモリ層１９の周囲への溶出が絶縁性サイドウォール２１によって防止されることが確認できる。

次に、本実施形態に係るアンチアンバイポーラトランジスタ１０の動作について説明する。

図５（ａ）、（ｂ）は、本実施形態に係るアンチアンバイポーラトランジスタ１０の動作について説明するための模式断面図である。以下では、第１のゲート電極１１に印加する電圧を下部ゲート電圧Ｖ_ｂｇと書き、第２のゲート電極２２に印加する電圧を上部ゲート電圧Ｖ_ｔｇと書く。

図５（ａ）は、Ｖ_ｔｇ－Ｖ_ｂｇが負の場合の模式断面図である。図５（ａ）に示すように、この場合は、各半導体膜１５、１６からメモリ膜１９のＭＰｃ－ＰＳ_４にホールが移動し、チャネル領域Ｒ０のほぼ全領域におけるメモリ膜１９にホールが蓄積する。

図５（ｂ）は、Ｖ_ｔｇ－Ｖ_ｂｇが正の場合の模式断面図である。図５（ｂ）に示すように、この場合は、第１の半導体膜１５からメモリ膜１９のＭＰｃ－ＰＳ_４に電子が移動し、ドレイン電極１８ｄ寄りのメモリ膜１９に電子が蓄積する。一方、第２の半導体膜１６からメモリ膜１９には電子が殆ど移動せず、ソース電極１８ｓ寄りのメモリ膜１９には殆ど電子が蓄積しない。

これは、各ゲート電極１１、２２（図３参照）に電圧を印加した直後では、第２の半導体膜１６からソース電極１８ｓ寄りのメモリ膜１９にも電子が移動するものの、第２の半導体膜１６を構成するＷＳｅ_２の作用によって、時間の経過と共に第２の半導体膜１６近傍の電子がメモリ膜１９の外部に移動するためと考えられる。

アンチアンバイポーラトランジスタ１０では、このようにＶ_ｔｇ－Ｖ_ｂｇの値の正のときに、メモリ膜１９に蓄積される電子に偏りが生じる。

なお、メモリ膜１９の材料は、キャリアを蓄積することで内部電界が残留する材料であればＭＰｃ－ＰＳ_４に限定されない。例えば、絶縁膜と金属膜とをこの順に積層した積層膜をメモリ膜１９として採用し、その金属膜にキャリアを蓄積させてもよい。その積層膜の絶縁膜は、各電極１８ｓ、１８ｄと各半導体膜１５、１６とを金属膜から絶縁する役割を担う。

更に、メモリ膜１９として強誘電体膜を形成してもよい。この場合、下部ゲート電圧Ｖ_ｂｇと上部ゲート電圧Ｖ_ｔｇとの電位差に応じた分極がメモリ膜１９に生じ、その分極によって内部電界が残留する。

図６は、本実施形態に係るアンチアンバイポーラトランジスタ１０を備えた電子装置の模式図である。

図６に示すように、この電子装置４０は、アンチアンバイポーラトランジスタ１０、読み出し回路４１、上部ゲート電圧印加回路４２、及び下部ゲート電圧印加回路４３を備える。

読み出し回路４１は、ソース電極１８ｓが接地された状態でドレイン電極１８ｄにドレイン電圧Ｖ_ｄを印加することにより、第１の半導体膜１５と第２の半導体膜１６との間を流れるドレイン電流Ｉ_ｄを読み出す回路である。また、読み出し回路４１は、ドレイン電圧Ｖ_ｄの値と、ドレイン電圧Ｖ_ｄを印加する期間とを設定する。なお、読み出し回路４１は第１の回路の一例である。

上部ゲート電圧印加回路４２は、第２の回路の一例であって、第２のゲート電極２２に上部ゲート電圧Ｖ_ｔｇを印加する回路である。更に、上部ゲート電圧印加回路４２は、上部ゲート電圧Ｖ_ｔｇの値と、上部ゲート電圧Ｖ_ｔｇを印加する期間とを設定する。

また、下部ゲート電圧印加回路４３は、第３の回路の一例であって、第１のゲート電極１１に下部ゲート電圧Ｖ_ｂｇを印加する回路である。更に、下部ゲート電圧印加回路４３は、下部ゲート電圧Ｖ_ｂｇの値と、下部ゲート電圧Ｖ_ｂｇを印加する期間とを設定する。

図７は、各回路４１～４３を用いてアンチアンバイポーラトランジスタ１０の電流電圧特性を調査して得られた図である。この調査では、上部ゲート電圧Ｖ_ｔｇとドレイン電流Ｉ_ｄとの関係を調査した。ドレイン電流Ｉ_ｄを読み出す際の下部ゲート電圧Ｖ_ｂｇは－１０Ｖとし、ドレイン電圧Ｖ_ｄは－０．５Ｖとした。

図７における実線は、メモリ膜１９にホールや電子が蓄積されていない初期状態での電流電圧特性を示すグラフである。初期状態では、上部ゲート電圧Ｖ_ｔｇの増大と共にドレイン電流Ｉ_ｄも増大し、Ｖ_ｔｇ＝－０．０５Ｖ付近にドレイン電流Ｉ_ｄのピークが位置した。上部ゲート電圧Ｖ_ｔｇが－０．０５Ｖを超えるとドレイン電流Ｉ_ｄは減少に転じ、Ｖ_ｔｇ＝１．５Ｖ付近でゼロとなった。

前述のように、アンチアンバイポーラトランジスタ１０は、各ＭＯＳトランジスタＴＲ_ｎ、ＴＲ_ｐを並列接続したインバータ回路に等価である。図７のように上部ゲート電圧Ｖ_ｔｇが負の領域でドレイン電流がピーク高さよりも低いのは、ｐ型のＭＯＳトランジスタＴＲ_ｐはオン状態であるものの、ｎ型のＭＯＳトランジスタＴＲ_ｎがオフ状態に近いためである。これとは逆に、上部ゲート電圧Ｖ_ｔｇが正の領域でドレイン電流がピーク高さよりも低いのは、ｎ型のＭＯＳトランジスタＴＲ_ｎはオン状態であるものの、ｐ型のＭＯＳトランジスタＴＲ_ｐがオフ状態に近いためである。

また、図７における点線は、パルス幅が１０秒間でＶ_ｔｇ＝－１６Ｖのパルス電圧を第２のゲート電極２２に１０回印加した後に測定した電流電圧特性を示すグラフである。この場合は、ドレイン電流Ｉ_ｄのピーク高さは初期状態とほぼ同じであった。但し、ドレイン電流Ｉ_ｄのピーク位置がＶ_ｔｇ＝－１．０５Ｖとなり、初期状態と比較してＶ_ｔｇが負の方向にピーク位置がシフトした。これは、図５（ａ）のようにチャネル領域Ｒ０のほぼ全領域に蓄積したホールによってメモリ膜１９に内部電界が残留しており、その内部電界が第２のゲート電極２２の周囲の電界を弱め、これによりＭＯＳトランジスタＴＲ_ｎ、ＴＲ_ｐの両方の閾値電圧が低下したためと考えられる。

一方、図７における破線は、パルス幅が１０秒間でＶ_ｔｇ＝＋１５Ｖのパルス電圧を第２のゲート電極２２に１０回印加した後に測定した電流電圧特性を示すグラフである。この場合は、ドレイン電流Ｉ_ｄのピーク高さが初期状態よりも低くなった。これは、図５（ｂ）のようにドレイン電極１８ｄ寄りのメモリ膜１９に蓄積した電子によってｎ型のＭＯＳトランジスタＴＲ_ｎの閾値電圧が初期状態よりも増加するのに対し、電子が蓄積していないｐ型のＭＯＳトランジスタＴＲ_ｐの閾値電圧は初期状態とほぼ同じであるためと考えられる。

このように、このアンチアンバイポーラトランジスタ１０によれば、上部ゲート電圧Ｖ_ｔｇとして負のパルス電圧を繰り返し印加すると、ドレイン電流Ｉ_ｄがピークとなる上部ゲート電圧Ｖ_ｔｇが負の方向にシフトする。一方、上部ゲート電圧Ｖ_ｔｇとして正のパルス電圧を繰り返し印加すると、ドレイン電流Ｉ_ｄがピークとなる上部ゲート電圧Ｖ_ｔｇが正の方向にシフトし、かつピーク高さが低くなる。このようなピーク位置のシフトを利用すると、以下のように興奮性シナプスや抑制性シナプスに類似の動作を実現できる。

図８（ａ）～（ｃ）は、興奮性シナプスや抑制性シナプスに類似の動作が実現できることを調査して得られた図（その１）である。

図８（ａ）は、正のパルス電圧を第２のゲート電極２２に印加することで抑制性シナプスの動作を実現するための上部ゲート電圧Ｖ_ｔｇと下部ゲート電圧Ｖ_ｂｇの各波形を示す図である。

図８（ａ）に示すように、この例では、第１の期間Ｔ１において下部ゲート電圧印加回路４３（図６参照）が下部ゲート電圧Ｖ_ｂｇを－１０Ｖに設定した。第１の期間Ｔ１における下部ゲート電圧Ｖ_ｂｇは、第１の半導体層１５と第２の半導体層１６の各々のチャネルをオン状態にするオン電圧の一例である。これについては後述の図８（ｂ）、図９（ａ）、図９（ｂ）、図１０（ａ）、及び図１０（ｂ）でも同様である。

また、第１の期間Ｔ１は、読み出し回路４１がドレイン電流Ｉ_ｄを読み出す期間であり、ここでは０．５秒とした。更に、読み出し回路４１は、第１の期間Ｔ１におけるドレイン電圧Ｖ_ｄを－０．５Ｖに設定した。これにより、各半導体膜１５、１６との間に順方向の電圧が印加されることになる。

そして、第１の期間Ｔ１における上部ゲート電圧Ｖ_ｔｇは、第１のゲート電圧の一例であり、上部ゲート電圧印加回路４２によって－４Ｖに設定された。

更に、第１の期間Ｔ１とは異なる第２の期間Ｔ２において、上部ゲート電圧印加回路４２（図６参照）が上部ゲート電圧Ｖ_ｔｇとして＋１５Ｖのパルス電圧を印加した。第２の期間Ｔ２は、そのパルス電圧が持続しているパルス幅であって、ここでは５０ミリ秒とした。

この例では、第１の期間Ｔ１と第２の期間Ｔ２とを含む２秒間を１サイクルとし、そのサイクルを複数繰り返すことでドレイン電流Ｉ_ｄの読み出しとパルス電圧の印加とを繰り返した。一例として、１サイクルの始めから０．５秒～１．０秒の期間を第１の期間Ｔ１とし、１サイクルの最後の５０ミリ秒を第２の期間Ｔ２とした。

図８（ｂ）は、負のパルス電圧を第２のゲート電極２２に印加することで興奮性シナプスの動作を実現するための上部ゲート電圧Ｖ_ｔｇと下部ゲート電圧Ｖ_ｂｇの各波形を示す図である。

この場合の各期間Ｔ１、Ｔ２の開始時期と期間の長さ、及び下部ゲート電圧Ｖ_ｂｇの値は図８（ａ）の場合と同じである。また、第２の期間Ｔ２においてパルス電圧として印加する上部ゲート電圧Ｖ_ｔｇの値は－１６Ｖとした。第１の期間Ｔ１における上部ゲート電圧Ｖ_ｔｇは、図８（ａ）と同様に－４Ｖとした。

図８（ｃ）は、図８（ａ）と図８（ｂ）のそれぞれの電圧で実現されるアンチアンバイポーラトランジスタ１０の特性を調査して得られた図である。

この例では、期間Ａにおいて図８（ａ）のサイクルを１００サイクル繰り返した後、期間Ｂにおいて図８（ｂ）のサイクルを１００サイクル繰り返した。図８（ｃ）の横軸は、パルス電圧を印加した第２の期間Ｔ２の累積時間を示す。また、図８（ｃ）の縦軸は、第１の期間Ｔ１において読み出し回路４１が読み出したドレイン電流Ｉ_ｄの値を示す。

図８（ｃ）に示すように、上部ゲート電圧Ｖ_ｔｇとして正のパルス電圧を印加した期間Ａにおいては、累積時間が増大するにつれドレイン電流Ｉ_ｄが減少した。これは、図７に示したように、読み出し時の上部ゲート電圧Ｖ_ｔｇ（－４．０Ｖ）が初期状態のピーク位置よりも左側に位置しているため、正のパルス電圧の印加に伴ってピーク位置が右に移動すると、Ｖ_ｔｇ＝－４．０Ｖにおけるドレイン電流Ｉ_ｄが減少したためである。

この場合、シナプスが受容した神経伝達物質にパルス電圧を対応させ、そのシナプスのシナプス電位にドレイン電流Ｉ_ｄを対応させると、期間Ａにおいては興奮性シナプスに類似の動作が実現されていることになる。

一方、上部ゲート電圧Ｖ_ｔｇとして負のパルス電圧を印加した期間Ｂにおいては、累積時間の経過と共にドレイン電流Ｉ_ｄが増加した。これは、前述のように読み出し時の上部ゲート電圧Ｖ_ｔｇ（－４．０Ｖ）が初期状態のピーク位置の左側に位置していることで（図７参照）、負のパルス電圧の印加に伴ってピーク位置が左に移動すると、Ｖ_ｔｇ＝－４．０Ｖにおけるドレイン電流Ｉ_ｄが増加したためである。

この場合に上記と同様にシナプスが受容した神経伝達物質にパルス電圧を対応させ、そのシナプスのシナプス電位にドレイン電流Ｉ_ｄを対応させると、期間Ｂにおいては興奮性シナプスに類似の動作が実現されていることになる。

図９（ａ）～（ｃ）は、興奮性シナプスや抑制性シナプスに類似の動作が実現できることを示す図（その２）である。

図９（ａ）は、正のパルス電圧を第２のゲート電極２２に印加することで興奮性シナプスの動作を実現するための上部ゲート電圧Ｖ_ｔｇと下部ゲート電圧Ｖ_ｂｇの各波形を示す図である。

この場合、読み出し回路４１は、第１の期間Ｔ１におけるドレイン電圧Ｖ_ｄを－０．５Ｖに設定した。そして、第１の期間Ｔ１における上部ゲート電圧Ｖ_ｔｇは、第２のゲート電圧の一例であり、上部ゲート電圧印加回路４２によって＋１．５Ｖに設定された。これ以外は図８（ａ）と同様である。

図９（ｂ）は、負のパルス電圧を第２のゲート電極２２に印加することで抑制性シナプスの動作を実現するための上部ゲート電圧Ｖ_ｔｇと下部ゲート電圧Ｖ_ｂｇの各波形を示す図である。

この場合も上部ゲート電圧印加回路４２が第１の期間Ｔ１における上部ゲート電圧Ｖ_ｔｇを＋１．５Ｖに設定した。これ以外は図８（ｂ）と同様である。

図９（ｃ）は、図９（ａ）と図９（ｂ）のそれぞれの電圧で実現されるアンチアンバイポーラトランジスタ１０の特性を調査して得られた図である。

図８（ｃ）と同様に、この例でも期間Ａにおいて図９（ａ）のサイクルを１００サイクル繰り返した後、期間Ｂにおいて図９（ｂ）のサイクルを１００サイクル繰り返した。図９（ｃ）の横軸と縦軸の意味は図８（ｃ）における意味と同様なのでその説明は省略する。

図９（ｃ）に示すように、上部ゲート電圧Ｖ_ｔｇとして正のパルス電圧を印加した期間Ａにおいては、累積時間の経過と共にドレイン電流Ｉ_ｄが増加している。これは、図７に示したように、読み出し時の上部ゲート電圧Ｖ_ｔｇ（＋１．５Ｖ）が初期状態のピーク位置よりも右側に位置しているため、正のパルス電圧の印加に伴ってピーク位置が右に移動すると、Ｖ_ｔｇ＝＋１．５Ｖにおけるドレイン電流Ｉ_ｄが増加するためである。

これにより、期間Ａにおいては、アンチアンバイポーラトランジスタ１０が興奮性シナプスに類似の動作を示すことが分かった。

一方、上部ゲート電圧Ｖ_ｔｇとして負のパルス電圧を印加した期間Ｂにおいては、累積時間の経過と共にドレイン電流Ｉ_ｄが減少している。これは、前述のように読み出し時の上部ゲート電圧Ｖ_ｔｇ（＋１．５Ｖ）が初期状態のピーク位置の右側に位置していることで（図７参照）、負のパルス電圧の印加に伴ってピーク位置が左に移動すると、Ｖ_ｔｇ＝＋１．５Ｖにおけるドレイン電流Ｉ_ｄが減少するためである。

これにより、期間Ｂにおいては、アンチアンバイポーラトランジスタ１０が抑制性シナプスに類似の動作を示すことが分かった。

図１０（ａ）～（ｃ）は、興奮性シナプスと抑制性シナプスの両方に類似の動作が実現できることを示す図（その３）である。

図１０（ａ）は、正のパルス電圧を第２のゲート電極２２に印加することで、抑制性シナプスと興奮性シナプスの両方の動作を実現するための上部ゲート電圧Ｖ_ｔｇと下部ゲート電圧Ｖ_ｂｇの各波形を示す図である。

この例では、読み出し回路４１は、第１の期間Ｔ１におけるドレイン電圧Ｖ_ｄを－０．５Ｖに設定した。そして、第１の期間Ｔ１における上部ゲート電圧Ｖ_ｔｇは、第３のゲート電圧の一例であり、上部ゲート電圧印加回路４２によって－０．３Ｖに設定された。

また、上部ゲート電圧印加回路４２（図６参照）は、第２の期間Ｔ２において上部ゲート電圧Ｖ_ｔｇとして＋１３Ｖのパルス電圧を印加した。第２の期間Ｔ２は、図８（ａ）と図９（ａ）のいずれよりも短い５ミリ秒とした。

図１０（ｂ）は、第２の期間Ｔ２の長さを図１０（ａ）における長さよりも長い２０ミリ秒とした場合の上部ゲート電圧Ｖ_ｔｇと下部ゲート電圧Ｖ_ｂｇの各波形を示す図である。第２の期間Ｔ２の長さ以外は図１０（ａ）におけるのと同じである。

図１０（ｃ）は、図１０（ａ）と図１０（ｂ）のそれぞれの電圧で実現されるアンチアンバイポーラトランジスタ１０の特性を調査して得られた図である。

この例では、期間Ａにおいて図１０（ａ）のサイクルを１００サイクル繰り返した後、期間Ｂにおいて図１０（ｂ）のサイクルを７５サイクル繰り返した。図１０（ｃ）の横軸と縦軸の意味は図８（ｃ）及び図９（ｃ）における意味と同様なのでその説明は省略する。

なお、ここでは、期間Ａの前に、上部ゲート電圧印加回路４２が、正のパルス電圧とは極性が反対の負の電圧を第２のゲート電極２２に印加した。その負の電圧の電圧値は－１６Ｖであり、印加期間は１０秒である。また、負の電圧を印加した回数は１０回である。なお、このように負の電圧を複数回印加するのに代えて、上部ゲート電圧印加回路４２が第２のゲート電極２２に負の電圧を一回だけ印加してもよい。このように上部ゲート電圧印加回路４２は正のパルス電圧の他に負の電圧を生成するが、期間Ａや期間Ｂにおける正のパルス電圧と比較して負の電圧の印加期間は長い。そのため、上部ゲート電圧印加回路４２が負の電圧のオンオフを高速に切り替える必要はなく、上部ゲート電圧印加回路４２の回路構成が大きく複雑化することはない。

図１０（ｃ）に示すように、期間Ａにおいては、期間の初期では累積時間の増加と共にドレイン電流Ｉ_ｄが増加しているものの、累積時間が増大するにつれドレイン電流Ｉ_ｄが増加から減少に転じた。期間の初期でドレイン電流Ｉ_ｄが増加しているのは、上記した負のパルス電圧の印加によって図７の点線のように初期状態よりもピーク位置が負側に予めシフトし、そのピーク位置よりも読み出し時の上部ゲート電圧Ｖ_ｔｇ（－０．３Ｖ）が右側に位置しているためである。この場合は、正のパルス電圧の印加に伴ってピーク位置が右に移動することで、Ｖ_ｔｇ＝－０．３Ｖにおけるドレイン電流Ｉ_ｄが増加する。

なお、図１０（ｃ）の例では、期間Ａにおけるピーク高さが約－２８．５ｎＡであり、図７の点線のピーク高さ（約－２４．５ｎＡ）よりも高くなっている。これは、図７ではパルス電圧のパルス幅が１０秒と長くキャリアの移動が落ち着いた状態を測定しているのに対し、図１０（ｃ）の例ではパルス幅が５ミリ秒と短く過渡的な状態を測定しているためと考えられる。

そして、累積時間が更に増大してゲート電圧Ｖ_ｔｇ（－０．３Ｖ）がピーク位置の左側に位置するようになるとドレイン電流Ｉ_ｄが減少に転じる。

特に、この例では、図５（ｂ）に示したようにドレイン電極１８ｄ寄りのメモリ膜１９に電子が蓄積されることで、図７の破線のように正のパルス電圧を印加したときのピーク電圧が初期状態（実線）よりも低くなる。これにより、累積時間の増大と共に確実にドレイン電流Ｉ_ｄを減少させることができる。

また、期間Ｂにおいては、図８（ｃ）と同じ理由によって累積時間が増大するにつれドレイン電流Ｉ_ｄが減少した。

このように、ドレイン電流Ｉ_ｄを読み出すときの上部ゲート電圧Ｖ_ｔｇを－０．３Ｖとすると、期間Ａの初期において興奮性シナプスに類似した動作が実現され、期間Ａの終期とその後の期間Ｂにおいて抑制性シナプスに類似した動作が実現された。

特に、この例では、上部ゲート電圧印加回路４２が、期間Ａにおいてドレイン電流Ｉ_ｄが増加から減少に転じる前の第２の期間Ｔ２の長さを５ミリ秒とし、ドレイン電流Ｉ_ｄが増加から減少に転じた後の期間Ｂにおける第２の期間Ｔ２の長さ（２０ミリ秒）よりも短くした。これにより、期間Ａにおいてドレイン電流Ｉ_ｄが増加から減少に転じる前に一回のパルス電圧でメモリ膜１９に蓄積される電子を減らすことができ、ドレイン電流Ｉ_ｄが増加する期間が電子の急激な蓄積によって短くなってしまうのを防止できる。

以上説明した電子装置４０によれば、上部ゲート電圧印加回路４２が、ドレイン電流Ｉ_ｄが流れる程度のゲート電圧を第１の期間Ｔ１に第２のゲート電極２２に印加すると共に、第２の期間Ｔ２に第２のゲート電極２２にパルス電圧を印加する。これにより、パルス電圧を印加した累積時間に応じた量のキャリアがメモリ層１９に蓄積されて閾値電圧が変調され、ゲート電圧の値に応じてドレイン電流Ｉ_ｄの挙動を制御できる。

その結果、正負の極性のうちの一方の正のパルス電圧のみであっても、抑制性シナプス（図８（ｃ）の期間Ａ）、興奮性シナプス（図９（ｃ）の期間Ａ）、及び興奮性シナプスと抑制性シナプスの両方（図１０（ｃ））に類似したドレイン電流Ｉ_ｄの挙動を実現できる。そのため、正負のパルス電圧のうち正のパルス電圧のみを発生するように上部ゲート電圧印加回路４２（図６参照）を簡易化でき、回路遅延によってパルス電圧の生成間隔が短くなるのを抑制できる。

なお、負のパルス電圧のみを用いて興奮性シナプス（図８（ｃ）の期間Ｂ）と抑制性シナプス（図９（ｃ）の期間Ｂ）を実現してもよい。

しかも、図８（ａ）、図９（ａ）、及び図１０（ａ）のいずれにおいても、第１の期間Ｔ１に下部ゲート電圧印加回路４３（図６参照）が第１のゲート電極１１にオン電圧を印加する。更に、読み出し回路４１が、第１の期間Ｔ１において各半導体膜１５、１６の間に順方向の電圧が印加されるようなドレイン電圧Ｖ_ｄを印加する。これにより、１の期間Ｔ１にドレイン電流Ｉ_ｄが流れるようになり、読み出し回路４１がそのドレイン電流Ｉ_ｄを読み出すことができる。

図１１（ａ）～（ｃ）は、本実施形態に係るアンチアンバイポーラトランジスタ１０を人工ニューラルネットワークに応用し得ることを示す模式図である。

このうち、図１１（ａ）は、興奮性シナプスの挙動を示す模式図である。図１１（ａ）においては、シナプス前部６１からシナプス後部６２にシグナル伝達をする場合を例示している。興奮性シナプスにおいては、シナプス前部６１から放出された神経伝達物質６４をシナプス後部６２の受容体６３が受容すると、シナプス後部６２のシナプス電位が上昇する。

図１１（ｂ）は、抑制性シナプスの挙動を示す模式図である。図１１（ｂ）に示すように、抑制性シナプスにおいては、神経伝達物質６４を受容体６３が受容すると、シナプス後部６２のシナプス電位が下降する。

図１１（ｃ）は、アンチアンバイポーラトランジスタ１０によってシグナル伝達が模擬できることを示す模式図である。前述のように、アンチアンバイポーラトランジスタ１０のドレイン電流Ｉ_ｄは、読み出し時の上部ゲート電圧Ｖ_ｔｇの値に応じて、パルス電圧の印加と共に増加する挙動と減少する挙動とを示す。そのため、ドレイン電流Ｉ_ｄをシナプス電位に対応させることで、興奮性シナプスと抑制性シナプスの両方を模擬することができる。

このような特徴を活かして、本実施形態に係るアンチアンバイポーラトランジスタ１０を人工ニューラルネットワークに適用することができる。例えば、人工ニューラルネットワークの重み付け係数にドレイン電流Ｉ_ｄを用い、逆誤差伝搬法により重み付け係数を更新することで、複数のアンチアンバイポーラトランジスタ１０の各々の重み付け係数の最適な組み合わせを導き出すことができる。このとき、正負のうちの一方の極性のパルス電圧のみで抑制性と興奮性とを切り替えることができるため、重み付け係数の最適な組み合わせに短時間で到達できる。

１１…第１のゲート電極、１２…下地絶縁膜、１３…第１のゲート絶縁膜、１５…第１の半導体膜、１６…第２の半導体膜、１６ａ…一部、１８ｓ…ソース電極、１８ｄ…ドレイン電極、１９…メモリ膜、２１…絶縁性サイドウォール、２２…第２のゲート電極、４０…電子装置、４１…読み出し回路、４２…上部ゲート電圧印加回路、４３…下部ゲート電圧印加回路、６１…シナプス前部、６２…シナプス後部、６３…受容体、６４…神経伝達物質、Ｒ０…チャネル領域、Ｒ１…第１の領域、Ｒ２…第２の領域、Ｖ_ｔｇ…上部ゲート電圧、Ｖ_ｂｇ…下部ゲート電圧、Ｖ_ｄ…ドレイン電圧、ＴＲ_ｎ…ｎ型のＭＯＳトランジスタ、ＴＲ_ｐ…ｐ型のＭＯＳトランジスタ。

Claims (15)

1. 第１のゲート電極と、
   前記第１のゲート電極の上に設けられた第１のゲート絶縁膜と、
   前記第１のゲート絶縁膜の上の第１の領域に設けられた第１の導電型の第１の半導体膜と、
   前記第１のゲート絶縁膜の上の第２の領域に設けられ、一部が前記第１の半導体膜に接する第２の導電型の第２の半導体膜と、
   前記第１の半導体膜と前記第２の半導体膜の各々の上に設けられ、内部電界が残留するメモリ膜と、
   前記メモリ膜の上に設けられた第２のゲート絶縁膜と、
   前記第２のゲート絶縁膜の上に設けられた第２のゲート電極とを備えたトランジスタと、
   前記第１の半導体膜と前記第２の半導体膜との間を流れるドレイン電流を第１の期間において読み出す第１の回路と、
   前記ドレイン電流が流れる程度のゲート電圧を前記第１の期間に前記第２のゲート電極に印加すると共に、前記第１の期間とは異なる第２の期間に前記第２のゲート電極にパルス電圧を印加する第２の回路と、
   を有する電子装置。
2. 前記ゲート電圧は、前記パルス電圧を印加した累積時間が増大するにつれて前記ドレイン電流が減少する第１のゲート電圧であることを特徴とする請求項１に記載の電子装置。
3. 前記ゲート電圧は、前記パルス電圧を印加した累積時間が増大するにつれて前記ドレイン電流が増大する第２のゲート電圧であることを特徴とする請求項１に記載の電子装置。
4. 前記ゲート電圧は、前記パルス電圧を印加した累積時間が増大するにつれて前記ドレイン電流が増加から減少に転じる第３のゲート電圧であることを特徴とする請求項１に記載の電子装置。
5. 前記第２の回路は、前記ドレイン電流が増加から減少に転じる前の前記パルス電圧のパルス幅を、前記ドレイン電流が増加から減少に転じた後の前記パルス電圧のパルス幅と比較して狭くすることを特徴とする請求項４に記載の電子装置。
6. 前記第２の回路は、前記累積時間が増大するにつれて前記ドレイン電流が増加する期間の前に、前記パルス電圧とは極性が反対の電圧を印加することを特徴とする請求項４又は請求項５に記載の電子装置。
7. 前記第１の回路は、前記第１の期間に前記第１の半導体膜と前記第２の半導体膜との間に順方向の電圧を印加することを特徴とする請求項１乃至請求項６のいずれか１項に記載の電子装置。
8. 前記メモリ膜は、キャリアを蓄積するキャリア蓄積膜、又は強誘電体膜であることを特徴とする請求項１乃至請求項７のいずれか１項に記載の電子装置。
9. 前記キャリア蓄積膜は、金属フタロシアニンにポリスチレンが結合したスターポリスチレンであることを特徴とする請求項８に記載の電子装置。
10. トランジスタの駆動方法であって、
    前記トランジスタは、
    第１のゲート電極と、
    前記第１のゲート電極の上に設けられた第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜の上の第１の領域に設けられた第１の導電型の第１の半導体膜と、
    前記第１のゲート絶縁膜の上の第２の領域に設けられ、一部が前記第１の半導体膜に接する第２の導電型の第２の半導体膜と、
    前記第１の半導体膜と前記第２の半導体膜の各々の上に設けられ、内部電界が残留するメモリ膜と、
    前記メモリ膜の上に設けられた第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜の上に設けられた第２のゲート電極とを備え、
    前記駆動方法は、
    前記第１の半導体膜と前記第２の半導体膜との間を流れるドレイン電流を第１の期間において読み出すことと、
    前記ドレイン電流が流れる程度のゲート電圧を前記第１の期間に前記第２のゲート電極に印加することと、
    前記第１の期間とは異なる第２の期間に前記第２のゲート電極にパルス電圧を印加することとを含む、
    トランジスタの駆動方法。
11. 前記ゲート電圧は、前記パルス電圧を印加した累積時間が増大するにつれて前記ドレイン電流が減少する第１のゲート電圧であることを特徴とする請求項１０に記載のトランジスタの駆動方法。
12. 前記ゲート電圧は、前記パルス電圧を印加した累積時間が増大するにつれて前記ドレイン電流が増大する第２のゲート電圧であることを特徴とする請求項１０に記載のトランジスタの駆動方法。
13. 前記ゲート電圧は、前記パルス電圧を印加した累積時間が増大するにつれて前記ドレイン電流が増加から減少に転じる第３のゲート電圧であることを特徴とする請求項１０に記載のトランジスタの駆動方法。
14. 前記ドレイン電流が増加から減少に転じる前の前記パルス電圧のパルス幅を、前記ドレイン電流が増加から減少に転じた後の前記パルス電圧のパルス幅と比較して狭くすることを特徴とする請求項１３に記載のトランジスタの駆動方法。
15. 前記累積時間が増大するにつれて前記ドレイン電流が増加する期間の前に、前記パルス電圧とは極性が反対の電圧を印加することを更に含むことを特徴とする請求項１３又は請求項１４に記載のトランジスタの駆動方法。