JP2024524245A - 高精度で低アラン偏差の原子時計のための方法及びシステム - Google Patents

高精度で低アラン偏差の原子時計のための方法及びシステム Download PDF

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Abstract

システムが、デジタル処理回路（３２５）と、周波数変調器（３６０）と、振幅変調器（３７０）と、加算器（３９０）とを含む。デジタル処理回路（３２５）は、入力信号と相関信号とを受信し、周波数同調パラメータと振幅変調パラメータとを生成する。周波数変調器（３６０）は、周波数変調信号と相関信号とを生成する。振幅変調器（３７０）は、振幅変調パラメータを受け取り、振幅変調信号を生成する。加算器（３９０）は、周波数同調パラメータと周波数変調信号とを受け取り、制御信号を生成する。いくつかの実装において、システムは、入力信号を受信してＤＣ補償信号を生成するＤＣフィードバック回路（３３０）をさらに含む。いくつかの実装において、システムは、温度センサ（３４５）と、温度補償回路（３６０）と、第２の加算器（３５５）とをさらに含む。

Description

分子時計は、とりわけ、全地球測位システム、全地球航法衛星システム、並びに、大容量、高密度、及び低レイテンシの無線アクセスネットワークなどのための高精度なクロック信号を生成するために用いられる。無線周波数（ＲＦ）信号を用いる分子時計の場合、分子時計の物理セルにおける反射、又は、分子時計のトランスミッタによる周波数変調から振幅変調（ＦＭからＡＭ）への変換が、物理セル検出器による信号出力において、バイアス（チルトとしても知られる）と呼ばれる周波数に依存した変動をもたらすことがある。プロセス、電圧、及び温度の変動に対するバイアスの感度は、それに対応して、分子時計の同調周波数を物理セルの吸収周波数から逸脱させる恐れがある。この問題に対処するために、一部の分子時計では、周波数変調信号のより高次の奇数次高調波と相関させることによってバイアスに対する感度を低減させるが、これは基本波と相関させることに比べて信号雑音比が小さくなってしまう。また、バイアスに対するなんらかの感度が残り、そのことが分子時計の周波数精度及びアラン偏差に影響を及ぼす恐れがある。
システムが、デジタル処理回路と、周波数変調器と、振幅変調器と、加算器とを含む。デジタル処理回路は、入力信号と相関信号とを受信し、周波数同調パラメータと振幅変調パラメータとを生成する。周波数変調器は、周波数変調信号と相関信号とを生成する。振幅変調器は、振幅変調パラメータを受け取り、振幅変調信号を生成する。加算器は、周波数同調パラメータと周波数変調信号とを受け取り、制御信号を生成する。
いくつかの実装において、システムはさらに、入力信号を受信してＤＣ補償信号を生成するＤＣフィードバック回路を含む。いくつかの実装において、加算器は第１の加算器であり、システムはさらに、温度センサと、温度補償回路と、第２の加算器とを含む。温度センサは、システム温度を測定し、システム温度を温度補償回路に提供し、それによって温度補償信号が生成される。第２の加算器は、温度補償信号と周波数同調パラメータとを受け取り、改変された周波数同調パラメータを生成し、それを第１の加算器に提供する。
システムは、いくつかの実装において分子時計を含み、分子時計は、周波数信号生成器と、トランスミッタと、物理セルと、レシーバと、アナログ－デジタル・コンバータ（ＡＤＣ）とを含む。周波数信号生成器は、加算器から制御信号を受信し、周波数変調された送信周波数信号を生成する。トランスミッタは、周波数変調された送信周波数信号と振幅変調信号とを受信し、振幅変調された及び周波数変調された送信周波数信号を生成する。物理セルは、振幅変調された及び周波数変調された送信周波数信号を受信し、吸収信号を生成する。レシーバは、吸収信号を受信し、受信信号を生成し、ＡＤＣは、受信信号を入力信号に変換する。
いくつかの実装において、加算器は第１の加算器であり、システムはさらに、入力信号を受信してＤＣ補償信号を生成するＤＣフィードバック回路を含む。分子時計はさらに、ＤＣ補償信号を受信信号から減算して差信号を得る第２の加算器を含む。ＡＤＣは、差信号を入力信号に変換する。いくつかの実装において、ＡＤＣが差信号を入力信号に変換する前に、アンチエイリアスフィルタが差信号をフィルタリングする。
いくつかの実装において、デジタル処理回路は、２つの相関器及び２つのフィルタを含む。第１の相関器は、入力信号を受信し、第１の相関出力を生成する。第１のフィルタは、第１の相関出力をフィルタリングして、周波数同調パラメータを得る。第２の相関器は、第１の相関出力と相関信号とを受け取り、第２の相関出力を生成する。第２のフィルタは、第２の相関出力をフィルタリングして、振幅変調パラメータを得る。
バイアスの存在を含む例示の分子時計のブロック図を示す。
図１Ａに示す例示の分子時計において生成された周波数変調信号のグラフを示す。
図１Ａに示す分子時計に含まれる物理セルの伝達関数のグラフを示す。
図１Ａに示す分子時計に含まれる物理セルの伝達関数、及び物理セルの同調周波数と吸収周波数との間の不整合に対する応答のグラフを示す。 図１Ａに示す分子時計に含まれる物理セルの伝達関数、及び物理セルの同調周波数と吸収周波数との間の不整合に対する応答のグラフを示す。
分子時計における反射及び／又はトランスミッタにおけるＦＭ－ＡＭ変換によって引き起こされたバイアスを伴う、図１Ａに示す分子時計に含まれる物理セルの伝達関数のグラフを示す。
周波数変調と振幅変調との両方を用いる例示のバイアス補正回路のブロック図を示す。
図３Ａに示す例示のバイアス補正回路において生成された周波数変調された信号のグラフを示す。
図３Ａに示す例示のバイアス補正回路において生成された振幅変調された信号のグラフを示す。
図３Ａに示す例示のバイアス補正回路を含む、例示の分子時計のブロック図を示す。 図３Ａに示す例示のバイアス補正回路を含む、例示の分子時計のブロック図を示す。 図３Ａに示す例示のバイアス補正回路を含む、例示の分子時計のブロック図を示す。 図３Ａに示す例示のバイアス補正回路を含む、例示の分子時計のブロック図を示す。
図４Ａ～図４Ｄに示す分子時計において生成されたデューティサイクル信号のグラフを示す。
図３Ａに示すＤＣフィードバックシステムにおけるシグナルチェーンのブロック図を示す。
振幅変調された信号のスケーリング係数の継続的な同調を伴う、図３Ａに示す例示のバイアス補正回路を示す。
図６Ａに示す例示のバイアス補正回路におけるｂａｓｉｓ＿ｂｉａｓ（ｔ）信号のグラフを示す。
振幅変調された信号の位相の継続的な同調を伴う、図６Ａに示す例示のバイアス補正回路を示す。
相関信号の位相整合の継続的な同調を伴う、図７に示す例示のバイアス補正回路を示す。
図８Ａに示す例示のバイアス補正回路において生成されたゲートされた及びゲートされていないレシーバ出力信号のグラフを示す。
同相及び直交ベースの振幅変調を伴う、図３Ａに示す例示のバイアス補正回路のブロック図を示す。
デジタルフィルタリングによって得られた偶数次高調波及び奇数次高調波のデジタル処理を伴う、例示のバイアス補正回路のブロック図を示す。
図１０Ａに示す例示のバイアス補正回路において生成された信号のグラフを示す。
デジタルフィルタリングを伴う他の例示のバイアス補正回路のブロック図を示す。 デジタルフィルタリングを伴う他の例示のバイアス補正回路のブロック図を示す。
高速フーリエ変換（ＦＦＴ）ベースの処理を用いる、例示のバイアス補正回路のブロック図を示す。
図１２Ａに示す例示のバイアス補正回路において生成された信号のグラフを示す。
（機能及び／又は構造が）同じ又は類似の特徴を指すために同じ参照数字が用いられている。
記載されるバイアス補正回路は、物理セルにおけるバイアス（「チルト」としても知られる）に対する、プロセス、電圧、及び温度（ＰＶＴ）変動の影響を補償するために、周波数変調及び振幅変調の両方を用いる。バイアス補正回路は、デジタル処理回路と、周波数変調器と、振幅変調器と、加算器とを含む。
デジタル処理回路は、周波数変調（ＦＭ）波形と、ＦＭ波長に類似するが、振幅及び位相変調パラメータに従って変更される、振幅変調（ＡＭ）波形とを生成する。継続動作モード又はデューティサイクル動作モードのいずれかにおいて振幅及び位相変調パラメータを計算するために、デジタル処理回路は、物理セルの受け取った出力と周波数変調信号の成分との間、例えば、変調周波数Ｆｍｏｄの奇数次高調波及び偶数次高調波における直交正弦波信号と、バイアス周波数Ｆｂｉａｓにおける変調指数信号との間、の相関を実施する。いくつかの実装において、デジタル処理回路は、基本周波数Ｆｍｏｄのみ、又は、例えば第３の調波、３倍のＦｍｏｄなど、選択された一層高次の奇数次高調波のみと相関を行う。いくつかの実装において、デジタル処理回路は、偶数次高調波相関を行って、奇数次高調波相関のための適切な位相整合を達成する。いくつかの実装において、デジタル処理回路は、第２高調波、２倍のＦｍｏｄとのみ、又は選択された一層高次の偶数次高調波、例えば第４の調波、４倍のＦｍｏｄのみと、相関を行う。
デジタル処理回路はまた、物理セルへのＲＦ信号入力の平均周波数と物理セル自体のスペクトル線との間の周波数誤差を補正する周波数同調信号を計算するために相関を用いる。周波数同調信号は、物理セルへのＲＦ信号の瞬時周波数がＦＭ変調及び周波数補正の双方に応答的であるように、周波数変調信号に付加される。いくつかの実装において、デジタル処理回路は、周波数同調信号を生成するための第１の相関器及びフィルタと、振幅変調スケール係数同調パラメータを生成するための第２の相関器及びフィルタと、振幅変調位相同調パラメータを生成するための第３の相関器及びフィルタとを含む。
図１Ａは、バイアスによって影響を受ける従来の分子時計１００のブロック図を示す。分子時計１００は、周波数信号生成器１１０と、トランスミッタ１２０と、物理セル１３０と、レシーバ１５０と、相関器１６５と、フィルタ１７０と、周波数変調器１８０と、加算器１９０とを含む。周波数信号生成器１１０は、タイミングコア１１２と、分数－Ｎシンセサイザ１１６と、乗算器１１８とを含む。タイミングコア１１２は、バルク弾性波発振器、水晶発振器、恒温槽付水晶発振器、温度補償発振器などとし得、分数－Ｎシンセサイザ１１６に提供される基準周波数信号Ｆｒｅｆ １１４を生成する。分数－Ｎシンセサイザ１１６はまた、加算器１９０の出力を受け取り、加算器１９０の出力に基づいてＦｒｅｆ １１４を乗算する。いくつかの実施例において、結果として生じる信号は、出力クロック信号Ｆｏｕｆ １１５として出力される。乗算器１１８は、結果として生じる信号を分数－Ｎシンセサイザ１１６から受信し、さらにそれを乗算し、乗算された信号をトランスミッタ１２０に提供し、トランスミッタ１２０はＲＦ信号を作成する。
トランスミッタ１２０の出力は、物理セル１３０に結合される。物理セル１３０は、量子回転遷移を経て、呼び掛け電磁ＲＦ信号を特定の周波数で吸収する、低圧双極子気体を有する筒又は導波管で有り得る。出力信号Ｆｏｕｔ１１５は、吸収線と整列するようにＲＦ信号の平均周波数を調整することにより、周波数ｆｎｏｔｃｈ１３５として示される、気体の吸収線を追跡するようにすることができる。吸収された周波数の範囲２Γ １４５は、トランスミッタ１２０からのＲＦ信号のＦＭのための変調深さの選択に影響を与える。物理セル１３０は、バイアス伝達関数Ｈｂｉａｓ（ｆ）１２４及び吸収伝達関数Ｈｎｏｔｃｈ（ｆ）１２８を用いてモデル化される。バイアス伝達関数Ｈｂｉａｓ（ｆ）１２４は、物理セル１３０における反射及び／又はトランスミッタ１２０のＦＭ－ＡＭ変換によって、吸収伝達関数Ｈｎｏｔｃｈ（ｆ）１２８に導入されるバイアス１４０を表す。バイアス１４０は、Ｈｎｏｔｃｈ（ｆ）１２８自体によって概して提供される周波数ｆｎｏｔｃｈ１３５辺りの偶対称を破るＨｎｏｔｃｈ（ｆ）１２８の振幅の周波数依存変動をもたらす。
物理セル１３０の出力はレシーバ１５０に提供され、レシーバ１５０は、検出器１５４と、伝達関数Ｈ＿ＬＰ（ｆ）を有するローパスフィルタ１５８として表されている。受信信号Ｖｄｅｔ（ｔ）１６０は相関器１６５に提供され、相関器１６５は、その信号を、周波数変調器１８０によって提供された周波数変調された信号Ｆｍｏｄ１８８の基本波又はより高次の奇数次高調波と相関させる。周波数変調された信号Ｆｍｏｄ１８８は、図１Ｂに示されており、以下のように表すことができる。
Figure 2024524245000002
ここで、Δｆ １９４はＦＭ指数を表し、Ｔｍｏｄ１９８はＦｍｏｄ１８８の周期を表す。
基本波又はより高次の奇数次高調波はＦｃｏｒｒ １８４と標示されており、いくつかの実施例においては、以下のように表される。
Figure 2024524245000003
ここで、Ｎは、基本波については１に等しく、より高次の奇数次高調波については３以上かつ奇数であり、φａｌｉｇｎは位相オフセットを表す。Ｆｃｏｒｒ １８４について基本波ではなくより高次の奇数次高調波を用いることにより、Ｖｄｅｔ（ｔ）１６０とＦｃｏｒｒ １８４との間の相関は、バイアス１４０に対する感度が低減される。しかしながら、より高次の奇数次高調波のＦｍｏｄ１８８に相関させることは、基本波のＦｍｏｄ１８８に相関させることに比して分子時計の信号雑音比（ＳＮＲ）を低減させ、これは、雑音に誘発されるアラン偏差の上昇をもたし得る。また、バイアス感度は低減されるだけであり、排除されてはおらず、Ｆｏｕｔ１１５の周波数精度とアラン偏差に影響を与える恐れがある。
フィルタ１７０は、１つ又は複数のアキュムレータを含み得、またローパスフィルタリングを含み得、相関器１６５の出力に結合され、同調信号Ｆｔｕｎｅ １７５を生成する。周波数変調器１８０はまた、周波数変調された信号Ｆｍｏｄ １８８を生成し、加算器１９０がそれを同調信号Ｆｔｕｎｅ １７５と組み合わせる。加算器１９０の出力は、周波数信号生成器１１０に関して前に記載したように、分数－Ｎシンセサイザ１１６に提供される。
図２Ａ～図２Ｄは、図１Ａに示す分子時計１００に含まれる、周波数変調された信号Ｆｍｏｄ（ｔ）２８８と、物理セル１３０の伝達関数Ｈｎｏｔｃｈ（ｆ）２１０と、物理セル１３０の出力信号Ｖｎｏｔｃｈ（ｔ）２３０とのグラフを示す。Ｆｍｏｄ（ｔ）２８８は周期Ｔｍｏｄ２９８と、同調周波数ｆｔｕｎｅ２０５に対応する平均周波数とを有する。伝達関数Ｈｎｏｔｃｈ（ｆ）２１０は、吸収周波数ｆｎｏｔｃｈ２１５を有する。図２Ａにおいて、グラフ２００Ａはバイアス１４０のない物理セル１３０の伝達関数Ｈｎｏｔｃｈ（ｆ）２１０Ａを、またＦｍｏｄ（ｔ）２８８Ａのｆｔｕｎｅ２０５ＡとＨｎｏｔｃｈ（ｆ）２１０Ａのｆｎｏｔｃｈ２１５との間の完全な整合を示す。ｆｔｕｎｅ２０５Ａとｆｎｏｔｃｈ２１５との間が完全に整合し、ｆｎｏｔｃｈ２１５辺りのＨｎｏｔｃｈ（ｆ）２１０Ａの対称性を仮定すると、出力信号Ｖｎｏｔｃｈ（ｔ）２３０Ａは偶数次高調波のみを含む。実際のところ、ｆｔｕｎｅ２０５は、プロセス、電圧、及び温度（ＰＶＴ）変動に応答する変化に敏感であり、ｆｔｕｎｅ２０５とｆｎｏｔｃｈ２１５との整合維持に難題をもたらす。バイアスが存在していないと仮定して、ｆｔｕｎｅ２０５とｆｎｏｔｃｈ２１５との間の不整合の結果が図２Ｂ～図２Ｃに示されている。
図２Ｂにおいて、グラフ２００Ｂは、Ｆｍｏｄ（ｔ）２８８Ｂと、Ｈｎｏｔｃｈ（ｆ）２１０Ｂと、結果として生じるＶｎｏｔｃｈ（ｔ）２３０Ｂとを、ｆｔｕｎｅ２０５Ｂがｆｎｏｔｃｈ２１５より小さい状態で示す。ｆｔｕｎｅ２０５Ｂとｆｎｏｔｃｈ２１５との間の差は、ｆｏｆｆｓｅｔ２２０Ｂとして表されている。図２Ｃにおいて、グラフ２００Ｃは、Ｆｍｏｄ（ｔ）２８８Ｃと、Ｈｎｏｔｃｈ（ｆ）２１０Ｃと、結果として生じるＶｎｏｔｃｈ（ｔ）２３０Ｃとを、ｆｔｕｎｅ２０５Ｃがｆｎｏｔｃｈ２１５より大きい状態で示す。ｆｔｕｎｅ２０５Ｃとｆｎｏｔｃｈ２１５との間の差は、ｆｏｆｆｓｅｔ２２０Ｃとして表されている。周波数差ｆｏｆｆｓｅｔ２２０Ｂ及び２２０Ｃは、それぞれ、Ｖｎｏｔｃｈ（ｔ）２３０Ｂ及びＶｎｏｔｃｈ（ｔ）２３０Ｃに振幅変調をもたらす。Ｖｎｏｔｃｈ（ｔ）２３０ＢのＦｍｏｄ（ｔ）２８８Ｂの基本波又は奇数次高調波との相関と、Ｖｎｏｔｃｈ（ｔ）２３０ＣのＦｍｏｄ（ｔ）２８８Ｃの基本波又は奇数次高調波との相関は、誤差信号を提供する。
図２Ｄにおいて、グラフ２００Ｄは、Ｆｍｏｄ（ｔ）２８８Ｄと、Ｈｎｏｔｃｈ（ｆ）２１０Ｄと、結果的に得られたＶｎｏｔｃｈ（ｔ）２３０Ｄとを示し、ｆｔｕｎｅ２０５Ｂとｆｎｏｔｃｈ２１５との間で完全に整合するが、バイアス１４０がＨｎｏｔｃｈ（ｆ）２１０Ｄの振幅に周波数依存変動をもたらす。バイアス１４０は、ｆｔｕｎｅ２０５Ｂとｆｎｏｔｃｈ２１５との間で完全に整合している場合でも、Ｖｎｏｔｃｈ（ｔ）２３０Ｄ内に奇数次高調波成分を有する振幅変調をもたらし、ｆｏｆｆｓｅｔがゼロになる。
図３Ａは、周波数変調と振幅変調の両方を組み込む、例示のバイアス補正回路３００のブロック図を示す。バイアス補正回路３００は、図１Ａに示す分子時計１００に関して本明細書に記載した、周波数信号生成器１１０、トランスミッタ１２０、物理セル１３０、レシーバ１５０、及び加算器１９０と、さらに、加算器３０５と、アナログ－デジタル・コンバータ（ＡＤＣ）３１０と、デジタル－アナログ・コンバータ（ＤＡＣ）３３５及び３８０と、補正回路３２０と、任意選択の温度センサ３４５とを含む。補正回路３２０は、デジタル処理回路３２５と、ＤＣフィードバック回路３３０と、周波数変調器３６０と、振幅変調器３７０とを含む。
加算器３０５と、ＤＣフィードバック回路３３０と、ＤＡＣ３３５とが、ＤＣフィードバックループ３７５を形成する。任意選択の温度センサ３４５を含む実装において、補正回路３２０はまた、補償回路３５０と加算器３５５とを含む。いくつかの実施例において、ＤＡＣ３３５は、レシーバ１５０内に、例えば、明示的にＤＡＣ回路を備えて、又は暗黙的に、レシーバ１５０の実装内にて選択可能な抵抗器若しくは他のデジタルバイアス制御を用いてデジタル電圧又は電流制御を備えて実装され得る。また、いくつかの実施例において、ＤＡＣ３８０は、トランスミッタ１２０内に、例えば、明示的にＤＡＣ回路を備えて、又は暗黙的にトランスミッタ１２０の実装内にて選択可能な抵抗器例又は他のデジタルバイアス制御を用いてデジタル電圧又は電流制御を備えて実装され得る。
レシーバ出力Ｖｄｅｔ（ｔ）１６０は加算器３０５に提供され、加算器３０５は、その出力をＤＣ補正信号ＤＣｃａｎｃｅｌ（ｔ）３４０と組み合わせる。加算器３０５は、検出器のＤＣバイアスを調整するために、オペアンプなどの適切な回路、及び受動要素（抵抗器及びコンデンサを含む）、又は制御された電流又は電圧源を用いて、アナログドメインにおいて実装され得る。ＡＤＣ３１０は加算器３０５の出力に結合され、補正回路３２０内のデジタル処理回路３２５及びＤＣフィードバック回路３３０は、ＡＤＣ３２０の出力に結合される。ＤＣフィードバック回路３３０は、ＤＣバイアスを特定の周波数変調指数で判定し、デジタルＤＣ補正信号を生成し、デジタルＤＣ補正信号は、ＤＡＣ３３５によってアナログＤＣｃａｎｃｅｌ（ｔ）３４０に変換され、ＡＤＣ入力をその有効な動作範囲内に維持するために加算器３０５の負入力に提供される。
任意選択の温度センサ３４５、補償回路３５０、及び加算器３５５を有さない実施例において、デジタル処理回路３２５は直接、同調信号Ｆｔｕｎｅ １７５を生成する。任意選択の温度センサ３４５、補償回路３５０、及び加算器３５５を含む実装では、温度センサ３４５は、温度情報を補償回路３５０に提供する。温度補償回路３５０は温度補償信号を生成し、デジタル処理回路３２５は残留周波数同調信号を生成して、物理セル１３０のスペクトル線の追跡を用いることによって温度補償後の残留誤差を補償する。温度補償信号及び残留周波数同調信号は加算器３５５によって組み合わされて、同調信号Ｆｔｕｎｅ １７５を生成する。
デジタル処理回路３２５はまた、周波数変調器３６０のための制御信号を生成し、周波数変調器３６０は、図３Ｂに示すＦＭ信号Ｆｍｏｄ（ｔ）３８８を生成する。Ｆｍｏｄ（ｔ）３８８は、周期Ｔｍｏｄ３９８を有し、第１の周波数変調指数Δｆ０ ３９４Ａと第２の周波数変調指数Δｆ１ ３９４Ｂとの間を交番する。周波数変調器３６０は、第１の変調指数Δｆ０ ３９４Ａと第２の変調指数Δｆ１ ３９４Ｂとの交番が周期Ｔｂｉａｓ３９０Ａで生じ、Δｆ０ ３９４ＡがＴｂｉａｓ３９０Ｂのおよそ半分について用いられ、Δｆ１ ３９４ＢがＴｂｉａｓ３９０Ｂのおよそ半分で用いられるように、Ｆｍｏｄ（ｔ）３８８を生成する。いくつかの応用例において、Δｆ０とΔｆ１との間で交番するデューティサイクルは、システム性能改善のために、Ｔｂｉａｓ３９０Ａの正確に半分から変更することもできる。加算器１９０は、Ｆｔｕｎｅ １７５とＦｍｏｄ（ｔ）３８８とを組み合わせ、その結果を、周波数信号生成器１１０における分数－Ｎシンセサイザ１１６に提供する。
デジタル処理回路３２５はまた、振幅変調器３７０のために振幅変調パラメータを提供する。振幅変調パラメータ３６５は、振幅スケーリング係数Ａｔｕｎｅ、位相パラメータφｔｕｎｅ、又は両方を、極変調のために含み得、又は同相（Ｉ）パラメータＩｔｕｎｅ、直交（Ｑ）パラメータＱｔｕｎｅ、又は両方を、Ｉ／Ｑ振幅変調のために含み得る。振幅変調器３７０は、デジタル振幅変調信号を生成し、これは、ＤＡＣ３８０によって、図３Ｃに示すアナログ振幅変調信号Ａｍｏｄ（ｔ）３８５に変換される。Ａｍｏｄ（ｔ）３８５は、第１の振幅変調指数Δａ０ ３９６Ａと第２の振幅変調指数Δａ１ ３９６Ｂとの間を、周期Ｔｂｉａｓで交番する。振幅変調信号Ａｍｏｄ（ｔ）３８５は、トランスミッタベースのＦＭ－ＡＭバイアス補正のためにトランスミッタ１２０に、又はレシーバベースのバイアス補正のためにレシーバ１５０に提供され得る。いくつかの実装において、ＴＸ１２０からＲＸ１５０への信号経路における非線形性に対するバイアス補正の感度を落とすので、トランスミッタベースのＦＭ－ＡＭバイアス補正が用いられる。
トランスミッタベースのＦＭ－ＡＭバイアス補正について、またトランスミッタのバイアス補正とバイアス１４０との乗算が周波数において平坦であると仮定すると、Ｖｄｅｔ（ｔ）１６０が、レシーバ１５０における電圧又は電流内の非線形性の存在にもかかわらず偶数次高調波のみを含み、奇数次高調波（基本波を含む）に対する相関は、同調周波数ｆｔｕｎｅがｆｎｏｔｃｈ１３５に等しいことに応答してゼロになる。レシーバベースのバイアス補正について、またレシーバのバイアス補正とバイアス１４０との乗算が周波数において平坦であると仮定すると、Ｖｄｅｔ（ｔ）１６０は、レシーバ１５０における電圧又は電流内の非線形性の存在によって奇数次高調波をまだ含み得、奇数次高調波（基本波を含む）に対する相関は、同調周波数ｆｔｕｎｅがｆｎｏｔｃｈ１３５に等しいことに応答してゼロにならない場合がある。
よって、Ａｍｏｄ（ｔ）３８５がレシーバ１５０に提供される実装において、レシーバ１５０は、Ａｍｏｄ（ｔ）３８５がトランスミッタ１２０に提供される実装におけるよりも高い線形性を有するように選択され得る。バイアス補正回路３００は、変動する周波数変調指数を有する周波数変調と、振幅変調との両方を用いて、バイアス１４０の存在下で吸収周波数ｆｎｏｔｃｈ１３５を追跡する。同調信号Ｆｔｕｎｅ １７５及び振幅変調パラメータ３６５は、ＰＶＴ変動にわたって精度を維持するために更新され得る。
図４Ａ～図４Ｄは、図３Ａに示す例示のバイアス補正回路３００を含む例示の分子時計のブロック図を示す。説明を簡単にするために、図４Ａ～図４Ｅは、図３Ａを参照して本明細書で記載される。図３Ａに関して本明細書で前述したように、ＤＡＣ３３５及び３８０は、それぞれ、レシーバ１５０及びトランスミッタ１２０内に、例えば、明示的にＤＡＣ回路を備えて、又は暗黙的に、選択可能な抵抗器アレイ若しくは他のデジタルバイアス制御を用いてデジタル電圧又は電流制御を備えて組み込まれ得る。
図４Ａにおいて、分子時計４００Ａは、バイアス補正回路３００と、分数－Ｎ周波数分周器４１０とを含む。周波数信号生成器１１０における分数－Ｎシンセサイザ１１６の出力４０５は、ｆｎｏｔｃｈ１３５にロックされ、分数－Ｎ周波数分周器４１０は、周波数変調器３６０からの周波数変調相殺信号Ｆｍｏｄ＿ｃａｎｃｅｌ（ｔ）４０７を用いて、Ｆｓｙｎ４０５における所望とされない周波数変調を相殺し、出力クロック信号Ｆｏｕｔ４１５Ａを生成する。分数－Ｎ周波数分周器４１０からの動的な分周値変動によるディザリング雑音は、ディザリング雑音を相殺しＦｏｕｔ４１５Ａにおける低ジッタを得るためのデジタル－時間変換器を含むことで、低減することができる。Ｆｏｕｔ４１５Ａに加えて１つ又は複数の出力周波数を生成するために、各々がそれぞれのＦｍｏｄ－ｃａｎｃｅｌ（ｔ）信号を有する複数の分数－Ｎ周波数分周器を用いることができる。Ｆｔｕｎｅ １７５が残留周波数同調信号を表すように、温度補償信号をＦｔｕｎｅ １７５に加えることによって、図３Ａに示す温度補償を用いることができる。
図４Ｂにおいて、分子時計４００Ｂは、バイアス補正回路３００と分数－Ｎシンセサイザ４２０とを含む。分数－Ｎシンセサイザ４２０は、周波数信号生成器１１０におけるタイミングコア１１２によって出力された基準周波数信号Ｆｒｅｆ １１４と、デジタル処理回路３２５からの第２の同調信号Ｆｔｕｎｅ ｏｕｔ４２５とを受信する。Ｆｔｕｎｅ＿ｏｕｔ４２５は、Ｆｔｕｎｅ １７５の関数である。例えば、Ｆｔｕｎｅ＿ｏｕｔ４２５は、次のように表すことができる。
Ｆｔｕｎｅ＿ｏｕｔ４２５＝（ａ）（Ｆｔｕｎｅ １７５）＋ｂ
ここで、ａ及びｂは、Ｆｒｅｆ １１４と、Ｆｓｙｎ４０５と、所望の出力クロック信号Ｆｏｕｔ４１５Ｂとに基づいて選択される定数である。分数－Ｎシンセサイザ４２０はその後、出力クロック信号Ｆｏｕｔ４１５Ｂを生成する。分子時計４００Ｂは、図４Ａに示す分子時計４００Ａにおいて用いられたＦｍｏｄ相殺を必要とすることと比較して、Ｆｏｕｔ４１２Ｂに対するＦＭ変調信号Ｆｍｏｄ（ｔ）３８８の影響を回避する分かりやすい手段を提供する。分子時計４００Ｂは、１つ又は複数の周波数分周器回路と組み合わされて、複数の出力周波数をＦｏｕｔ４１５Ｂに基づいて生成することができる。図３Ａに示す温度補償は、Ｆｔｕｎｅ １７５が第１の残留周波数同調信号を表すように第１の温度補償信号をＦｔｕｎｅ １７５に加えることと、Ｆｔｕｎｅ＿ｏｕｔが第２の残留周波数同調信号を表すように第２の温度補償信号をＦｔｕｎｅ＿ｏｕｔ４２５に加えることとによって用いられ得る。
図４Ｃにおいて、分子時計４００Ｃはバイアス補正回路３００を含み、周波数信号生成器１１０は、付加的な分数－Ｎシンセサイザ４３５を含む。分数－Ｎシンセサイザ４３５は、タイミングコア１１２によって出力された基準周波数信号Ｆｒｅｆ １１４と、デジタル処理回路３２５からの同調信号Ｆｔｕｎｅ １７５とを受信する。分数－Ｎシンセサイザ４３５は、出力クロック信号Ｆｏｕｔ４１５Ｃを生成する。デジタル処理回路３２５は、信号Ｆｃ４３０を生成し、それを加算器１９０に提供し、加算器１９０は、Ｆｃ４３０を周波数変調器３６０からのＦｍｏｄ（ｔ）３８８と組み合わせる。周波数信号生成器１１０における分数－Ｎシンセサイザ１１６は、加算器１９０の出力とＦｏｕｔ４１５Ｃとを受け取り、合成された信号Ｆｓｙｎ４０５を生成する。信号Ｆｃ４３０は、Ｆｏｕｔ４１５Ｃに対するＦｓｙｎ４０５の所望の周波数に基づいて、或る一定の周波数値に設定することができる。分子時計４００Ｂは、１つ又は複数の周波数分周器回路と組み合わせて、Ｆｏｕｔ４１５Ｃに基づいて複数の出力周波数を生成することができる。図３Ａに示すような温度補償は、Ｆｔｕｎｅ １７５が残留周波数同調信号を表すように、温度補償信号をＦｔｕｎｅ １７５に加えることによって用いられ得る。
図４Ｄにおいて、分子時計４００Ｄは、バイアス補正回路３００とＤＡＣ４４０とを含み、ＤＡＣ４４０は、デジタル処理回路３２５から同調信号Ｆｔｕｎｅ １７５を受信する。アナログ同調によって、タイミングコア１１２が高精度の基準周波数信号Ｆｒｅｆ １１４を生成することができ、これはクロック信号Ｆｏｕｔ４１５Ｄとして直接出力することができる。いくつかの実施例において、分子時計４００Ｄは、任意選択の温度センサ３４５と、補償回路３５０と、加算器３５５とを含み、同調信号Ｆｔｕｎｅ １７５は、温度補償信号を含む。いくつかの実装において、ＤＡＣ４４０は、タイミングコア１１２内に、例えば、明示的にＤＡＣ回路を備えて、又は暗黙的にタイミングコア１１２の実装内の分数－Ｎシンセサイザ若しくは選択可能なコンデンサアレイを用いたデジタル周波数制御を備えて、実装され得る。
図４Ｅは、図４Ａ～図４Ｄに示す分子時計４００において生成される、デューティサイクル化Ｆｍｏｄ（ｔ）３８８及びデューティサイクル化Ａｍｏｄ（ｔ）３８５のグラフを示す。Ｆｍｏｄ（ｔ）３８８及びＡｍｏｄ（ｔ）３８５は、時間期間４６０の間電力を節約するためにデューティサイクル化される。タイミングコア１１２の周波数補正は、分子時計４００によって用いられる電力と、許容可能な雑音の量とのバランスを取るために、デューティサイクル化ベースで実施され得る。タイミングコア１１２及びクロック信号出力経路はオンのままであり、分子時計４００の他の構成要素は、適宜オフにされるか低電力動作モードに遷移される。例えば、トランスミッタ１２０、レシーバ１５０、ＡＤＣ３１０、ＤＡＣ３３５及び３８０、並びに加算器３０５は、時間期間４６０の間、オフにすることができる。
図５は、図３Ａに示すＤＣフィードバックシステム３７５におけるシグナルチェーン５００のブロック図を示す。レシーバ１５０は、オフセット５３５に示す信号Ｖｄｅｔ（ｔ）１６０を出力する。周期Ｔｂｉａｓ３９０の時間変動ＦＭ指数を有する周波数変調は、Ｖｄｅｔ（ｔ）の、周期Ｔｂｉａｓ３９０の時間変動ピークツーピーク振幅を有する振幅変調となる。Ｖｄｅｔ（ｔ）１６０は、加算器３０５の正入力への入力であり、ＤＣｃａｎｃｅｌ（ｔ）３４０が、加算器３０５の負入力に提供される。Ｈａａ（ｆ）で表されるアンチエイリアシングフィルタ５４０が、加算器３０５の出力に結合される。アンチエイリアシングフィルタ５４０の出力は、オフセット５４５に示すＶａｄｃ＿ｉｎ（ｔ）５５０であり、ＡＤＣ３１０の入力に結合される。ＡＤＣ３１０の出力ａｄｃ＿ｏｕｔ５７０は、ＤＣフィードバック回路３３０に、及び図示しないデジタル処理回路３２５に提供される。
ＤＣフィードバック回路３３０は、特定のＦＭ指数値でＤＣバイアスを判定し、ＤＡＣ３３５によってアナログＤＣｃａｎｃｅｌ（ｔ）３４０に変換されるデジタルＤＣ補正信号を生成する。ＤＣｃａｎｃｅｌ（ｔ）３４０は、オフセット５５５に示されており、第１のＦＭ指数Δｆ０ ３９４Ａについての第１の大きさＤＣ０ ５６０Ａを有し、第２のＦＭ指数Δｆ１ ３９４Ｂについての第２の大きさＤＣ１ ５６０Ｂを有する。ＤＣバイアスは、特定のＦＭ指数、Δｆ０ ３９４Ａ又はΔｆ１ ３９４Ｂに依存し、そのため、個別のＤＣ補正値が、各ＦＭ指数について計算され、Ｖｄｅｔ（ｔ）１６０が１つのＦＭ指数から別のものに遷移する際の過度応答を低減するためにＶｄｅｔ（ｔ）１６０がＡＤＣ３１０に入力される前に、減算される。
所望とされない雑音又は干渉をＤＡＣ３３５から除去するためにＤＣｃａｎｃｅｌ（ｔ）３４０がさらにフィルタリングされるいくつかの実装において、ＤＣ０ ５６０Ａは、ＦＭ指数の１つの値から別の値までの遷移からのアンチエイリアシングフィルタＨａａ（ｆ）５４０からの過渡状態がまだ、許容可能なシステム性能を可能とする限り、ＤＣ１ ５６０Ｂに等しく設定され得る。図３Ａに関して本明細書に前述したように、ＤＡＣ３３５は、レシーバ１５０内に、例えば、明示的にＤＡＣ回路を備えて、又は暗黙的にデジタル電圧又は電流制御を備えて、レシーバ１５０の実装内で、選択可能な抵抗器のアレイ若しくは他のデジタルバイアス制御を用いて、実装され得る。
図６Ａは、振幅変調された信号Ａｍｏｄ（ｔ）３８５のスケーリング係数Ａｔｕｎｅ６３０の継続的な同調を伴う、例示のバイアス補正回路６００のブロック図を示す。バイアス補正回路６００は、図３Ａに示したバイアス補正回路３００と類似しているが、周波数変調器３６０の代わりに周波数変調器６８０を含み、デジタル処理回路３２５の代わりにデジタル処理回路６２５を含む。デジタル処理回路６２５は、図１Ａに示した相関器１６５及びフィルタ１７０と、相関器６１０とフィルタ６２０とを含む。説明を簡単にするために、任意選択の温度センサ３４５、補償回路３５０、加算器３０５、ＤＣフィードバック回路３３０、並びにＤＡＣ３３５及び３８０は省略されている。
相関器１６５は、（これは、レシーバ１５０からのＶｄｅｔ（ｔ）１６０をデジタル化する）ＡＤＣ３１０の出力と、周波数変調器６８０からＦｃｏｒｒ６８４を受け取る。Ｆｃｏｒｒ６８４は、次のように表すことができる。
Ｆｃｏｒｒ６８４は、Ｎ＝１となるようにＦｍｏｄ（ｔ）３８８の基本波を用いることができ、図１Ａに示すＦｃｏｒｒ １８４と同様に高次の奇数次高調波（Ｎ＝３、５、・・・）を用いることもできる。フィルタ１７０は、相関器１６５からの相関出力を蓄積して、Ｆｔｕｎｅ １７５を生成する。
相関器６１０はさらに、相関器１６５からの相関出力を、図６Ｂに示すバイアス信号ｂａｓｉｓｂｉａｓ（ｔ）６０５と相関させる。Ｂａｓｉｓｂｉａｓ（ｔ）６０５は、Ｆｍｏｄ（ｔ）３８８におけるΔｆ０ ３９４ＡとΔｆ１ ３９４Ｂとの間のＦＭ指数の交番に従ってＴｂｉａｓ３９０Ａの交互の部分における正のものと負のものとの間で交番する方形波である。図６Ｂに示す例示のｂａｓｉｓｂｉａｓ（ｔ）６０５は、Ｔｂｉａｓ３９０Ｂの半分におよそ等しい規則正しいデューティサイクルを有するが、いくつかの実装において、不規則なデューティサイクルを用いることもできる。フィルタ６２０は、相関器６１０の出力に結合され、相関器６１０の出力を蓄積してスケーリング係数Ａｔｕｎｅ６３０を生成する。いくつかの実装において、Ａｔｕｎｅ６３０は次のように表される。
Ａｔｕｎｅ６３０の継続的な計算によって、ＰＶＴ変動にもかかわらず、バイアス相殺を正確なままとすることができる。ＡＭ変調器３７０は、Ｆｍｏｄ（ｔ）３８８とＡｔｕｎｅ６３０とを受け取り、Ａｍｏｄ（ｔ）３８５を生成する。
バイアス補正回路６００におけるフィルタ遅延は、ＦＭ及びＡＭ変調経路間での位相差を生じさせ、バイアス補正に誤差をもたらす可能性がある。図７は、振幅変調された信号Ａｍｏｄ（ｔ）３８５の位相の継続的な同調を伴う、例示のバイアス補正回路７００のブロック図を示す。バイアス補正回路７００は、図６Ａに示したバイアス補正回路６００に類似しているが、周波数変調器６８０の代わりに周波数変調器７８０を含み、デジタル処理回路６２５の代わりにデジタル処理回路７２５を含む。デジタル処理回路７２５は、デジタル処理回路６２５と類似しているが、相関器７１０及びフィルタ７２０も含む。説明を簡単にするために、任意選択の温度センサ３４５、補償回路３５０、加算器３０５、ＡＤＣ３１０、ＤＣフィードバック回路３３０、並びにＤＡＣ３３５及び３８０は省略されている。
相関器７１０は、Ｖｄｅｔ（ｔ）１６０をデジタル化するＡＤＣ３１０の出力からのａｄｃ＿ｏｕｔ５７０と、周波数変調器７８０からのＦｃｏｒｒ＿ｑ７０５を受け取る。Ｆｃｏｒｒ＿ｑ７０５は、次のように表すことができる。
ここで、φｑｕａｄは、Ｆｃｏｒｒ＿ｑ７０５がＦｃｏｒｒ６８４に対して９０度位相シフトされるように選択される。フィルタ７２０は、相関器７１０からの相関出力を蓄積してφｔｕｎｅ７３０を生成するが、これは各変調指数Δｆ０ ３９４Ａ及びΔｆ１ ３９４Ｂについて独立して計算され得る。いくつかの実装において、φｔｕｎｅ７３０は、Ｆｍｏｄ（ｔ）３８８の同相及び直交成分を用いることによって、Ａｍｏｄ（ｔ）３８５の位相を調節する。ＡＭ変調器３７０は、Ｆｍｏｄ（ｔ）３８８と、Ａｔｕｎｅ６３０と、φｔｕｎｅ７３０とを受け取り、Ａｍｏｄ（ｔ）３８５を生成する。φｔｕｎｅ７３０の継続的な計算によって、ａｄｃ＿ｏｕｔ５７０とＦｃｏｒｒ＿ｑ７０５との相関がおよそゼロに達するまで、バイアス補正回路７００にＡｍｏｄ（ｔ）３８５を調整させることができる。
図６Ａに関して本明細書にて前述したように、Ｆｃｏｒｒ６８４は次のように表すことができる。
Ｆｃｏｒｒ６８４とＦｃｏｒｒ＿ｑ７０５はいずれも位相オフセット項φａｌｉｇｎを含む。ＰＶＴ変動は、相関信号Ｆｃｏｒｒ６８４及びＦｃｏｒｒ＿ｑ７０５の位相オフセット項φａｌｉｇｎ内に誤差をもたらす場合があり、それが、ｆｔｕｎｅのｆｎｏｔｃｈに一致するための計算における誤差をもたらし、従って非ゼロｆオフセットをもたらす場合がある。
図８Ａは、相関信号Ｆｃｏｒｒ６８４及びＦｃｏｒｒ＿ｑ７０５の位相オフセット項φａｌｉｇｎの継続的な同調を含む、例示のバイアス補正回路８００のブロック図を示す。また、図８Ａは、ＦＭ指数変動からの所望とされない過渡状態が相関結果に影響を与えることを防止するゲーティング回路８５０を含む。周波数同調及びバイアス補正が、Ｆｍｏｄ（ｔ）３８８の奇数次高調波（基本波を含む）を、ゲートされた検出器出力Ｖｄｅｔ＿ｇａｔｅｄ（ｔ）８６０を定常状態動作中にゼロに向けて駆動する一方で、Ｆｍｏｄ（ｔ）３８８の偶数次高調波は、Ｖｄｅｔ＿ｇａｔｅｄ（ｔ）８６０に存在し続け、位相オフセット項φａｌｉｇｎを計算するために用いることができる。この例では、バイアス補正回路８００は、相関器８１０を用いて、Ｖｄｅｔ＿ｇａｔｅｄ（ｔ）８６０を、Ｆｃｏｒｒ＿２ｘ８８５と表される、適切な位相シフトを有するＦｍｏｄ（ｔ）３８８の第２高調波と相関させる。
フィルタ８２０は、相関器８１０の相関出力を蓄積して、Ｆｃｏｒｒ及びＦｏｒｒ＿ｑの適切な位相整合のための位相オフセット項φａｌｉｇｎを生成する。位相オフセット項φａｌｉｇｎは、相関器８１０の相関出力の平均値がゼロになるまで値が調整され得る。バイアス補正回路８００は、図７に示したバイアス補正回路７００に類似しているが、任意選択のゲート８５０と、周波数変調器７８０の代わりの周波数変調器８８０と、デジタル処理回路７２５の代わりのデジタル処理回路８２５とを含む。デジタル処理回路８２５は、デジタル処理回路７２５と類似しているが、相関器８１０及びフィルタ８２０も含む。説明を簡単にするために、任意選択の温度センサ３４５、補償回路３５０、加算器３０５、ＤＣフィードバック回路３３０、並びにＤＡＣ３３５及び３８０は省略されている。
Δｆ０ ３９４ＡからΔｆ１ ３９４Ｂまで、及びその逆のＦＭ指数の変化によってＶｄｅｔ（ｔ）１６０に過渡状態が生じ、相関器１６５、６１０、７１０、及び８１０によって実施される相関計算に誤差をもたらす可能性がある。デジタル化されたＶｄｅｔ（ｔ）１６０、ａｄｃ＿ｏｕｔ５７０は、相関計算における過渡状態の影響を回避するために、所定の数の変調サイクルについてゲートされ得る。図８Ｂは、ＡＤＣ３１０の出力からのゲートされていないデジタル化されたＶｄｅｔ（ｔ）１６０と、結果として生ずるゲーティングされたＶｄｅｔ＿ｇａｔｅｄ（ｔ）８６０を示し、これは、８６５ＡにおいてΔｆ０ ３９４ＡからΔｆ１ ３９４Ｂまで、及び８６５Ｂにおいてその逆にＦＭ指数が変化する一方でゼロに設定されている。
任意選択のゲート８５０は、ＡＤＣ３１０の出力からの、デジタル化されたＶｄｅｔ（ｔ）１６０、ａｄｃ＿ｏｕｔ５７０に基づいて、ゲートされた信号Ｖｄｅｔ＿ｇａｔｅｄ（ｔ）８６０を生成するために用いることができる。相関器１６５、６１０、７１０、及び８１０は、任意選択のゲート８５０から、ゲートされた信号Ｖｄｅｔ＿ｇａｔｅｄ（ｔ）８６０を受信する。あるいは、相関器１６５、６１０、７１０及び８１０からの相関出力は、８６５ＡにおけるΔｆ０ ３９４ＡからΔｆ１ ３９４Ｂへの遷移、及び８６５Ｂにおけるその逆の遷移中に、ゼロに設定することができる。
相関器８１０は、第２高調波ベースの信号Ｆｃｏｒｒ＿２ｘ ８８５及びゲートされた信号Ｖｄｅｔ＿ｇａｔｅｄ（ｔ）８６０を受信する。第２高調波ベース信号８８５は、次のように表すことができる。
ここで、φｑｕａｄ＿２ｘは、Ｖｄｅｔ＿ｇａｔｅｄ（ｔ）８６０に存在するＦｍｏｄ（ｔ）３８８の第２高調波に対して公称で９０度位相シフトされるように選択される。いくつかの実装において、ｆ（φａｌｉｇｎ）は、相関器８１０からの平均相関出力をゼロに等しく設定するためのφａｌｉｇｎへの調整が、ＰＶＴ変動に応答してＦｃｏｒｒ８４及びＦｃｏｒｒ＿２ｘ ８８５も適切に調整するように、φａｌｉｇｎの２倍に等しい。いくつかの実装において、Ｆｃｏｒｒ＿２ｘ ８８５の位相調整は、下記のように表される第２高調波ベース信号を用いる同相及び直交（Ｉ／Ｑ）ベースの位相シフトを介して実装される。
Figure 2024524245000009
同様に、Ｆｃｏｒｒ６８４及びＦｃｏｒｒ＿ｑ７０５の位相調整は、下記のように表される基本波又は奇数次高調波ベースの信号を用いる（Ｉ／Ｑ）ベースの位相シフトに基づいて実装され得る。
Figure 2024524245000010
ここで、Ｎは、Ｆｍｏｄ（ｔ）３８８の基本波又は所与の奇数次高調波に対応する、１に等しいかそれ以上の奇数整数である。
任意選択のゲート８５０のない実装において、第２高調波ベース信号Ｆｃｏｒｒ＿２ｘ ８８５とのａｄｃ＿ｏｕｔ５７０の相関が、フィルタ８２０に提供される。任意選択のゲート８５０を有する実装においては、第２高調波ベース信号Ｆｃｏｒｒ＿２ｘ ８８５とのＶｄｅｔ＿ｇａｔｅｄ（ｔ）８６０の相関が、フィルタ８２０に提供される。
フィルタ８２０は、相関器８１０の出力を蓄積し、Ｆｃｏｒｒ６８４、Ｆｃｏｒｒ＿ｑ７０５、及びＦｃｏｒｒ＿２ｘ ８８５の位相整合において使用するために、位相オフセットφａｌｉｇｎ８３０を周波数変調器８８０に提供する。位相オフセットφａｌｉｇｎ８３０は、各ＦＭ変調指数Δｆ０ ３９４Ａ及びΔｆ１ ３９４Ｂのために独立して計算され得、ａｄｃ＿ｏｕｔ５７０又はＶｄｅｔ＿ｇａｔｅｄ（ｔ）８６０との第２高調波ベース信号Ｆｃｏｒｒ＿２ｘ ８８５の相関がＰＶＴ変動にわたってゼロに平均化されるように調整され得る。
図９は、Ａｍｏｄ（ｔ）３８５についての同相及び直交ベースＡＭパラメータを有する例示のバイアス補正回路９００のブロック図を示す。バイアス補正回路９００は、図３Ａに示すバイアス補正回路３００に類似しているが、周波数変調器３６０の代わりの図７に示した周波数変調器７８０と、デジタル処理回路３２５の代わりのデジタル処理回路９２５とを含む。デジタル処理回路９２５は、図１Ａに示した相関器１６５及びフィルタ１７０を含み、コントローラ９１０も含む。周波数変調器７８０は、図６Ａに関して本明細書に記載される相関ベース信号Ｆｃｏｒｒ６８４と、図７に関して本明細書に記載されるＦｃｏｒｒ＿ｑ７０５とを生成する。
周波数変調器７８０は、相関器１６５にＦｃｏｒｒ６８４を、そしてコントローラ９１０にＦｃｏｒｒ６８４とＦｃｏｒｒ＿ｑ７０５との両方を提供し、コントローラ９１０は、ＡＤＣ３１０からのデジタル化されたＶｄｅｔ（ｔ）１６０、ａｄｃ＿ｏｕｔ５７０と、図６Ａに関して本明細書に記載されるｂａｓｉｓｂｉａｓ（ｔ）６０５も受け取る。コントローラ９１０は、図７に関して本明細書に記載される相関及びフィルタリングを行って、Ａｔｕｎｅ及びφｔｕｎｅの計算に基づいて同相パラメータＩｔｕｎｅ９２０及び直交パラメータＱｔｕｎｅ９３０を生成する。コントローラ９１０は、図８Ａに関して本明細書に記載されるゲーティングを任意選択で用いてもよい。Ｉｔｕｎｅ９２０及びＱｔｕｎｅ９３０は、Ｆｍｏｄ（ｔ）３８８及びＦｍｏｄ＿ｑ（ｔ）９０５に加えてＡＭ変調器３７０に提供される。Ｆｍｏｄ＿ｑ（ｔ）９０５は、Ｆｍｏｄ（ｔ）３８８の直交バージョンを表す。次に、ＡＭ変調器３７０は、Ｆｍｏｄ（ｔ）３８８、Ｆｍｏｄ＿ｑ（ｔ）９０５、Ｉｔｕｎｅ９２０、及びＱｔｕｎｅ９３０に基づいて、Ａｍｏｄ（ｔ）３８５を生成する。
図１０Ａは、偶数次高調波と奇数次高調波とをデジタル処理のために分離するデジタルフィルタリングシステムを有する、例示のバイアス補正回路１０００のブロック図を示す。例示のバイアス補正回路１０００は、図８Ａに示すバイアス補正回路８００と類似しているが、周波数変調器８８０の代わりの周波数変調器１０８０と、デジタル処理回路８２５の代わりのデジタル処理回路１０２５とを含む。図示を簡単にするために、相関器１６５、６１０、及び７１０、並びにフィルタ１７０、６２０、及び７２０によって行われる相関及び蓄積は、奇数次高調波のためのデジタル処理回路１０６０として示されており、相関器８１０及びフィルタ８２０によって行われる相関及び蓄積は、偶数次高調波のためのデジタル処理回路１０７０として示されている。バイアス補正回路１０００は、図３Ａ、図５、及び図８Ａに関して記載されている。図５に記載のＤＣ相殺ループ３７５は例示のバイアス補正回路１０００に含むことができるが、図示を簡単にするために省略されている。
周波数変調器１０８０は、偶数次高調波のためのデジタル処理回路１０７０に第２高調波信号Ｆｃｏｒｒ＿２ｘ ８８５を提供し、位相整合φａｌｉｇｎ８３０を受け取る。周波数変調器１０８０はまた、タイミング信号１０８５と相関信号Ｆｃｏｒｒ １０９０を、奇数次高調波のためのデジタル処理回路１０６０に提供する。相関信号Ｆｃｏｒｒ １０９０は、相関信号Ｆｃｏｒｒ６８４とＦｃｏｒｒ＿ｑ７０５とを含む。タイミング信号１０８５は、図１０Ｂに関して本明細書にさらに記載される、第１のタイミング信号ｍｏｄ＿ｂｏｏｌ１０８５Ａと、第２のタイミング信号ｍｏｄ＿ｂｉａｓ＿ｂｏｏｌ１０８５Ｂとを含む。
信号Ｖｄｅｔ（ｔ）１６０はＡＤＣ３１０に入力され、ＡＤＣ３１０は信号ａｄｃ＿ｏｕｔ５７０を遅延回路１０３０と、デジタルフィルタリングシステム１０２０における加算器１０４０及び１０５０の正入力とに出力する。遅延回路１０３０は、２で分周したＴｍｏｄ３９８の遅延を導入し、遅延された信号１０３５を加算器１０４０の負入力と加算器１０５０の正入力とに提供する。加算器１０４０の出力は差信号ｄｉｆｆ（ｔ）１０４５であり、これは、ａｄｃ＿ｏｕｔ５７０に存在するＦｍｏｄ（ｔ）３８８の、基本波を含む奇数次高調波のみを含む。信号ｄｉｆｆ（ｔ）１０４５に偶数次高調波を含まないことで、乗算器、及び奇数次高調波のためのデジタル処理回路１０６０によって行われるその他の計算のビット幅要件を低減することができる。同様に、加算器１０５０の出力は合計信号ｓｕｍ（ｔ）１０５５であり、これは、偶数次高調波のみを含み、タイミング整合のためのφａｌｉｇｎ８３０の計算に用いることができる。
図１０Ｂは、図１０Ａに示した例示のバイアス補正回路において生成される、タイミング信号１０８５、Ｆｍｏｄ（ｔ）３８８、及びａｄｃ＿ｏｕｔ５７０のグラフ１０９０を示す。信号ａｄｃ＿ｏｕｔ５７０は、ａｄｃ＿ｏｕｔ５７０に存在するＦｍｏｄ（ｔ）３８８の基本波及び奇数次高調波を抑制する周波数同調及びバイアス補正の定常状態動作を仮定して、Ｆｍｏｄ（ｔ）３８８の周期Ｔｍｏｄ３９８のおよそ半分に対応する期間を有する。ｍｏｄ＿ｂｏｏｌ信号１０８５Ａ及びＦｍｏｄ（ｔ）信号３８８の両方が、周期Ｔｍｏｄ３９８を有する。ｍｏｄ＿ｂｉａｓ＿ｂｏｏｌ信号１０８５Ｂは、ｂａｓｉｓｂｉａｓ（ｔ）信号６０５の周期と同じ、周期Ｔｂｉａｓ３９０Ａを有する。
図１１Ａは、デジタルフィルタリングシステム１０２０を備える、例示のバイアス補正回路１１００Ａのブロック図を示す。図示を簡単にするために、バイアス補正回路１１００Ａは、 図１０Ａに示したバイアス補正回路１０００を参照して記載されており、デジタルフィルタリングシステム１０２０と、相関器１６５、６１０、７１０と、フィルタ１７０、６２０、及び７２０、及び１１４５と、ゲート８５０と、コントローラ１１１０と、符号検出器１１５０と、乗算器１１６０とを含む。デジタルフィルタリングシステム１０２０は、ａｄｃ＿ｏｕｔ５７０及び第１のクロッキング信号ｃｌｋ１１０５を受け取り、差信号ｄｉｆｆ（ｔ）１０４５を相関器１６５及び７１０に、及び合計信号１０５５をコントローラ１１１０に出力する。コントローラ１１１０は、偶数次高調波のためのデジタル処理回路１０７０及び周波数変調器１０８０を表し、相関器１６５のための相関信号Ｆｃｏｒｒ６８４と相関器７１０のための相関信号Ｆｃｏｒｒ＿ｑ７０５とを生成する。
相関器１６５からの出力相関ｃｏｒｒ（ｔ）１１１５及び相関器７１０からの出力相関ｃｏｒｒｑ（ｔ）１１２０はゲート８５０に提供され、バイアス変調遷移に続くｃｏｒｒ（ｔ）１１１５及びｃｏｒｒｑ（ｔ）１１２０の値をゼロにするために用いられるタイミング信号ｍｏｄ＿ｂｉａｓ＿ｂｏｏｌ１１２５が提供される。ゲートされた相関ｃｏｒｒ（ｔ）１１１５はｅｒｒｏｒ（ｔ）１１３５と呼ばれ、フィルタ１７０及び相関器６１０に提供される。フィルタ１７０はｅｒｒｏｒ（ｔ）１１３５を蓄積して、同調信号Ｆｔｕｎｅ（ｔ）１７５を生成する。相関器６１０はまた、タイミング信号ｍｏｄ＿ｂｉａｓ＿ｂｏｏｌ１１２５を受信し、その相関をフィルタ６２０に提供し、フィルタ６２０はそれを蓄積してＡｔｕｎｅ（ｔ）６３０を生成する。
ゲート８５０からのゲーティングされた相関ｃｏｒｒｑ（ｔ）１１２０は、ｅｒｒｏｒｑ（ｔ）１１４０と呼ばれ、相関器１１４５に提供される。相関器１１４５の出力は乗算器１１６０に提供される。Ａｔｕｎｅ（ｔ）６３０は符号検出器１１５０に提供され、符号検出器１１５０は、Ａｔｕｎｅ（ｔ）６３０の符号に基づいて、正のものか負のものである信号１１５５を生成する。信号１１５５は乗算器１１６０に提供され、乗算器１１６０はそれを相関器１１４５からの相関出力と乗算する。その結果がフィルタ７２０に提供され、フィルタ７２０はそれを蓄積して位相同調信号φｔｕｎｅ（ｔ）７３０を生成する。ＡＭ位相同調信号経路は、Ａｔｕｎｅ（ｔ）６３０のその瞬間の符号によって制御されるように、信号１１５５を介してフィードバックループの符号を変更することによって安定化される。
図１１Ｂは、デジタルフィルタリングシステム１０２０を備える、別の例示のバイアス補正回路１１００Ｂのブロック図を示す。バイアス補正回路１１００Ｂは、図１１Ａに示すバイアス補正回路１１００Ａに類似しているが、符号検出器１１５０の代わりにリミッタ回路１１６５を含む。リミッタ回路１１６５は、フィルタ６２０からＡｔｕｎｅ（ｔ）６３０を受け取り、ＡＭ位相同調フィードバックループのためのスケーリング係数として適用されるためにその反転をスケーリングし、また、過度に大きい利得を防ぐために最大及び最小閾値を実装し、これにより、帯域幅一貫性、すなわち、ＡＭ位相同調信号経路の収束時間の一貫性を改善することができる。リミッタ回路１１６５の出力１１７０は次のように表すことができる。
Figure 2024524245000011
ここで、Ｋφは、Ａｔｕｎｅ（ｔ）６３０の反転に適用されるスケーリング係数を表し、リミット関数は、Ａｔｕｎｅ（ｔ）６３０の符号に従って正リミット及び負リミットを実装する。
図１２Ａは、高速フーリエ変換（ＦＦＴ）ベースの処理を備える、例示のバイアス補正回路１２００のブロック図を示す。バイアス補正回路１２００は、図１０Ａに示したバイアス補正回路１０００に関して本明細書に記載され、ＡＤＣ３１０と、ＦＦＴプロセッサ１２１０と、奇数次高調波のためのデジタル処理回路１０６０と、偶数次高調波のためのデジタル処理回路１０７０と、周波数変調器１２４０とを含む。Ｖｄｅｔ（ｔ）１６０はＡＤＣ３１０に入力され、ＡＤＣ３１０はａｄｃ＿ｏｕｔ５７０を出力する。ＦＦＴプロセッサ１２１０は、ａｄｃ＿ｏｕｔ５７０を受け取り、フレームベースのＦＦＴを実施して、ＦＭ指数Δｆ０ ３９４Ａ及びΔｆ１ ３９４Ｂについて奇数次高調波及び偶数次高調波を分離する。ＦＦＴプロセッサ１２１０は、ハードウェアにおいて又はソフトウェアにおいて実装され得、フレームベースのＦＦＴは、バイアス補正回路１２００の所望のレイテンシに基づいて選択され得る。
奇数次高調波は、奇数次高調波のためのデジタル処理回路１０６０に信号１２２０として出力され、奇数次高調波のためのデジタル処理回路１０６０はまた、周波数変調器１２４０からタイミング信号１０８５を受信し、Ｆｔｕｎｅ １７５、Ａｔｕｎｅ６３０、及びφｔｕｎｅ７３０を生成する。偶数次高調波は、偶数次高調波のためのデジタル回路１０７０に信号１２３０として出力され、偶数次高調波のためのデジタル処理回路１０７０はまた、周波数変調器１２４０からタイミング信号１０８５を受信し、位相整合信号φａｌｉｇｎ８３０を生成する。周波数変調器１２４０はＦｍｏｄ（ｔ）３８８も生成する。
いくつかの実装において、ＦＦＴプロセッサ１２１０は、複数のＦＭ指数の偶数次高調波及び奇数次高調波を同時に抽出するために用いることができ、Ｆｍｏｄ（ｔ）３８８は、同時に異なる変調周波数における複数のＦＭ指数を含むことができる。例えば、ａｄｃ＿ｏｕｔ５７０は、Ｆｍｏｄ（ｔ）３８８が下記のように表されるように、Ｆｍｏｄ（ｔ）３８８から影響を受け得る。
Ｆｍｏｄ（ｔ）３８８＝Δｆ（ｔ）＝Δｆ０（ｔ）１２５５＋Δｆ１（ｔ）１２６０
Δｆ０（ｔ）１２５５及びΔｆ１（ｔ）１２６０の波形は図１２Ｂに示されており、信号Δｆ０（ｔ）１２５５は次のように表される。
Δｆ０（ｔ）１２５５＝（Δｆ０ ３９４Ａ）ｓｉｎ（２π（ｆｍ０）ｔ）
ここで、ｆｍ０は第１の変調周波数である。信号Δｆ１（ｔ）１２６０は次のように表される。
Δｆ１（ｔ）１２６０＝（Δｆ１ ３９４Ｂ）ｓｉｎ（２π（ｆｍ１）ｔ）
ここで、ｆｍ１は第１の変調周波数である。変調周波数ｆｍ０及びｆｍ１は、これらの周波数、並びにそれらの相互変調積が、正確なＦＦＴビンに該当するように選ぶことができる。例えば、ｆｍ０はｆ０の４倍に等しくし得、ｆ０は最小のＦＦＴビンであり、ｆｍ１はｆ０の６倍に等しくし得る。
本記載において、用語「結合する」は、本記載と一貫する機能的関係を可能とする、接続、通信、又は信号経路を網羅し得る。例えば、デバイスＡが、或る行為を行うためにデバイスＢを制御するための信号を生成する場合、（ａ）第１の例において、デバイスＡはデバイスＢに直接接続により結合され、又は（ｂ）第２の例において、介在構成要素ＣがデバイスＡとデバイスＢとの間の機能的関係性を変更しない場合に、デバイスＡがデバイスＢに介在構成要素Ｃを介して結合されて、デバイスＡによって生成された制御信号を介してデバイスＢがデバイスＡによって制御されるようになっている。
或るタスク又は機能を行う「ように構成されている」デバイスが、その機能を実施するように製造業者によって製造時に構成され（例えば、プログラミングされ及び／又はハードウェアに組み込まれ）てもよく、並びに／又は、その機能及び／又は他の付加的な或いは代替的な機能を実施するように製造後にユーザによって構成可能（又は再構成可能）であり得る。こういった構成は、デバイスのファームウェア及び／若しくはソフトウェアプログラミングを介するもの、ハードウェア構成要素及びデバイスの相互接続の構築並びに／若しくはレイアウトを介するもの、又はそれらの組み合わせであり得る。
本明細書において記載される回路は、構成要素の置換前に利用可能である機能と少なくとも部分的に類似する機能性を提供するように付加的な又は異なる構成要素を含むように再構成可能である。抵抗器として示される構成要素は概して、別途記載されない限り、示された抵抗器によって表されるインピーダンスの量を提供するように直列及び／又は並列に結合される任意の１つ又は複数の要素を表す。例えば、単一の構成要素として本明細書に示され記載される抵抗器又はコンデンサが、代わりに、同じノード間に並列に結合されるそれぞれ複数の抵抗器又はコンデンサであってもよい。例えば、単一の構成要素として本明細書に示され記載される抵抗器又はコンデンサが、代わりに、単一の抵抗器又はコンデンサとして同じ２つのノード間に直列に結合される、それぞれ、複数の抵抗器又はコンデンサであってもよい。
本記載において、別途記載されない限り、或るパラメータに先行する「約」、「およそ」又は「実質的に」は、そのパラメータの±１０パーセント以内にあることを意味する。
特許請求の範囲内で、説明された実施例における改変が可能であり、その他の実施例が可能である。

Claims (25)

  1. システムであって、
    入力信号と相関信号とを受信し、周波数同調パラメータと振幅変調パラメータとを生成するように構成される、デジタル処理回路と、
    前記デジタル処理回路に結合される周波数変調器であって、周波数変調信号と前記相関信号とを生成するように構成される、前記周波数変調器と、
    前記デジタル処理回路に結合される振幅変調器であって、前記振幅変調パラメータを受け取り、振幅変調信号を生成するように構成される、前記振幅変調器と、
    前記周波数変調器に結合される加算器であって、前記周波数同調パラメータと前記周波数変調信号とを受け取り、制御信号を生成するように構成される、前記加算器と、
    を含む、システム。
  2. 請求項１に記載のシステムであって、前記入力信号を受信し、ＤＣ補償信号を生成する、ＤＣフィードバック回路をさらに含む、システム。
  3. 請求項１に記載のシステムであって、前記加算器が第１の加算器であり、前記システムがさらに、
    システム温度を測定するように構成される温度センサと、
    前記システム温度を受け取り、温度補償信号を生成するように構成される、温度補償回路と、
    前記温度補償信号と前記周波数同調パラメータとを受け取り、改変された周波数同調パラメータを生成するように構成される、第２の加算器であって、前記第１の加算器が前記改変された周波数同調パラメータを受け取るように構成されている、前記第２の加算器と、
    を含む、システム。
  4. 請求項１に記載のシステムであって、分子時計をさらに含み、前記分子時計が、
    前記制御信号を受信して、周波数変調された送信周波数信号を生成するように構成される、周波数信号生成器と、
    前記周波数変調された送信周波数信号と振幅変調信号とを受信し、周波数変調され周波数変調された送信周波数信号を生成するように構成される、トランスミッタと、
    前記振幅変調され周波数変調された送信周波数信号を受信し、吸収信号を生成するように構成される、物理セルと、
    前記吸収信号を受信し、受信信号を生成するように構成される、レシーバと、
    前記受信信号を前記入力信号に変換するように構成されるアナログ－デジタルコンバータ（ＡＤＣ）と、
    を含む、システム。
  5. 請求項４に記載のシステムであって、
    前記加算器が第１の加算器であり、
    前記システムが、前記入力信号を受信しＤＣ補償信号を生成するように構成される、ＤＣフィードバック回路をさらに含み、
    前記分子時計が、前記ＤＣ補償信号を前記受信信号から減算して差信号を得るように構成される第２の加算器をさらに含み、
    前記ＡＤＣが、前記差信号を前記入力信号に変換するようにさらに構成される、システム。
  6. 請求項５に記載のシステムであって、前記差信号をフィルタリングして、フィルタリングされた差信号を得るように構成されるアンチエイリアシングフィルタをさらに含み、前記ＡＤＣが、前記フィルタリングされた差信号を前記入力信号に変換するように構成される、システム。
  7. 請求項４に記載のシステムであって、前記周波数信号生成器が、
    基準周波数信号を生成するように構成されるタイミングコアと、
    前記基準周波数信号を前記制御信号に基づいて乗算して、周波数変調された合成周波数信号を得るように構成される、分数－Ｎシンセサイザと、
    前記周波数変調された合成周波数信号を乗算して、前記周波数変調された送信周波数信号を得るように構成される、周波数乗算器と、
    を含む、システム。
  8. 請求項７に記載のシステムであって、前記分子時計が分数－Ｎ周波数分周器をさらに含み、前記分数－Ｎ周波数分周器が、
    前記周波数変調された合成周波数信号と周波数変調相殺信号とを受信し、
    出力クロック信号を生成する、
    ように構成される、システム。
  9. 請求項７に記載のシステムであって、
    前記分数－Ｎシンセサイザが第１の分数－Ｎシンセサイザであり、
    前記デジタル処理回路が、第２の周波数同調パラメータを生成するようにさらに構成され、
    前記分子時計が、第２の分数－Ｎシンセサイザをさらに含み、前記第２の分数－Ｎシンセサイザが、前記基準周波数信号と前記第２の周波数同調パラメータとを受け取り、出力クロック信号を生成するように構成される、システム。
  10. 請求項７に記載のシステムであって、
    前記分数－Ｎシンセサイザが第１の分数－Ｎシンセサイザであり、
    前記周波数同調パラメータが第１の周波数同調パラメータであり、
    前記デジタル処理回路が、第２の周波数同調パラメータを生成するようにさらに構成され、
    前記加算器が、前記第２の周波数同調パラメータと前記周波数変調信号とを受け取り、前記制御信号を生成するように構成され、
    前記分子時計が、第２の分数－Ｎシンセサイザをさらに含み、前記第２の分数－Ｎシンセサイザが、前記基準周波数信号と前記第１の周波数同調パラメータとを受け取り、出力クロック信号を生成するように構成される、
    前記第１の分数－Ｎシンセサイザが、前記出力クロック信号を前記制御信号で周波数乗算して、前記周波数変調された送信周波数信号を得るようにさらに構成される、システム。
  11. 請求項７に記載のシステムであって、
    前記周波数同調パラメータが第１の周波数同調パラメータであり、
    前記デジタル処理回路が、第２の周波数同調パラメータを生成するようにさらに構成され、
    前記加算器が、前記第２の周波数同調パラメータと前記周波数変調信号とを受け取り、前記制御信号を生成するように構成され、
    前記分子時計が、前記周波数同調パラメータを受け取り、第１の周波数同調パラメータを生成するようにさらに構成され、
    前記タイミングコアが、前記基準周波数信号を、前記第１の周波数同調パラメータに基づいて生成するようにさらに構成され、
    前記基準周波数信号が出力クロック信号である、システム。
  12. 請求項４に記載のシステムであって、
    前記分子時計が、
    システム温度を測定するように構成される温度センサと、
    前記システム温度を受け取り温度補償信号を生成するように構成される、温度補償回路と、
    をさらに含み、
    前記加算器が第１の加算器であり、
    前記システムが、前記温度補償信号と前記周波数同調パラメータとを受け取り、改変された周波数同調パラメータを生成するように構成される、第２の加算器をさらに含み、
    前記第１の加算器が、前記改変された周波数同調パラメータを受け取るように構成される、システム。
  13. デバイスであって、
    デジタル処理回路であって、
    デバイス入力に結合され、第１の相関器入力と第１の相関器出力とを有する、第１の相関器と、
    前記第１の相関器出力に結合され、第１のフィルタ出力を有する、第１のフィルタと、
    前記第１の相関器出力に結合され、第２の相関器入力と第２の相関器出力とを有する、第２の相関器と、
    前記第２の相関器出力に結合され、第２のフィルタ出力を有する、第２のフィルタと、
    を含む、前記デジタル処理回路と、
    第１の周波数変調（ＦＭ）出力と第２のＦＭ出力とを有し、前記第１のＦＭ出力が前記第１の相関器入力に結合される、周波数変調器と、
    前記第２のＦＭ出力に結合される第１の加算器入力と、前記第１のフィルタ出力に結合される第２の加算器入力とを有する、加算器と、
    第１の振幅変調（ＡＭ）入力と、第２のＡＭ入力と、ＡＭ出力とを有し、前記第１のＡＭ入力が前記第２のＦＭ出力に結合され、前記第２のＡＭ入力が前記第２のフィルタ出力に結合される、振幅変調器と、
    を含む、デバイス。
  14. 請求項１３に記載のデバイスであって、
    前記デジタル処理回路がさらに、
    前記デバイス入力に結合され、第３の相関器入力と第３の相関器出力とを有する、第３の相関器と、
    前記第３の相関器出力に結合され、第３のフィルタ出力を有する、第３のフィルタと、
    を含み、
    前記周波数得変調器が、前記第３の相関器入力に結合される第３のＦＭ出力をさらに含み、
    前記振幅変調器が、前記第３のフィルタ出力に結合される第３のＡＭ入力をさらに含む、デバイス。
  15. 請求項１４に記載のデバイスであって、
    前記デジタル処理回路がさらに、
    前記デバイス入力に結合され、第４の相関器入力と第４の相関器出力とを有する、第４の相関器と、
    前記第４の相関器出力に結合され、第４のフィルタ出力を有する、第４のフィルタと、
    を含み、
    前記周波数得変調器が、前記第４の相関器入力に結合される第４のＦＭ出力と、前記第４のフィルタ出力に結合されるＦＭ入力とをさらに含む、デバイス。
  16. 請求項１５に記載のデバイスであって、前記加算器が第１の加算器であり、前記デバイスがさらに、
    前記デバイス入力と前記第１、第２、第３、及び第４の相関器との間に結合され、遅延出力を有する、遅延回路と、
    前記デバイス入力に結合される正の第３の加算器入力と、前記遅延出力に結合される負の第４の加算器入力と、前記第１、第２、及び第３の相関器に結合される第２の加算器入力とを有する、第２の加算器と、
    前記デバイス入力に結合される正の第５の加算器入力と、前記遅延出力に結合される正の第６の加算器入力と、前記第４の相関器に結合される第３の加算器出力とを有する、第３の加算器と、
    を含む、デバイス。
  17. 請求項１５に記載のデバイスであって、前記デバイス入力に結合される高速フーリエ変換（ＦＦＴ）プロセッサをさらに含み、
    前記ＦＦＴプロセッサが、前記第１、第２、及び第３の相関器に結合される第１のＦＦＴ出力と、前記第４の相関器に結合される第２のＦＦＴ出力とを有する、
    デバイス。
  18. 請求項１３に記載のデバイスであって、ゲーティングデバイスをさらに含み、前記ゲーティングデバイスが、前記デバイス入力と前記第１及び第２の相関器との間に結合される、デバイス。
  19. 装置であって、
    入力信号を受信するように構成される第１の相関器入力と、第１の信号を受信するように構成される第２の相関器入力と、第１の相関器出力とを有する、第１の相関器と、
    前記第１の相関器出力に結合される第１のフィルタ入力と第１のフィルタ出力とを有する、第１のフィルタと、
    前記第１の相関器出力に結合される第３の相関器入力と、第２の信号を受信するように構成される第４の相関器入力と、第２の相関器出力とを有する、第２の相関器と、
    前記第２の相関器出力に結合される第２のフィルタ入力と、第２のフィルタ出力とを有する、第２のフィルタと、
    前記入力信号を受信するように構成される第５の相関器入力と、第３の信号を受信するように構成される第６の相関器入力と、第３の相関器出力とを有する、第３の相関器と、
    前記第３の相関器出力に結合される第３のフィルタ入力と第３のフィルタ出力とを有する、第３のフィルタと、
    前記第１、第２、及び第３の信号と周波数変調（ＦＭ）信号とを生成するように構成される周波数変調器と、
    前記ＦＭ信号を受信するように構成される第１の加算器入力と、前記第１のフィルタ出力結合される第２の加算器入力とを有する、加算器と、
    前記ＦＭ信号を受信するように構成される第１の振幅変調（ＡＭ）入力と、前記第２のフィルタ出力に結合される第２のＡＭ入力と、前記第３のフィルタ出力に結合される第３のＡＭ入力と、ＡＭ出力とを有する、振幅変調器と、
    を含む、装置。
  20. 請求項１９に記載の装置であって、
    前記入力信号を受信するように構成される第７の相関器入力と、第４の信号を受信するように構成される第８の相関器入力と、第４の相関器出力とを有する、第４の相関器と、
    前記第４の相関器出力に結合される第４のフィルタ入力と、第４のフィルタ出力とを有する、第４のフィルタと、
    をさらに含み、
    前記周波数変調器が、前記第４の信号を生成するようにさらに構成され、前記第４の相関器出力に結合されるＦＭ入力を含む、
    装置。
  21. 請求項１９に記載の装置であって、予備信号を受信し前記入力信号を生成するように構成される、ゲーティングデバイスをさらに含む、装置。
  22. 請求項１９に記載の装置であって、
    前記加算器が第１の加算器であり、
    前記装置がさらに、
    予備信号を受信し遅延信号を生成するように構成される遅延回路、及び
    前記予備信号を受信するように構成される正の第３の加算器入力と、前記遅延信号を受信するように構成される負の第４の加算器入力と、前記入力信号を生成するように構成される第２の加算器出力と、を有する、第２の加算器、
    を含む、装置。
  23. 請求項２２に記載の装置であって、
    前記入力信号が第１の入力信号であり、
    前記装置がさらに、
    前記予備信号を受信するように構成される第５の加算器入力と、前記遅延信号を受信するように構成される第６の加算器入力と、第２の入力信号を生成するように構成される第３の加算器出力とを有する、第３の加算器と、
    前記第２の入力信号を受信するように構成される第７の相関器入力と、第４の信号を受信するように構成される第８の相関器入力と、第４の相関器出力と、を有する、第４の相関器と、
    前記第４の相関器出力に結合される第４のフィルタ入力と、第４のフィルタ出力とを有する、第４のフィルタと、
    を含み、
    前記周波数変調器が、前記第４の信号を生成するようにさらに構成されており、前記第４の相関器出力に結合されるＦＭ入力を含む、
    装置。
  24. 請求項１９に記載の装置であって、予備信号を受信し前記入力信号を生成するように構成される、高速フーリエ変換（ＦＦＴ）プロセッサをさらに含む、装置。
  25. 請求項２４に記載の装置であって、
    前記入力信号が第１の入力信号であり、
    前記装置がさらに、
    第２の入力信号を受信するように構成される第７の相関器入力と、第４の信号を受信するように構成される第８の相関器入力と、第４の相関器出力とを有する、第４の相関器と、
    前記第４の相関器出力に結合される第４のフィルタ入力と、第４のフィルタ出力とを有する、第４のフィルタと、
    を含み、
    前記ＦＦＴプロセッサが、前記第２の入力信号を生成するようにさらに構成され、
    前記周波数変調器が、前記第４の信号を生成するようにさらに構成されており、前記第４の相関器出力に結合されるＦＭ入力を含む、
    装置。
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