JP2024516508A - 電力半導体装置および電力半導体装置を製造するための方法 - Google Patents

電力半導体装置および電力半導体装置を製造するための方法 Download PDF

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Abstract

電力半導体装置（１）が提供され、－ 第１の導電型のドリフト層（２）と、－ 第１の導電型とは異なる第２の導電型の少なくとも２つのウェル領域（３）と、－ 少なくとも１つの中間領域（４）とを備え、－ 少なくとも２つのウェル領域（３）および少なくとも１つの中間領域（４）は、第１の側面でドリフト層（２）内に設けられ、－ 少なくとも１つの中間領域（４）は、少なくとも２つのウェル領域（３）の間に設けられ、－ 少なくとも１つの中間領域（４）は、第１の導電型の少なくとも１つの第１のドープ領域（５）と、第２の導電型の少なくとも１つの第２のドープ領域（６）とを備える。

Description

本発明は、電力半導体装置および電力半導体装置を製造するための方法に関する。
典型的には、電力半導体装置、例えば、炭化ケイ素金属酸化膜半導体電界効果トランジスタ（ＳｉＣ ＭＯＳＦＥＴｓ：ｓｉｌｉｃｏｎ ｃａｒｂｉｄｅ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ－ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒｓ）は、同様に定格されたシリコン絶縁ゲートバイポーラトランジスタ（Ｓｉ ＩＧＢＴｓ：ｓｉｌｉｃｏｎ ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒｓ）と比較して切替え損失を低減するように例示的に構成される。輸送またはｅモビリティ用途を考慮すると、エンドユーザは、短絡能力、なだれ耐久性および電流過負荷状態など、障害状態動作に関してすべての必要な基準を装置が満たすことを例示的に要求する。
文献ＵＳ２０２０／２１９９８０Ａ１は、半導体装置を開示している。文献ＣＮ１０７２７５３９３Ａは、炭化ケイ素ＭＯＳＦＥＴ装置およびその調製方法を開示している。文献ＵＳ２０１４／１８３５５３Ａ１は、ゲート酸化膜界面での電界が低減されたトランジスタ装置およびその作成方法を開示している。
本開示の実施形態は、効率が改良された電力半導体装置に関する。本開示の他の実施形態は、このような電力半導体装置を製造するための方法に関する。
目的は、独立請求項の主題によって達成される。さらなる実施形態は、従属請求項および以下の説明から明らかである。
本発明の第１の態様は、電力半導体装置に関する。本明細書および以下において「電力」という用語は、例えば、１００Ｖを超え、かつ／または１０Ａを超える電圧および電流を処理するように適合された電力半導体装置を指す。
電力半導体装置は、ＭＯＳベースの装置、例えば、電力金属絶縁半導体電界効果トランジスタ（電力ＭＩＳＦＥＴ：ｐｏｗｅｒ ｍｅｔａｌ ｉｎｓｕｌａｔｉｎｇ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ－ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）である。ＭＩＳＦＥＴという用語は、ゲートに絶縁材料として酸化膜を有する金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴｓ）も含むものとする。電力半導体装置は、絶縁ゲート絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）であってもよい。
例示的には、電力ＭＩＳＦＥＴは、ワイドバンドギャップ材料を含み、この材料は炭化ケイ素であってもよい。このように、電力半導体装置は、電力ＳｉＣ ＭＩＳＦＥＴとして例示的に具体化される。
第１の態様の実施形態によれば、電力半導体装置は、第１の導電型のドリフト層を含む。
例えば、ドリフト層は、半導体材料を含むか、または半導体材料からなる。例示的には、半導体材料はＳｉＣである。例えば、ドリフト層は第１のドーパントを含む。例示的には、第１のドーパントはｎ型ドーパントである。この場合、第１の導電型はｎ型導電性である。
ドリフト層は、例えば、主延在面を有する。例えば、横方向は主延在面に平行に合わせ、鉛直方向は主延在面に垂直に合わせる。
実施形態によれば、電力半導体は、第１の導電型とは異なる第２の導電型の少なくとも２つのウェル領域を含む。少なくとも２つのウェル領域は、例示的に、互いに横方向に分離される。例えば、ウェル領域のそれぞれは、主な延在方向に沿って延在する。ウェル領域の主な延在方向は、互いに平行に合わせてもよい。
ウェル領域は、例えば、ドリフト層の半導体材料と同じ材料である半導体材料を含むか、または半導体材料からなる。例示的には、ウェル領域は、ｐ型ドーパントなどの第２のドーパントを含む。この場合、第２の導電型はｐ型導電性である。
ウェル領域がｐ型導電性である場合、第２の導電型は第１の導電型とは異なるため、ドリフト層はｎ型導電性であり、逆もまた同様である。
例示的には、ウェル領域は、ドーピング工程によってドリフト層内に生成される。例えば、第２のドーパントがドリフト層内へ導入される。ドリフト層への第２のドーパントの導入により、ウェル領域は、例示的に生成する。
実施形態によれば、電力半導体装置は、少なくとも１つの中間領域を含む。例示的には、中間領域は主延在方向に沿って延在する。中間領域の主延在方向は、ウェル領域の主延在方向に平行に合わせる。
中間領域は、例えば、ドリフト層の半導体材料と同じ材料である半導体材料を含むか、または半導体材料からなる。例示的には、中間領域は、さらなるドーピング工程によってドリフト層内に生成する。例えば、中間領域は、第１のドーパントまたは第２のドーパントのうちの少なくとも１つをドリフト層内へ導入することによって生成する。「第１のドーパントまたは第２のドーパントのうちの少なくとも１つが導入される」という言い方は、第１のドーパントが導入されるか、第２のドーパントが導入されるか、または第１のドーパントおよび第２のドーパントが導入されるかのいずれかの場合を包含するものとする。このような表現は、開示全体を通して同じように理解されるものとする。
例示的には、このような中間領域を備えた電力半導体装置、例えば、電力ＳｉＣ ＭＩＳＦＥＴは、中間領域を有しない電力ＳｉＣ ＭＩＳＦＥＴとは対照的に、比較的低減されたオン抵抗を有する。
電力半導体装置の実施形態によれば、少なくとも２つのウェル領域および少なくとも１つの中間領域は、電力半導体装置の第１の側面に設けられる。
ウェル領域は、第１の側面から第１の深さまで鉛直方向に延在する。ウェル領域は、接合電界効果トランジスタ（ＪＦＥＴ：ｊｕｎｃｔｉｏｎ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）領域として機能する中間領域の深さよりも浅い第１の深さを有することができる。あるいは、ウェル領域は、中間領域と同じ深さを有してもよく、または中間領域よりも深くてもよい。さらに、中間領域は、例示的には、第１の側面から、第２の深さまたは第３の深さのうちの少なくとも１つまで延在する。例えば、第２の深さまたは第３の深さのうちの少なくとも１つは、第１の深さと少なくとも同じ深さである。例示的には、第２の深さまたは第３の深さのうちの少なくとも１つは、第１の深さと同じ深さである。あるいは、第２の深さまたは第３の深さのうちの少なくとも１つは、例示的に、第１の深さよりも小さい。
例えば、電力半導体装置の第１の側面での第１の主表面は平坦に形成される。第１の主表面は、横方向に平行に延在する。すなわち、ウェル領域の上面および中間領域の上面が、第１の主表面の一部である。
電力半導体装置の実施形態によれば、少なくとも１つの中間領域は、少なくとも２つのウェル領域のうちの２つの間に設けられる。例示的には、中間領域は、２つのウェル領域の間に挟まれる。例えば、中間領域は、２つの隣接するウェル領域に直接接触している。この場合、ウェル領域の上面および中間領域の上面は、互いに面一に終端する。
第１の深さ、第２の深さおよび第３の深さが等しい場合、例示的には、ウェル領域の底面および中間領域の底面が互いに面一に終端する。
電力半導体装置の実施形態によれば、少なくとも１つの中間領域は、第１の導電型の少なくとも１つの第１のドープ領域および第２の導電型の少なくとも１つの第２のドープ領域を含む。例えば、第１のドープ領域は第１の側面から第２の深さまで延在し、第２のドープ領域は第１の側面から第３の深さまで延在する。
例えば、中間領域は、さらなる第１のドーパントおよびさらなる第２のドーパントを含む。例示的には、第１のドープ領域は、さらなる第１のドーパントを含む。例えば、さらなる第１のドーパントはｎ型ドーパントである。さらに、第２のドープ領域は、例示的に、さらなる第２のドーパントを含む。例えば、さらなる第２のドーパントはｐ型ドーパントである。
例示的には、さらなる第１のドーパントは、第１のドーパントと同じドーパントである。さらに、さらなる第２のドーパントは、例示的に、第２のドーパントと同じドーパントである。
さらなる第１のドーパントおよびさらなる第２のドーパントは、例えば、イオン注入工程によってドリフト層内に組み込まれる。
対照的に、ｎ型ドーパントのみでドープされた中間領域のみを有する先行技術の電力ＳｉＣ ＭＯＳＦＥＴは、ゲート－ドレイン容量（ＣＧＤ：ｇａｔｅ－ｄｒａｉｎ ｃａｐａｃｉｔａｎｃｅ）の増加に関連して短絡能力が低減する。さらに、ｎ型ドーパントのみでドープされたそのような中間領域は、ゲート酸化膜が受ける電界の増加を起こし、例えば、中間領域の上方に配置される。
電力半導体装置は、例えば、電力ＳｉＣ ＭＩＳＦＥＴであり、中間領域が第１のドープ領域および第２のドープ領域を有するとともに、とりわけ、以下の利点を有する。第１のドープ領域により、第１の導電型の中間領域のみを有する電力ＳｉＣ ＭＩＳＦＥＴとは対照的に、電力半導体装置のオン抵抗が低減される。さらに、第２のドープ領域により、以下に詳述するように、例示的に、ゲートが配置される中間領域の上方の電界が、効果的に低減される。したがって、例えば、中間領域の上方に配置されるゲート酸化膜は、高電界から保護される。
電力半導体装置の少なくとも１つの実施形態によれば、少なくとも１つの中間領域は、主延在方向に沿って延在し、少なくとも１つの第１のドープ領域および少なくとも１つの第２のドープ領域は、主延在方向に沿って連続して設けられる。例えば、第１のドープ領域および第２のドープ領域は、主延在方向に沿って直接接触して互いに隣接して配置される。
電力半導体装置の少なくとも１つの実施形態によれば、少なくとも１つの第１のドープ領域または少なくとも１つの第２のドープ領域のうちの少なくとも１つの最大ドーピング濃度が、ドリフト層の最大ドーピング濃度よりも少なくとも２倍または少なくとも５倍高い。例示的には、ドリフト層は、最大ドーピング濃度が平均ドーピング濃度に対応するように、均質的なドーピング濃度を有する。
例示的には、少なくとも１つの第１のドープ領域または少なくとも１つの第２のドープ領域のうちの少なくとも１つの最大ドーピング濃度は、ドリフト層のドーピング最大濃度よりも少なくとも１桁または２桁高い大きさである。
例えば、第１のドープ領域は、最大ドーピング濃度がドリフト層の最大ドーピング濃度よりも少なくとも２倍または少なくとも５倍高い。さらに、第２のドープ領域は、例示的に、最大ドーピング濃度がドリフト層の最大ドーピング濃度よりも少なくとも２倍または少なくとも５倍高い。
電力半導体装置の少なくとも１つの実施形態によれば、少なくとも１つの第１のドープ領域または少なくとも１つの第２のドープ領域のうちの少なくとも１つの最大ドーピング濃度は、少なくとも１・１０１４ｃｍ－３、最大でも１・１０１８ｃｍ－３である。
電力半導体装置の少なくとも１つの実施形態によれば、少なくとも１つの第１のドープ領域または少なくとも１つの第２のドープ領域のうちの少なくとも１つの幅は、少なくとも０．５μｍ、最大でも５μｍである。幅は、中間領域の主延在方向に垂直である第１のドープ領域または第２のドープ領域のうちの少なくとも１つの広がりである。例示的には、横方向における少なくとも２つのウェル領域の間の距離は、少なくとも０．５μｍ、最大でも５μｍである。
例示的には、オン抵抗は、第１のドープ領域の幅に依存する。例えば、中間領域の幅は、第１のドープ領域および第２のドープ領域を有していない電力ＳｉＣ ＭＯＳＦＥＴと比較して、比較的低減することができる。幅を低減しながら、第１のドープ領域内で電荷担体密度が増加し、したがってオン抵抗がさらに低減する。例示的には、増加した電荷担体密度はＣＧＤも同様に増加させ、これは中間領域の上方の電界の増加につながることができる。第２のドープ領域により、以下でより詳細に説明するように、ＣＧＤは効果的に低減する。したがって、中間領域の上方の電界は、効果的に低減することができる。
さらなる利点は、例えば、ＣＧＤの低減により、短絡挙動も、中間領域を有していない電力ＳｉＣ ＭＯＳＦＥＴと比較して少なくとも維持されることである。例えば、本明細書で説明する電力半導体装置は、例えば、少なくとも１０ｍｓの短絡能力を有する。
電力半導体装置の少なくとも１つの実施形態によれば、少なくとも１つの第１のドープ領域または少なくとも１つの第２のドープ領域のうちの少なくとも１つの長さは、少なくとも０．５μｍ、最大でも１．５μｍである。例えば、長さは、中間領域の主延在方向に沿った第１のドープ領域または第２のドープ領域のうちの少なくとも１つの広がりである。
電力半導体装置の少なくとも１つの実施形態によれば、少なくとも２つのウェル領域の第１の深さは、少なくとも１つの第１のドープ領域の第２の深さ、および少なくとも１つの第２のドープ領域の第３の深さと、最大でも同じ大きさである。各深さは、鉛直方向において、第１のドープ領域または第２のドープ領域およびウェル領域のうちの少なくとも１つの広がりである。
第１のドープ領域の第２の深さは、第２のドープ領域の第３の深さとは異なることが可能である。例えば、第１のドープ領域の第２の深さは、第２のドープ領域の第３の深さよりも深く、逆もまた同様である。
電力半導体装置の少なくとも１つの実施形態によれば、第２の深さまたは第３の深さのうちの少なくとも１つは、少なくとも５０ｎｍ、最大でも１．５μｍである。
電力半導体装置の少なくとも１つの実施形態によれば、少なくとも１つの第１のドープ領域のうちの少なくとも１つ、または少なくとも１つの第２のドープ領域のうちの少なくとも１つが、少なくとも２つのウェル領域に直接接触している。例示的には、第１のドープ領域および第２のドープ領域の両方が、中間領域の全幅にわたって延在し、ウェル領域に直接接触している。
電力半導体装置の少なくとも１つの実施形態によれば、少なくとも１つの第１のドープ領域および少なくとも１つの第２のドープ領域のうちの少なくとも１つは、少なくとも２つのウェル領域に対して横方向に離隔される。例示的には、第１のドープ領域および第２のドープ領域の両方が、中間領域の全幅にわたって延在せず、したがって、ウェル領域に直接接触していない。
電力半導体装置の少なくとも１つの実施形態によれば、少なくとも１つの第２のドープ領域は、少なくとも２つのウェル領域から横方向に離隔される。例示的には、第２のドープ領域は、中間領域の全幅にわたって延在していない。すなわち、第２のドープ領域は、例示的に、ウェル領域から横方向に離隔される。
例えば、第１のドープ領域は、第２のドープ領域とウェル領域との間に横方向に延在する。例示的には、第１のドープ領域は、第２のドープ領域とウェル領域との間で横方向に配置される。別の実施形態では、ドリフト層は、第２のドープ領域とウェル領域との間を横方向に延在する。例示的には、ドリフト層は、第２のドープ領域とウェル領域との間に横方向に配置される。
電力半導体装置の少なくとも１つの実施形態によれば、少なくとも１つの中間領域にゲートが設けられる。ゲートは、例示的に、ゲート接点およびゲート絶縁体を含む。ゲート接点は、金属を含むか、または金属からなる。ゲート絶縁体は、例えば、電気絶縁性酸化膜または高ｋ誘電体などの電気絶縁材料を含む。ＳｉＯ２の誘電率は３．９であり、「高ｋ」誘電材料は誘電率ｋ＞３．９を有することが示される。
例えば、ゲート接点は、少なくとも領域において、導電様式で外部接触可能である。さらに、ゲート接点は、ゲート絶縁体に例示的に埋め込まれる。すなわち、ゲート絶縁体は、外部接触領域を除くゲート接点のすべての外面を覆う。
電力半導体装置の少なくとも１つの実施形態によれば、第１の側面とは反対側の第２の側面でのドリフト層に裏面金属層が設けられる。例えば、裏面金属層は、第２の側面でのドリフト層の第２の主表面に設けられる。例えば、裏面金属層は第２の主表面を完全に覆う。
裏面金属層は、例えば、金属を含むか、または金属からなる。例えば、裏面金属層は、電極であり、導電様式で外部接触可能である。
例示的には、ゲートおよび裏面金属層の平面視における重なりは、第２のドープ領域の幅および長さに依存する。
さらなる利点は、とりわけ、第２のドープ領域により、ゲートおよび裏面金属層の平面視における重なりは、第２のドープ領域を有していない電力ＳｉＣ ＭＯＳＦＥＴと比較して低減されることである。すなわち、第２のドープ領域ＣＧＤも効果的に低減し、したがってゲートにさらされる電界が低減する。これは、例えば、耐久性のある電力半導体装置につながる。
少なくとも１つの実施形態によれば、電力半導体装置は、第１の導電型の少なくとも２つのソース領域をさらに含む。
ソース領域は、例えば、ドリフト層の半導体材料と同じ材料である半導体材料を含むか、または半導体材料からなる。例示的には、ソース領域は、ｎ型ドーパントなどの第１のドーパントを含む。この場合、第１の導電型はｎ型導電性である。模範的には、ソース領域の最大ドーピング濃度は、ドリフト層の最大ドーピング濃度よりも少なくとも２桁または３桁高い大きさである。
電力半導体装置の少なくとも１つの実施形態によれば、少なくとも２つのソース領域のうちの少なくとも１つが、少なくとも２つのウェル領域のそれぞれに設けられる。例えば、各ソース領域は、ウェル領域のうちの１つに埋め込まれる。すなわち、ソース領域の外面は、ソース領域の上面を除いて、ウェル領域で覆われる。例示的には、ソース領域の上面およびウェル領域の上面は互いに面一に終端する。
例えば、ソース領域、例示的には、ソース領域の上面は、少なくとも領域において、導電様式で外部接触可能である。
電力半導体装置の少なくとも１つの実施形態によれば、ゲートは、少なくとも、横方向の箇所で、少なくとも２つのソース領域と重なる。例示的には、平面視では、ゲートは、横方向に、少なくとも、中間領域、ウェル領域およびソース領域を備えた領域に重なる。
電力半導体装置の少なくとも１つの実施形態によれば、第１の導電型のドレイン層が、第２の側面でドリフト層に配置される。例示的には、ドレイン層は、ドリフト層と裏面金属層との間に配置される。例えば、ドレイン層の最大ドーピング濃度は、ドリフト層の最大ドーピング濃度よりも少なくとも２桁高く、例示的には５倍高い大きさである。
本発明の第２の態様は、電力半導体装置を製造するための方法に関する。例えば、本明細書に説明される実施形態のいずれかによる電力半導体装置は、この方法で製造することができる。したがって、本方法について開示されたすべての特徴は、電力半導体装置についても開示され、逆もまた同様である。
本方法の実施形態では、第１の導電型のドリフト層が設けられる。第１の導電型とは異なる第２の導電型の少なくとも２つのウェル領域は、ドーピング工程によってドリフト層の第１の側面に生成する。少なくとも１つの中間領域は、さらなるドーピング工程によってドリフト層の第１の側面に生成する。ゲートは、少なくとも１つの中間領域に設け、裏面金属層は第１の側面と反対側のドリフト層の第２の側面でドリフト層に設ける。少なくとも１つの中間領域は、少なくとも２つのウェル領域のうちの２つの間に生成される。少なくとも１つの中間領域は、第１の導電型の少なくとも１つの第１のドープ領域および第２の導電型の少なくとも１つの第２のドープ領域を含む。少なくとも１つの第１のドープ領域および少なくとも１つの第２のドープ領域は、少なくとも２つのウェル領域に対して横方向に離隔する。
中間領域を生成することは、ウェル領域を生成することの後または前に行ってもよい。
本発明の主題は、添付の図面に図示される例示的な実施形態を参照して以下においてより詳細に説明する。
例示的な実施形態による電力半導体装置の断面図を概略的に示す。 例示的な実施形態による電力半導体装置の断面図を概略的に示す。 先行技術によるＳｉＣ ＭＩＳＦＥＴの例示的なドーピング濃度および例示的な実施形態によるＳｉＣ ＭＩＳＦＥＴのドーピング濃度を概略的に示す。 先行技術によるＳｉＣ ＭＩＳＦＥＴおよび例示的な実施形態によるＳｉＣ ＭＩＳＦＥＴの電流電圧図を概略的に示す。 例示的な実施形態による電力半導体装置の断面図を概略的に示す。
図面に使用した参照符号およびそれらの意味は、参照符号の一覧に要約形態で列挙する。原則として、図において、同一部品には同じ参照符号を付ける。
図１の例示的な実施形態による電力半導体装置１は、示した順に積層される裏面金属層と、ドレイン層９と、ドリフト層２とを備える。隣接する層は互いに直接接触している。ドレイン層９およびドリフト層２は、第１の導電型である。例えば、第１の導電型はｎ型導電性である。例示的には、ドリフト層はエピタキシャルドリフト層である。すなわち、ドリフト層は、例えば、エピタキシャル工程によって生成する。
ドレイン層９の最大ドーピング濃度は、ドリフト層２の最大ドーピング濃度よりも高い。
すなわち、ドリフト層２は低ドープ層であり、ドレイン層９は高ドープ層である。ドリフト層２およびドレイン層９は、ＳｉＣで形成される半導体材料を含む。あるいは、半導体材料は、ＧａＮ、Ａｌ２Ｏ３またはダイヤモンドなどの任意の他のワイドバンドギャップ材料に基づく。
例えば、ｎドープされるドレイン層９は、高くドープされたｐ型コレクタ層で置き換えることができる。この場合、電力半導体装置１はＩＧＢＴである。
電力半導体装置１は、ドリフト層２の第１の側面で、第１の導電型とは異なる第２の導電型の２つのウェル領域３をさらに備える。第１の側面は、裏面金属層８から離れた方を向く。例えば、第２の導電型はｐ型導電性である。ウェル領域３は、例えば、ドーピング工程によってドリフト層２内に生成する。例えば、第２のドーパントがドリフト層２に導入され、それによってウェル領域３を第１の深さまで生成する。
２つのウェル領域３は、横方向に互いから分離される。換言すれば、２つのウェル領域３は、横方向に互いに距離を有して、ドリフト層２に配置される。２つのウェル領域３のそれぞれは、主延在方向に沿って延在する。さらに、２つのウェル領域３の２つの主延在方向は、互いに平行に合わせる。
中間領域４は、第１の側面で２つのウェル領域３の間に配置され、また主延在方向に沿って延在する。中間領域４の主延在方向は、２つのウェル領域３の２つの主延在方向に平行である。ウェル領域３は、さらなるドーピング工程によってドリフト層２内に例示的に生成する。これにより、中間領域４は、第２の深さおよび第３の深さまで生成される。
第１の導電型の２つのソース領域７は、第２の導電型の各ウェル領域３に設けられる。模範的には、ソース領域の最大ドーピング濃度は、ドリフト層の最大ドーピング濃度よりも少なくとも２桁または３桁高い大きさである。
電力半導体装置１は２つのウェル領域３を備えるので、電力半導体装置１は４つのソース領域７を備える。ウェル領域３の１つに設けられる２つのソース領域７は、横方向に互いに離隔して配置される。換言すれば、各ウェル領域３に配置された２つのソース領域７は、横方向に互いに距離を有する。さらに、２つのソース領域７のそれぞれは、主延在方向に沿って延在する。２つのソース領域７の２つの主延在方向は、互いに平行に合わせ、ウェル領域３の主延在方向に平行に合わせる。
第２の導電型のプラグ１０は、ウェル領域３ｓのそれぞれにおける２つのソース領域７の間に配置してもよく、プラグ１０はまた、主延在方向に沿って延在する。プラグ１０の主延在方向は、２つのソース領域７の２つの主延在方向と平行である。プラグ１０は、最大ドーピング濃度が、ウェル領域３よりも少なくとも３倍高くてもよい。
プラグ１０は、さらなるドーピング工程によってウェル領域３内に、例示的に生成する。プラグ１０は、ウェル領域３の第１の深さよりも小さい深さでウェル領域３に設けてもよい。プラグ１０はまた、深さがウェル領域３の深さと同じでもよく、またはプラグ１０は、ウェル領域３よりも大きい深さを有してもよい。
ウェル領域３の上面、ソース領域７の上面、プラグ１０の上面および中間領域４の上面が、共通の平面内に配置される。
さらに、中間領域４は、第１の導電型の２つの第１のドープ領域５および第２の導電型の２つの第２のドープ領域６を含む。第１のドープ領域５は、第１の側面から第２の深さまで延在し、第２のドープ領域６は、第１の側面から第３の深さまで延在し、ここで、これらの深さの両方は、ウェル領域３の第１の深さよりも小さい。例えば、第１の側面は、ドレイン層９から離れた方を向く電力半導体装置の共通面から形成される。この例示的な実施形態では、第２の深さおよび第３の深さは互いに等しい。
例えば、第２の深さおよび第３の深さは、第１の深さと等しいか、または、それより深い。
第１のドープ領域５は、例えば、ｎ型ドーパントである、さらなる第１のドーパントを含む。さらに、第２のドープ領域６は、例えば、ｐ型ドーパントである、さらなる第２のドーパントを含む。さらなる第１のドーパントは、第１のドーパントと同じであってもよく、さらなる第２のドーパントは、第２のドーパントと同じであってもよい。また、第１のドープ領域５および第２のドープ領域６の最大ドーピング濃度は、ドリフト層２の最大ドーピング濃度よりも少なくとも２倍または少なくとも５倍、高い。
２つの第１のドープ領域５および２つの第２のドープ領域６は、中間領域４の主延在方向に沿って連続して交互に配置される。第１のドープ領域５および第２のドープ領域６のそれぞれは、中間領域４の全幅にわたって延在する。すなわち、第１のドープ領域５および第２のドープ領域６のそれぞれがウェル領域３に直接接触している。
第１のドープ領域５および第２のドープ領域６のこのような配置は、例示的に、より低いＣＧＤ値、したがって、より良好なゲート制御およびより速い切替えをもたらす。
また、図１による電力半導体装置１は、図２に示されるようにゲート１１をさらに備える。ゲート１１は、ゲート接点１３およびゲート絶縁体１２を備える。さらに、ゲート１１は、中間領域４、２つのウェル領域３、および異なるウェル領域３のソース領域７のうちの２つに設けられる。すなわち、ゲート１１は、平面視において中間領域４、２つのウェル領域３、および異なるウェル領域３のソース領域７のうちの２つと重なる。
図３の上部では、先行技術による対応するドーピング濃度を有するＳｉＣ ＭＯＳＦＥＴの３次元図が示される。
図３の下部では、例示的な実施形態による対応するドーピング濃度を有するＳｉＣ ＭＩＳＦＥＴである電力半導体装置の３次元図が示される。電力半導体装置１は、第１のドープ領域５および第２のドープ領域６を有する中間領域４を備える。
ドリフト層２は、例えば、ｎ型導電性の最大ドーピング濃度が約５・１０１２ｃｍ－３である。第１の領域は、ｎ型導電性の最大ドーピング濃度が約６・１０１７ｃｍ－３であり、ｐ型導電性の最大ドーピング濃度が、約６・１０１７ｃｍ－３である。ウェル領域３は、例えば、ｐ型導電性の最大ドーピング濃度が約６・１０１７ｃｍ－３であり、これは約１・１０１４ｃｍ－３まで連続的に減少する。さらに、ソース領域７は、例えば、ｎ型導電性の最大ドーピング濃度が約１・１０２０ｃｍ－３である。
電流Ｉは、単位がアンペアＡで、図４により図のｙ軸に示される。さらに、電圧Ｖは、単位がボルトＶで、ｘ軸に示される。下のＩ－Ｖ曲線は、第１の領域および第２の領域を備える中間領域４を有していない先行技術によるＳｉＣ ＭＯＳＦＥＴに対応する。例示的には、下のＩ－Ｖ曲線は、図３の上部の３次元構造に依存して計算される。
上のＩ－Ｖ曲線は、例示的な実施形態によるＳｉＣ ＭＩＳＦＥＴである電力半導体装置１に対応する。例示的には、上のＩ－Ｖ曲線は、図３の下部の３次元構造に依存して計算される。
異なる導電型の第１の領域および第２の領域を備える中間領域４は、電力半導体装置１のオン抵抗の低減につながる。
図１の例示的な実施形態による電力半導体装置１とは対照的に、第１の導電型の第１のドープ領域５および第２の導電型の第２のドープ領域６は、横方向にウェル領域３まで延在しない。第１のドープ領域５および第２のドープ領域６は、同じ幅を有し、これは、２つの隣接するウェル領域の間の距離未満である。この場合、ドリフト層２は、ウェル領域３と第１のドープ領域５と第２のドープ領域６との間にある。
参照符号
１ 電力半導体装置
２ ドリフト層
３ ウェル領域
４ 中間領域
５ 第１のドープ領域
６ 第２のドープ領域
７ ソース領域
８ 裏面金属層
９ ドレイン層
１０ プラグ
１１ ゲート
１２ ゲート接点
１３ ゲート絶縁体

Claims (12)

  1. 電力半導体装置（１）であって、
    － 第１の導電型のドリフト層（２）と、
    － 前記第１の導電型とは異なる第２の導電型の少なくとも２つのウェル領域（３）と、
    － 少なくとも１つの中間領域（４）と、
    － 前記少なくとも１つの中間領域（４）に設けられたゲート（１１）と、
    － 前記電力半導体装置（１）の第１の側面とは反対側の第２の側面で前記ドリフト層（２）に設けられた裏面金属層（８）と、を備え、
    － 前記少なくとも２つのウェル領域（３）および前記少なくとも１つの中間領域（４）は、前記電力半導体装置（１）の前記第１の側面に設けられ、
    － 前記少なくとも１つの中間領域（４）は、前記少なくとも２つのウェル領域（３）のうちの２つの間に設けられ、
    － 前記少なくとも１つの中間領域（４）は、前記第１の導電型の少なくとも１つの第１のドープ領域（５）と、前記第２の導電型の少なくとも１つの第２のドープ領域（６）とを備え、
    － 前記少なくとも１つの第１のドープ領域（５）および前記少なくとも１つの第２のドープ領域（６）は、前記少なくとも２つのウェル領域（３）に対して横方向に離隔される、電力半導体装置（１）。
  2. － 前記少なくとも１つの中間領域（４）は、主延在方向に沿って延在し、
    － 前記少なくとも１つの第１のドープ領域（５）および前記少なくとも１つの第２のドープ領域（６）は、前記主延在方向に沿って連続して設けられる、先行する請求項に記載の電力半導体装置（１）。
  3. 前記少なくとも１つの第１のドープ領域（５）または前記少なくとも１つの第２のドープ領域（６）のうちの少なくとも１つの最大ドーピング濃度は、前記ドリフト層（２）の最大ドーピング濃度よりも少なくとも２倍または少なくとも５倍高い、先行する請求項のいずれか１項に記載の電力半導体装置（１）。
  4. 前記少なくとも１つの第１のドープ領域（５）または前記少なくとも１つの第２のドープ領域（６）のうちの少なくとも１つの前記最大ドーピング濃度は、少なくとも１・１０１４ｃｍ－３、最大でも１・１０１８ｃｍ－３である、先行する請求項のいずれか１項に記載の電力半導体装置（１）。
  5. 前記少なくとも１つの第１のドープ領域（５）または前記少なくとも１つの第２のドープ領域（６）のうちの少なくとも１つの幅は、少なくとも０．５μｍ、最大でも５μｍである、先行する請求項のいずれか１項に記載の電力半導体装置（１）。
  6. 前記少なくとも１つの第１のドープ領域（５）または前記少なくとも１つの第２のドープ領域（６）のうちの少なくとも１つの長さは、少なくとも０．５μｍ、最大でも１．５μｍである、先行する請求項のいずれか１項に記載の電力半導体装置（１）。
  7. 前記少なくとも２つのウェル領域（３）の第１の深さは、前記少なくとも１つの第１のドープ領域（５）の第２の深さと、および前記少なくとも１つの第２のドープ領域（６）の第３の深さと、最大でも同じである、先行する請求項のいずれか１項に記載の電力半導体装置（１）。
  8. 前記第２の深さまたは前記第３の深さのうちの少なくとも１つは、少なくとも５０ｎｍ、最大でも１．５μｍである、請求項７に記載の電力半導体装置（１）。
  9. 複数の第１のドープ領域（５）および複数の第２のドープ領域（６）は、前記主延在方向に沿って連続して交互に配置される、請求項２に記載の電力半導体装置（１）。
  10. － 前記第１の導電型の少なくとも２つのソース領域（７）をさらに備え、
    － 前記少なくとも２つのソース領域（７）のうちの少なくとも１つは前記少なくとも２つのウェル領域（３）のそれぞれに設けられる、先行する請求項のいずれか１項に記載の電力半導体装置（１）。
  11. 前記ゲート（１１）は、少なくとも横方向の箇所において前記少なくとも２つのソース領域（７）と重なる、請求項１０に記載の電力半導体装置（１）。
  12. － 第１の導電型のドリフト層（２）を設けることと、
    － ドーピング工程によって、前記ドリフト層（２）の第１の側面で前記第１の導電型とは異なる第２の導電型の少なくとも２つのウェル領域（３）を生成することと、
    － さらなるドーピング工程によって、前記ドリフト層（２）の前記第１の側面で少なくとも１つの中間領域（４）を生成することと、
    － 前記少なくとも１つの中間領域（４）にゲート（１１）を設けることと、
    － 前記第１の側面とは反対側の前記ドリフト層の第２の側面で前記ドリフト層（２）に裏面金属層（８）を設けることとを含み、
    － 前記少なくとも１つの中間領域（４）は、前記少なくとも２つのウェル領域（３）のうちの２つの間に生成され、
    － 前記少なくとも１つの中間領域（４）は、前記第１の導電型の少なくとも１つの第１のドープ領域（５）および前記第２の導電型の少なくとも１つの第２のドープ領域（６）を備え、
    － 前記少なくとも１つの第１のドープ領域（５）および前記少なくとも１つの第２のドープ領域（６）は、前記少なくとも２つのウェル領域（３）に対して横方向に離隔する、電力半導体装置（１）を製造するための方法。
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