JP2023118033A - 露出したボンドワイヤを備える半導体デバイスパッケージ - Google Patents

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Abstract

【課題】半導体デバイスのパッケージ及びその組み立ての方法を提供する。
【解決手段】半導体デバイスパッケージ１００は、電気回路を有する第１の基板１０６と、順に積み重ねられた半導体ダイ１０８ａ～ｄ及び互いに電気的に接続されたボンドワイヤ１１０ａ～ｄを含む。ボンドワイヤは、半導体ダイを互いに、かつ、電気回路に電気的に結合する。第１の半導体ダイに接続された第１の部分と、第２の半導体ダイに接続された第２の部分と、第１の部分と第２の部分との間の中間部分と、を有する第１のボンドワイヤが存在する。半導体デバイスパッケージは、半導体ダイを封入する成形コンパウンド１１２と、第１のボンドワイヤの第１の部分及び第２の部分と、を更に含む。第１のボンドワイヤの中間部分は、成形コンパウンドの上部平坦面１３６に沿って露出しており、露出した中間部分を介して第２の半導体デバイスパッケージ１０４を結合するために使用される。
【選択図】図１

Description

本開示は、概して、半導体デバイス（例えば、ＮＡＮＤフラッシュデバイス）及びそのアセンブリのパッケージングに関し、より具体的には、１つ以上の他のパッケージ化された半導体デバイスに結合するように構成された半導体デバイスのパッケージ、及びその組み立ての方法に関する。
半導体デバイスパッケージは、通常、１つ以上の集積回路（integrated circuit、ＩＣ）ダイ（例えば、ＮＡＮＤダイ、特定用途向け集積回路（application－specific integrated circuit、ＡＳＩＣ）ダイ、コントローラダイなど）及び／又はダイと基板の間で電気信号を伝達するボンドワイヤ又はソルダボールによって基板に電気的に結合された他の半導体デバイスを含む。半導体デバイスパッケージは、多くの場合、記憶容量を増やすために１つ以上の他の半導体デバイスパッケージに結合されている。半導体デバイスパッケージの結合には、多くの場合、一方の半導体デバイスパッケージを別の半導体デバイスパッケージに電気的に接続する垂直ボンドワイヤの使用が含まれる。垂直ボンドワイヤは、多くの場合、ワイヤスイープが発生しやすく、その上に電気接続が形成され得る比較的小さい表面積を提供する。更に、限られた空間内で多数のダイが積み重ねられている単一の半導体デバイスパッケージでは、半導体ダイ間の機械的支持が不足しているために、ダイの屈曲及び／又は崩壊が発生することが多い。
一実施形態では、電気回路を有する第１の基板を含む半導体デバイスパッケージがあり、複数の半導体ダイが順に積み重ねられ、第１の基板の上に位置付けられている。半導体デバイスパッケージはまた、互いに電気的に接続され、互いに、かつ第１の基板上の電気回路に、複数の半導体ダイを電気的に結合する複数のボンドワイヤを含み、複数のボンドワイヤは、複数の半導体ダイの第１の半導体ダイに接続された第１の部分と、複数の半導体ダイの第２の半導体ダイに接続された第２の部分と、第１の部分と第２の部分との間の中間部分と、を有する第１のボンドワイヤを含む。半導体デバイスパッケージはまた、複数の半導体ダイを封入する成形コンパウンドと、第１のボンドワイヤの第１の部分と、第１のボンドワイヤの第２の部分と、を含み、成形コンパウンドは、上部平坦面及び側部平坦面を有し、側部平坦面は、上部平坦面に実質的に垂直である。第１のボンドワイヤの中間部分は、成形コンパウンドの上部平坦面に沿って露出している。第１のボンドワイヤの中間部分は、導電性構成要素に接触するように構成されている。
いくつかの実施形態では、導電性構成要素は、成形コンパウンドの上部平坦面上に位置付けられた導電性パッドである。いくつかの実施形態では、半導体デバイスパッケージは、第２の基板、ソルダボール、第３の半導体ダイ、及び第３の半導体ダイを第２の基板に電気的に結合する第２のボンドワイヤを更に含み、ソルダボールは、第３の半導体ダイが、複数の半導体ダイ及び第１の基板の電気回路と電気通信するように、導電性パッドに電気的に接続されている。
いくつかの実施形態では、半導体デバイスパッケージは、各々が複数の半導体ダイを第１の基板の電気回路に電気的に結合する第３のボンドワイヤのセットを更に含み、第３のボンドワイヤのセットの各第３のボンドワイヤは、複数の半導体ダイの第１の半導体ダイに接続された第１の部分と、複数の半導体ダイの第２の半導体ダイに接続された第２の部分と、第３のボンドワイヤのセットの各々の第１の部分と第２の部分との間に延在する中間部分と、を含む。成形コンパウンドは、第３のボンドワイヤのセットの各々の第１の部分及び第２の部分を封入することができ、第３のボンドワイヤの各々の中間部分は、成形コンパウンドの上部平坦面に沿って露出されることができ、ボンドワイヤの第３のセットの各ボンドワイヤの中間部分は、複数の導電性構成要素の各々に接触するように構成され得る。
いくつかの実施形態では、導電性パッドは、成形コンパウンドの上部平坦面に結合され、第１のボンドワイヤの中間部分に電気的に接続されている。いくつかの実施形態では、中間部分は、第１のボンドワイヤの断面よりも大きい表面積を有する。いくつかの実施形態では、第２の半導体ダイは、第１の半導体ダイと第１の基板との間に配置されている。
別の実施形態では、電気回路を有する第１の基板を含む半導体デバイスパッケージがあり、複数の半導体ダイが順に積み重ねられ、第１の基板の上に位置付けられている。半導体デバイスパッケージは、互いに電気的に接続され、複数の半導体ダイを互いに、かつ第１の基板上の電気回路に、電気的に結合する複数のボンドワイヤを更に含み、複数のボンドワイヤは、複数の半導体ダイの第１の半導体ダイに接続された第１の部分と、第１の基板の電気回路に接続された第２の部分と、第１の部分と第２の部分との間の中間部分と、を有する第１のボンドワイヤを含む。半導体デバイスパッケージは、複数の半導体ダイを封入する成形コンパウンドと、第１のボンドワイヤの第１の部分と、第１のボンドワイヤの第２の部分と、を更に含み、成形コンパウンドは、上部平坦面及び側部平坦面を有し、側部平坦面は上部平坦面に実質的に垂直である。第１のボンドワイヤの中間部分は、成形コンパウンドの側部平坦面に沿って露出され、第１のボンドワイヤの中間部分は、導電性構成要素と接触するように構成される。
いくつかの実施形態では、導電性構成要素は、成形コンパウンドの側部平坦面上に位置付けられた再分配層である。いくつかの実施形態では、半導体デバイスパッケージは、上部平坦面及び電気回路を有しており、上部平坦面は、第１の基板の上部平坦面に概ね垂直に配向されている第２の基板と、第２の基板の上部平坦面に電気的に接続された第２の再分配層と、成形コンパウンドの側部平坦面上に位置付けられた再分配層を第２の再分配層に電気的に接続するソルダボールと、を更に含む。
いくつかの実施形態では、半導体デバイスパッケージは、上部平坦面と電気回路とを有する第３の基板であって、上部平坦面が第１の基板の上部平坦面に概ね平行に配向されている第３の基板と、順に積み重ねられ、第３の基板の上に位置付けられている第２の複数の半導体ダイと、互いに電気的に接続され、第２の複数の半導体ダイを互いに、かつ第３の基板上の電気回路に、電気的に結合する第２の複数のボンドワイヤであって、第２の複数の半導体ダイの第１の半導体ダイに接続された第１の部分、第３の基板の電気回路に接続された第２の部分、及び第１の部分と第２の部分との間の中間部分を有する第１のボンドワイヤを含む、第２の複数のボンドワイヤと、第２の複数の半導体ダイ、第１のボンドワイヤの第１の部分、及び第１のボンドワイヤの第２の部分を封入する第２の成形コンパウンドであって、上部平坦面及び側部平坦面を有し、側部平坦面が上部平坦面に実質的に垂直である第２の成形コンパウンドと、第２の成形コンパウンドの側部平坦面に結合された第３の再分配層と、第３の再分配層に電気的に接続された第２のソルダボールと、を更に含む。第１のボンドワイヤの中間部分が、第２の成形コンパウンドの側部平坦面に沿って露出しており、第３の再分配層に電気的に接続されており、第２のソルダボールが、第２の基板の上部平坦面に電気的に接続された第４の再分配層に電気的に接続されている。
いくつかの実施形態では、導電性パッドは、成形コンパウンドの側部平坦面に結合され、第１のボンドワイヤの中間部分に電気的に接続される。いくつかの実施形態では、中間部分は、第１のボンドワイヤの断面よりも大きい表面積を有する。
別の実施形態では、電気回路を有する第１の基板を提供することと、第１の基板に結合された１つ以上の構成要素を提供することと、を含む、半導体デバイスパッケージを形成する方法があり、１つ以上の構成要素は、順に積み重ねられ、第１の基板の上に位置付けられた複数の半導体ダイと、互いに電気的に接続され、互いに、かつ第１の基板上の電気回路に、複数の半導体ダイを電気的に結合する複数のボンドワイヤと、を含み、複数のボンドワイヤは、複数の半導体ダイの第１の半導体ダイに接続された第１の部分と、複数の半導体ダイの第２の半導体ダイに接続された第２の部分と、第１の部分と第２の部分との間の中間部分と、を有する第１のボンドワイヤを含む。本方法は、複数の半導体ダイ、並びに第１のボンドワイヤの第１の部分及び第２の部分を成形コンパウンドで封入することであって、成形コンパウンドは上部平坦面及び側部平坦面を有し、側部平坦面は上部平坦面と実質的に垂直である、封入することと、第１のボンドワイヤの中間部分を成形コンパウンドの上部平坦面に沿って露出させることと、を更に含む。第１のボンドワイヤの中間部分は、導電性構成要素に接触するように構成される。
いくつかの実施形態では、導電性構成要素は、導電性パッドのうちの１つであり、成形コンパウンドの表面上に形成された再分配層である。いくつかの実施形態では、本方法は、第２の基板を提供することと、ソルダボールを提供することと、第３の半導体ダイを提供することと、第３の半導体ダイを第２の基板に電気的に結合する第２のボンドワイヤを提供することと、第３の半導体ダイが、複数の半導体ダイ及び第１の基板の電気回路と電気通信するように、ソルダボールを導電性パッドに電気的に接続することと、を更に含む。いくつかの実施形態では、導電性構成要素は、第１のボンドワイヤの中間部分において成形コンパウンドの上面に結合される。
いくつかの実施形態では、本方法は、各々が複数の半導体ダイを第１の基板の電気回路に電気的に結合する第３のボンドワイヤのセットを提供することであって、第３のボンドワイヤのセットの各第３のボンドワイヤが複数の半導体ダイの第１の半導体ダイに接続された第１の部分、複数の半導体ダイの第２の半導体ダイに接続された第２の部分、及び第３のボンドワイヤのセットの各々の第１の部分と第２の部分との間に延在する中間部分を含む、提供することと、第３のボンドワイヤのセットの各々の第１の部分及び第２の部分を成形コンパウンドで封入することと、成形コンパウンドの上部平坦面に沿って露出される第３のボンドワイヤの各々の中間部分を露出することと、を更に含み、第３のボンドワイヤのセットの各ボンドワイヤの中間部分が複数の導電性構成要素の各々に接触するように構成されている。いくつかの実施形態では、中間部分は、第１のボンドワイヤの断面よりも大きい表面積を有する。いくつかの実施形態では、第２の半導体ダイは、第１の半導体ダイと第１の基板との間に配置されている。
別の実施形態では、電気回路を有する第１の基板を提供することと、第１の基板に結合された１つ以上の構成要素を提供することと、を含む、半導体デバイスパッケージを形成する方法があり、１つ以上の構成要素は、順に積み重ねられ、第１の基板の上に位置付けられた複数の半導体ダイと、互いに電気的に接続され、互いに、かつ第１の基板上の電気回路に、複数の半導体ダイを電気的に結合する複数のボンドワイヤと、を含み、複数のボンドワイヤは、複数の半導体ダイの第１の半導体ダイに接続された第１の部分と、複数の半導体ダイの第２の半導体ダイに接続された第２の部分と、第１の部分と第２の部分との間の中間部分と、を有する第１のボンドワイヤを含む。本方法は、複数の半導体ダイ、並びに第１のボンドワイヤの第１の部分及び第２の部分を成形コンパウンドで封入することであって、成形コンパウンドは上部平坦面及び側部平坦面を有し、側部平坦面は上部平坦面と実質的に垂直である、封入することと、第１のボンドワイヤの中間部分を成形コンパウンドの側部平坦面に沿って露出させることであって、第１のボンドワイヤの中間部分が導電性構成要素に接触するように構成されている、露出させることと、を更に含む。
前述の発明の概要、及び以下の発明を実施するための形態は、添付の図面と併せて読むことで、よりよく理解されることになる。本開示を例示する目的で、現在好ましい実施形態が図面に示されており、同様の参照番号は、全体を通して同様の要素を示す。しかしながら、本開示の態様は、異なる形態で具体化されることができ、したがって、本明細書に記載のされた例示の実施形態に限定されるものとして解釈されるべきではないことに留意されたい。添付の図面に示されている要素は、必ずしも縮尺通りに描かれておらず、むしろ、その中の主題の重要な特徴を強調するために誇張されている可能性がある。更に、開示された実施形態を理解するために必ずしも必要ではない要素を省略することによって、図面は簡略化されている可能性がある。
本開示の例示的な実施形態による、露出されたボンドワイヤを備える半導体デバイスパッケージの断面側面図である。
図１の組み合わされた半導体デバイスパッケージの第１の半導体デバイスパッケージの一部分の断面側面図である。
本開示の別の例示的な実施形態による、組み合わせられた半導体デバイスパッケージの断面側面図である。
図３の組み合わせられた半導体デバイスパッケージの第１の半導体デバイスパッケージの断面側面図である。
成形コンパウンドの側部平坦面に沿って部分的に露出したボンドワイヤを備える第１の半導体デバイスパッケージの一部分の断面側面図である。
本開示の別の例示的な実施形態による、第１の半導体デバイスパッケージの一部分の断面側面図である。
図１～図２の組み合わせられた半導体デバイスパッケージの組み立て方法を示している。 図１～図２の組み合わせられた半導体デバイスパッケージの組み立て方法を示している。 図１～図２の組み合わせられた半導体デバイスパッケージの組み立て方法を示している。 図１～図２の組み合わせられた半導体デバイスパッケージの組み立て方法を示している。 図１～図２の組み合わせられた半導体デバイスパッケージの組み立て方法を示している。 図１～図２の組み合わせられた半導体デバイスパッケージの組み立て方法を示している。 図１～図２の組み合わせられた半導体デバイスパッケージの組み立て方法を示している。 図１～図２の組み合わせられた半導体デバイスパッケージの組み立て方法を示している。
本開示の実施形態による、部分的に露出されたボンドワイヤを有する半導体デバイスパッケージの代替的アセンブリを示す断面側面図である。 本開示の実施形態による、部分的に露出されたボンドワイヤを有する半導体デバイスパッケージの代替的アセンブリを示す断面側面図である。
ここで、代表的な実施形態が示されている添付の図面を参照して、本主題を以下により完全に説明する。しかしながら、本主題は、異なる形態で具体化されることができ、本明細書に記載の実施形態に限定されると解釈されるべきではない。むしろ、これらの実施形態は、当業者に説明し、当業者が可能にするために提供されている。
図１を参照すると、本開示の例示的な実施形態による、概して１００と示された露出したボンドワイヤを備える半導体デバイスパッケージの断面側面図が示されている。半導体デバイスパッケージ１００は、互いに電気的に接続された第１の半導体デバイスパッケージ１０２及び第２の半導体デバイスパッケージ１０４を含み得る。第１の半導体デバイスパッケージ１０２は、第１の基板１０６、１つ以上の半導体ダイ１０８ａ～１０８ｄ、及びボンドワイヤ１１０ａ～１１０ｂを含み得、これらのすべては、第１の成形コンパウンド１１２内に少なくとも部分的に封入されている。第２の半導体デバイスパッケージ１０４は、第２の基板１１４、１つ以上の半導体ダイ１１６ａ～１１６ｄ、及びボンドワイヤ１１８ａ～１１８ｄを含み得、これらのすべては、第２の成形コンパウンド１２０内に少なくとも部分的に封入されている。第１の成形コンパウンド１１２及び／又は第２の成形コンパウンド１２０は、例えば、エポキシ成形コンパウンド（epoxy molding compound、ＥＭＣ）又は当技術分野で知られている他の封止材料を含み得る。
第１の半導体デバイスパッケージ１０２及び／又は第２の半導体デバイスパッケージ１０４は、システムインパッケージ（system－in－package、ＳｉＰ）などの任意のタイプの半導体デバイスであり得る。１つの非限定的な例では、第１の半導体デバイスパッケージ１０２及び／又は第２の半導体デバイスパッケージ１０４は、記憶デバイス（例えば、セキュアデジタル（secure digital、ＳＤ）カード又はマルチメディアカード（MultiMediaCard、ＭＭＣ））であり、半導体ダイ１０８ａ～１０８ｄ及び１１６ａ～１１６ｄはＮＡＮＤメモリダイである。いくつかの実施形態では、半導体デバイスパッケージ１００は、ＳｉＰ又はパッケージオンパッケージ（package－on－package、ＰｏＰ）などの任意のタイプの半導体デバイスであり得る。
いくつかの実施形態では、第１の基板１０６は、第１の半導体デバイスパッケージ１０２の機械的ベース支持体、及び第１の半導体デバイスパッケージ１０２内に収容された半導体ダイ１０８ａ～１０８ｄへのアクセスを提供する電気インターフェース（又は電気回路）であり得る。例えば、第１の基板１０６は、導電性（例えば、銅）トレース、接地層、及び／又は電源層を使用してデータをルーティングするための少なくとも１つの層を含む、第１の基板１０６内に配置された複数の金属層を含み得る。いくつかの実施形態では、第１の基板１０６は、その上に半導体ダイ１０８ａ～１０８ｄ及び／又は他の要素のうちの少なくとも１つが取り付けられている、上部平坦面１２２を含む。半導体ダイ１０８ａ～１０８ｄの各々は、第１の基板の上部平坦面１２２に実質的に平行な上部平坦面を含むことができる。第１の半導体デバイスパッケージ１０２は、第１の基板１０６の底部平坦面１２６に取り付けられ、第１の基板１０６と電気通信する１つ以上のソルダボール１２４を含むことができる。１つ以上のソルダボール１２４は、第１の半導体デバイスパッケージ１０２の外部の１つ以上の他の電気部品（図示せず）に第１の半導体デバイスパッケージ１０２を電気的及び／又は機械的に結合するように構成され得る。
いくつかの実施形態では、第２の基板１１４は、第２の半導体デバイスパッケージ１０４の機械的ベース支持体、及び第２の半導体デバイスパッケージ１０４内に収容された半導体ダイ１１６ａ～１１６ｄへのアクセスを提供する電気的インターフェースであり得る。例えば、第２の基板１１４は、第２の基板１１４内に配置された複数の金属層を含み得、導電性（例えば、銅）トレース、接地層、及び／又は電源層を使用してデータをルーティングするための少なくとも１つの層を含む。いくつかの実施形態では、第２の基板１１４は、半導体ダイ１１６ａ～１１６ｄ及び／又は他の要素のうちの少なくとも１つが取り付けられている上部平坦面１２８を含む。第２の半導体デバイスパッケージ１０４は、第２の基板１１４の底部平坦面１３２に取り付けられ、第２の基板１１４と電気通信する１つ以上のソルダボール１３０を含むことができる。以下でより詳細に考察されるように、１つ以上のソルダボール１３０は、第２の半導体デバイスパッケージ１０４を第１の半導体デバイスパッケージ１０２に電気的及び／又は機械的に結合するように構成され得る。
いくつかの実施形態では、半導体ダイ１０８ａ～１０８ｄは積み重ねられており、順に重ねられて最底部の半導体ダイ１０８ａが、第１の基板１０６の上部平坦面１２２に結合される。例えば、半導体ダイ１０８ａは、第１の基板１０６の上部平坦面１２２に結合されており、半導体ダイ１０８ｂは、半導体ダイ１０８ａの上面に結合されており、その後、同様に続く。４枚の半導体ダイ１０８ａ～１０８ｄのみが示されているが、第１の半導体デバイスパッケージ１０２は、４枚未満又は４枚を超える半導体ダイを含み得ることが理解されるであろう。例えば、第１の半導体デバイスパッケージ１０２は、図１に示されているものと同様に、順に積み重ねられた１～２４枚の半導体ダイを含み得る。同様に、半導体ダイ１１６ａ～１１６ｄは、順に積み重ねられることができ、最底部の半導体ダイ１１６ａは、第２の基板１１４の上部平坦面１２８に結合されることができる。４枚の半導体ダイ１１６ａ～１１６ｄのみが第２の半導体デバイスパッケージ１０４に含まれて示されているが、４枚未満又は４枚を超える半導体ダイが第２の半導体デバイスパッケージ１０４に含まれ得ることが理解されるであろう。例えば、第２の半導体デバイスパッケージ１０４は、図１に示されているものと同様の順に積み重ねられた１～２４枚の半導体ダイを含み得る。
いくつかの実施形態では、第１の半導体デバイスパッケージ１０２は、半導体ダイ１０８ａ～１０８ｄ及び／又は半導体ダイ１１６ａ～１１６ｄとの電気通信を提供するように構成されたコントローラ１０９を含む。いくつかの実施形態では、コントローラ１０９は、半導体ダイ１０８ａ～１０８ｄ及び／又は半導体ダイ１１６ａ～１１６ｄの機能を制御するように構成された特定用途向け集積回路（application specific integrated circuit、ＡＳＩＣ）チップである。いくつかの実施形態では、コントローラ１０９は、１つ以上のボンドワイヤ１１１によって基板１０６に電気的に接続されている。他の実施形態では、コントローラ１０９は、フリップチップ実装装置を使用して第１の基板１０６に取り付けられ、電気的に接続されている、フリップチップダイである。
各半導体ダイ１０８ａ～１０８ｄは、対応するボンドワイヤ１１０ａ～１１０ｄのうちの１つを介して、隣接する半導体ダイ１０８ａ～１０８ｄ及び／又は第１の基板１０６に電気的に接続され得る。例えば、半導体ダイ１０８ａは、ボンドワイヤ１１０ａによって第１の基板１０６に電気的に接続されており、半導体ダイ１０８ｂは、ボンドワイヤ１１０ｂによって半導体ダイ１０８ａに電気的に接続されており、その他も同様に接続されている。このようにして、半導体ダイ１０８ａ～１０８ｄは、互いに、第１の基板１０６と、及び／又はコントローラ１０９と電気通信することができる。同様に、半導体ダイ１１６ａ～１１６ｄは、対応するボンドワイヤ１１８ａ～１１８ｄを介して、隣接する半導体ダイ１１６ａ～１１６ｄと、及び／又は第２の基板１１４と電気的に接続され得る。例えば、半導体ダイ１１６ａは、ボンドワイヤ１１８ａによって第２の基板１１４に電気的に接続され、半導体ダイ１１６ｂは、ボンドワイヤ１１８ｂによって半導体ダイ１１６ａに電気的に接続され、その他も同様に接続されている。このようにして、半導体ダイ１１６ａ～１１６ｄは、互いに、かつ、第２の基板１１４と電気通信することができる。
いくつかの実施形態では、１つ以上のボンドワイヤ１１０ａ～１１０ｄは、第１の半導体デバイスパッケージ１０２を第２の半導体デバイスパッケージ１０４に電気的に結合するように構成される。例えば、ボンドワイヤ１１０ｄは、第１の成形コンパウンド１１２の表面に沿って少なくとも部分的に露出され得、第１の半導体デバイスパッケージ１０２と第２の半導体デバイスパッケージ１０４との間の電気的接続が、ボンドワイヤ１１０ｄを介して形成され得るようになっている。いくつかの実施形態では、第１の半導体デバイスパッケージ１０２は、ボンドワイヤ１１０ｄが少なくとも部分的に露出されている第１の成形コンパウンド１１２の表面に取り付けられた１つ以上の導電性パッド１３４を含む。例えば、ボンドワイヤ１１０ｄの一部分は、第１の成形コンパウンド１１２の上部平坦面１３６に沿って露出され、導電性パッド１３４は、第１の成形コンパウンド１１２の上部平坦面１３６に取り付けられる。第１の成形コンパウンド１１２の上部平坦面１３６は、第１の基板１０６の上部平坦面１２２に、及び／又は半導体ダイ１０８ａ～１０８ｄの上部平坦面に実質的に平行であり得る。第１の成形コンパウンド１１２は、第１の成形コンパウンドの上部平坦面１３６に実質的に垂直である側部平坦面１３７、第１の基板１０６の上部平坦面１２２、及び／又は半導体ダイ１０８ａ～１０８ｄの上部平坦面を含むことができる。導電性パッド１３４の少なくとも１つは、第１の成形コンパウンド１１２の上部平坦面１３６に沿って位置付けられることができ、導電性パッド１３４が、第１の成形コンパウンド１１２の上部平坦面１３６に沿って露出しているボンドワイヤ１１０ｄに電気的に接続されるようになっている。
図１～図２を参照すると、ボンドワイヤ１１０ｄは、第１の部分１３８ａと、第１の部分１３８ａの反対側の第２の部分１３８ｂと、第１の部分１３８ａと第２の部分１３８ｂとの間に延在する中間部分１３８ｃと、を含み得る。第１の部分１３８ａ、第２の部分１３８ｂ、及び中間部分１３８ｃは、ボンドワイヤ１１０ｄが単一構造であるように一体的に形成され得る。第１の部分１３８ａ及び第２の部分１３８ｂは、ボンドワイヤ１１０ｄの第１の端部及び第２の端部であり得る。いくつかの実施形態では、第１の部分１３８ａは、第１の半導体デバイスパッケージ１０２の最上部の半導体ダイ（例えば、半導体ダイ１０８ｄ）に接続されている（例えば、物理的に接続されている、及び／又は電気的に接続されている）。第２の部分１３８ｂは、最上部の半導体ダイの下に位置付けられた隣接する半導体ダイ（例えば、半導体ダイ１０８ｃ）に接続され得る（例えば、物理的に、及び／又は電気的に接続され得る）。最上部の半導体ダイは、第１の基板１０６の上部平坦面１２２の上、かつ、第１の成形コンパウンド１１２の上部平坦面１３６の下に位置付けられ得る。したがって、隣接する半導体ダイ（例えば、半導体ダイ１０８ｃ）は、最上部の半導体ダイと第１の基板１０６の上部平坦面１２２との間に位置付けられ得る。
いくつかの実施形態では、ボンドワイヤ１１０ｄの中間部分１３８ｃは、１つ以上の他の構成要素が中間部分１３８ｃに電気的に接続され得るように、第１の成形コンパウンド１１２の表面に沿って露出される。例えば、中間部分１３８ｃは、第１の成形コンパウンド１１２が中間部分１３８ｃを覆わないように、第１の成形コンパウンド１１２の上部平坦面１３６に沿って露出され得る。このようにして、中間部分１３８ｃは、１つ以上の他の構成要素（例えば、導電性パッド１３４）が電気的に接続され得る第１の成形コンパウンド１１２の上部平坦面１３６で露出した電気的インターフェース面として機能し得る。いくつかの実施形態では、中間部分１３８ｃは、第１の成形コンパウンド１１２の上部平坦面１３６に沿って長さＬ１で延在する。中間部分１３８ｃの長さＬ１は、ボンドワイヤ１１０ｄの断面の直径よりも大きくあり得る。いくつかの実施形態では、中間部分１３８ｃの長さＬ１は、ボンドワイヤ１１０ｄの直径よりも約４倍～２０倍大きい。例えば、ボンドワイヤ１１０ｄの直径は、約２５マイクロメートルであり得、長さＬ１は約２００マイクロメートルであり得る。いくつかの実施形態では、中間部分１３８ｃの長さＬ１は、少なくとも１００マイクロメートルである。
図２では、中間部分１３８ｃは、第１の成形コンパウンド１１２の上部平坦面１３６に概ね平行であるように図示されているが、中間部分１３８ｃは、不規則な、又は平坦でない形状を有し得ることが理解されるであろう。例えば、中間部分１３８ｃは、一般に、長さＬ１に沿って湾曲又は曲げられ得る。
ボンドワイヤ１１０ｄの直径よりも大きい中間部分１３８ｃの長さＬ１は、従来の半導体デバイスパッケージと比較して、電気的インターフェースとして機能し得る第１の成形コンパウンド１１２の上部平坦面１３６で露出される表面積を増加させ得る。例えば、従来の半導体デバイスパッケージでは、半導体ダイは、従来の半導体デバイスパッケージのボンドワイヤが、成形コンパウンドによって完全に封入されていることを除いてボンドワイヤ１１０ａ～１１０ｄに類似しているボンドワイヤを介して互いに電気的に接続される。成形コンパウンドの表面で露出する電気的インターフェース面を提供するために、通常、垂直ボンドワイヤが提供される。垂直ボンドワイヤは、通常、半導体ダイに接続され、その半導体ダイから、半導体デバイスパッケージの構成要素を封入する成形コンパウンドの上部平坦面まで垂直に上向きに延在する。
垂直ボンドワイヤの終端は、通常、成形コンパウンドの上部平坦面に露出しており、１つ以上の他の構成要素が垂直ボンドワイヤに電気的に接続することを可能にする。このように、電気的インターフェース面として機能する垂直ボンドワイヤの終端は、垂直ボンドワイヤの直径によって画定される概して円形の形状を有する。言い換えると、垂直ボンドワイヤは、垂直ボンドワイヤの直径によって画定される概して円形の断面形状を有している。更に、垂直ボンドワイヤは、成形コンパウンドの上部平坦面に対して概して垂直であり、したがって、電気的界面表面もまた、概して円形であり、垂直ボンドワイヤの直径によって画定された表面積を有する。上で考察された本開示の実施形態では、ボンドワイヤ１１０ｄの中間部分１３８ｃは、第１の成形コンパウンドの上部平坦面１３６に対して垂直に配向されていない。代わりに、中間部分１３８ｃは、第１の成形コンパウンド１１２の上部平坦面１３６の一部分に沿って長さＬ１で延在する。このようにして、ボンドワイヤ１１０ｄの中間部分１３８ｃは、電気的インターフェース面を提供するための垂直ボンドワイヤを含む従来の半導体デバイスパッケージと比較して、より大きい電気的インターフェース表面積を提供する。
いくつかの実施形態では、ボンドワイヤ１１０ｄは、従来の半導体デバイスパッケージに含まれる垂直ボンドワイヤと比較して、第１の成形コンパウンド１１２の流動中にワイヤスイープを起こしにくくなり得る。例えば、従来の半導体デバイスパッケージでは、垂直ボンドワイヤは、多くの場合、従来の半導体デバイスパッケージの構成要素を封入する成形コンパウンドの流動中にワイヤスイープを起こしやすい。本開示によるボンドワイヤ１１０ｄは、対向する端部（例えば、第１の部分１３８ａ及び第２の部分１３８ｂ）で半導体ダイ１０８ｃ～１０８ｄに機械的及び電気的に接続され、一方で、垂直ボンドワイヤは、単一の端部で機械的及び電気的に接続される。このようにして、ボンドワイヤ１１０ｄは、従来の半導体デバイスパッケージの垂直ボンドワイヤよりもワイヤスイープを起こしにくくなり得る。
いくつかの実施形態では、１つ以上の導電性パッド１３４は、ボンドワイヤ１１０ｄの中間部分１３８ｃと電気通信することができる。例えば、導電性パッド１３４の少なくとも１つは、ボンドワイヤ１１０ｄの中間部分１３８ｃの長さＬ１の少なくとも一部に沿って、第１の成形コンパウンド１１２の上部平坦面１３６上に位置付けられ得る。このようにして、導電性パッド１３４の少なくとも１つは、ボンドワイヤ１１０ｄに電気的に接続され得る。したがって、導電性パッド１３４は、ボンドワイヤ１１０ｄを介して、第１の半導体デバイスパッケージ１０２の構成要素（例えば、第１の基板１０６、コントローラ１０９、及び／又は半導体ダイ１０８ａ～１０８ｄ）と電気通信することができる。いくつかの実施形態では、導電性パッド１３４は、ボンドワイヤ１１０ｄの中間部分１３８ｃにボンディングされ得る。
いくつかの実施形態では、第２の半導体デバイスパッケージ１０４は、導電性パッド１３４を介して第１の半導体デバイスパッケージ１０２に電気的に接続されている。第２の半導体デバイスパッケージ１０４のソルダボール１３０は、ソルダボール１３０と導電性パッド１３４が、互いに電気通信するように、第１の半導体デバイスパッケージ１０２の導電性パッド１３４に結合され得る。上で考察されたように、導電性パッド１３４の少なくとも１つは、ボンドワイヤ１１０ｄの中間部分１３８ｃに電気的に接続されている。したがって、第２の半導体デバイスパッケージ１０４に含まれるソルダボール１３０のうちの少なくとも１つは、ボンドワイヤ１１０ｄの露出した中間部分１３８ｃに電気的に接続されている導電性パッド１３４に電気的に接続され得る。このようにして、第１の半導体デバイスパッケージ１０２及び第２の半導体デバイスパッケージ１０４は、ボンドワイヤ１１０ｄの中間部分１３８ｃ及び対応するソルダボール１３０に電気的に接続された導電性パッド１３４を介して互いに電気的に接続され得る。したがって、電気信号は、第１の半導体パッケージ１０２と第２の半導体デバイスパッケージ１０４との間で伝送され得る。
いくつかの実施形態では、半導体デバイスパッケージ１００は、第１の半導体デバイスパッケージ１０２と第２の半導体デバイスパッケージ１０４との間にアンダーフィル１４０を含む。いくつかの実施形態では、アンダーフィル１４０は、第１の半導体デバイスパッケージ１０２と第２の半導体デバイスパッケージ１０４との間に機械的ボンディングを提供し、ソルダボール１３０、ボンドワイヤの露出部分（例えば、ボンドワイヤ１１０ｄの中間セクション１３８ｃ）及び導電性パッド１３４を機械的応力から保護し、かつ／又は、増加した熱伝達能力を提供するように構成され得る。アンダーフィル１４０は、第１の成形コンパウンド１１２の上部平坦面１３６と第２の基板１１４の底部平坦面１３２との間の空間に提供され得、ソルダボール１３０、ボンドワイヤ１１０ｄの中間セクション１３８ｃ、及び導電性パッド１３４を少なくとも部分的に封入する。いくつかの実施形態では、アンダーフィル１４０は、ポリマーで構成されている。
２つの半導体デバイスパッケージのみが図１に示されているが、追加の半導体デバイスパッケージが、順に積み重ねられ得、図１に示されているものと同様に、互いに電気的に接続され得ることが理解されるであろう。例えば、図１において、第２の成形コンパウンド１２０の上部平坦面に近接するボンドワイヤの一部分（例えば、ボンドワイヤ１１８ｄの一部分）は、ボンドワイヤ１１０ｄの中間部分１３８ｃが、第１の成形コンパウンド１１２の上部平坦面１３６で露出する方法と同様に、上部平坦面で露出され得る。導電性パッド１３４に類似する１つ以上の導電性パッドは、第２の成形コンパウンド１２０の上部平坦面に結合され得、その少なくとも１つは、ボンドワイヤ１１８ｄの露出部分に電気的に接続され得る。第１の半導体デバイスパッケージ１０２又は第２の半導体デバイスパッケージ１０４のいずれかに概ね類似した第３の半導体デバイスパッケージは、ボンドワイヤ１１８ｄの露出部分に接続された導電性パッドを介して第２の半導体デバイスパッケージ１０４に電気的に接続され得る。いくつかの実施形態では、この構造は、所望の数の半導体ダイ及び／又は半導体デバイスパッケージが、半導体デバイスパッケージ１００に含まれるまで繰り返され得る。
いくつかの実施形態では、半導体デバイスパッケージ１００に含まれる半導体ダイ１０８ａ～１０８ｄ及び１１６ａ～１１６ｄのダイの屈曲及び／又は崩壊のリスクは、従来の半導体デバイスパッケージと比較したとき、防止されることができるか、又は少なくとも低減されることができる。ダイの屈曲及び／又は崩壊は、半導体デバイスパッケージに含まれる１つ以上の半導体ダイが、限られた領域、多数の積み重ねられたダイによって生じる過剰な重量、及び／又は機械的支持の欠如のために曲げられ、又は変形される場合を指す場合がある。例えば、従来の半導体デバイスパッケージは、多くの場合、限られた空間内で階段状のパターンで順に積み重ねられたいくつかの半導体ダイを含む。限られた空間内で順に積み重ねられた半導体ダイの数が増えると、ダイの屈曲及び／又は崩壊のリスクもまた増すことになる。本開示の半導体デバイスパッケージ１００を参照して上記のように、互いに電気通信する半導体ダイを提供することにより、ダイの屈曲及び／又は崩壊のリスクを防止するか、又は少なくとも低減することができる。例えば、半導体デバイスパッケージ１００は、半導体ダイの異なるスタック間（例えば、半導体ダイ１０８ａ～１０８ｄと半導体ダイ１１６ａ～１１６ｄとの間）に配置された少なくとも複数の基板（例えば、第１の基板１０６、第２の基板１１４）を介して、追加の機械的支持を提供する。
図３を参照すると、本開示の別の例示的な実施形態による、全体が２００で指示された、組み合わされた半導体デバイスパッケージの断面側面図が示されている。組み合わされた半導体デバイスパッケージ２００は、互いに電気通信する第１の半導体デバイスパッケージ２０２及び第２の半導体デバイスパッケージ２０４を含み得る。第１の半導体デバイスパッケージ２０２は、第１の基板２０６、１つ以上の半導体ダイ２０８ａ～２０８ｄ、及びコントローラ２０９を含み得る。半導体ダイ２０８ａ～２０８ｄは、ボンドワイヤ２１０ａ～２１０ｄを介して、互いに、かつ／又は第１の基板２０６に電気的に接続され得る。例えば、半導体ダイ２０８ａ～２０８ｄは、ボンドワイヤ２１０ｂ～２１０ｄを介して互いに電気的に接続され、半導体ダイ２０８ａは、ボンドワイヤ２１０ａを介して第１の基板２０６に電気的に接続される。同様に、コントローラ２０９は、ボンドワイヤ２１１を介して第１の基板２０６に電気的に接続され得る。いくつかの実施形態では、半導体ダイ２０８ａ～２０８ｄ、コントローラ２０９、ボンドワイヤ２１０ａ～２１０ｄ及び／又はボンドワイヤ２１１は、第１の成形コンパウンド２１２によって少なくとも部分的に封入されている。第１の成形コンパウンド２１２は、例えば、ＥＭＣ又は当技術分野で知られている他の封入材を含み得る。
第２の半導体デバイスパッケージ２０４は、概して、第１の半導体デバイスパッケージ２０２と同じであり得る。例えば、第２の半導体デバイスパッケージ２０４は、第２の基板２１４、１つ以上の半導体ダイ２１６ａ～２１６ｄ、及びコントローラ２１９を含み得る。半導体ダイ２１６ａ～２１６ｄは、ボンドワイヤ２１８ａ～２１８ｄを介して、互いに、かつ／又は第２の基板２１４に電気的に接続され得る。例えば、半導体ダイ２１６ａ～２１６ｄは、ボンドワイヤ２１８ｂ～２１８ｄを介して互いに電気的に接続され、半導体ダイ２１６ａは、ボンドワイヤ２１８ａを介して第２の基板２１４に電気的に接続されている。同様に、コントローラ２１９は、ボンドワイヤ２２１を介して第２の基板２１４に電気的に接続され得る。いくつかの実施形態では、半導体ダイ２１６ａ～２１６ｄ、コントローラ２１９、ボンドワイヤ２１８ａ～２１８ｄ及び／又はボンドワイヤ２２１は、第２の成形コンパウンド２２０によって少なくとも部分的に封入されている。第２の成形コンパウンド２２０は、例えば、ＥＭＣ又は当技術分野で知られている他の封入材を含み得る。
第１の半導体デバイスパッケージ２０２及び第２の半導体デバイスパッケージ２０４の両方は、ボンドワイヤの少なくとも１つが、上部平坦面ではなく、それぞれの成形コンパウンドの側部平坦面に露出していることを除いて、図１～図２を参照して上述した第１の半導体デバイスパッケージ１０２と同様であり得る。簡潔化のために、基板２０６、２１４、半導体ダイ２０８ａ～２０８ｄ、２１６ａ～２１６ｄ、コントローラ２０９、２１９、及び成形コンパウンド２１２、２２０のすべての機能性は考察されない。図１～図２を参照して上で考察されたように、各々の機能性は、基板１０６、半導体ダイ１０８ａ～１０８ｄ、コントローラ１０９、及び成形コンパウンド１１２と概して同じであり得ることが理解されよう。ボンドワイヤ２１０ａ～２１０ｄ及び２１８ａ～２１８ｄは、ボンドワイヤ２１０ａ～２１０ｄ及び２１８ａ～２１８ｄの各セットの少なくとも１つのボンドワイヤが、それぞれ、第１の成形コンパウンド２１２の側部平坦面２２２において、かつ、第２の成形コンパウンド２２０の側部平坦面２２４において、部分的に露出され得ることを除いて、ボンドワイヤ１１０ａ～１１０ｄと概して同じであり得る。第１の成形コンパウンド２１２の側部平坦面２２２及び第２の成形コンパウンド２２０の側部平坦面２２４は、それぞれ、第１の基板２０６の上部平坦面２０７及び第２の基板２１４の上部平坦面２１５に実質的に垂直であり得る。側部平坦面２２２、２２４は、第１の成形コンパウンド２１２の上部平坦面２２３、及び第２の成形コンパウンド２２０の上部平坦面２２５に対して実質的に垂直であり得る。いくつかの実施形態では、ボンドワイヤ２１０ａ及び２１８ａの少なくとも一部を露出することによって、第１の半導体デバイスパッケージ２０２及び第２の半導体デバイスパッケージ２０４は、図３に示される垂直配向で第３の基板２２６に電気的に結合され得る。例えば、第３の基板２２６は、第１の基板２０６の上部平坦面２０７及び／又は第２の基板２１４の上部平坦面２１５に概して垂直に配向された上部平坦面２３４を含むことができる。
ボンドワイヤ２１０ａ及び２１８ａの露出部分は、水平方向の第１の半導体デバイスパッケージ２０２の側面断面図を示す図４を参照することにより、よりよく理解されるであろう。上述のように、第１の半導体デバイスパッケージ２０２及び第２の半導体デバイスパッケージ２０４は、概ね同じものであり、したがって、簡潔化のために、第１の半導体デバイスパッケージ２０２のみを説明する。しかしながら、第１の半導体デバイスパッケージ２０２の以下の説明は、第２の半導体デバイスパッケージ２０４及びその対応する構成要素に適用され得ることが理解されよう。
ボンドワイヤ２１０ａは、第１の成形コンパウンド２１２の側部平坦面２２２に沿って少なくとも部分的に露出され得、ボンドワイヤ２１０ａが、第１の成形コンパウンド２１２の側部平坦面２２２に結合された導電性パッド及び／又は再分配層（redistribution layer、ＲＤＬ）２２８に電気的に接続されるようになっている。いくつかの実施形態では、ＲＤＬ２２８は、半導体ダイ２０８ａ～２０８ｄを第１の基板２０６に電気的に結合する。例えば、ボンドワイヤ２１０ａは、半導体ダイ２０８ａに電気的に接続された第１の部分２２７ａと、第１の成形コンパウンド２１２の側部平坦面２２２で少なくとも部分的に露出された第２の部分２２７ｂと、を有し得る。ＲＤＬ２２８は、第２の部分２２７ｂの露出領域に電気的に接続され得、ＲＤＬ２２８がボンドワイヤ２１０ａを介して半導体ダイ２０８ａに電気的に結合されるようになっている。したがって、ボンドワイヤ２１０ｂ～２１０ｄは、残りの半導体ダイ２０８ｂ～２０８ｄをＲＤＬ２２８に電気的に結合することができる。ＲＤＬ２２８は、半導体ダイ２０８ａ～２０８ｄがＲＤＬ２２８を介して第１の基板２０６に電気的に結合されるように、第１の基板２０６に電気的に接続され得る。
図５を参照すると、成形コンパウンド２１２の側部平坦面で部分的に露出されたボンドワイヤ４１０ａを備える第１の半導体ダイ２０２の一部分の断面側面図が示されている。ボンドワイヤ４１０ａは、ボンドワイヤ４１０ａが成形コンパウンド２１２の側部平坦面２２２で露出している中間部分４２７ｃを含むことを除いて、ボンドワイヤ２１０ａと概して同じであり得る。ボンドワイヤの第１の部分４２７ａは、半導体ダイ２０８ａに電気的に接続され得、第２の部分４２７ｂは、第１の基板２０６の上部平坦面２０７に電気的に接続され得る。中間部分４２７ｃは、第１の部分４２７ａと第２の部分４２７ｂとの間に延在し、かつ、第１の成形コンパウンド２１２の側部平坦面２２２で露出しているボンドワイヤ４１０ａの部分であり得る。いくつかの実施形態では、中間部分４２７ｃは、導電性パッド又はＲＤＬ２２８が、中間部分４２７ｃに電気的に接続され得るように、第１の成形コンパウンド２１２の長さＬ２に沿って露出される。ＲＤＬ２２８は、中間部分４２７ｃに電気的に接続されているとき、少なくとも第１の基板２０６及び半導体ダイ２０８ａ～２０８ｄと電気通信することができる。いくつかの実施形態では、長さＬ２は、ボンドワイヤ４１０ａの断面よりも大きい。いくつかの実施形態では、長さＬ２は少なくとも１００マイクロメートルである。
成形コンパウンドの長さに沿ってボンドワイヤを露出することの利点は、図１～図２及びボンドワイヤ１１０ｄを参照して上で考察されており、同じ利点がボンドワイヤ４１０ａにも適用されることが分かるであろう。したがって、簡潔化のために、上述の利点については、再度考察されない。
図３～図５を参照すると、第１の半導体デバイスパッケージ２０２及び第２の半導体デバイスパッケージ２０４は、ボンドワイヤ２１０ａ及び／又は４１０ａと同様に露出されたボンドワイヤを含み得ることが理解される。例えば、一実施形態では、第１の半導体デバイスパッケージ２０２は、露出した中間部分４２７ｃを有するボンドワイヤ４１０ａを含み得、第２の半導体デバイスパッケージは、ボンドワイヤ２１０ａと概して同じ構成を有するボンドワイヤ２１８ａを含み得る。別の実施形態では、第１の半導体デバイスパッケージ２０２は、ボンドワイヤ４１０ａを含み得、第２の半導体デバイスパッケージ２０４のボンドワイヤ２１８ａは、ボンドワイヤ４１０ａと概して同じ構成を有し得る。組み合わせられた半導体デバイスパッケージ２００に含まれる半導体デバイスパッケージにおいて、ボンドワイヤ構成の任意の組み合わせが使用され得ることが理解されよう。
いくつかの実施形態では、第１の半導体デバイスパッケージ２０２を第３の基板２２６に電気的に結合するために、ＲＤＬ２２８に電気的に接続されたソルダボール２３０が存在する。例えば、第３の基板２２６は、第３の基板２２６の上部平坦面２３４に電気的に接続された導電性パッド及び／又はＲＤＬ２３２を含み得る。ソルダボール２３０は、第１の半導体デバイスパッケージ２０２のＲＤＬ２２８及び第３の基板２２６のＲＤＬ２３２に電気的に接続され得る。このようにして、第１の半導体デバイスパッケージ２０２は、第１の基板２２６と電気通信することができる。同様に、第２の半導体デバイスパッケージ２０４は、図４を参照して上記で説明したように、ＲＤＬ２２８が、ボンドワイヤ２１０ａに電気的に接続される方法と同様に、ボンドワイヤ２１８ａに電気的に接続されたＲＤＬ２３６を含み得る。第２の半導体デバイスパッケージ２０４は、ＲＤＬ２３６に電気的に接続されたソルダボール２３８を含み得る。第３の基板２２６の上部平坦面２３４に電気的に接続された第２のＲＤＬ２４０があり得、ソルダボール２３８は、第２の半導体デバイスパッケージ２０４が第３の基板２２６に電気的に結合されるように、第２のＲＤＬ２４０に電気的に接続され得る。したがって、第１の半導体デバイスパッケージ２０２及び第２の半導体デバイスパッケージ２０４は、第３の基板２２６を介して互いに電気通信することができる。
いくつかの実施形態では、第１の半導体デバイスパッケージ２０２のＲＤＬ２２８及び対応するソルダボール２３０は、第１のＲＤＬ２２８及び第１のソルダボール２３０であり、半導体デバイスパッケージ２０２は、第３の基板２２６に電気的に接続されるように構成された追加のＲＤＬ及びソルダボールを含む。例えば、第１の半導体デバイスパッケージ２０２は、第２のＲＤＬ２４２と、第２のＲＤＬ２４２に電気的に接続された第２のソルダボール２４４と、を含み得る。第２のＲＤＬ２４２は、第１の成形コンパウンド２１２の側部平坦面２２２に結合され、第１のＲＤＬ２２８から間隔が置かれ得る。第３の基板２２６は、上部平坦面２３４に電気的に接続された第３のＲＤＬ２４６を含み得、第２のソルダボール２４４は、第３のＲＤＬ２４６に電気的に接続され得る。このようにして、第１のＲＤＬ２２８及び第２のＲＤＬ２４２、並びに対応するソルダボール２３０、２４４は、第１の半導体デバイスパッケージ２０２を第３の基板２２６に機械的及び電気的に結合することができる。いくつかの実施形態では、アンダーフィル（図示せず）が、第３の基板２２６の上部平坦面２３４と第１の成形コンパウンド２１２の側部平坦面２２２との間に設けられ、第１の半導体デバイスパッケージ２０２と第３の基板２２６との間に追加の機械的支持を提供する。
第１の半導体デバイスパッケージ２０２と同様に、第２の半導体デバイスパッケージ２０４は、第２の半導体デバイスパッケージ２０４を第３の基板２２６に機械的及び電気的に結合するための１つ以上の追加の再分配層及び対応するソルダボールを含み得る。例えば、ＲＤＬ２３６及びソルダボール２３８は、第２の半導体デバイスパッケージ２０４の第１のＲＤＬ２３６及び第１のソルダボール２３８であり得る。第２のＲＤＬ２４８、第２の半導体デバイスパッケージ２０４に含まれる第２のソルダボール２５０、及び第３の基板２２６の上部平坦面２３４に電気的に接続された第４のＲＤＬ２５２が存在し得る。第１の半導体デバイスパッケージ２０２と同様に、第２のソルダボール２５０は、第２の半導体デバイスパッケージ２０４の第２のＲＤＬ２４８及び第３の基板２２６の第４のＲＤＬ２５２に電気的に接続され得る。このようにして、第１のＲＤＬ２３６及び第２のＲＤＬ２４８並びに対応するソルダボール２３８、２５０は、第２の半導体デバイスパッケージ２０４を第３の基板２２６に機械的及び電気的に結合することができる。いくつかの実施形態では、アンダーフィル（図示せず）が、第３の基板２２６の上部平坦面２３４と第２の成形コンパウンド２２０の側部平坦面２２４との間に設けられ、第２の半導体デバイスパッケージ２０４と第３の基板２２６との間に追加の機械的支持を提供する。
２つの半導体デバイスパッケージ（例えば、第１の半導体デバイスパッケージ２０２及び第２の半導体デバイスパッケージ２０４）が図３に示されているが、組み合わされた半導体デバイスパッケージ２００は、第３の基板２２６に結合され、互いに電気通信する任意の数の半導体デバイスパッケージを含み得ることが理解される。例えば、第１の半導体デバイスパッケージ２０２及び／又は第２の半導体デバイスパッケージ２０４と概ね同じである第３の半導体デバイスパッケージは、上で考察されたような概ね同じ様式で第３の基板２２６に電気的に接続され得、第３の半導体デバイスパッケージが、第１の半導体デバイスパッケージ２０２及び第２の半導体デバイスパッケージ２０４と電気通信するようになっている。いくつかの実施形態では、組み合わされた半導体デバイスパッケージ２００は、第３の基板２２６に電気的に接続され、互いに電気通信する２～２０個の半導体デバイスパッケージを含み得る。
図６を参照すると、本開示の別の実施形態による、組み合わされた半導体デバイスパッケージ３００の側面断面図が示されている。組み合わされた半導体デバイスパッケージ３００は、それに電気的に接続された第１の半導体デバイスパッケージ３０２及び第２の半導体デバイスパッケージ３０４を含み得る。第１の半導体デバイスパッケージ３０２は、図３～図５を参照して上で考察されたように、第１の半導体デバイスパッケージ２０２及び／又は第２の半導体デバイスパッケージ２０４と概して同じであり得る。例えば、第１の半導体デバイスパッケージ３０２は、それに結合された半導体ダイ３０８ａ～３０８ｄを有する第１の基板３０６、コントローラ３０９、ボンドワイヤ３１０ａ～３１０ｄ、及びボンドワイヤ３１１を含み得、これらの各々は、第１の成形コンパウンド３１２によって少なくとも部分的に封入されている。第１の基板３０６、半導体ダイ３０８ａ～３０８ｄ、コントローラ３０９、ボンドワイヤ３１０ａ～３１０及びボンドワイヤ３１１は、基板２０６、半導体ダイ２０８ａ～２０８ｄ、コントローラ２０９、ボンドワイヤ２１０ａ～２１０ｄ、及びボンドワイヤ２１１と概して同じであり得、簡潔化のために、また、本開示の態様を曖昧にしないために、説明されることはない。
第１の半導体デバイスパッケージ３０２は、ＲＤＬ３２８が第１の基板３０６に直接接続されていないことを除いて、ＲＤＬ２２８と概ね同じであるＲＤＬ３２８を含み得る。例えば、ＲＤＬ３２８は、ＲＤＬ３２８が基板３０６に電気的に接続されないように、第１の成形コンパウンド３１２の側部平坦面３２２で露出したボンドワイヤ３１０ａの一部分に電気的に接続され得る。いくつかの実施形態では、ＲＤＬ３２８に電気的に接続されたソルダボール３３０が存在する。
第２の半導体デバイスパッケージ３０４は、上部平坦面３１５、及び１つ以上のボンドワイヤ３１８を介してそれに電気的に接続された少なくとも１つの半導体ダイ３１６を有する第２の基板３１４を含み得る。半導体ダイ３１６は、ＡＳＩＣチップ又はメモリダイ（例えば、ＮＡＮＤダイ）であり得る。いくつかの実施形態では、半導体ダイ３１６は、フリップチップ実装装置を使用して第２の基板３１４に取り付けられ、それと電気的に接続されるフリップチップダイである。いくつかの実施形態では、半導体ダイ３１６は、コンデンサ又は抵抗器であるか、又はそれを含む。いくつかの実施形態では、半導体ダイ３１６及びボンドワイヤ３１８は、第２の成形コンパウンド３２０によって少なくとも部分的に封入されている。第２の成形コンパウンド３２０は、ＥＭＣ又は当技術分野で既知の他の封入材を含み得る。いくつかの実施形態では、第２の基板３１４の上部平坦面３１５は、第１の基板３０６の上部平坦面３０７に対して概ね垂直に配向されている。いくつかの実施形態では、ソルダボール３３０は、第２の基板３１４に電気的に接続されている。このようにして、第１の半導体デバイスパッケージ３０２及び第２の半導体デバイスパッケージ３０４は、電気的に結合され得る。いくつかの実施形態では、半導体ダイ３０８ａ～３０８ｄ及び／又は第１の基板３０６に対して概ね垂直に配向された半導体ダイ３１６を提供することによって、半導体デバイスパッケージ３００の全長が短縮され得る。例えば、半導体ダイ３１６が第１の基板３０６に概ね平行に配向されている場合、半導体デバイスパッケージ３００の全長は、半導体ダイ３１６及び基板３１４が概ね垂直に配向されているときよりも長くなり得る。
図７Ａ～図７Ｈを参照すると、図１～図２を参照して上で考察された半導体デバイスパッケージ１００の組み立て方法が示されている。図７Ａを参照すると、第１の基板１０６には、それに結合された１つ以上の構成要素（例えば、半導体ダイ１０８ａ～１０８ｄ、コントローラ１０９、ボンドワイヤ１１０ａ～１１０ｄ）が設けられ得る。ボンドワイヤ１１０ａ～１１０ｄは、それぞれ、対応する半導体ダイ１０８ａ～１０８ｄ及び基板１０６に電気的に接続されることができる。第１の基板１０６及びそれに結合された構成要素は、第１の成形コンパウンド１１２及び金型１０３と第１の成形コンパウンド１１２との間に位置付けられたリリースフィルム１１３を含む金型１０３の上に位置付けられ得る。別の言い方をすれば、リリースフィルム１１３は、第１の成形コンパウンド１１２がリリースフィルム１１３の上にあるように、金型１０３の底面に沿って位置付けられ得る。いくつかの実施形態では、第１の成形コンパウンド１１２は、第１の基板１０６及びそれに結合された構成要素が第１の成形コンパウンド１１２に浸漬され得るように、液体又は流動性の状態にある。他の実施形態では、第１の成形コンパウンド１１２は、粉末の形態で提供されており、金型１０３が第１の基板１０６及びそれに結合された構成要素上に圧縮され得、それによって、第１の成形コンパウンド１１２を、粉末状態から液体又は半液体の状態に転移させるようになる。
図７Ｂを参照すると、金型１０３は、成形コンパウンド１１２が、半導体ダイ１０８ａ～１０８ｄ、コントローラ１０９、及びボンドワイヤ１１０ａ～１１０ｄを少なくとも部分的に封入するように、第１の基板１０６及びそれに結合された構成要素上に圧縮され得る。いくつかの実施形態では、ボンドワイヤ１１０ｄの一部分は、ボンドワイヤ１１０ｄの一部分が、第１の成形コンパウンド１１２によって封入されないように、リリースフィルム１１３に当接し、かつ／又はその中に延在する。例えば、封入されていないボンドワイヤ１１０ｄの一部分は、図２を参照して説明したように、中間部分１３８ｃであり得る。いくつかの実施形態では、ボンドワイヤ１１０ｄの長さ、金型１０３の寸法、及び／又は、金型１０３内に設けられた第１の成形コンパウンド１１２の体積は、調整されることができ、第１の成形コンパウンド１１２によって封入されていないボンドワイヤ１１０ｄの一部分が、調整（例えば、増加又は減少）されるようになっている。液体成形コンパウンド１１２は、その後、硬化又は固化され得、液体成形コンパウンド１１２が固化して第１の基板１０６、半導体ダイ１０８ａ～１０８ｄ、コントローラ１０９、及び／又はボンドワイヤ１１０ａ～１１０ｄを保護するようになっている。
図７Ｃを参照すると、リリースフィルム１１３は除去されることができ、少なくとも部分的に封入された構成要素を有する第１の基板１０６が金型１０３から除去されることができる。このようにして、成形コンパウンドの表面で露出したボンドワイヤを有する半導体デバイスパッケージが組み立てられ得る。例えば、図７Ｃに示されているものは、図１～図２を参照して上で考察された第１の基板１０６の底部に結合されたソルダボール１２４を有さない第１の半導体デバイスパッケージ１０２である。図７Ａ～図７Ｃでは、第１の半導体デバイスパッケージ１０２のアセンブリが示されているが、図３～図６に示される半導体パッケージのいずれかを組み立てるために同様の組み立てが実行され得ることが理解されよう。例えば、第１の半導体デバイスパッケージ２０２は、図７Ａ～図７Ｃに示されるアセンブリに従って組み立てられ得る。図７Ａ～図７Ｂに示されるように、リリースフィルム１１３は、金型１０３の底面及び側面にわたって延在している。このようにして、リリースフィルム１１３は、成形コンパウンドの側面を覆い、それによって、１つ以上のボンドワイヤ（例えば、ボンドワイヤ２１０ａ、ボンドワイヤ３１０ａ、ボンドワイヤ４１０ａ）の一部分が、リリースフィルム１１３に当接すること、及び／又は、その中に延在することを可能にする。したがって、リリースフィルム１１３に当接、及び／又は、その中に延在するボンドワイヤの一部分は、成形コンパウンドによって封入され得ず、それにより、一部分が成形コンパウンドの側面に露出されることを可能にする。
図７Ｄを参照すると、除去可能マスク１４２は、第１の成形コンパウンド１１２の上部平坦面１３６の上に位置付けられ得る。除去可能マスク１４２は、第１の成形コンパウンド１１２の上部平坦面１３６から除去されるように構成され得る。除去可能マスク１４２は、除去可能マスク１４２に沿って位置付けられ、それを通って延在する１つ以上の開口部１４４を画定することができる。いくつかの実施形態では、１つ以上の開口部１４４は、ボンドワイヤ１１０ｄの露出部分の上に位置付けられ、除去可能マスク１４２が、第１の成形コンパウンド１１２の上部平坦面１３６に結合されるときに、ボンドワイヤ１１０ｄの露出部分が、開口部１４４内に位置付けられるようになっている。図７Ｄでは、除去可能マスク１４２は、概して同じサイズ及び形状である５つの開口部１４４を画定するが、除去可能マスク１４２は、５つ未満の開口部又は５つを超える開口部を画定し得、そのうちの少なくとも１つは、別のものとは異なる形状、サイズ、及び／又は配向を有し得ることが理解されるであろう。
１つ以上の開口部は、第１の成形コンパウンド１１２の上部平坦面１３６の上に形成される１つ以上の導電性素子（例えば、図７Ｅに示される導電性パッド１３４）の位置、配向、及び／又は形状を規定し得る。いくつかの実施形態では、１つ以上の導電性パッド１３４は、スパッタリング処理によって形成されることができる。例えば、導電性材料（例えば、銅）のイオン１４６は、スパッタリング処理中にもたらされ得る。イオン１４６は、開口部１４４が位置する第１の成形コンパウンド１１２の上部平坦面１３６の一部分の上に堆積され得る。別の言い方をすれば、開口部１４４は、除去可能マスク１４２上の開口部として機能することができ、第１の成形コンパウンド１１２の上部平坦面１３６の部分が除去可能マスク１４２によって覆われないようにする。このようにして、イオン１４６は、第１の成形コンパウンドの上部平坦面１３６上に堆積されて、１つ以上の導電性素子（例えば、導電性パッド１３４）を形成することができる。いくつかの実施形態では、除去可能マスク１４２は、開口部１４４の間に延在する１つ以上のチャネル（図示せず）を画定でき、スパッタリング処理中に、イオン１４６が、チャネルを介して第１の成形コンパウンド１１２の上部平坦面１３６上に堆積され、導電性パッド１３４間の電気的接続を形成することができるようになっている。
図７Ｅを参照すると、第１の半導体デバイスパッケージ１０２の上面図が示されている。除去可能マスク１４２は、スパッタリング処理に続いて、第１の成形コンパウンド１１２の上部平坦面１３６から除去され得る。図示されるように、第１の成形コンパウンド１１２の上部平坦面１３６に結合された複数の導電性パッド１３４が存在する。いくつかの導電性パッド（例えば、第１の導電性パッド１３４ａ）は、ボンドワイヤ１１０ｄの露出部分（例えば、中間セクション１３８ｃ）に電気的に接続され得る。残りの導電性パッド（例えば、第２の導電性パッド１３４ｂ）は、それらがボンドワイヤ１１０ｄの中間セクション１３８ｃに直接接続されないように、第１の成形コンパウンド１１２の上部平坦面１３６に結合され得る。図７Ｅでは、ボンドワイヤ１１０ｄと概ね同じ複数の露出したボンドワイヤがあり、各々がボンドワイヤ１１０ｄと概ね同じように機能し得ることが理解されるであろう。いくつかの実施形態では、第１の導電性パッド１３４ａと第２の導電性パッド１３４ｂのうちの少なくとも１つとの間に形成された電気的接続（例えば、トレース１４８）が存在する。上述のように、除去可能マスク１４２は、第１の導電性パッド１３４ａと対応する第２の導電性パッド１３４ｂとの間に延在するトレース１４８の経路を画定するチャネル（図示せず）を含み得る。トレース１４８は、図７Ｄに示されるスパッタリング処理によって形成され得る。
いくつかの実施形態では、第２の導電性パッド１３４ｂのすべてが、トレース１４８を介して対応する第１の導電性パッド１３４ａに電気的に結合され得るわけではない。同様に、第１の導電性パッド１３４ａのすべてが、トレース１４８を介して対応する第２の導電性パッド１３４ｂに電気的に結合され得るわけではない。例えば、図７Ｅでは、１３個の第１の導電性パッド１３４ａ及び２０個の第２の導電性パッド１３４ｂが存在する。第２の導電性パッド１３４ｂのいくつかは、第２の導電性パッド１３４ｂを第１の導電性パッド１３４ａに電気的に接続するトレース１４８を有さない。同様に、トレース１４８を介して第２の導電性パッド１３４ｂに電気的に接続されていない第１の導電性パッド１３４ａが存在する。図７Ｅに示される第１の導電性パッド１３４ａと第２の導電性パッド１３４ｂ及びトレース１４８は、例であり、第１の導電性パッド１３４ａと第２の導電性パッド１３４ｂ及びトレース１４８の任意の所望の構成が、含まれ得ることが理解されるであろう。例えば、第１の導電性パッド１３４ａ、及び／又は第２の導電性パッド１３４ｂの数は、図７Ｅに示されているものとは異なる場合がある。同様に、トレース１４８の経路、及び／又はそれによって形成される接続は、図７Ｅに示されるものとは異なる場合がある。図７Ｅでは、第１の導電性パッド１３４ａは、第２の導電性パッド１３４ｂよりも小さいが、第１の導電性パッド１３４ａ及び第２の導電性パッド１３４ｂは、概ね同じサイズ及び／又は形状である場合があることが理解される。
図７Ｆを参照すると、１つ以上のソルダボール１２４は、第１の基板１０６の底部平坦面１２６に結合され得る。いくつかの実施形態では、ソルダボール１２４は、基板１０６に機械的及び電気的に接続され、図１～図２を参照してより詳細に説明されるように、ソルダボール１２４が第１の半導体デバイスパッケージ１０２の構成要素と電気通信するようになっている。
図７Ｇを参照すると、別の半導体デバイスパッケージ（例えば、第２の半導体デバイスパッケージ１０４）が、第１の半導体デバイスパッケージ１０２に結合され得る。いくつかの実施形態では、第１の半導体デバイスパッケージ１０２及び第２の半導体デバイスパッケージ１０４は、図１～図２を参照してより詳細に考察されるように、互いに電気的に結合されている。したがって、第１の半導体デバイスパッケージ１０２と第２の半導体デバイスパッケージ１０４の機械的及び／又は電気的結合は、簡潔化のために、かつ、本開示の態様を曖昧にしないために、ここでは更に詳細に説明しない。
図７Ｈを参照すると、液体アンダーフィル１４０は、ノズル１５０を介して、第１の半導体デバイスパッケージ１０２と第２の半導体デバイスパッケージ１０４との間に提供され得る。例えば、ノズル１５０の出口が、第１の半導体デバイスパッケージ１０２と第２の半導体デバイスパッケージ１０４との間の空間に面するように、ノズル１５０は位置付けられることができる。液体アンダーフィル１４０は、アンダーフィル１４０が第１の半導体デバイスパッケージ１０２及び第２の半導体デバイスパッケージ１０４を接続する構成要素を封入するように、ノズル１５０の出口を通って流れることができる。このようにして、半導体デバイスパッケージ１００は組み立てられることができる。アンダーフィル１４０は、図１～図２を参照して上で説明されており、簡潔化ために、かつ、本開示の態様を曖昧にしないために、再度説明されない。
図８Ａ～図８Ｂを参照すると、露出したボンドワイヤを有する半導体デバイスパッケージ（例えば、第１の半導体デバイスパッケージ１０２）の代替的アセンブリが示されている。図８Ａでは、基板１０２、及びそれに結合された構成要素は、第１の成形コンパウンド１１２の上部平坦面１３６が、ボンドワイヤ１１０ｄを完全に封入することができることを除いて、図７Ａ～図７Ｂに示されたものと同様の様式で、第１の成形コンパウンド１１２によって少なくとも部分的に封入され得る。いくつかの実施形態では、成形コンパウンド１１２は、エッチング処理（例えば、化学エッチング、レーザーエッチング、プラズマエッチング）に曝され得、成形コンパウンド１１２の層が除去されるようになっている。このようにして、（図７Ｃ及び図８Ｂに示されるように）ボンドワイヤ１１０ｄが第１の成形コンパウンド１１２の上部平坦面１３６で少なくとも部分的に露出されるように、上部平坦面１３６が基板１０６に近づけられることができる。組み合わされた半導体デバイスパッケージ１００のアセンブリは、続いて図７Ｄ～図７Ｈに示されたステップを含み得る。
当業者は、その広範な発明概念から逸脱することなく、上に示し、説明した例示的な実施形態に変更が加えられることができることを理解されたい。したがって、本発明は、図示され説明された例示的な実施形態に限定されないが、特許請求の範囲によって定義される本発明の趣旨及び範囲内の修正を網羅することが意図されることが理解される。例えば、例示的な実施形態の特定の特徴は、特許請求される発明の一部である場合もそうでない場合もあり、開示された実施形態の様々な特徴が組み合わせられることができる。「「右」、「左」、「下方」、及び「上方」という語は、参照がなされる図面内での方向を示す。本明細書に具体的に記載されない限り、「ａ」、「ａｎ」、及び「ｔｈｅ」という用語は、１つの要素に限定されず、代わりに「少なくとも１つ」を意味するものとして読み取られるべきである。
本発明の図面及び説明の少なくともいくつかは、本発明の明確な理解に関連する要素に焦点を合わせるために簡略化されており、同時に、明確化のために省略されている当業者が理解する他の要素も本発明の一部分を含み得ることを理解されたい。しかしながら、そのような要素は当技術分野で周知であり、必ずしも本発明のよりよい理解を容易にするものではないため、そのような要素の説明は本明細書では提供されない。
更に、本発明の方法が本明細書に記載のステップの特定の順序に依存しない限り、ステップの特定の順序は、特許請求の範囲に限定されるものとして解釈されるべきではない。本発明の方法に関する任意の特許請求の範囲は、書面によるそれらのステップの性能に限定されるべきではなく、当業者は、ステップが変更され得、また本発明の趣旨及び範囲内にあることを容易に理解することができる。

Claims (20)

  1. 半導体デバイスパッケージであって、
    電気回路を有する第１の基板と、
    順に積み重ねられ、前記第１の基板の上に位置付けられた複数の半導体ダイと、
    互いに電気的に接続され、互いに、かつ第１の基板上の電気回路に、前記複数の半導体ダイを電気的に結合する複数のボンドワイヤであって、前記複数の半導体ダイの第１の半導体ダイに接続された第１の部分と、前記複数の半導体ダイの第２の半導体ダイに接続された第２の部分と、前記第１の部分と前記第２の部分との間の中間部分と、を有する第１のボンドワイヤを含む、複数のボンドワイヤと、
    前記複数の半導体ダイ、前記第１のボンドワイヤの前記第１の部分、及び前記第１のボンドワイヤの第２の部分を封入する成形コンパウンドであって、上部平坦面及び側部平坦面を有し、前記側部平坦面が前記上部平坦面に実質的に垂直である、成形コンパウンドと、を備え、
    前記第１のボンドワイヤの前記中間部分が、前記成形コンパウンドの前記上部平坦面に沿って露出しており、
    前記第１のボンドワイヤの前記中間部分が、導電性構成要素に接触するように構成されている、半導体デバイスパッケージ。
  2. 前記導電性構成要素が、前記成形コンパウンドの前記上部平坦面上に位置付けられた導電性パッドである、請求項１に記載の半導体デバイスパッケージ。
  3. 第２の基板と、
    ソルダボールと、
    第３の半導体ダイと、
    前記第３の半導体ダイを前記第２の基板に電気的に結合する第２のボンドワイヤと、を更に備え、
    前記第３の半導体ダイが、前記複数の半導体ダイ及び前記第１の基板の前記電気回路と電気通信するように、前記ソルダボールが前記導電性パッドに電気的に接続されている、請求項２に記載の半導体デバイスパッケージ。
  4. 各々が前記複数の半導体ダイを前記第１の基板の前記電気回路に電気的に結合する第３のボンドワイヤのセットを更に備え、前記第３のボンドワイヤのセットの各第３のボンドワイヤが、前記複数の半導体ダイの前記第１の半導体ダイに接続された第１の部分と、前記複数の半導体ダイの前記第２の半導体ダイに接続された第２の部分と、第３のボンドワイヤのセットの各々の第１の部分と第２の部分との間に延在する中間部分と、を含み、
    前記成形コンパウンドが、前記第３のボンドワイヤのセットの各々の前記第１の部分及び前記第２の部分を封入し、
    前記第３のボンドワイヤの各々の前記中間部分が、前記成形コンパウンドの上部平坦面に沿って露出されており、
    前記第３のボンドワイヤのセットの各ボンドワイヤの前記中間部分が、複数の導電性構成要素の各々に接触するように構成されている、請求項３に記載の半導体デバイスパッケージ。
  5. 前記導電性パッドが、前記成形コンパウンドの前記上部平坦面に結合され、前記第１のボンドワイヤの前記中間部分に電気的に接続されている、請求項２に記載の半導体デバイスパッケージ。
  6. 前記中間部分が、前記第１のボンドワイヤの断面よりも大きい表面積を有する、請求項１に記載の半導体デバイスパッケージ。
  7. 前記第２の半導体ダイが、前記第１の半導体ダイと前記第１の基板との間に配置されている、請求項１に記載の半導体デバイスパッケージ。
  8. 半導体デバイスパッケージであって、
    電気回路を有する第１の基板と、
    順に積み重ねられ、前記第１の基板の上に位置付けられた複数の半導体ダイと、
    互いに電気的に接続され、前記複数の半導体ダイを互いに、かつ前記第１の基板上の前記電気回路に、電気的に結合する複数のボンドワイヤであって、前記複数の半導体ダイの第１の半導体ダイに接続された第１の部分と、前記第１の基板の前記電気回路に接続された第２の部分と、前記第１の部分と前記第２の部分との間の中間部分と、を有する第１のボンドワイヤを含む、複数のボンドワイヤと、
    前記複数の半導体ダイ、前記第１のボンドワイヤの前記第１の部分、及び前記第１のボンドワイヤの第２の部分を封入する成形コンパウンドであって、上部平坦面及び側部平坦面を有し、前記側部平坦面が前記上部平坦面に実質的に垂直である、成形コンパウンドと、を備え、
    前記第１のボンドワイヤの前記中間部分が、前記成形コンパウンドの前記側部平坦面に沿って露出しており、
    前記第１のボンドワイヤの前記中間部分が、導電性構成要素に接触するように構成されている、半導体デバイスパッケージ。
  9. 前記導電性構成要素が、前記成形コンパウンドの前記側部平坦面上に位置付けられた再分配層である、請求項８に記載の半導体デバイスパッケージ。
  10. 上部平坦面及び電気回路を有する第２の基板であって、前記上部平坦面が、前記第１の基板の前記上部平坦面に概ね垂直に配向されている、第２の基板と、
    前記第２の基板の前記上部平坦面に電気的に接続された第２の再分配層と、
    前記成形コンパウンドの前記側部平坦面上に位置付けられた前記再分配層を前記第２の再分配層に電気的に接続するソルダボールと、を更に備える、請求項９に記載の半導体デバイスパッケージ。
  11. 上部平坦面と電気回路とを有する第３の基板であって、前記上部平坦面が、前記第１の基板の前記上部平坦面に概ね平行に配向されている、第３の基板と、
    順に積み重ねられ、前記第３の基板の上に位置付けられている、第２の複数の半導体ダイと、
    互いに電気的に接続され、前記第２の複数の半導体ダイを互いに、かつ前記第３の基板上の前記電気回路に、電気的に結合する第２の複数のボンドワイヤであって、前記第２の複数の半導体ダイの第１の半導体ダイに接続された第１の部分と、前記第３の基板の前記電気回路に接続された第２の部分と、前記第１の部分と前記第２の部分との間の中間部分と、を有する第１のボンドワイヤを含む、第２の複数のボンドワイヤと、
    前記第２の複数の半導体ダイ、前記第１のボンドワイヤの前記第１の部分、及び前記第１のボンドワイヤの第２の部分を封入する第２の成形コンパウンドであって、上部平坦面及び側部平坦面を有し、前記側部平坦面が前記上部平坦面に実質的に垂直である、第２の成形コンパウンドと、
    前記第２の成形コンパウンドの前記側部平坦面に結合された第３の再分配層と、
    前記第３の再分配層に電気的に接続された第２のソルダボールと、を更に備え、
    前記第１のボンドワイヤの前記中間部分が、前記第２の成形コンパウンドの前記側部平坦面に沿って露出し、前記第３の再分配層に電気的に接続され、
    前記第２のソルダボールが、前記第２の基板の前記上部平坦面に電気的に接続された第４の再分配層に電気的に接続されている、請求項１０に記載の半導体デバイスパッケージ。
  12. 前記導電性パッドが、前記成形コンパウンドの前記側部平坦面に結合され、前記第１のボンドワイヤの前記中間部分に電気的に接続されている、請求項８に記載の半導体デバイスパッケージ。
  13. 前記中間部分が、前記第１のボンドワイヤの断面よりも大きい表面積を有する、請求項８に記載の半導体デバイスパッケージ。
  14. 半導体デバイスパッケージを形成する方法であって、
    電気回路を有する第１の基板を提供することと、
    前記第１の基板に結合された１つ以上の構成要素を提供することであって、前記１つ以上の構成要素が、
    順に積み重ねられ、前記第１の基板の上に位置付けられた複数の半導体ダイと、
    互いに電気的に接続され、前記複数の半導体ダイを互いに、かつ第１の基板の前記電気回路に、電気的に結合する複数のボンドワイヤと、を含み、前記複数のボンドワイヤが、前記複数の半導体ダイの第１の半導体ダイに接続された第１の部分と、前記複数の半導体ダイの第２の半導体ダイに接続された第２の部分と、前記第１の部分と前記第２の部分との間に延在する中間部分と、を有する第１のボンドワイヤを含む、提供することと、
    前記複数の半導体ダイ、及び前記第１のボンドワイヤの前記第１の部分及び前記第２の部分を成形コンパウンドで封入することであって、前記成形コンパウンドが、上部平坦面及び側部平坦面を有し、前記側部平坦面が、前記上部平坦面と実質的に垂直である、封入することと、
    前記第１のボンドワイヤの前記中間部分を前記成形コンパウンドの前記上部平坦面に沿って露出させることであって、
    前記第１のボンドワイヤの前記中間部分が、導電性構成要素と接触するように構成されている、露出させることと、を含む、方法。
  15. 前記導電性構成要素が、前記成形コンパウンドの前記表面上に形成された導電性パッド及び再分配層のうちの１つである、請求項１４に記載の方法。
  16. 第２の基板を提供することと、
    ソルダボールを提供することと、
    第３の半導体ダイを提供することと、
    前記第３の半導体ダイを前記第２の基板に電気的に結合する第２のボンドワイヤを提供することと、
    前記第３の半導体ダイが前記複数の半導体ダイ及び前記第１の基板の前記電気回路と電気通信するように、前記ソルダボールを前記導電性パッドに電気的に接続することと、更に含む、請求項１５に記載の方法。
  17. 前記導電性構成要素が、前記第１のボンドワイヤの前記中間部分において前記成形コンパウンドの前記上面に結合される、請求項１４に記載の方法。
  18. 各々が、前記複数の半導体ダイを前記第１の基板の前記電気回路に電気的に結合する第３のボンドワイヤのセットを提供することであって、前記第３のボンドワイヤのセットの各第３のボンドワイヤが、前記複数の半導体ダイの前記第１の半導体ダイに接続された第１の部分と、前記複数の半導体ダイの前記第２の半導体ダイに接続された第２の部分と、前記第３のボンドワイヤのセットの各々の前記第１の部分と前記第２の部分との間に延在する中間部分と、を含む、提供することと、
    前記第３のボンドワイヤのセットの各々の前記第１の部分及び前記第２の部分を前記成形コンパウンドで封入することと、
    前記成形コンパウンドの前記上部平坦面に沿って露出されている前記第３のボンドワイヤの各々の前記中間部分を露出することと、を更に含み、
    前記第３のセットのボンドワイヤの各ボンドワイヤの前記中間部分が、複数の導電性構成要素の各々に接触するように構成されている、請求項１４に記載の方法。
  19. 前記中間部分が、前記第１のボンドワイヤの断面よりも大きい表面積を有する、請求項１４に記載の方法。
  20. 前記第２の半導体ダイが、前記第１の半導体ダイと前記第１の基板との間に配置されている、請求項１４に記載の方法。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12444443B2 (en) * 2022-03-02 2025-10-14 Micron Technology, Inc. Semiconductor devices having staggered conductive contacts, and associated systems and methods
US20240260281A1 (en) * 2023-01-26 2024-08-01 Micron Technology, Inc. Molded memory assemblies for a system in package semiconductor device assembly
KR102734679B1 (ko) * 2023-04-10 2024-11-27 에센코어 리미티드 메모리 장치를 처리하는 방법
US20240404995A1 (en) * 2023-06-05 2024-12-05 Micron Technology, Inc. Apparatus including selectable circuit placement mechanism and methods of manufacturing the same
WO2025144939A1 (en) * 2023-12-29 2025-07-03 Octavo Systems Llc Mixed material substrate methods and devices
TWI890558B (zh) * 2024-08-19 2025-07-11 矽品精密工業股份有限公司 電子封裝件及其製法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004063824A (ja) * 2002-07-30 2004-02-26 Sony Corp 半導体装置及びその製造方法
JP2006074736A (ja) * 2004-08-02 2006-03-16 Seiko Epson Corp 圧電発振器およびその製造方法
JP2007123595A (ja) * 2005-10-28 2007-05-17 Nec Corp 半導体装置及びその実装構造
JP2007214238A (ja) * 2006-02-08 2007-08-23 Toshiba Corp 半導体装置およびその製造方法
JP2009111392A (ja) * 2007-10-30 2009-05-21 Samsung Electronics Co Ltd スタック・パッケージ及びその製造方法
JP2010206007A (ja) * 2009-03-04 2010-09-16 Nec Corp 半導体装置及びその製造方法
JP2015138824A (ja) * 2014-01-21 2015-07-30 パナソニックＩｐマネジメント株式会社 半導体装置およびその製造方法、並びに半導体装置を利用したパワーエレクトロニクスシステム
JP2018049874A (ja) * 2016-09-20 2018-03-29 富士通株式会社 半導体装置及びその半導体装置の製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7750465B2 (en) 2007-02-28 2010-07-06 Freescale Semiconductor, Inc. Packaged integrated circuit
JP2009044110A (ja) 2007-08-13 2009-02-26 Elpida Memory Inc 半導体装置及びその製造方法
US8026589B1 (en) 2009-02-23 2011-09-27 Amkor Technology, Inc. Reduced profile stackable semiconductor package
KR20100112446A (ko) 2009-04-09 2010-10-19 삼성전자주식회사 적층형 반도체 패키지 및 그 제조 방법
KR20100121231A (ko) 2009-05-08 2010-11-17 삼성전자주식회사 회로패턴 들뜸 현상을 억제하는 패키지 온 패키지 및 그 제조방법
KR20130015393A (ko) * 2011-08-03 2013-02-14 하나 마이크론(주) 반도체 패키지 및 이의 제조 방법
KR20160095731A (ko) 2015-02-04 2016-08-12 에스케이하이닉스 주식회사 패키지 온 패키지 타입 적층 패키지 및 그의 제조방법
US10796975B2 (en) * 2016-04-02 2020-10-06 Intel Corporation Semiconductor package with supported stacked die
US10332899B2 (en) * 2017-09-29 2019-06-25 Intel Corporation 3D package having edge-aligned die stack with direct inter-die wire connections
DE112017008335T5 (de) * 2017-12-28 2020-09-03 Intel Corporation Multi-Die, Vertikal-Draht-Package-in-Package-Vorrichtung und Verfahren zum Herstellen desselben
US11362063B2 (en) * 2018-09-26 2022-06-14 Western Digital Technologies, Inc. Semiconductor device with die-skipping wire bonds
US11764161B2 (en) * 2019-12-06 2023-09-19 Micron Technology, Inc. Ground connection for semiconductor device assembly
US11587918B2 (en) * 2019-12-17 2023-02-21 Micron Technology, Inc. Semiconductor devices, semiconductor device packages, electronic systems including same, and related methods
CN113707637B (zh) * 2020-05-22 2025-05-13 桑迪士克科技股份有限公司 包含垂直引线键合体的半导体装置
US11482504B2 (en) * 2020-09-16 2022-10-25 Micron Technology, Inc. Edge-notched substrate packaging and associated systems and methods
US11710722B2 (en) * 2021-04-16 2023-07-25 Micron Technology, Inc. Semiconductor assemblies with systems and methods for managing high die stack structures
US12230608B2 (en) * 2021-08-19 2025-02-18 Micron Technology, Inc. Semiconductor assemblies with system and methods for conveying signals using through mold vias
US11830849B2 (en) * 2021-11-04 2023-11-28 Western Digital Technologies, Inc. Semiconductor device with unbalanced die stackup
US12604762B2 (en) * 2021-12-03 2026-04-14 Intel Corporation Methods and apparatus to reduce thickness of on-package memory architectures

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004063824A (ja) * 2002-07-30 2004-02-26 Sony Corp 半導体装置及びその製造方法
JP2006074736A (ja) * 2004-08-02 2006-03-16 Seiko Epson Corp 圧電発振器およびその製造方法
JP2007123595A (ja) * 2005-10-28 2007-05-17 Nec Corp 半導体装置及びその実装構造
JP2007214238A (ja) * 2006-02-08 2007-08-23 Toshiba Corp 半導体装置およびその製造方法
JP2009111392A (ja) * 2007-10-30 2009-05-21 Samsung Electronics Co Ltd スタック・パッケージ及びその製造方法
JP2010206007A (ja) * 2009-03-04 2010-09-16 Nec Corp 半導体装置及びその製造方法
JP2015138824A (ja) * 2014-01-21 2015-07-30 パナソニックＩｐマネジメント株式会社 半導体装置およびその製造方法、並びに半導体装置を利用したパワーエレクトロニクスシステム
JP2018049874A (ja) * 2016-09-20 2018-03-29 富士通株式会社 半導体装置及びその半導体装置の製造方法

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