JP2023033970A - 半導体チップ、製造方法、および電子機器 - Google Patents
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Abstract
【課題】ターンアラウンドタイムのさらなる短縮を図る。【解決手段】第１の半導体ウェハにＸ軸方向およびＹ軸方向に向かって行列状に複数の第１のチップが配置されるとともに、第２の半導体ウェハにＸ軸方向およびＹ軸方向に向かって行列状に複数の第２のチップが配置されており、少なくとも２個以上の所定個数の第２のチップがＸ軸方向に並んで連結された状態で第２の半導体ウェハから切り出され、所定個数の第２のチップを纏めて、第１の半導体ウェハのＸ軸方向に並んで配置される所定個数の第１のチップに貼り付ける処理が行われ、第１の半導体ウェハから第１のチップを切り出す際に、Ｙ軸方向に沿って第１のチップをダイシングするのと同時に、第２のチップがダイシングされる。本技術は、例えば、積層型のCMOSイメージセンサに適用できる。【選択図】図１
Description
本開示は、半導体チップ、製造方法、および電子機器に関し、特に、ターンアラウンドタイムのさらなる短縮を図ることができるようにした半導体チップ、製造方法、および電子機器に関する。
従来、積層型のCMOSイメージセンサは、複数の画素がセンサ面に配置されたセンサチップに、それらの画素を駆動するためのロジック回路が形成されたロジックチップが積層されて構成される。このような積層型のCMOSイメージセンサは、例えば、ロジック回路が形成されたウェハが個片化され、予め良品と選定されたロジックチップ（Known-Good-Die：KGD）のみがセンサチップに貼り付けられるCoW（Chip on Wafer）技術により製造されている。
例えば、特許文献１に開示されているように、第１の半導体素子と第２の半導体素子とは酸化膜接合により積層される。
ところで、良品と選別された半導体素子を、他の半導体素子へ貼り付ける工程に要する時間となるターンアラウンドタイムは、チップの理収が多ければ多いほど長くなる。このような良品選別により、良品に不良品を貼ることによる歩留まり低下の防止や低コスト化などが期待できる一方で、理収の多いチップのような場合だと、ターンアラウンドタイムが長くなってしまう結果、コストが増加することが懸念される。
本開示は、このような状況に鑑みてなされたものであり、ターンアラウンドタイムのさらなる短縮を図ることができるようにするものである。
本開示の一側面の半導体チップは、矩形形状の第１のチップに対して矩形形状の第２のチップが積層されて構成され、前記第１のチップおよび前記第２のチップは、Ｘ軸に沿った辺およびＹ軸に沿った辺のうち、どちらか一方の辺の長さが一致した構造である。
本開示の一側面の製造方法は、矩形形状の第１のチップに対して矩形形状の第２のチップが積層されて構成され、前記第１のチップおよび前記第２のチップは、Ｘ軸に沿った辺およびＹ軸に沿った辺のうち、どちらか一方の辺の長さが一致した構造である半導体チップの製造方法であって、第１の半導体ウェハにＸ軸方向およびＹ軸方向に向かって行列状に複数の前記第１のチップが配置されるとともに、第２の半導体ウェハにＸ軸方向およびＹ軸方向に向かって行列状に複数の前記第２のチップが配置されており、少なくとも２個以上の所定個数の前記第２のチップがＸ軸方向に並んで連結された状態で前記第２の半導体ウェハから切り出され、所定個数の前記第２のチップを纏めて、前記第１の半導体ウェハのＸ軸方向に並んで配置される所定個数の前記第１のチップに貼り付ける処理が行われ、前記第１の半導体ウェハから前記第１のチップを切り出す際に、Ｙ軸方向に沿って前記第１のチップをダイシングするのと同時に、前記第２のチップがダイシングされることを含む。
本開示の一側面の電子機器は、矩形形状の第１のチップに対して矩形形状の第２のチップが積層されて構成され、前記第１のチップおよび前記第２のチップは、Ｘ軸に沿った辺およびＹ軸に沿った辺のうち、どちらか一方の辺の長さが一致した構造である半導体チップを備える。
本開示の一側面においては、矩形形状の第１のチップに対して矩形形状の第２のチップが積層されて構成され、第１のチップおよび第２のチップは、Ｘ軸に沿った辺およびＹ軸に沿った辺のうち、どちらか一方の辺の長さが一致するように構成される。
以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
本実施の形態では、本技術を適用した半導体チップとして、センサチップにロジックチップが積層された積層型の固体撮像素子を一例に説明するが、半導体チップは、積層型の固体撮像素子に限定されることはない。即ち、本技術は、積層型の固体撮像素子以外の半導体チップに適用することができる。
＜固体撮像素子の第１の構成例＞
図１は、本技術を適用した第１の実施の形態の半導体チップである固体撮像素子の構成例、および、その固体撮像素子の製造方法について説明する図である。
図１は、本技術を適用した第１の実施の形態の半導体チップである固体撮像素子の構成例、および、その固体撮像素子の製造方法について説明する図である。
図１に示されている固体撮像素子１１は、複数の画素がセンサ面に配置されたセンサチップ１２に、それらの画素を駆動するためのロジック回路が形成されたロジックチップ１３が積層されて構成される。
また、センサチップ１２およびロジックチップ１３それぞれは、平面視して、Ｘ軸に沿った辺およびＹ軸方向に沿った辺からなる矩形形状に形成されている。そして、センサチップ１２およびロジックチップ１３は、Ｘ軸に沿った辺およびＹ軸に沿った辺のうち、少なくともどちらか一方の辺の長さが一致するように、図示する例では、Ｘ軸に沿った辺の長さＬｘが一致するように構成されている。
固体撮像素子１１の製造方法について説明する。
半導体ウェハ２１には、Ｘ軸方向およびＹ軸方向に向かって行列状に配置された状態で、複数のセンサチップ１２が形成される。
半導体ウェハ２２には、Ｘ軸方向およびＹ軸方向に向かって行列状に配置された状態で、複数のロジックチップ１３が形成される。半導体ウェハ２２に図示されている破線は、固体撮像素子１１を個片化するダイシング工程においてダイシングされるダイシング面を表している。
そして、少なくとも２個以上の複数のロジックチップ１３がＸ軸方向に並んで連結された状態で、ロジックチップ１３を完全に個片化せずに、半導体ウェハ２２からロジックチップ１３が切り出される。以下、このように複数のロジックチップ１３が連結された状態の中間部材を、連結チップ３１と称する。
この製造方法では、半導体ウェハ２１のＸ軸方向に向かって配置されるセンサチップ１２の個数と同じ個数のロジックチップ１３が連結された連結チップ３１が、半導体ウェハ２２から切り出される。図１に示す例では、半導体ウェハ２１には、Ｘ軸方向に向かって４個、かつ、Ｙ軸方向に向かって３個のセンサチップ１２が行列状に配置されており、Ｘ軸方向に向かって４個のロジックチップ１３が連結された３つの連結チップ３１－１乃至３１－３が半導体ウェハ２２から切り出された状態が図示されている。
これにより、CoW工程では、連結チップ３１－１乃至３１－３ごとに、ロジックチップ１３がセンサチップ１２に積層される。つまり、Ｘ軸方向に連結された４個のロジックチップ１３を纏めて、Ｘ軸方向に向かって並んで配置される４個のセンサチップ１２に対して貼り付ける処理が行われる。
その後、固体撮像素子１１を個片化するダイシング工程において、センサチップ１２をダイシングするのと同時に、連結チップ３１がダイシングされることにより、連結されているロジックチップ１３が個片化される。これにより、センサチップ１２をＹ軸に沿ってダイシングするダイシング面と、ロジックチップ１３をＹ軸に沿ってダイシングするダイシング面とが一致することになり、それぞれのＸ軸に沿った辺の長さＬｘが一致するように形成される。
このように、少なくとも２個以上の複数のロジックチップ１３が連結された状態で複数のセンサチップ１２に対して一括で積層される製造方法により、個々のロジックチップ１３が個別にセンサチップ１２に対して順に積層される従来の製造方法と比較して、CoW工程に要する作業時間の短縮を図ることができる。例えば、４個のロジックチップ１３が連結された連結チップ３１でCoW工程を行うことにより、作業時間を１／４に短縮することができる。
従って、固体撮像素子１１を製造する際のターンアラウンドタイムを短縮することができる結果、固体撮像素子１１は、製造スピードの向上やコストの低減を図ることができる。
また、CoW工程では、ロジックチップ１３よりも大きな連結チップ３１を把持して半導体ウェハ２１に載置する処理が行われることになり、CoW工程で把持することが可能な最小のチップサイズの制約を緩和することができる。
図２は、固体撮像素子１１の製造方法の第１のバリエーションについて説明する図である。
固体撮像素子１１の製造方法の第１のバリエーションでは、半導体ウェハ２１のＸ軸方向に向かって配置されるセンサチップ１２の個数とは異なる個数のロジックチップ１３が連結された連結チップ３１も用いて、CoW工程が行われる。つまり、Ｘ軸方向に並んで連結された状態で半導体ウェハ２２から切り出されるロジックチップ１３の個数は、半導体ウェハ２１のＸ軸方向に向かって配置されるセンサチップ１２の個数と一致している必要なはい。
図２に示す例では、Ｘ軸方向に向かって４個のロジックチップ１３が連結された連結チップ３１－１、Ｘ軸方向に向かって３個のロジックチップ１３が連結された連結チップ３１－２、１個のロジックチップ１３である連結チップ３１－３、並びに、Ｘ軸方向に向かって２個のロジックチップ１３が連結された連結チップ３１－４および３１－５が半導体ウェハ２２から切り出された状態が図示されている。ここでは、複数のロジックチップ１３が連結していなくても、センサチップ１２に積層される前の中間部材については、連結チップ３１と称する。
従って、CoW工程では、連結チップ３１－１乃至３１－５ごとに、ロジックチップ１３がセンサチップ１２に積層される。即ち、Ｘ軸方向に連結された複数（４個、３個、または２個）のロジックチップ１３を纏めて、それぞれ対応するセンサチップ１２に対して貼り付ける処理が行われる。なお、図示する例では、４個のロジックチップ１３が並ぶように、連結チップ３１－２と連結チップ３１－３とがＸ軸方向に並んで配置され、連結チップ３１－４と連結チップ３１－５とがＸ軸方向に並んで配置されている。
このように、少なくとも２個以上の複数のロジックチップ１３が連結された状態で纏めて複数のセンサチップ１２に対して積層される製造方法により、従来の製造方法よりも、固体撮像素子１１を製造する際のターンアラウンドタイムを短縮することができる。
図３は、固体撮像素子１１の製造方法の第２のバリエーションについて説明する図である。
固体撮像素子１１の製造方法の第２のバリエーションでは、複数のロジックチップ１３が連結された連結チップ３１を半導体ウェハ２２から切り出す際に、ロジックチップ１３の良品選別結果に従ってダイシングが行われる。図３では、不良品であると選別されたロジックチップ１３に対して×印が付されている。
例えば、Ｘ軸方向に沿ったダイシングは１行ごとに行われる一方で、Ｙ軸方向に沿ったダイシングは、良品のロジックチップ１３どうしの間では行われずに、良品のロジックチップ１３と不良品のロジックチップ１３との間でのみ行われる。即ち、良品のロジックチップ１３どうしが連結された状態の連結チップ３１が半導体ウェハ２２から切り出される。
図３に示す例では、Ｘ軸方向に並ぶ４つのロジックチップ１３が全て良品である場合、その４個のロジックチップ１３が連結された状態で連結チップ３１－１が構成される。また、Ｘ軸方向に並ぶ４つのロジックチップ１３のうち、左から３番目のロジックチップ１３が不良品である場合、左側から１番目および２番目の２個のロジックチップ１３が連結された状態で連結チップ３１－２が構成され、左から４番目のロジックチップ１３により連結チップ３１－３が構成される。また、Ｘ軸方向に並ぶ４つのロジックチップ１３のうち、左から４番目のロジックチップ１３が不良品である場合、左側から１番目、２番目、および３番目の３個のロジックチップ１３が連結された状態で連結チップ３１－４が構成される。また、Ｘ軸方向に並ぶ４つのロジックチップ１３のうち、左から１番目および２番目のロジックチップ１３が不良品である場合、左側から３番目および４番目の２個のロジックチップ１３が連結された状態で連結チップ３１－５が構成される。
従って、CoW工程では、連結チップ３１－１乃至３１－５ごとに、ロジックチップ１３がセンサチップ１２に積層される。即ち、Ｘ軸方向に連結された複数（４個、３個、または２個）のロジックチップ１３を纏めて、それぞれ対応するセンサチップ１２に対して貼り付ける処理が行われる。なお、図示する例では、４個のロジックチップ１３が並ぶように、連結チップ３１－２と連結チップ３１－５とがＸ軸方向に並んで配置され、連結チップ３１－３と連結チップ３１－４とがＸ軸方向に並んで配置されている。
このように、少なくとも２個以上の複数のロジックチップ１３が連結された状態で纏めて複数のセンサチップ１２に対して積層される製造方法により、従来の製造方法よりも、固体撮像素子１１を製造する際のターンアラウンドタイムを短縮することができる。
図４は、固体撮像素子１１の製造方法の第３のバリエーションについて説明する図である。
固体撮像素子１１の製造方法の第３のバリエーションでは、センサチップ１２およびロジックチップ１３の良品選別が事前に行われる。図４では、不良品であると選別されたセンサチップ１２およびロジックチップ１３に対して×印が付されている。
固体撮像素子１１の製造方法の第１のバリエーションと同様に、半導体ウェハ２１のＸ軸方向に向かって配置されるセンサチップ１２の個数と同じ個数のロジックチップ１３が連結された連結チップ３１が、半導体ウェハ２２から切り出される。
そして、不良品のセンサチップ１２が配置されている個所に対応するように、不良品のロジックチップ１３が配置されている連結チップ３１が貼り付けられるようにCoW工程が行われる。
図４に示す例では、Ｘ軸方向に並ぶ４つのセンサチップ１２のうち、左から１番目のセンサチップ１２が不良品である場合、左から１番目に不良品のロジックチップ１３が連結されている連結チップ３１－１が、その行のセンサチップ１２に対して積層される。また、Ｘ軸方向に並ぶ４つのセンサチップ１２が全て良品である場合、４つの良品のロジックチップ１３が連結されている連結チップ３１－２が、その行のセンサチップ１２に対して積層される。また、Ｘ軸方向に並ぶ４つのセンサチップ１２のうち、左から３番目のセンサチップ１２が不良品である場合、左から３番目に不良品のロジックチップ１３が連結されている連結チップ３１－３が、その行のセンサチップ１２に対して積層される。
このように、少なくとも２個以上の複数のロジックチップ１３が連結された状態で纏めて複数のセンサチップ１２に対して積層される製造方法により、従来の製造方法よりも、固体撮像素子１１を製造する際のターンアラウンドタイムを短縮することができる。
＜固体撮像素子の第２の構成例＞
図５は、本技術を適用した第２の実施の形態の半導体チップである固体撮像素子の構成例、および、その固体撮像素子の製造方法について説明する図である。なお、図５に示す固体撮像素子１１Ａにおいて、図１の固体撮像素子１１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
図５は、本技術を適用した第２の実施の形態の半導体チップである固体撮像素子の構成例、および、その固体撮像素子の製造方法について説明する図である。なお、図５に示す固体撮像素子１１Ａにおいて、図１の固体撮像素子１１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
図５に示されている固体撮像素子１１Ａは、センサチップ１２に対してロジックチップ１３が積層されている点で、図１の固体撮像素子１１と共通の構成となっている。そして、固体撮像素子１１Ａは、ロジックチップ１３に並んで（ロジックチップ１３と同じ層に）、画素データを記憶するメモリ素子が形成されたメモリチップ１４が積層されている点で、図１の固体撮像素子１１と異なる構成となっている。
また、固体撮像素子１１Ａでは、メモリチップ１４は、センサチップ１２およびロジックチップ１３と同様に、平面視して、Ｘ軸に沿った辺およびＹ軸方向に沿った辺からなる矩形形状に形成されている。そして、センサチップ１２、ロジックチップ１３、およびメモリチップ１４は、Ｘ軸に沿った辺およびＹ軸に沿った辺のうち、少なくともどちらか一方の辺の長さが一致するように、図示する例では、Ｘ軸に沿った辺の長さＬｘが一致するように構成されている。
固体撮像素子１１Ａの製造方法について説明する。
半導体ウェハ２１には、Ｘ軸方向およびＹ軸方向に向かって行列状に配置された状態で、複数のセンサチップ１２が形成される。
半導体ウェハ２２には、Ｘ軸方向およびＹ軸方向に向かって行列状に配置された状態で、複数のロジックチップ１３が形成される。半導体ウェハ２２に図示されている破線は、固体撮像素子１１Ａを個片化するダイシング工程においてダイシングされるダイシング面を表している。
半導体ウェハ２３には、Ｘ軸方向およびＹ軸方向に向かって行列状に配置された状態で、複数のメモリチップ１４が形成される。半導体ウェハ２３に図示されている破線は、固体撮像素子１１Ａを個片化するダイシング工程においてダイシングされるダイシング面を表している。
そして、図１を参照して説明した固体撮像素子１１の製造方法と同様に、少なくとも２個以上の複数のロジックチップ１３がＸ軸方向に並んで連結された状態で、ロジックチップ１３を完全に個片化せずに、半導体ウェハ２２からロジックチップ１３が切り出される。同様に、少なくとも２個以上の複数のメモリチップ１４がＸ軸方向に並んで連結された状態で、メモリチップ１４を完全に個片化せずに、半導体ウェハ２３からメモリチップ１４が切り出される。
これにより、CoW工程では、複数のロジックチップ１３が連結された状態でセンサチップ１２に積層されるとともに、複数のメモリチップ１４が連結された状態でセンサチップ１２に積層される。つまり、Ｘ軸方向に向かって並んで配置される４個のセンサチップ１２に対して、Ｘ軸方向に連結された４個のロジックチップ１３を纏めて貼り付ける処理、および、Ｘ軸方向に連結された４個のメモリチップ１４を纏めて貼り付ける処理が行われる。
その後、固体撮像素子１１Ａを個片化するダイシング工程において、センサチップ１２をダイシングするのと同時に、連結されているロジックチップ１３およびメモリチップ１４がダイシングにより個片化される。これにより、センサチップ１２をＹ軸に沿ってダイシングするダイシング面と、ロジックチップ１３およびメモリチップ１４をＹ軸に沿ってダイシングするダイシング面とが一致することになり、それぞれのＸ軸に沿った辺の長さＬｘが一致するように形成される。
このように、少なくとも２個以上の複数のロジックチップ１３およびメモリチップ１４それぞれが連結された状態で纏めて複数のセンサチップ１２に対して積層される製造方法により、従来の製造方法よりも、固体撮像素子１１Ａを製造する際のターンアラウンドタイムを短縮することができる。
なお、固体撮像素子１１Ａは、ロジックチップ１３およびメモリチップ１４に加えて、さらに他の種類のチップがセンサチップ１２に対して積層されるような構成としてもよい。即ち、固体撮像素子１１Ａは、２種類以上のチップがそれぞれ連結された状態で纏めてセンサチップ１２に対して積層された後に、ダイシングすることにより、それぞれのチップのＸ軸に沿った辺の長さＬｘが一致するように形成される。
＜固体撮像素子の第３の構成例＞
図６は、本技術を適用した第３の実施の形態の半導体チップである固体撮像素子の構成例、および、その固体撮像素子の製造方法について説明する図である。なお、図６に示す固体撮像素子１１Ｂにおいて、図１の固体撮像素子１１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
図６は、本技術を適用した第３の実施の形態の半導体チップである固体撮像素子の構成例、および、その固体撮像素子の製造方法について説明する図である。なお、図６に示す固体撮像素子１１Ｂにおいて、図１の固体撮像素子１１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
図６に示されている固体撮像素子１１Ｂは、センサチップ１２Ｂに対してロジックチップ１３Ｂが積層されている点で、図１の固体撮像素子１１と共通の構成となっている。そして、固体撮像素子１１Ｂでは、センサチップ１２Ｂに対するロジックチップ１３Ｂの配置位置が図１の固体撮像素子１１と異なる構成となっている。
即ち、図１の固体撮像素子１１は、センサチップ１２のＹ軸方向の略中央にロジックチップ１３が配置されるように構成されている。これに対し、固体撮像素子１１Ｂは、センサチップ１２Ｂおよびロジックチップ１３ＢのＹ軸方向を向く２つの辺のうち、一方の辺においてセンサチップ１２およびロジックチップ１３の端面が一致するように、センサチップ１２ＢのＹ軸方向の端部にロジックチップ１３Ｂが配置されるように構成されている。
固体撮像素子１１Ｂの製造方法について説明する。
半導体ウェハ２１には、Ｘ軸方向およびＹ軸方向に向かって行列状に配置された状態で、複数のセンサチップ１２Ｂが形成される。
半導体ウェハ２２には、Ｘ軸方向およびＹ軸方向に向かって行列状に配置された状態で、複数のロジックチップ１３Ｂが形成される。半導体ウェハ２２に図示されている破線は、固体撮像素子１１Ｂを個片化するダイシング工程においてダイシングされるダイシング面を表している。
ここで、この製造方法では、半導体ウェハ２２から連結チップ３１Ｂを切り出す際に、Ｘ軸方向に沿ったダイシングは２行ごとに行われる。つまり、少なくとも２個以上の複数のロジックチップ１３ＢがＸ軸方向に並んで連結されるとともに、２個のロジックチップ１３ＢがＹ軸方向に並んで連結された状態で、ロジックチップ１３Ｂを完全に個片化せずに、半導体ウェハ２２からロジックチップ１３Ｂが切り出される。図６に示す例では、半導体ウェハ２１には、Ｘ軸方向に向かって４個、かつ、Ｙ軸方向に向かって４個のセンサチップ１２Ｂが行列状に配置されており、Ｘ軸方向に向かって４個のロジックチップ１３Ｂが連結され、かつ、Ｙ軸方向に向かって２個のロジックチップ１３Ｂが連結された２つの連結チップ３１Ｂ－１および３１Ｂ－２が半導体ウェハ２２から切り出された状態が図示されている。
これにより、CoW工程では、連結チップ３１Ｂ－１および３１Ｂ－２ごとに、ロジックチップ１３Ｂがセンサチップ１２Ｂに積層される。つまり、Ｘ軸方向およびＹ軸方向に４×２で連結された８個のロジックチップ１３Ｂを纏めて、Ｘ軸方向およびＹ軸方向に４×２で並んで配置される８個のセンサチップ１２Ｂに対して貼り付ける処理が行われる。このとき、Ｙ軸方向に並ぶ２個のロジックチップ１３Ｂの境界が、Ｙ軸方向に並ぶ２個のセンサチップ１２Ｂの境界と一致するように貼り付けが行われる。
その後、固体撮像素子１１Ｂを個片化するダイシング工程において、センサチップ１２Ｂをダイシングするのと同時に、連結チップ３１Ｂがダイシングされることにより、連結されているロジックチップ１３Ｂが個片化される。これにより、センサチップ１２Ｂおよびロジックチップ１３ＢのＹ軸方向を向く一方の端面が一致するとともに、センサチップ１２ＢをＹ軸に沿ってダイシングするダイシング面と、ロジックチップ１３ＢをＹ軸に沿ってダイシングするダイシング面とが一致することになり、それぞれのＸ軸に沿った辺の長さＬｘが一致するように形成される。
このように、少なくとも２個以上の複数のロジックチップ１３Ｂが連結された状態で纏めて複数のセンサチップ１２Ｂに対して積層される製造方法により、従来の製造方法よりも、固体撮像素子１１Ｂを製造する際のターンアラウンドタイムを短縮することができる。
＜固体撮像素子の第４の構成例＞
図７は、本技術を適用した第４の実施の形態の半導体チップである固体撮像素子の構成例、および、その固体撮像素子の製造方法について説明する図である。なお、図７に示す固体撮像素子１１Ｃにおいて、図１の固体撮像素子１１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
図７は、本技術を適用した第４の実施の形態の半導体チップである固体撮像素子の構成例、および、その固体撮像素子の製造方法について説明する図である。なお、図７に示す固体撮像素子１１Ｃにおいて、図１の固体撮像素子１１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
図７に示されている固体撮像素子１１Ｃは、センサチップ１２Ｃに対してロジックチップ１３Ｃが積層されている点で、図１の固体撮像素子１１と共通の構成となっている。そして、センサチップ１２Ｃおよびロジックチップ１３Ｃは、Ｘ軸に沿った辺およびＹ軸に沿った辺の両方とも長さが一致するように、図示する例では、Ｘ軸に沿った辺の長さＬｘが一致するとともに、Ｙ軸に沿った辺の長さＬｙが一致するように構成されている。
固体撮像素子１１Ｃの製造方法について説明する。
半導体ウェハ２１には、Ｘ軸方向およびＹ軸方向に向かって行列状に配置された状態で、複数のセンサチップ１２Ｃが形成される。
半導体ウェハ２２には、Ｘ軸方向およびＹ軸方向に向かって行列状に配置された状態で、複数のロジックチップ１３Ｃが形成される。半導体ウェハ２２に図示されている破線は、固体撮像素子１１Ｃを個片化するダイシング工程においてダイシングされるダイシング面を表している。
そして、少なくとも２個以上の複数のロジックチップ１３ＣがＸ軸方向およびＹ軸方向に並んで連結された状態で、ロジックチップ１３Ｃを完全に個片化せずに、半導体ウェハ２２からロジックチップ１３Ｃが切り出される。図７に示す例では、Ｘ軸方向およびＹ軸方向に２×２となる４個のロジックチップ１３Ｃが連結された４つの連結チップ３１Ｃ－１乃至３１Ｃ－４が半導体ウェハ２２から切り出された状態が図示されている。
これにより、CoW工程では、連結チップ３１Ｃ－１乃至３１Ｃ－４ごとに、ロジックチップ１３Ｃがセンサチップ１２Ｃに積層される。つまり、Ｘ軸方向およびＹ軸方向に２×２で連結された４個のロジックチップ１３Ｃを纏めて、Ｘ軸方向およびＹ軸方向に２×２で並んで配置される４個のセンサチップ１２Ｃに対して貼り付ける処理が行われる。
その後、固体撮像素子１１Ｃを個片化するダイシング工程において、センサチップ１２Ｃをダイシングするのと同時に、連結チップ３１Ｃがダイシングされることにより、連結されているロジックチップ１３Ｃが個片化される。これにより、センサチップ１２ＣをＸ軸およびＹ軸に沿ってダイシングするダイシング面と、ロジックチップ１３をＸ軸およびＹ軸に沿ってダイシングするダイシング面とが一致することになり、それぞれのＸ軸に沿った辺の長さＬｘが一致し、かつ、それぞれのＹ軸に沿った辺の長さＬｙが一致するように形成される。
このように、少なくとも２個以上の複数のロジックチップ１３Ｃが連結された状態で纏めて複数のセンサチップ１２Ｃに対して積層される製造方法により、従来の製造方法よりも、固体撮像素子１１Ｃを製造する際のターンアラウンドタイムを短縮することができる。
＜固体撮像素子の第５の構成例＞
図８は、本技術を適用した第５の実施の形態の半導体チップである固体撮像素子の構成例、および、その固体撮像素子の製造方法について説明する図である。なお、図８に示す固体撮像素子１１Ｄにおいて、図１の固体撮像素子１１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
図８は、本技術を適用した第５の実施の形態の半導体チップである固体撮像素子の構成例、および、その固体撮像素子の製造方法について説明する図である。なお、図８に示す固体撮像素子１１Ｄにおいて、図１の固体撮像素子１１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
図８に示す固体撮像素子１１Ｄは、センサチップ１２Ｄにメモリチップ１４Ｄが積層されるとともに、ロジックチップ１３Ｄにメモリチップ１５Ｄが積層され、それらが積層されて構成される。つまり、固体撮像素子１１Ｄは、センサチップ１２Ｄ、メモリチップ１４Ｄ、ロジックチップ１３Ｄ、およびメモリチップ１５Ｄが積層された４層構造となっている。
さらに、センサチップ１２Ｄ、メモリチップ１４Ｄ、ロジックチップ１３Ｄ、およびメモリチップ１５Ｄは、Ｘ軸に沿った辺およびＹ軸に沿った辺の両方とも長さが一致するように、図示する例では、Ｘ軸に沿った辺の長さＬｘが一致するとともに、Ｙ軸に沿った辺の長さＬｙが一致するように構成されている。
固体撮像素子１１Ｄの製造方法について説明する。
半導体ウェハ２１には、Ｘ軸方向およびＹ軸方向に向かって行列状に配置された状態で、複数のセンサチップ１２Ｄが形成される。そして、それぞれのセンサチップ１２Ｄに対してメモリチップ１４Ｄが積層される。
半導体ウェハ２２には、Ｘ軸方向およびＹ軸方向に向かって行列状に配置された状態で、複数のロジックチップ１３Ｄが形成される。そして、半導体ウェハ２２からロジックチップ１３Ｄが切り出される単位ごとに、複数のメモリチップ１５Ｄが連結された状態で（図８に示す例では、２×２で連結された４個のメモリチップ１５Ｄごとに）、それぞれのロジックチップ１３Ｄに対してメモリチップ１５Ｄが積層される。半導体ウェハ２２に図示されている破線は、固体撮像素子１１Ｄを個片化するダイシング工程においてダイシングされるダイシング面を表している。
そして、少なくとも２個以上の複数のロジックチップ１３Ｄおよびメモリチップ１５ＤがＸ軸方向およびＹ軸方向に並んで連結された状態で、ロジックチップ１３Ｄおよびメモリチップ１５Ｄを完全に個片化せずに、半導体ウェハ２２からロジックチップ１３Ｄおよびメモリチップ１５Ｄが切り出される。ここでは、複数の連結されたロジックチップ１３Ｄと複数の連結されたメモリチップ１５Ｄとが積層された状態の中間部材を、連結チップ３１Ｄと称する。図８に示す例では、Ｘ軸方向およびＹ軸方向に２×２で連結された状態で積層されたロジックチップ１３Ｄおよびメモリチップ１５Ｄにより連結チップ３１Ｄが構成されている。
これにより、CoW工程では、連結チップ３１Ｄ－１乃至３１Ｄ－４ごとに、ロジックチップ１３Ｄおよびメモリチップ１５Ｄが、センサチップ１２Ｄに積層されているメモリチップ１４Ｄに対して積層される。つまり、２×２で連結されたロジックチップ１３Ｄおよびメモリチップ１５Ｄを纏めて、２×２で配置されるメモリチップ１４Ｄに対して貼り付ける処理が行われる。
その後、固体撮像素子１１Ｄを個片化するダイシング工程において、センサチップ１２Ｄおよびメモリチップ１４Ｄをダイシングするのと同時に、連結チップ３１Ｄがダイシングされることにより、連結されているロジックチップ１３Ｄおよびメモリチップ１５Ｄが個片化される。これにより、センサチップ１２Ｄおよびメモリチップ１４ＤをＸ軸およびＹ軸に沿ってダイシングするダイシング面と、ロジックチップ１３Ｄおよびメモリチップ１５ＤをＸ軸およびＹ軸に沿ってダイシングするダイシング面とが一致することになり、それぞれのＸ軸に沿った辺の長さＬｘが一致し、かつ、それぞれのＹ軸に沿った辺の長さＬｙが一致するように形成される。
このように、少なくとも２個以上の複数のロジックチップ１３Ｄおよびメモリチップ１５Ｄが連結された状態で纏めて複数のセンサチップ１２Ｄおよびメモリチップ１４Ｄに対して積層される製造方法により、従来の製造方法よりも、固体撮像素子１１Ｄを製造する際のターンアラウンドタイムを短縮することができる。
なお、固体撮像素子１１Ｄは、４層構造に限定されることなく、センサチップ１２Ｄに対して、ロジックチップ１３Ｄに加えて他のチップが積層された３層以上の多層構造であってもよい。この場合、上述の製造方法と同様に、他のチップが積層された状態の連結チップ３１Ｄがセンサチップ１２Ｄに貼り付けられる。
また、上述した各構成例の固体撮像素子１１において、４層以上のチップが積層される構成、例えば、半導体ウェハ２１または半導体ウェハ２２に対して２層以上のチップが積層された後に貼り合わせ処理が行われるような構成としてもよい。また、メモリ以外の機能を備えたチップが積層される構成としてもよい。
＜電子機器の構成例＞
上述したような固体撮像素子１１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
上述したような固体撮像素子１１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
図９は、電子機器に搭載される撮像装置の構成例を示すブロック図である。
図９に示すように、撮像装置１０１は、光学系１０２、撮像素子１０３、信号処理回路１０４、モニタ１０５、およびメモリ１０６を備えて構成され、静止画像および動画像を撮像可能である。
光学系１０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子１０３に導き、撮像素子１０３の受光面（センサ部）に結像させる。
撮像素子１０３としては、上述した固体撮像素子１１が適用される。撮像素子１０３には、光学系１０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子１０３に蓄積された電子に応じた信号が信号処理回路１０４に供給される。
信号処理回路１０４は、撮像素子１０３から出力された画素信号に対して各種の信号処理を施す。信号処理回路１０４が信号処理を施すことにより得られた画像（画像データ）は、モニタ１０５に供給されて表示されたり、メモリ１０６に供給されて記憶（記録）されたりする。
このように構成されている撮像装置１０１では、上述した固体撮像素子１１を適用することで、例えば、より低コスト化を図ることができる。
＜イメージセンサの使用例＞
図１０は、上述のイメージセンサ（撮像素子）を使用する使用例を示す図である。
図１０は、上述のイメージセンサ（撮像素子）を使用する使用例を示す図である。
上述したイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
＜構成の組み合わせ例＞
なお、本技術は以下のような構成も取ることができる。
（１）
矩形形状の第１のチップに対して矩形形状の第２のチップが積層されて構成され、
前記第１のチップおよび前記第２のチップは、Ｘ軸に沿った辺およびＹ軸に沿った辺のうち、どちらか一方の辺の長さが一致した構造である
半導体チップ。
（２）
第１の半導体ウェハにＸ軸方向およびＹ軸方向に向かって行列状に複数の前記第１のチップが配置されるとともに、第２の半導体ウェハにＸ軸方向およびＹ軸方向に向かって行列状に複数の前記第２のチップが配置されており、
少なくとも２個以上の所定個数の前記第２のチップがＸ軸方向に並んで連結された状態で前記第２の半導体ウェハから切り出され、
所定個数の前記第２のチップを纏めて、前記第１の半導体ウェハのＸ軸方向に並んで配置される所定個数の前記第１のチップに貼り付ける処理が行われ、
前記第１の半導体ウェハから前記第１のチップを切り出す際に、Ｙ軸方向に沿って前記第１のチップをダイシングするのと同時に、前記第２のチップがダイシングされる
上記（１）に記載の半導体チップ。
（３）
前記第１のチップに前記第２のチップを貼り付ける処理において、前記第１の半導体ウェハのＸ軸方向に向かって配置される前記第１のチップの個数とは異なる個数で連結された状態の前記第２のチップが用いられる
上記（２）に記載の半導体チップ。
（４）
前記第２の半導体ウェハから前記第２のチップを切り出す際に、前記第２のチップの良品選別結果に従って、良品の前記第２のチップと不良品の前記第２のチップとの間でのみＹ軸方向に沿ったダイシングが行われる
上記（２）または（３）に記載の半導体チップ。
（５）
前記第１のチップおよび前記第２のチップに良品選別が事前に行われ、
所定個数の前記第２のチップを纏めて、前記第１の半導体ウェハのＸ軸方向に並んで配置される所定個数の前記第１のチップに貼り付ける処理において、不良品の前記第１のチップが配置されている個所に、連結された状態の所定個数の前記第２のチップのうちの不良品の前記第２のチップを対応させる
上記（２）から（４）までのいずれかに記載の半導体チップ。
（６）
前記第１のチップに対して前記第２のチップに並んで、矩形形状の第３のチップが積層されて構成され、
前記第１のチップ、前記第２のチップ、および前記第３のチップは、Ｘ軸に沿った辺およびＹ軸に沿った辺のうち、どちらか一方の辺の長さが一致した構造である
上記（２）から（５）までのいずれかに記載の半導体チップ。
（７）
前記第１のチップおよび前記第２のチップは、Ｘ軸に沿った辺の長さが一致するとともに、
前記第１のチップおよび前記第２のチップは、Ｙ軸方向を向く２つの辺のうちの、一方の辺において前記第１のチップおよび前記第２のチップの端面が一致した構造である
上記（２）から（６）までのいずれかに記載の半導体チップ。
（８）
前記第１のチップおよび前記第２のチップは、Ｘ軸に沿った辺およびＹ軸に沿った辺の両方とも長さが一致した構造である
上記（２）から（７）までのいずれかに記載の半導体チップ。
（９）
前記第１のチップに対して、前記第２のチップに加えて他のチップが積層された３層以上の多層構造であり、
前記他のチップが積層された状態の所定個数の前記第２のチップを纏めて、所定個数の前記第１のチップに貼り付ける処理が行われる
上記（２）から（８）までのいずれかに記載の半導体チップ。
（１０）
矩形形状の第１のチップに対して矩形形状の第２のチップが積層されて構成され、前記第１のチップおよび前記第２のチップは、Ｘ軸に沿った辺およびＹ軸に沿った辺のうち、どちらか一方の辺の長さが一致した構造である半導体チップの製造方法であって、
第１の半導体ウェハにＸ軸方向およびＹ軸方向に向かって行列状に複数の前記第１のチップが配置されるとともに、第２の半導体ウェハにＸ軸方向およびＹ軸方向に向かって行列状に複数の前記第２のチップが配置されており、
少なくとも２個以上の所定個数の前記第２のチップがＸ軸方向に並んで連結された状態で前記第２の半導体ウェハから切り出され、
所定個数の前記第２のチップを纏めて、前記第１の半導体ウェハのＸ軸方向に並んで配置される所定個数の前記第１のチップに貼り付ける処理が行われ、
前記第１の半導体ウェハから前記第１のチップを切り出す際に、Ｙ軸方向に沿って前記第１のチップをダイシングするのと同時に、前記第２のチップがダイシングされる
ことを含む製造方法。
（１１）
矩形形状の第１のチップに対して矩形形状の第２のチップが積層されて構成され、
前記第１のチップおよび前記第２のチップは、Ｘ軸に沿った辺およびＹ軸に沿った辺のうち、どちらか一方の辺の長さが一致した構造である
半導体チップを備える電子機器。
なお、本技術は以下のような構成も取ることができる。
（１）
矩形形状の第１のチップに対して矩形形状の第２のチップが積層されて構成され、
前記第１のチップおよび前記第２のチップは、Ｘ軸に沿った辺およびＹ軸に沿った辺のうち、どちらか一方の辺の長さが一致した構造である
半導体チップ。
（２）
第１の半導体ウェハにＸ軸方向およびＹ軸方向に向かって行列状に複数の前記第１のチップが配置されるとともに、第２の半導体ウェハにＸ軸方向およびＹ軸方向に向かって行列状に複数の前記第２のチップが配置されており、
少なくとも２個以上の所定個数の前記第２のチップがＸ軸方向に並んで連結された状態で前記第２の半導体ウェハから切り出され、
所定個数の前記第２のチップを纏めて、前記第１の半導体ウェハのＸ軸方向に並んで配置される所定個数の前記第１のチップに貼り付ける処理が行われ、
前記第１の半導体ウェハから前記第１のチップを切り出す際に、Ｙ軸方向に沿って前記第１のチップをダイシングするのと同時に、前記第２のチップがダイシングされる
上記（１）に記載の半導体チップ。
（３）
前記第１のチップに前記第２のチップを貼り付ける処理において、前記第１の半導体ウェハのＸ軸方向に向かって配置される前記第１のチップの個数とは異なる個数で連結された状態の前記第２のチップが用いられる
上記（２）に記載の半導体チップ。
（４）
前記第２の半導体ウェハから前記第２のチップを切り出す際に、前記第２のチップの良品選別結果に従って、良品の前記第２のチップと不良品の前記第２のチップとの間でのみＹ軸方向に沿ったダイシングが行われる
上記（２）または（３）に記載の半導体チップ。
（５）
前記第１のチップおよび前記第２のチップに良品選別が事前に行われ、
所定個数の前記第２のチップを纏めて、前記第１の半導体ウェハのＸ軸方向に並んで配置される所定個数の前記第１のチップに貼り付ける処理において、不良品の前記第１のチップが配置されている個所に、連結された状態の所定個数の前記第２のチップのうちの不良品の前記第２のチップを対応させる
上記（２）から（４）までのいずれかに記載の半導体チップ。
（６）
前記第１のチップに対して前記第２のチップに並んで、矩形形状の第３のチップが積層されて構成され、
前記第１のチップ、前記第２のチップ、および前記第３のチップは、Ｘ軸に沿った辺およびＹ軸に沿った辺のうち、どちらか一方の辺の長さが一致した構造である
上記（２）から（５）までのいずれかに記載の半導体チップ。
（７）
前記第１のチップおよび前記第２のチップは、Ｘ軸に沿った辺の長さが一致するとともに、
前記第１のチップおよび前記第２のチップは、Ｙ軸方向を向く２つの辺のうちの、一方の辺において前記第１のチップおよび前記第２のチップの端面が一致した構造である
上記（２）から（６）までのいずれかに記載の半導体チップ。
（８）
前記第１のチップおよび前記第２のチップは、Ｘ軸に沿った辺およびＹ軸に沿った辺の両方とも長さが一致した構造である
上記（２）から（７）までのいずれかに記載の半導体チップ。
（９）
前記第１のチップに対して、前記第２のチップに加えて他のチップが積層された３層以上の多層構造であり、
前記他のチップが積層された状態の所定個数の前記第２のチップを纏めて、所定個数の前記第１のチップに貼り付ける処理が行われる
上記（２）から（８）までのいずれかに記載の半導体チップ。
（１０）
矩形形状の第１のチップに対して矩形形状の第２のチップが積層されて構成され、前記第１のチップおよび前記第２のチップは、Ｘ軸に沿った辺およびＹ軸に沿った辺のうち、どちらか一方の辺の長さが一致した構造である半導体チップの製造方法であって、
第１の半導体ウェハにＸ軸方向およびＹ軸方向に向かって行列状に複数の前記第１のチップが配置されるとともに、第２の半導体ウェハにＸ軸方向およびＹ軸方向に向かって行列状に複数の前記第２のチップが配置されており、
少なくとも２個以上の所定個数の前記第２のチップがＸ軸方向に並んで連結された状態で前記第２の半導体ウェハから切り出され、
所定個数の前記第２のチップを纏めて、前記第１の半導体ウェハのＸ軸方向に並んで配置される所定個数の前記第１のチップに貼り付ける処理が行われ、
前記第１の半導体ウェハから前記第１のチップを切り出す際に、Ｙ軸方向に沿って前記第１のチップをダイシングするのと同時に、前記第２のチップがダイシングされる
ことを含む製造方法。
（１１）
矩形形状の第１のチップに対して矩形形状の第２のチップが積層されて構成され、
前記第１のチップおよび前記第２のチップは、Ｘ軸に沿った辺およびＹ軸に沿った辺のうち、どちらか一方の辺の長さが一致した構造である
半導体チップを備える電子機器。
なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
１１ 固体撮像素子， １２ センサチップ， １３ ロジックチップ， １４および１５ メモリチップ， ２１乃至２３ 半導体ウェハ， ３１ 連結チップ
Claims (11)
- 矩形形状の第１のチップに対して矩形形状の第２のチップが積層されて構成され、
前記第１のチップおよび前記第２のチップは、Ｘ軸に沿った辺およびＹ軸に沿った辺のうち、どちらか一方の辺の長さが一致した構造である
半導体チップ。 - 第１の半導体ウェハにＸ軸方向およびＹ軸方向に向かって行列状に複数の前記第１のチップが配置されるとともに、第２の半導体ウェハにＸ軸方向およびＹ軸方向に向かって行列状に複数の前記第２のチップが配置されており、
少なくとも２個以上の所定個数の前記第２のチップがＸ軸方向に並んで連結された状態で前記第２の半導体ウェハから切り出され、
所定個数の前記第２のチップを纏めて、前記第１の半導体ウェハのＸ軸方向に並んで配置される所定個数の前記第１のチップに貼り付ける処理が行われ、
前記第１の半導体ウェハから前記第１のチップを切り出す際に、Ｙ軸方向に沿って前記第１のチップをダイシングするのと同時に、前記第２のチップがダイシングされる
請求項１に記載の半導体チップ。 - 前記第１のチップに前記第２のチップを貼り付ける処理において、前記第１の半導体ウェハのＸ軸方向に向かって配置される前記第１のチップの個数とは異なる個数で連結された状態の前記第２のチップが用いられる
請求項２に記載の半導体チップ。 - 前記第２の半導体ウェハから前記第２のチップを切り出す際に、前記第２のチップの良品選別結果に従って、良品の前記第２のチップと不良品の前記第２のチップとの間でのみＹ軸方向に沿ったダイシングが行われる
請求項２に記載の半導体チップ。 - 前記第１のチップおよび前記第２のチップに良品選別が事前に行われ、
所定個数の前記第２のチップを纏めて、前記第１の半導体ウェハのＸ軸方向に並んで配置される所定個数の前記第１のチップに貼り付ける処理において、不良品の前記第１のチップが配置されている個所に、連結された状態の所定個数の前記第２のチップのうちの不良品の前記第２のチップを対応させる
請求項２に記載の半導体チップ。 - 前記第１のチップに対して前記第２のチップに並んで、矩形形状の第３のチップが積層されて構成され、
前記第１のチップ、前記第２のチップ、および前記第３のチップは、Ｘ軸に沿った辺およびＹ軸に沿った辺のうち、どちらか一方の辺の長さが一致した構造である
請求項２に記載の半導体チップ。 - 前記第１のチップおよび前記第２のチップは、Ｘ軸に沿った辺の長さが一致するとともに、
前記第１のチップおよび前記第２のチップは、Ｙ軸方向を向く２つの辺のうちの、一方の辺において前記第１のチップおよび前記第２のチップの端面が一致した構造である
請求項２に記載の半導体チップ。 - 前記第１のチップおよび前記第２のチップは、Ｘ軸に沿った辺およびＹ軸に沿った辺の両方とも長さが一致した構造である
請求項２に記載の半導体チップ。 - 前記第１のチップに対して、前記第２のチップに加えて他のチップが積層された３層以上の多層構造であり、
前記他のチップが積層された状態の所定個数の前記第２のチップを纏めて、所定個数の前記第１のチップに貼り付ける処理が行われる
請求項２に記載の半導体チップ。 - 矩形形状の第１のチップに対して矩形形状の第２のチップが積層されて構成され、前記第１のチップおよび前記第２のチップは、Ｘ軸に沿った辺およびＹ軸に沿った辺のうち、どちらか一方の辺の長さが一致した構造である半導体チップの製造方法であって、
第１の半導体ウェハにＸ軸方向およびＹ軸方向に向かって行列状に複数の前記第１のチップが配置されるとともに、第２の半導体ウェハにＸ軸方向およびＹ軸方向に向かって行列状に複数の前記第２のチップが配置されており、
少なくとも２個以上の所定個数の前記第２のチップがＸ軸方向に並んで連結された状態で前記第２の半導体ウェハから切り出され、
所定個数の前記第２のチップを纏めて、前記第１の半導体ウェハのＸ軸方向に並んで配置される所定個数の前記第１のチップに貼り付ける処理が行われ、
前記第１の半導体ウェハから前記第１のチップを切り出す際に、Ｙ軸方向に沿って前記第１のチップをダイシングするのと同時に、前記第２のチップがダイシングされる
ことを含む製造方法。 - 矩形形状の第１のチップに対して矩形形状の第２のチップが積層されて構成され、
前記第１のチップおよび前記第２のチップは、Ｘ軸に沿った辺およびＹ軸に沿った辺のうち、どちらか一方の辺の長さが一致した構造である
半導体チップを備える電子機器。
Priority Applications (2)
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| JP2021139983A JP2023033970A (ja) | 2021-08-30 | 2021-08-30 | 半導体チップ、製造方法、および電子機器 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021139983A JP2023033970A (ja) | 2021-08-30 | 2021-08-30 | 半導体チップ、製造方法、および電子機器 |
Publications (1)
| Publication Number | Publication Date |
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| JP2023033970A true JP2023033970A (ja) | 2023-03-13 |
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ID=85412451
Family Applications (1)
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|---|---|---|---|
| JP2021139983A Pending JP2023033970A (ja) | 2021-08-30 | 2021-08-30 | 半導体チップ、製造方法、および電子機器 |
Country Status (2)
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2022
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Also Published As
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| WO2023032282A1 (ja) | 2023-03-09 |
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