JP2022522313A - 表示パネル、その駆動方法及び表示装置 - Google Patents

Abstract

表示パネル、その表示装置及び表示パネルの駆動方法が提供されている。当該表示パネル（１１０）がアレイ状に配列される複数の画素ユニット（１０）と、前記画素ユニット（１０）に接続されるデータ線及びセンス線と、を備え、各画素ユニット（１０）が複数のサブ画素を含み、同一列の画素ユニット（１０）の全てのサブ画素が同一のデータ線に接続され、各列の画素ユニット（１０）が２本のセンス線にそれぞれ接続され、任意の隣接する２列の画素ユニットがそのうちの１本のセンス線を共用する。当該表示パネルは、データ線及びセンス線の数を減少し、その後にＣＯＦを用いてソース駆動チップを表示パネルにおけるデータ線及びセンス線に接続する場合、ハードウェアのコスト及び接着の難しさを低減させ、接着の優良率を向上させることができる。

Description

関連出願の相互参照
本願は、２０１９年２月２１日に出願された中国特許出願第２０１９１０１２９９９３.５号に対する優先権を主張し、本願の一部として、上記の中国特許出願の開示内容の全てをここに引用することにより援用される。

本開示の実施例は、表示パネル、その駆動方法及び表示装置に関する。

表示技術の発展に伴い、ＯＬＥＤ(Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、有機発光ダイオード)表示パネルは、その低消費電力、低生産コスト、自発光、広視野角および速い応答速度などの利点から、人々に広く注目されている。

本開示の少なくとも１つの実施例によれば、アレイ状に配列される複数の画素ユニットと、前記画素ユニットに接続されるデータ線及びセンス線と、を備える表示パネルであって、各画素ユニットが複数のサブ画素を含み、同一列の画素ユニットにおける全てのサブ画素が同一のデータ線に接続され、各列の画素ユニットがそれぞれ２本のセンス線に接続され、任意の隣接する２列の画素ユニットがそのうちの１本のセンス線を共用する表示パネルが提供されている。

例えば、本開示の少なくとも１つの実施例に係る表示パネルにおいて、前記サブ画素に接続されるゲート線グループをさらに備え、各行の画素ユニットが、走査駆動信号を受信するように、２つのゲート線グループにそれぞれ接続され、任意の隣接する２行の画素ユニットがそのうちの１つのゲート線グループを共用し、前記ゲート線グループが第１のゲート線及び第２のゲート線を含む。

例えば、本開示の少なくとも１つの実施例に係る表示パネルにおいて、前記表示パネルがＭ×Ｎ個の画素ユニット及びＮ＋１行のゲート線グループを含み、各画素ユニットが第１のサブ画素、第２のサブ画素及び第３のサブ画素を含み、ｎ行目ｍ列目の画素ユニットにおける第１のサブ画素が、それぞれｎ行目の第１のゲート線、ｎ行目の第２のゲート線、ｍ列目のセンス線及びｍ列目のデータ線に接続され、ｎ行目ｍ列目の画素ユニットにおける第２のサブ画素が、それぞれｎ＋１行目の第１のゲート線、ｎ＋１行目の第２のゲート線、ｍ＋１列目のセンス線及びｍ列目のデータ線に接続され、ｎ行目ｍ列目の画素ユニットにおける第３のサブ画素が、それぞれｎ行目の第１のゲート線、ｎ＋１行目の第２のゲート線、ｍ列目のセンス線及びｍ列目のデータ線に接続され、Ｍが列方向の画素ユニットの数を表し、Ｎが列方向の画素ユニットの数を表し、１≦ｎ≦Ｎであり、１≦ｍ≦Ｍであり、Ｍ、Ｎがそれぞれ１より大きい正の整数である。

例えば、本開示の少なくとも１つの実施例に係る表示パネルにおいて、各サブ画素が、発光素子と、前記発光素子を駆動して発光させるための画素駆動回路と、前記画素駆動回路をセンシングするためのセンス回路と、を含み、前記画素駆動回路がデータ書き込みサブ回路及び駆動サブ回路を含み、前記駆動サブ回路は、前記データ書き込みサブ回路と、前記発光素子と、前記センス回路とに接続され、前記発光素子を駆動して発光させるための駆動電流を制御するように配置され、前記データ書き込みサブ回路は、前記走査駆動信号を受信し、前記走査駆動信号に応答して、データ電圧を前記駆動サブ回路に書き込むように配置され、前記センス回路は、前記駆動サブ回路にさらに接続され、前記走査駆動信号を受信し、前記走査駆動信号に応答して、基準電圧信号を前記駆動サブ回路に書き込み、又は、前記駆動サブ回路からセンス電圧信号を読み出すように配置される。

例えば、本開示の少なくとも１つの実施例に係る表示パネルにおいて、前記画素駆動回路が記憶サブ回路をさらに含み、前記記憶サブ回路は、前記発光素子に接続され、書き込まれた前記データ電圧及び前記基準電圧信号を記憶するように配置される。

例えば、本開示の少なくとも１つの実施例に係る表示パネルにおいて、前記センス回路が第１のトランジスタを含み、前記データ書き込みサブ回路が第２のトランジスタを含み、前記駆動サブ回路が駆動トランジスタを含み、前記記憶サブ回路がストレージキャパシタを含み、前記ｎ行目ｍ列目の画素ユニットにおける第１のサブ画素に対して、前記第１のトランジスタのゲートが前記ｎ行目の第１のゲート線に接続され、前記第１のトランジスタの第１の極が前記ｍ列目のセンス線に接続され、前記第２のトランジスタのゲートが前記ｎ行目の第２のゲート線に接続され、前記第２のトランジスタの第１の極が前記ｍ列目のデータ線に接続され、前記ｎ行目ｍ列目の画素ユニットにおける第２のサブ画素に対して、前記第１のトランジスタのゲートが前記ｎ＋１行目の第１のゲート線に接続され、前記第１のトランジスタの第１の極が前記ｍ＋１列目のセンス線に接続され、前記第２のトランジスタのゲートが前記ｎ＋１行目の第２のゲート線に接続され、前記第２のトランジスタの第１の極が前記ｍ列目のデータ線に接続され、前記ｎ行目ｍ列目の画素ユニットにおける第３のサブ画素に対して、前記第１のトランジスタのゲートが前記ｎ＋１行目の第２のゲート線に接続され、前記第１のトランジスタの第１の極が前記ｍ列目のセンス線に接続され、前記第２のトランジスタのゲートが前記ｎ行目の第１のゲート線に接続され、前記第２のトランジスタの第１の極が前記ｍ列目のデータ線に接続され、任意のサブ画素に対して、前記第１のトランジスタの第２の極が前記ストレージキャパシタの第１の端に接続され、前記第２のトランジスタの第２の極が前記ストレージキャパシタの第２の端に接続され、前記駆動トランジスタのゲートが前記第２のトランジスタの第２の極に接続され、前記駆動トランジスタの第１の極が前記発光素子のアノードに接続され、前記駆動トランジスタの第２の極が第１の電圧を受信するように第１の電圧端に接続され、前記ストレージキャパシタの第１の端が前記発光素子のアノードにさらに接続され、前記発光素子のカソードが第２の電圧を受信するように第２の電圧端に接続される。

例えば、本開示の少なくとも１つの実施例に係る表示パネルにおいて、前記第１のトランジスタと、前記第２のトランジスタと、前記駆動トランジスタとのいずれも、Ｎ型のトランジスタ、又はＰ型のトランジスタである。

例えば、本開示の少なくとも１つの実施例に係る表示パネルにおいて、前記ｎ行目の画素ユニットにおける第１のサブ画素と前記ｎ＋１行目の画素ユニットにおける第２のサブ画素とからの光が同じ色の光であり、前記ｎ行目の画素ユニットにおける第２のサブ画素と前記ｎ＋１行目の画素ユニットにおける第１のサブ画素とからの光が同じ色の光である。

例えば、本開示の少なくとも１つの実施例に係る表示パネルにおいて、各画素ユニットにおける第３のサブ画素からの光が同じ色の光である。

例えば、本開示の少なくとも１つの実施例に係る表示パネルにおいて、各画素ユニットにおける前記第１のサブ画素と、前記第２のサブ画素と、前記第３のサブ画素とからの光が、お互いに異なる色の光である。

本開示の少なくとも１つの実施例によれば、請求項１～１０のいずれか１項に記載の表示パネルを備える表示装置がさらに提供されている。

例えば、本開示の少なくとも１つの実施例に係る表示装置において、ソース駆動チップをさらに含み、前記ソース駆動チップが、データ電圧を供給するように前記表示パネルにおけるデータ線に接続され、前記ソース駆動チップが、基準電圧信号を供給し又はセンス電圧信号を受信するように前記表示パネルにおけるセンス線に接続される。

例えば、本開示の少なくとも１つの実施例に係る表示装置において、ゲート駆動チップをさらに含み、前記ゲート駆動チップは、前記表示パネルにおけるゲート線グループに接続され、前記ゲート線グループを介して前記表示パネルにおける画素ユニットに走査駆動信号を供給するように配置される。

本開示の少なくとも１つの実施例によれば、表示パネルの駆動方法であって、１フレームの表示期間及びブランキング期間を含み、前記表示期間において、前記ゲート線グループは、前記走査駆動信号を前記Ｎ行の画素ユニットに順次に供給することにより、前記Ｎ行の画素ユニットにおける画素駆動回路が、前記Ｎ行の画素ユニットにおける発光素子をそれぞれ駆動して発光させることと、前記ブランキング期間において、前記ゲート線グループは、前記走査駆動信号を前記Ｎ行の画素ユニットにおけるｉ行目の画素ユニットに供給することにより、前記ｉ行目の画素ユニットにおけるセンス回路にセンシングさせることとを含み、１≦ｉ≦Ｎである表示パネルの駆動方法がさらに提供されている。

例えば、本開示の少なくとも１つの実施例に係る駆動方法において、前記表示期間において、前記Ｎ行の画素ユニットにおける各行の画素ユニットの駆動周期が、第１の時間帯と、第２の時間帯と、第３の時間帯と、第４の時間帯とを含み、前記第１の時間帯において、データ電圧が前記ｎ－１行目ｍ列目の画素ユニットにおける第３のサブ画素に書き込まれるように、前記ｎ－１行目の第１のゲート線の走査駆動信号及び前記ｎ行目の第２のゲート線に入力される走査駆動信号のいずれもハイレベルになり、前記第２の時間帯において、前記データ電圧がｎ－１行目ｍ列目の画素ユニットにおける第２のサブ画素及びｎ行目ｍ列目の画素ユニットにおける第１のサブ画素に書き込まれるように、前記ｎ行目の第２のゲート線の走査駆動信号及び前記ｎ行目の第１のゲート線の走査駆動信号のいずれもハイレベルになり、前記第３の時間帯において、前記ｎ－１行目ｍ列目の画素ユニットにおける第３のサブ画素を発光させるように前記ｎ－１行目の第１のゲート線及び前記ｎ行目の第２のゲート線に入力される走査駆動信号のいずれもローレベルになり、前記データ電圧が前記ｎ行目ｍ列目の画素ユニットにおける第３のサブ画素に書き込まれるように、前記ｎ行目の第１のゲート線の走査駆動信号及び前記ｎ＋１行目の第２のゲート線の走査駆動信号のいずれもハイレベルになり、前記第４の時間帯において、前記ｎ－１行目ｍ列目の画素ユニットにおける第２のサブ画素及び前記ｎ行目ｍ列目の画素ユニットにおける第１のサブ画素を発光させるように前記ｎ行目の第２のゲート線及び前記ｎ行目の第１のゲート線に入力される走査駆動信号のいずれもローレベルになり、前記データ電圧が前記ｎ行目ｍ列目の画素ユニットにおける第２のサブ画素及びｎ＋１行目ｍ列目の画素ユニットにおける第１のサブ画素に書き込まれるように、前記ｎ＋１行目の第２のゲート線の走査駆動信号及び前記ｎ＋１行目の第１のゲート線の走査駆動信号のいずれもハイレベルになる。

例えば、本開示の少なくとも１つの実施例に係る駆動方法において、前記ｍ列目のセンス線及び前記ｍ＋１列目のセンス線の夫々に基準電圧信号が入力されることをさらに含む。

例えば、本開示の少なくとも１つの実施例に係る駆動方法において、前記ブランキング期間において、前記Ｎ行の画素ユニットにおける各行の画素ユニットの駆動周期が第５の時間帯と、第６の時間帯と、第７の時間帯と、第８の時間帯とを含み、前記第５の時間帯において、前記ｎ－１行目ｍ列目の画素ユニットにおける第１のサブ画素及び前記ｎ－２行目ｍ列目の画素ユニットにおける第２のサブ画素を補償するように、ｎ－１行目ｍ列目の画素ユニットにおける第１のサブ画素のセンス電圧信号及びｎ－２行目ｍ列目の画素ユニットにおける第２のサブ画素のセンス電圧信号を読み取り、前記第６の時間帯において、前記ｎ－１行目ｍ列目の画素ユニットにおける第３のサブ画素を補償するように、前記ｎ－１行目ｍ列目の画素ユニットにおける第３のサブ画素のセンス電圧信号を読み取り、前記第７の時間帯において、前記ｎ行目ｍ列目の画素ユニットにおける第１のサブ画素及び前記ｎ－１行目ｍ列目の画素ユニットにおける第２のサブ画素を補償するように、前記ｎ行目ｍ列目の画素ユニットにおける第１のサブ画素のセンス電圧信号及び前記ｎ－１行目ｍ列目の画素ユニットにおける第２のサブ画素のセンス電圧信号を読み取り、前記第８の時間帯において、前記ｎ行目ｍ列目の画素ユニットにおける第３のサブ画素を補償するように、前記ｎ行目ｍ列目の画素ユニットにおける第３のサブ画素のセンス電圧信号を読み取り、３≦ｎ≦Ｎであり、Ｎが３より大きい正の整数である。

本開示の実施例の技術案をより明確に説明するために、以下の実施例の図面が簡単に説明され、以下の説明における図面は、本開示のいくつかの実施例にのみ関し、本開示を限定するものではないことが明らかであろう。

画素回路の模式図である。 本開示の少なくとも１つの実施例に係る表示パネルの模式的な構成図である。 本開示の少なくとも１つの実施例に係るサブ画素の模式的な構成図である。 本開示の少なくとも１つの実施例に係る表示パネルの回路図である。 図２に示す画素ユニットの部分模式図である。 本開示の少なくとも１つの実施例に係る表示パネルの駆動タイミング図である。 本開示の少なくとも１つの実施例に係る表示パネルの表示期間及びブランキング期間のタイミング図である。 本開示の少なくとも１つの実施例に係る表示装置の模式図である。

本開示の実施例の目的、技術案、および利点をより明確にするために、以下、本開示の実施例の技術案が、本開示の実施例の図面と併せて、明確かつ完全に説明される。明らかに、記載された実施例は、本開示の一部の実施例であり、すべての実施例ではない。本開示の記載された実施例に基づいて、発明的な労力を必要とすることなく当業者によって得られる他のすべての実施例は、本開示の保護範囲に属する。

特に定義されない限り、本開示で使用される技術用語または科学用語は、本開示が属する技術分野の当業者によって理解される通常の意味である。本開示で使用される「第１の」、「第２の」および類似語は、任意の順序、数、または重要性を意味せず、異なる構成要素を区別するために使用されるだけである。同様に、「１個の」、「１つの」、または「当該」などの類似語は、数量の限定を意味するのではなく、少なくとも１つの存在を意味する。「含む」または「備える」などの類似語は、単語の前に登場する要素または物体が、単語の後に登場する要素または物体およびその等価物を包含し、他の要素または物体を除外しないことを意味する。「接続される」または「連結される」などの用語は、物理的または機械的接続に限定されず、直接的または間接的を問わず、電気的接続を含むことができる。「上」、「下」、「左」、「右」等は、相対的な位置関係を示すためのものに過ぎず、記述されるオブジェクトの絶対的な位置が変化すると、それに応じて相対的な位置関係も変化する可能性がある。

以下、本開示を具体的な実施例のいくつかを用いて説明する。本開示の実施例の以下の説明を明瞭かつ簡潔に保つために、既知の機能および既知の構成要素の詳細な説明を省略する。本開示の実施例の任意の構成要素が１つ以上の図面に現れる場合、それらの構成要素は、各図面において同一又は類似の参照符号で表される。

ＯＬＥＤ表示装置における画素回路は、一般にマトリクス駆動方式が採用されており、各画素ユニットにスイッチング素子を導入するか否かによって、アクティブマトリクス（Ａｃｔｉｖｅ Ｍａｔｒｉｘ）駆動とパッシブマトリクス（Ｐａｓｓｉｖｅ Ｍａｔｒｉｘ）駆動とに分けられる。ＡＭＯＬＥＤは、各画素の画素回路に１セットの薄膜トランジスタとストレージキャパシタを集積化し、薄膜トランジスタとストレージキャパシタに対する駆動制御によってＯＬＥＤを流れる電流を制御し、必要に応じてＯＬＥＤを発光させる。ＡＭＯＬＥＤ表示装置に使用される基本画素回路は、通常、２Ｔ１Ｃ画素回路であり、即ち、２個の薄膜トランジスタ( Ｔｈｉｎ－ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ、ＴＦＴ )と１個のストレージキャパシタＣｓｔを用いてＯＬＥＤを駆動して発光させる機能を実現する。

一般的なＯＬＥＤ表示パネルでは、補償技術によって表示品質を向上させる必要がある。ＯＬＥＤ表示パネルのサブ画素ユニットを補償する場合、サブ画素ユニットに画素補償回路を設置して内部補償を行う以外に、センストランジスタを設置して外部補償を行うこともできる。図１(Ａ)は、外部補償の画素回路の模式図である。図１Ａに示すように、この画素回路は、スイッチングトランジスタＴ１、駆動トランジスタＴ３、ストレージキャパシタＣｓｔ、センストランジスタＴ２、及び有機ＥＬ素子（有機発光ダイオード）を含む。例えば、このセンストランジスタＴ２は、補償機能を実現することができる。例えば、このスイッチングトランジスタＴ１のゲートは、ゲート線に接続されて走査駆動信号Ｇ１を受信し、例えば、このスイッチングトランジスタＴ１のソースはデータ線に接続されてデータ信号Ｖｄａｔａを受信し、このスイッチングトランジスタＴ１のドレインは、駆動トランジスタＴ３のゲートに接続され、駆動トランジスタＴ３のドレインは第１の電圧端に接続されて第１の電圧Ｖｄｄ(高電圧)を受信し、駆動トランジスタＴ３のソースはＥＬ素子のアノード端に接続され、ストレージキャパシタＣｓｔの一端はスイッチングトランジスタＴ１のドレイン及び駆動トランジスタＴ３のゲートに接続され、他端は駆動トランジスタＴ３のソースに接続され、ＥＬ素子のカソード端は第２の電圧端に接続されて第２の電圧Ｖｓｓ(低電圧、例えば接地電圧)を受信する。例えば、ゲート線を介して走査信号Ｇ１が印加されてスイッチングトランジスタＴ１をオンさせる時に、データ駆動回路がゲート線を介して入力するデータ信号Ｖｄａｔａは、スイッチングトランジスタＴ１を介してストレージキャパシタＣｓｔを充電することができ、これによってストレージキャパシタＣｓｔにデータ信号Ｖｄａｔａを保存することができ、また、保存されたデータ信号Ｖｄａｔａによって駆動トランジスタＴ３のオンの程度を制御することができ、これによって駆動トランジスタＴ３を流れてＯＬＥＤを駆動して発光させる電流の大きさを制御することができ、すなわち、この電流によって当該画素の発光階調を決定する。

図１(Ａ)に示すように、センストランジスタＴ２は、第１の端が駆動トランジスタＴ３のソースに接続され、第２の端がセンス線ＳＬを介して検出回路(例えば、抵抗Ｒｖｃ、容量Ｃｖｃ、例えばＡＤ変換（ＡＤＣ）、増幅器等の素子)に接続され、ゲートが補償走査信号Ｇ２を受信する。これにより、補償走査信号Ｇ２を印加して駆動トランジスタＴ３をオンさせた後、センストランジスタＴ２を介して検出回路を充電し、駆動トランジスタＴ３のソース電位を変化させる。駆動トランジスタＴ３のソース電位Ｖｓが駆動トランジスタＴ３のゲート電位Ｖｇと駆動トランジスタＴ３の閾値電圧Ｖｔｈとの差分に等しくなると、駆動トランジスタＴ３がオフになる。このとき、駆動トランジスタＴ３がオフになった後、オンしたセンストランジスタＴ２を介して駆動トランジスタＴ３のソースからセンス電圧(すなわち、駆動トランジスタＴ３がオフになった後のソースの電圧Ｖｂ)を取得してもよい。駆動トランジスタＴ３がオフになった後のソースの電圧Ｖｂを取得した後、駆動トランジスタの閾値電圧Ｖｔｈ＝Ｖｄａｔａ－Ｖｂを取得することができ、これにより、各画素回路における駆動トランジスタの閾値電圧に基づいて、補償データを各画素回路ごとに作成(すなわち決定)することができ、表示パネルの各サブ画素の閾値電圧補償機能を実現することができる。

より高い表示効果を追求するために、８Ｋの表示パネルなどのような高解像度のＯＬＥＤ表示パネルが現れ、高解像度のＯＬＥＤ表示パネルを製作した後、ソース駆動チップを表示パネルにおけるデータ線とセンス線にＣＯＦ(Ｃｈｉｐ Ｏｎ Ｆｉｌｍ)を用いて接続する必要があり、具体的には、例えば、ＣＯＦは、一方の面が表示パネルにおけるデータ線とセンス線に接着され、他方の面が、ソース駆動チップが固定された回路基板に接着される。

しかし、高解像度のＯＬＥＤ表示パネルでは、データ線とセンス線の数が大幅に増加し、ソース駆動チップから供給される信号をデータ線とセンス線に入力するために、回路基板とＣＯＦに設計される必要がある信号伝送線も増加し、ハードウェアコストが高くなり、ＣＯＦを用いて接着する場合、接着の難しさも増加する。

本開示の少なくとも１つの実施例によれば、アレイ状に配列される複数の画素ユニットと、画素ユニットに接続されるデータ線及びセンス線と、を備える表示パネルであって、各画素ユニットが複数のサブ画素を含み、同一列の画素ユニットにおける全てのサブ画素が同一のデータ線に接続され、各列の画素ユニットがそれぞれ２本のセンス線に接続され、任意の隣接する２列の画素ユニットがそのうちの１本のセンス線を共用する表示パネルが提供されている。

本開示の実施例において、同一列の画素ユニットにおける全てのサブ画素が同一のデータ線に接続され、各列の画素ユニットがそれぞれ２本のセンス線に接続され、任意の隣接する２列の画素ユニットがそのうちの１本のセンス線を共用することで、データ線及びセンス線の数を減少させ、その後にＣＯＦを用いてソース駆動チップを表示パネルにおけるデータ線及びセンス線に接続する場合、ハードウェアのコスト及び接着の難しさを低減させ、接着の優良率を向上させることができる。

本開示の上記目的、特徴や利点をより明らかで理解しやすくするために、以下に、本開示について、添付する図面と具体的な実施例を組合せて、より詳細に説明する。

本開示の少なくとも１つの実施例によれば、表示パネルが提供されており、図１Ｂは本開示の少なくとも１つの実施例に係る表示パネルの構成図を示す。

図１Ｂに示すように、この表示パネル１１０は、アレイ状に配列される複数の画素ユニット１０と、画素ユニット１０に接続されるデータ線及びセンス線とを備え、図１Ｂに示すように、データ線Ｄｍ、データ線Ｄｍ＋１、センス線Ｓｍ、センス線Ｓｍ＋１、及びセンス線Ｓｍ＋２であり、各画素ユニット１０は３つのサブ画素を含み、例えば、図１Ｂに示すように、同一列の画素ユニット１０の全てのサブ画素は、同一のデータ線に接続され、各列の画素ユニット１０は、それぞれ２本のセンス線に接続され、任意の隣接する２列の画素ユニットは、そのうちの１本のセンス線を共用する。例えば、このセンス線は、センス信号(例えば、基準電圧信号)を供給するか、またはセンス電圧信号の伝送を受信するために使用される。例えば、ｍは１以上の整数である。

なお、各画素ユニット１０は、６個、９個等といったより多くのサブ画素を有してもよく、本開示の実施例はこれに限定されない。

図１Ｂに示すように、左から右にｍ列目の画素ユニット１０とｍ＋１列目の画素ユニット１０であり、ｍ列目の画素ユニット１０の全てのサブ画素はデータ線Ｄｍに接続され、ｍ＋１列目の画素ユニット１０の全てのサブ画素はデータ線Ｄｍ＋１に接続され、これにより、表示パネルのデータ線の数を減らすことができ、ｍ列目の画素ユニット１０は、それぞれセンス線Ｓｍ及びセンス線Ｓｍ＋１に接続され、ｍ＋１列目の画素ユニットは、それぞれセンス線Ｓｍ＋１及びセンス線Ｓｍ＋２に接続されていることで、ｍ列目の画素ユニット１０とｍ＋１列目の画素ユニット１０とがセンス線Ｓｍ＋１を共用しているので、表示パネルのセンス線の数を減らすことができることが分かる。

以下、表示パネルがＭ×Ｎ個の画素ユニット１０を含み、各画素ユニット１０が第１のサブ画素１１、第２のサブ画素１２及び第３のサブ画素１３を含むことを例として説明し、本開示の実施例と従来の表示パネルにおけるデータ線とセンス線との数の相違点を説明する。例えば、Ｍが列方向の画素ユニットの数を表し、Ｎが行方向の画素ユニットの数を表し、Ｍ、Ｎは１より大きい正の整数である。

従来の表示パネルの画素ユニットにおけるサブ画素の２つの配列方式があり、第１の配列方式はＳｔｒｉｐ (ストライプ)配列であり、すなわち、画素ユニットにおける第１のサブ画素、第２のサブ画素及び第３のサブ画素が横並びに配列され、各列の画素ユニットにおける第１のサブ画素、第２のサブ画素及び第３のサブ画素がそれぞれ１本のデータ線に接続され、且つ、各列の画素ユニットにおける全てのサブ画素が１本のセンス線を共用し、この場合、第１の配列方式を採用する表示パネルは、データ線及びセンス線の数が４×Ｍ本であり、第２の配列方式はＳｑｕａｒｅ（品字型）配列であり、各列の画素ユニットはそれぞれ２本のデータ線に接続され、且つ、各列の画素ユニットにおける全てのサブ画素が１本のセンス線を共用し、この場合、第２の配列方式を採用する表示パネルは、データ線およびセンス線の数は３×Ｍ本である。

本開示の実施例において、同一列の画素ユニット１０における全てのサブ画素が同一のデータ線に接続され、各列の画素ユニット１０がそれぞれ２本のセンス線に接続され、任意の隣接する２列の画素ユニット１０がそのうちの１本のセンス線を共用することから、本開示の実施例において、表示パネルにおけるデータ線及びセンス線の数が２×Ｍ＋１本である。

２×Ｍ＋１＜３×Ｍ＜４×Ｍであるので、本開示の実施例に係る表示パネルは、データ線及びセンス線の数を大きく減らすことができ、ＣＯＦを用いてソース駆動チップを表示パネルにおけるデータ線及びセンス線に接続する場合、ハードウェアのコスト及び接着の難しさを減らし、接着の優良率を向上させることができる。

例えば、８Ｋ表示パネルの解像度は７６８０×４３２０であり、すなわち、表示パネルは７６８０×４３２０個の画素ユニット１０を含み、従来の第１の配列方式を採用する表示パネルは、そのデータ線及びセンス線の数が７６８０×４＝３０７２０本であり、従来の第２の配列方式の表示パネルは、そのデータ線及びセンス線の数が７６８０×３＝２３０４０本であり、これに対して、本開示の実施例に係る表示パネルにおけるデータ線及びセンス線の数は、７６８０×２＋１＝１５３６１本であり、データ線及びセンス線の数が大幅に減少していることが分かる。

したがって、本開示の実施例に係る表示パネルのデータ線及びセンス線の数は、従来の表示パネルのデータ線及びセンス線の数よりも少ないため、表示パネルのデータ線及びセンス線の数が少なくなり、その後にＣＯＦを用いてソース駆動チップを表示パネルのデータ線及びセンス線とに接続する場合、回路基板及びＣＯＦに設計する必要がある信号伝送線が少なくなり、これによって、回路基板及びＣＯＦのハードウェアのコストを低減させ、ＣＯＦを用いて接着する場合、接着の難しさも低下し、接着の優良率が向上することが分かる。

また、表示パネルのデータ線及びセンス線の数が多い場合、必要があるソース駆動チップのピンが多くなり、ソース駆動チップのコストが増加するため、本開示の実施例に係る表示パネルのデータ線及びセンス線の数が減少することで、必要があるソース駆動チップのピンの数も減少し、ソース駆動チップのコストを低減させる。

なお、各画素ユニット１０におけるサブ画素の数は、図１(Ｂ)に示すように、第１のサブ画素１１、第２のサブ画素１２及び第３のサブ画素１３の３つだけでなく、各画素ユニット１０は、複数のサブ画素を含んでもよく、例えば、４つのサブ画素等を含んでもよい。

本開示のいくつかの実施例において、表示パネル１１０がサブ画素に接続されるゲート線グループをさらに含み、各行の画素ユニット１０が２つのゲート線グループにそれぞれ接続され、且つ、任意の隣接する２行の画素ユニット１０がそのうちの１つのゲート線グループを共用し、ゲート線グループが第１のゲート線及び第２のゲート線を含み、図１Ｂに示すように、第１のゲート線Ｇ１_＜ｎ－１＞、第１のゲート線Ｇ１_＜ｎ＞、第１のゲート線Ｇ１_＜ｎ＋１＞、第１のゲート線Ｇ１_＜ｎ＋２＞、第２のゲート線Ｇ２_＜ｎ－１＞、第２のゲート線Ｇ２_＜ｎ＞、第２のゲート線Ｇ２_＜ｎ＋１＞及び第２のゲート線Ｇ２_＜ｎ＋２＞である。例えば、この例において、ｎが２よりも大きい整数である。

ここで、第１のゲート線Ｇ１_＜ｎ－１＞と第２のゲート線Ｇ２_＜ｎ－１＞とが１つのゲート線グループを構成し、第１のゲート線Ｇ１_＜ｎ＞と第２のゲート線Ｇ２_＜ｎ＞とが１つのゲート線グループを構成し、第１のゲート線Ｇ１_＜ｎ＋１＞と第２のゲート線Ｇ２_＜ｎ＋１＞とが１つのゲート線グループを構成し、第１のゲート線Ｇ１_＜ｎ＋２＞と第２のゲート線Ｇ２_＜ｎ＋２＞とが１つのゲート線グループを構成する。

図１Ｂに示すように、上から下に、それぞれｎ－１行目の画素ユニット１０、ｎ行目の画素ユニット１０及びｎ＋１行目の画素ユニット１０であり、ｎ－１行目の画素ユニット１０が、第１のゲート線Ｇ１_＜ｎ－１＞及び第２のゲート線Ｇ２_＜ｎ－１＞を含むゲート線グループと、第１のゲート線Ｇ１_＜ｎ＞及び第２のゲート線Ｇ２_＜ｎ＞を含むゲート線グループとにそれぞれ接続され、ｎ行目の画素ユニット１０が、第１のゲート線Ｇ１_＜ｎ＞及び第２のゲート線Ｇ２_＜ｎ＞を含むゲート線グループと、第１のゲート線Ｇ１_＜ｎ＋１＞及び第２のゲート線Ｇ２_＜ｎ＋１＞を含むゲート線グループとにそれぞれ接続され、ｎ＋１行目の画素ユニット１０が、第１のゲート線Ｇ１_＜ｎ＋１＞及び第２のゲート線Ｇ２_＜ｎ＋１＞を含むゲート線グループと、第１のゲート線Ｇ１_＜ｎ＋２＞及び第２のゲート線Ｇ２_＜ｎ＋２＞を含むゲート線グループとにそれぞれ接続され、このように、ｎ行目の画素ユニット１０とｎ－１行目の画素ユニット１０とが、第１のゲート線Ｇ１_＜ｎ＞及び第２のゲート線Ｇ２_＜ｎ＞を含むゲート線グループを共用し、ｎ行目の画素ユニット１０とｎ＋１行目の画素ユニット１０とが、第１のゲート線Ｇ１_＜ｎ＋１＞及び第２のゲート線Ｇ２_＜ｎ＋１＞を含むゲート線グループを共用する。

表示パネル１１０がＭ×Ｎ個の画素ユニット１０を含み、表示パネル１１０の解像度がＭ×Ｎである場合、本開示の実施例に係る表示パネル１１０におけるゲート線の数は２×Ｎ＋２であるが、従来の表示パネルにおけるゲート線の数は２×Ｎであるため、本開示の実施例に係る表示パネルにおけるゲート線は、従来の表示パネルにおけるゲート線より２本多く、ゲート線の数の増加量がほとんど無視できるほど小さいため、本開示の実施例は、ゲート線をほとんど増加させることなく、データ線及びセンス線の数を減少させることができ、表示パネルの配線設計を簡単化することができる。

もちろん、本開示の実施例は、これに制限されず、表示パネルにおける配線方式は、各行の画素ユニット１０が２つのゲート線グループにそれぞれ接続され、かつ、任意の隣接する２行の画素ユニット１０に接続されるゲート線グループが共用されないように設計されることもでき、したがって、表示パネルがＭ×Ｎ個の画素ユニット１０を含む場合、表示パネルにおけるゲート線の数は４×Ｎであり、本開示の実施例に係る表示パネルにＧＯＡ(Ｇａｔｅ Ｄｒｉｖｅｒ ｏｎ Ａｒｒａｙ)設計が採用される場合、ゲート線の数が増加するが、ゲート線はゲート駆動チップと接着する必要がないため、表示パネルの接着の難しさに影響を与えない。

図１Ｂに示すように、表示パネル１１０がＭ×Ｎ個の画素ユニット１０を含み、各画素ユニット１０が第１のサブ画素１１、第２のサブ画素１２及び第３のサブ画素１３を含み、ｎ行目ｍ列目の画素ユニット１０における第１のサブ画素１１が、ｎ行目の第１のゲート線Ｇ１_＜ｎ＞、ｎ行目の第２のゲート線Ｇ２_＜ｎ＞、ｍ列目のセンス線Ｓｍ及びｍ列目のデータ線Ｄｍにそれぞれ接続され、ｎ行目ｍ列目の画素ユニット１０における第２のサブ画素１２が、ｎ＋１行目の第１のゲート線Ｇ１_＜ｎ＋１＞、ｎ＋１行目の第２のゲート線Ｇ２_＜ｎ＋１＞、ｍ＋１列目のセンス線Ｓｍ＋１及びｍ列目のデータ線Ｄｍにそれぞれ接続され、ｎ行目ｍ列目の画素ユニット１０における第３のサブ画素１３が、ｎ行目の第１のゲート線Ｇ１_＜ｎ＞、ｎ＋１行目の第２のゲート線Ｇ２_＜ｎ＋１＞、ｍ列目のセンス線Ｓｍ及びｍ列目のデータ線Ｄｍにそれぞれ接続され、例えば、Ｍが列方向の画素ユニットの数を表し、Ｎが列方向の画素ユニットの数を表し、１≦ｎ≦Ｎであり、１≦ｍ≦Ｍであり、Ｍ、Ｎはそれぞれ１より大きい正の整数である。なお、ｎ、ｍが正の整数である。

例えば、本開示のいくつかの実施例において、ｎ行目の画素ユニット１０における第１のサブ画素１１とｎ＋１行目の画素ユニット１０における第２のサブ画素１２とが同じ色の光を発光し、且つ、ｎ行目の画素ユニット１０における第２のサブ画素１２とｎ＋１行目の画素ユニット１０における第１のサブ画素１１とが同じ色の光を発光し、各画素ユニット１０における第３のサブ画素１３が同じ色の光を発光する。

ｎ行目の画素ユニット１０における第１のサブ画素１１とｎ－１行目の画素ユニット１０における第２のサブ画素１２とは、第１のゲート線Ｇ１_＜ｎ＞及び第２のゲート線Ｇ２_＜ｎ＞を含むゲート線グループを共用し、ｎ行目の画素ユニット１０における第２のサブ画素１２とｎ＋１行目の画素ユニット１０における第１のサブ画素１１とは、第１のゲート線Ｇ１_＜ｎ＋１＞及び第２のゲート線Ｇ２_＜ｎ＋１＞を含むゲート線グループを共用するため、画素ユニット１０の実際の表示において、画素ユニット１０における全てのサブ画素の正常表示を保証するために、ｎ行目の画素ユニット１０における第１のサブ画素１１とｎ－１行目の画素ユニット１０における第２のサブ画素とが同時に表示される必要があり、ｎ行目の画素ユニット１０における第２のサブ画素とｎ＋１行目の画素ユニット１０における第１のサブ画素とが同時に表示される必要があり、且つ、同一列の画素ユニット１０における全てのサブ画素が同一のデータ線に接続され、データ線が同一の時間帯に１つのデータ電圧のみを入力し、そして、ｎ行目の画素ユニット１０における第１のサブ画素１１とｎ＋１行目の画素ユニット１０における第２のサブ画素１２とが発光する光の色を同じに設定し、ｎ行目の画素ユニット１０における第２のサブ画素１２とｎ＋１行目の画素ユニット１０における第１のサブ画素１１が発光する光の色を同じに設定する必要がある。

各画素ユニット１０における第３のサブ画素１３が同じ色の光を発光し、且つ、画素ユニット１０の実際の表示において、第３のサブ画素１３が他のサブ画素と同時に表示されない。

例えば、ｎ行目の画素ユニット１０における第１のサブ画素１１が緑色のサブ画素、ｎ行目の画素ユニット１０における第２のサブ画素１２が赤色のサブ画素、ｎ行目の画素ユニット１０における第３のサブ画素１３が青色のサブ画素である場合、ｎ＋１行目の画素ユニット１０における第１のサブ画素１１が赤色のサブ画素、ｎ＋１行目の画素ユニット１０における第２のサブ画素１２が緑色のサブ画素、ｎ＋１行目の画素ユニット１０における第３のサブ画素が青色のサブ画素である。

なお、各画素ユニット１０における第１のサブ画素１１と第２のサブ画素１２と第３のサブ画素１３とは、お互いに異なる色の光を発光する。

画素ユニット１０が様々な異なる色の光を発光するように保証するために、画素ユニット１０における第１のサブ画素１１と第２のサブ画素１２と第３のサブ画素１３とが、お互いに異なる色の光を発光するように設定する必要があり、例えば、第１のサブ画素１１と第２のサブ画素１２と第３のサブ画素１３とが発光する光の色は、赤、緑及び青である。なお、本開示の実施例がこれに限定されなく、各画素ユニットにおける各サブ画素の色の具体的な設定は、上記の説明に従って設定され、ここでの説明は省略される。

図１Ｃは本開示の少なくとも１つの実施例に係るサブ画素の模式的な構成図を示す。

本開示の実施例において、各サブ画素が、発光素子Ｌと、発光素子を駆動して発光させるための画素駆動回路４１０と、画素駆動回路４１０をセンシングするセンス回路４２０を含む。例えば、本開示の実施例において、ｎ行目の画素ユニットの第１のサブ画素１１を例として説明し、他のサブ画素の構成は、これに類似するため、ここで説明を省略する。

例えば、図１Ｃに示すように、いくつかの例において、画素駆動回路４１０が、データ書き込みサブ回路４１１、駆動サブ回路４１２を含み、他の例において、当該画素駆動回路４１０が記憶サブ回路４１３をさらに含む。

例えば、１フレームの表示期間において、第１のサブ画素１１における画素駆動回路４１０が発光素子Ｌを駆動して発光させ、１フレームのブランキング期間において、第１のサブ画素１１におけるセンス回路４２０が画素駆動回路４１０をセンシングすることで、センス結果に基づいて当該第１のサブ画素１１に対して外部補償を行うことができる。

例えば、駆動サブ回路４１２は、データ書き込みサブ回路４１１、寄生容量（図示せず）又は記憶サブ回路４１３、発光素子Ｌ及びセンス回路４２０に接続され、発光素子Ｌを駆動して発光させるための駆動電流を制御するように配置される。例えば、発光段階において、駆動サブ回路４１２が発光素子Ｌに駆動電流を供給して発光素子Ｌを駆動して発光させ、且つ、必要である「階調」(即ち、データ電圧)に応じて発光させることができる。

例えば、データ書き込みサブ回路４１１は、寄生容量（図示せず）又は記憶サブ回路４１３に接続され、走査駆動信号を受信し、さらに、走査駆動信号に応答してデータ電圧を駆動サブ回路４１２に書き込むように配置される。例えば、データ書き込みサブ回路４１１がゲート線Ｇ２_＜ｎ＞に接続されて走査駆動信号を受信し、データ書き込み回路４１１が当該走査駆動信号に応答してオンになることができる。例えば、ｎ行目ｍ列目の画素ユニットの第１のサブ画素１１におけるデータ書き込みサブ回路４１１は、さらに、データ線Ｄｍに接続されてデータ電圧を受信し、当該データ書き込みサブ回路４１１がオンになる時に当該データ電圧を駆動サブ回路４１２に書き込む。例えば、異なる段階において、データ書き込みサブ回路４１１が受信したデータ電圧は、当該第１のサブ画素１１の発光のための補償されたデータ電圧であってもよいし、他のサブ画素の発光のためのデータ電圧であってもよいし、本開示の実施例がこれに限定されない。

例えば、センス回路４２０は、寄生容量（図示せず）又は記憶サブ回路４１３及び発光素子Ｌにさらに接続され、走査駆動信号を受信し、走査駆動信号に応答して基準電圧信号（例えば、ローレベル）を駆動サブ回路４１２に書き込み、又は駆動サブ回路４１２からセンス電圧信号を読み出すように配置される。例えば、ｎ行目の画素ユニットの第１のサブ画素１１を例として説明し、センス回路４２０がゲート線Ｇ１_＜ｎ＞に接続されて走査駆動信号を受信し、センス回路４２０が当該走査駆動信号に応答してオンになることができる。例えば、ｎ行目ｍ列目の画素ユニットの第１のサブ画素１１におけるセンス回路４２０がセンス線Ｓｍにさらに接続され、例えば、当該センス回路４２０がオンになる時に、センス回路４２０がセンス線Ｓｍを介して受信した基準電圧信号を駆動サブ回路４１２に書き込み、又は、センス回路４２０が駆動サブ回路４１２から読み出したセンス電圧信号をセンス線Ｓｍを介して出力することができる。

例えば、図１Ｃに示すように、本開示の実施例に係る表示パネル１１０は、サンプルホールド回路Ｓ／Ｈ、ＡＤ変換回路ＡＤＣ、第１のスイッチＫ１及び第２のスイッチＫ２をさらに含む。例えば、センス線Ｓｍを介して基準電圧信号を書き込む必要がある場合、第１のスイッチＫ１をオンし、第２のスイッチＫ２をオフする。また、例えば、センス線Ｓｍを介してセンス電圧信号を読み出す必要がある場合、第１のスイッチＫ１をオフし、第２のスイッチＫ２をオンする。

例えば、サンプルホールド回路Ｓ／Ｈは、センス電圧信号をサンプルホールドするように配置される。ＡＤ変換回路ＡＤＣは、サンプルホールド回路Ｓ／Ｈに接続され、サンプル及びホールドされたセンス電圧信号をアナログ／デジタル変換(アナログ信号からデジタル信号への変換)し、その後のさらなるデータ処理を容易にするように配置される。例えば、このセンス電圧信号を処理することで、駆動サブ回路４１２における閾値電圧Ｖｔｈおよび電流係数Ｋに関する補償情報を取得することができる。例えば、あるフレームのブランキング期間において、センス回路４２０でセンス電圧信号を取得し、このセンス電圧信号に対してさらなるデータ処理を行って閾値電圧Ｖｔｈ及び電流係数Ｋに関する補償情報を取得してから、次のフレームの表示期間において、上記で求めた補正情報に基づき、発光素子Ｌを駆動することで、ｎ行目の画素ユニットの第１のサブ画素１１の外部補正を行う。具体的な補償方法は、当技術分野の方法を参考とすることができ、ここでその説明が省略される。

例えば、図１Ｃに示すように、記憶サブ回路４１３は、発光素子Ｌにさらに接続され、書き込まれたデータ電圧及び基準電圧信号を記憶する。例えば、データ書き込みサブ回路４１１によりデータ電圧を駆動サブ回路４１２に書き込む場合、当該記憶サブ回路４１３が当該データ電圧を同時に記憶することができる。また、例えば、センス回路４２０により基準電圧信号を駆動サブ回路４１２に書き込む場合、当該記憶サブ回路４１３が当該基準電圧信号を同時に記憶することができる。

図２は本開示の少なくとも１つの実施例に係る表示パネルの回路図を示し、図３は図２における１つの画素ユニットの部分模式図を示す。図２Ｂ及び図３に示すように、本開示のいくつかの実施例に係る表示パネル１１０において、各画素ユニット１０は、図３に示す回路構成として実現されてもよい。

例えば、センス回路４２０が第１のトランジスタＴ１として、データ書き込みサブ回路４１１が第２のトランジスタＴ２として、駆動サブ回路４１２が駆動トランジスタＴ３として、記憶サブ回路４１３をストレージキャパシタＣとして実現されてもよい。以下、ｎ行目ｍ列目の画素ユニット１０における第１のサブ画素１１を例とし、サブ画素におけるトランジスタを詳しく説明する。他の各サブ画素の構成は、ｎ行目ｍ列目の画素ユニット１０における第１のサブ画素１１と類似するため、ここで説明を省略する。

例えば、ｎ行目ｍ列目の画素ユニット１０における第１のサブ画素１１に対して、第１のトランジスタＴ１のゲートがｎ行目の第１のゲート線Ｇ１_＜ｎ＞に接続され、第１のトランジスタＴ１の第１の極がｍ列目のセンス線Ｓｍに接続され、第２のトランジスタＴ２のゲートがｎ行目の第２のゲート線Ｇ２_＜ｎ＞に接続され、第２のトランジスタＴ２の第１の極がｍ列目のデータ線Ｄｍに接続され、ｎ行目ｍ列目の画素ユニット１０における第２のサブ画素１２に対して、第１のトランジスタＴ１のゲートがｎ＋１行目の第１のゲート線Ｇ１_＜ｎ＋１＞に接続され、第１のトランジスタＴ１の第１の極がｍ＋１列目の線Ｓｍ＋１に接続され、第２のトランジスタＴ２のゲートがｎ＋１行目の第２のゲート線Ｇ２_＜ｎ＋１＞に接続され、第２のトランジスタＴ２の第１の極がｍ列目のデータ線Ｄｍに接続され、ｎ行目ｍ列目の画素ユニット１０における第３のサブ画素１３に対して、第１のトランジスタＴ１のゲートがｎ＋１行目の第２のゲート線Ｇ２_＜ｎ＋１＞に接続され、第１のトランジスタＴ１の第１の極がｍ列目のセンス線Ｓｍに接続され、第２のトランジスタＴ２のゲートがｎ行目の第１のゲート線Ｇ１_＜ｎ＞に接続され、第２のトランジスタＴ２の第１の極がｍ列目のデータ線Ｄｍに接続される。

任意のサブ画素に対して、第１のトランジスタＴ１の第２の極がストレージキャパシタＣの第１の端Ｎ１に接続され、第２のトランジスタＴ２の第２の極がストレージキャパシタＣの第２の端Ｎ２に接続され、駆動トランジスタＴ３のゲートが第２のトランジスタＴ２の第２の極Ｎ２に接続され、駆動トランジスタＴ３の第１の極が発光素子Ｌのアノードに接続され、駆動トランジスタＴ３の第２の極が第１の電圧端ＶＤＤに接続されて第１の電圧（例えば、ハイレベル）を受信し、ストレージキャパシタＣの第１の端Ｎ１がさらに発光素子Ｌのアノードに接続され、発光素子Ｌのカソードが第２の電圧端Ｖｓｓに接続されて第２の電圧（例えば、ローレベルであり、第１の電圧よりも小さい）を受信する。

例えば、第１のトランジスタＴ１、第２のトランジスタＴ２及び駆動トランジスタＴ３のいずれも、Ｎ型のトランジスタである。勿論、第１のトランジスタＴ１、第２のトランジスタＴ２及び駆動トランジスタＴ３のいずれも、Ｐ型のトランジスタであってもよい。

なお、本開示のいくつかの実施例において、ハイレベルおよびローレベルは相対的なものである。ハイレベルは、より高い電圧範囲を表し(例えば、ハイレベルは、５Ｖ、１０Ｖ、又は他の適切な電圧を採用し得る)、複数のハイレベルは、同一であっても異なっていてもよい。同様に、ローレベルは、より低い電圧範囲(例えば、ローレベルは、０Ｖ、－５Ｖ、－１０Ｖ、又は他の適切な電圧を採用し得る)を表し、複数のローレベルは、同じでも異なっていてもよい。例えば、ハイレベルの最小値は、ローレベルの最大値よりも大きい。

本開示の実施例で用いられるトランジスタは、薄膜トランジスタ又は電界効果トランジスタ又は他の特性が同じスイッチング素子であってもよく、本開示の実施例では、薄膜トランジスタを例に説明する。ここで用いるトランジスタのソース、ドレインは構造的に対称であればよいので、そのソース、ドレインは構造的に区別がなくてもよい。本開示の実施例において、ゲート以外のトランジスタの２つの極を区別するために、一方の極を第１の極とし、他方の極を第２の極として説明する。

なお、トランジスタの特性によってトランジスタをＮ型とＰ型のトランジスタに分ける。トランジスタがＰ型のトランジスタである場合、オン電圧がローレベル電圧（例えば、０Ｖ、－５Ｖ、－１０Ｖ又は他の適切な電圧）であり、オフ電圧がハイレベル電圧（例えば、５Ｖ、１０Ｖ又は他の適切な電圧）であり、トランジスタがＮ型のトランジスタである場合、オン電圧がハイレベル電圧（例えば、５Ｖ、１０Ｖ又は他の適切な電圧）であり、オフ電圧がローレベル電圧（例えば、０Ｖ、－５Ｖ、－１０Ｖ又は他の適切な電圧）である。

なお、図１Ｂ及び図２には、３行２列の画素ユニットのみを模式的に示して説明しているが、多くの画素ユニットをさらに含んでもよく、具体的な配置は、実際の状況に応じて設定されてもよく、本開示の実施例はこれに限定されない。

図４は本開示の少なくとも１つの実施例に係る表示パネルの駆動タイミング図を示す。

以下、ｎ行目ｍ列目の画素ユニット１０における第１のサブ画素１１が緑色のサブ画素、ｎ行目ｍ列目の画素ユニット１０における第２のサブ画素１２が赤色のサブ画素、ｎ行目ｍ列目の画素ユニット１０における第３のサブ画素１３が青色のサブ画素であることを例とし、図２に示す表示パネル１１０の表示期間の具体的な動作手順を説明する。

ここで、図４に示す駆動タイミング図が表示パネル１１０の表示期間でのタイミング図であり、センス線Ｓｍに入力される信号が基準電圧信号であり、例えば、ローレベルである。

第１の時間帯ｔ１において、ｎ－１行目の第１のゲート線Ｇ１_＜ｎ－１＞及びｎ行目の第２のゲート線Ｇ２_＜ｎ＞に入力される走査駆動信号がハイレベルになり、ｎ－１行目の画素ユニット１０における第３のサブ画素１３の第１のトランジスタＴ１及び第２のトランジスタＴ２がオンになるように制御し、この時、データ線Ｄｍに入力されるデータ電圧がｎ－１行目ｍ列目の画素ユニット１０における第３のサブ画素１３（即ち青色のサブ画素Ｂ）に要するデータ電圧ｄ１である場合、ｎ－１行目ｍ列目の画素ユニット１０における第３のサブ画素１３のストレージキャパシタＣの第２の端Ｎ２にデータ電圧ｄ１を書き込み、ｍ列目のセンス線Ｓｍに入力されるセンス信号がローレベルになり、ｎ－１行目ｍ列目の画素ユニット１０における第３のサブ画素１３のストレージキャパシタＣの第１の端Ｎ１をリセットするために使用されるため、ｎ－１行目ｍ列目の画素ユニット１０における第３のサブ画素１３の発光素子Ｌのアノードがローレベルになり、この時、ｎ－１行目ｍ列目の画素ユニット１０における第３のサブ画素１３の発光素子Ｌが発光しない。

当該第１の時間帯ｔ１において、ｎ行目ｍ列目の画素ユニット１０における第１のサブ画素１１における第２のトランジスタＴ１は、ｎ行目の第２のゲート線Ｇ２_＜ｎ＞に入力された走査駆動信号に応答してオンになり、当該データ電圧ｄ１をストレージキャパシタＣに書き込み、即ち、発光素子ＬのアノードＮ１の電圧がデータ電圧ｄ１の電圧である。例えば、当該ｎ行目ｍ列目の画素ユニット１０における第１のサブ画素１１が直前のフレームにおいて発光し、ｎ行目ｍ列目の画素ユニット１０における第１のサブ画素１１における第３のトランジスタＴ３のゲートＮ１の電圧が当該データ電圧ｄ１の電圧よりも高い場合、当該データ電圧ｄ１の電圧が発光素子Ｌを発光させる電圧未満であるため、当該第１の時間帯ｔ１において、ｎ行目ｍ列目の画素ユニット１０における第１のサブ画素１１における発光素子Ｌが発光せず、当該ｎ行目ｍ列目の画素ユニット１０における第１のサブ画素１１が直前のフレームにおいて発光せず、即ち、ｎ行目ｍ列目の画素ユニット１０における第１のサブ画素１１における第３のトランジスタＴ３のゲートＮ１の電圧が０、又は、ｎ行目ｍ列目の画素ユニット１０における第１のサブ画素１１における第３のトランジスタＴ３のゲートＮ１の電圧が当該データ電圧ｄ１よりも小さい場合、ｎ行目ｍ列目の画素ユニット１０における第１のサブ画素１１における発光素子Ｌが発光しても、データ電圧ｄ１の書き込み時間（即ち第１の時間帯ｔ１）が非常に短いため、人間の目にはその発光が知覚されず、そして、間もなく第２の時間帯ｔ２に入れ、後述するように、第２の時間帯ｔ２に書き込まれるのが当該ｎ行目ｍ列目の画素ユニット１０における第１のサブ画素１１を制御するデータ電圧ｄ２であり、ストレージキャパシタＣに記憶されたデータ電圧を必要なデータ電圧に更新するため、表示パネルの表示に影響を与えない。他の各画素ユニットにおける第１のサブ画素１１は、それに類似するため、ここで説明を省略する。

第２の時間帯ｔ２において、ｎ行目の第２のゲート線Ｇ２_＜ｎ＞及びｎ行目の第１のゲート線Ｇ１_＜ｎ＞に入力される走査駆動信号は、いずれもハイレベルになり、ｎ－１行目の画素ユニット１０における第２のサブ画素１２の第１のトランジスタＴ１及び第２のトランジスタＴ２と、ｎ行目の画素ユニット１０における第１のサブ画素１１の第１のトランジスタＴ１及び第２のトランジスタＴ２とがオンになるように制御し、この時、データ線Ｄｍに入力されるデータ電圧がｎ－１行目ｍ列目の画素ユニット１０における第２のサブ画素１２（即ち緑色のサブ画素Ｇ）及びｎ行目ｍ列目の画素ユニット１０における第１のサブ画素１１（即ち緑色のサブ画素Ｇ）に要するデータ電圧ｄ２であるため、ｎ－１行目ｍ列目の画素ユニット１０における第２のサブ画素１２のストレージキャパシタＣの第２の端Ｎ２にデータ電圧ｄ２が書き込まれ、また、ｎ行目ｍ列目の画素ユニット１０における第１のサブ画素１１のストレージキャパシタＣの第２の端Ｎ２にデータ電圧ｄ２が書き込まれ、ｍ列目のセンス線Ｓｍ及びｍ＋１列目のセンス線Ｓｍ＋１に入力されるセンス信号がローレベルになるため、この時、ｎ－１行目ｍ列目の画素ユニット１０における第２のサブ画素１２及びｎ行目ｍ列目の画素ユニット１０における第１のサブ画素１１の発光素子Ｌは、いずれも発光しない。

そして、ｎ行目の第２のゲート線Ｇ２_＜ｎ＞に入力される走査駆動信号がハイレベルになり、ｎ－１行目ｍ列目の画素ユニット１０における第３のサブ画素１３の第１のトランジスタＴ１が依然としてオン状態にあるため、ｎ－１行目ｍ列目の画素ユニット１０における第３のサブ画素１３の発光素子Ｌが依然として発光しない。

第３の時間帯ｔ３において、ｎ－１行目の第１のゲート線Ｇ１_＜ｎ－１＞及びｎ行目の第２のゲート線Ｇ２_＜ｎ＞に入力される走査駆動信号は、いずれもローレベルになり、ｎ－１行目の画素ユニット１０における第３のサブ画素１３の第１のトランジスタＴ１及び第２のトランジスタＴ２をオフにし、ｎ－１行目ｍ列目の画素ユニット１０における第３のサブ画素１３のストレージキャパシタＣの動作により、ｎ－１行目ｍ列目の画素ユニット１０における第３のサブ画素１３の駆動トランジスタＴ３をオンにし、それにより、ｎ－１行目ｍ列目の画素ユニット１０における第３のサブ画素１３の発光素子ＬがストレージキャパシタＣに記憶されたデータ電圧に応じて、対応する「階調」の光を発光する。

そして、ｎ行目の第１のゲート線Ｇ１_＜ｎ＞及びｎ＋１行目の第２のゲート線Ｇ２_＜ｎ＋１＞に入力される走査駆動信号は、いずれもハイレベルになり、ｎ行目の画素ユニット１０における第３のサブ画素１３の第１のトランジスタＴ１及び第２のトランジスタＴ２がオンになるように制御し、この時、データ線Ｄｍに入力されるデータ電圧がｎ行目ｍ列目の画素ユニット１０における第３のサブ画素１３（即ち青色のサブ画素Ｂ）に要するデータ電圧ｄ３であり、ｍ列目のセンス線Ｓｍに入力されるセンス信号がローレベルになるため、ｎ行目ｍ列目の画素ユニット１０における第３のサブ画素１３の発光素子Ｌが発光しない。

第４の時間帯ｔ４において、ｎ行目の第２のゲート線Ｇ２_＜ｎ＞及びｎ行目の第１のゲート線Ｇ１_＜ｎ＞に入力される走査駆動信号は、いずれもローレベルになり、ｎ－１行目の画素ユニット１０における第２のサブ画素１２の第１のトランジスタＴ１及び第２のトランジスタＴ２をオフにし、および、ｎ行目の画素ユニット１０における第１のサブ画素１１の第１のトランジスタＴ１及び第２のトランジスタＴ２をオフにし、ｎ－１行目ｍ列目の画素ユニット１０における第２のサブ画素１２のストレージキャパシタＣの動作により、ｎ－１行目ｍ列目の画素ユニット１０における第２のサブ画素１２の駆動トランジスタＴ３をオンにし、これにより、ｎ－１行目ｍ列目の画素ユニット１０における第２のサブ画素１２の発光素子ＬがストレージキャパシタＣに記憶されたデータ電圧に応じて、対応する「階調」の光を発光し、および、ｎ行目ｍ列目の画素ユニット１０における第１のサブ画素１１のストレージキャパシタＣの動作により、ｎ行目ｍ列目の画素ユニット１０における第１のサブ画素１１の駆動トランジスタＴ３をオンにし、これにより、ｎ行目ｍ列目の画素ユニット１０における第１のサブ画素１１の発光素子ＬがストレージキャパシタＣに記憶されたデータ電圧に応じて、対応する「階調」の光を発光する。

同時に、ｎ＋１行目の第２のゲート線Ｇ２_＜ｎ＋１＞及びｎ＋１行目の第１のゲート線Ｇ１_＜ｎ＋１＞に入力される走査駆動信号は、いずれもハイレベルになり、ｎ行目の画素ユニット１０における第２のサブ画素１２の第１のトランジスタＴ１及び第２のトランジスタＴ２がオンになり、ｎ＋１行目の画素ユニット１０における第１のサブ画素１１の第１のトランジスタＴ１及び第２のトランジスタＴ２がオンになるように制御し、この時、データ線Ｄｍに入力されるデータ電圧がｎ行目ｍ列目の画素ユニット１０における第２のサブ画素１２（即ち赤色のサブ画素Ｒ）及びｎ＋１行目ｍ列目の画素ユニット１０における第１のサブ画素１１（即ち赤色のサブ画素Ｒ）に要するデータ電圧ｄ４であり、ｍ列目のセンス線Ｓｍ及びｍ＋１列目のセンス線Ｓｍ＋１に入力されるセンス信号がローレベルになるため、この時、ｎ行目ｍ列目の画素ユニット１０における第２のサブ画素１２及びｎ＋１行目ｍ列目の画素ユニット１０における第１のサブ画素１１の発光素子Ｌがいずれも発光しない。

なお、以上の説明は、ｍ列目のいくつかの画素ユニットの具体的な駆動方法を示したに過ぎず、表示パネルにおける他の画素ユニット１０についても、対応する上記の駆動方法を参照すればよい。

図５は本開示の実施例に係る表示パネルの表示期間及びブランキング期間のタイミング図を示す。

以下、ｎ行目ｍ列目の画素ユニット１０における第１のサブ画素１１が緑色のサブ画素、ｎ行目ｍ列目の画素ユニット１０における第２のサブ画素１２が赤色のサブ画素、ｎ行目ｍ列目の画素ユニット１０における第３のサブ画素１３が青色のサブ画素であることを例とし、図２に示す表示パネル１１０の表示期間及びブランキング期間の具体的な動作手順を説明し、ここで、表示期間は、第１の時間帯ｔ１、第２の時間帯ｔ２、第３の時間帯ｔ３及び第４の時間帯ｔ４を含み、ブランキング期間は、第５の時間帯ｔ５、第６の時間帯ｔ６、第７の時間帯ｔ７及び第８の時間帯ｔ８を含む。

第５の時間帯ｔ５において、ｎ－１行目の第２のゲート線Ｇ２_＜ｎ－１＞及びｎ－１行目の第１のゲート線Ｇ１_＜ｎ－１＞に入力される走査駆動信号は、いずれもハイレベルになり、ｎ－１行目の画素ユニット１０における第１のサブ画素１１（即ち赤色のサブ画素Ｒ＜ｎ－１＞）の第１のトランジスタＴ１及び第２のトランジスタＴ２がオンになるように制御し、および、ｎ－２行目の画素ユニット１０における第２のサブ画素１２（即ち赤色のサブ画素Ｒ＜ｎ－２＞）の第１のトランジスタＴ１及び第２のトランジスタＴ２がオンになるように制御し、この時、ｍ列目のセンス線Ｓｍがｎ－１行目ｍ列目の画素ユニット１０における第１のサブ画素１１のストレージキャパシタＣの第１の端Ｎ１にセンス信号（例えば、基準電圧信号Ｖｒｅｆ）が書き込まれ、又はセンス電圧信号ｓｅｎｓｅ１が読み取られ、ｍ列目のデータ線Ｄｍに入力されるデータ電圧及びｎ－１行目ｍ列目の画素ユニット１０における第１のサブ画素１１の発光素子Ｌの発光輝度（例えば、センス電圧信号）に基づいて、ｎ－１行目ｍ列目の画素ユニット１０における第１のサブ画素１１の駆動トランジスタＴ３の閾値電圧を計算し、同時に、ｍ＋１列目のセンス線Ｓｍ＋１がｎ－２行目ｍ列目の画素ユニット１０における第２のサブ画素１２のストレージキャパシタＣの第１の端Ｎ１に基準電圧信号Ｖｒｅｆを書き込み、又はセンス電圧信号ｓｅｎｓｅ２を読み取り、ｍ列目のデータ線Ｄｍに入力されるデータ電圧及びｎ－２行目ｍ列目の画素ユニット１０における第２のサブ画素１２の発光素子Ｌの発光輝度（センス電圧信号）に基づいて、ｎ－２行目ｍ列目の画素ユニット１０における第２のサブ画素１２の駆動トランジスタＴ３の閾値電圧を計算する。

これに対応し、第６の時間帯ｔ６において、ｎ－１行目ｍ列目の画素ユニット１０における第３のサブ画素１３（即ち青色のサブ画素Ｂ＜ｎ－１＞）の駆動トランジスタＴ３の閾値電圧を計算し、第７の時間帯ｔ７において、ｎ行目ｍ列目の画素ユニット１０における第１のサブ画素１１（即ち緑色のサブ画素Ｇ＜ｎ＞）の駆動トランジスタＴ３の閾値電圧、及びｎ－１行目ｍ列目の画素ユニット１０における第２のサブ画素１２（即ち緑色のサブ画素Ｇ＜ｎ－１＞）の駆動トランジスタＴ３の閾値電圧を計算し、第８の時間帯ｔ８において、ｎ行目ｍ列目の画素ユニット１０における第３のサブ画素１３（即ち青色のサブ画素Ｂ＜ｎ＞）の駆動トランジスタＴ３の閾値電圧を計算する。

実際の動作手順では、ブランキング期間の時間長が短いため、毎回のブランキング期間において、１行または数行の画素ユニット１０におけるサブ画素の閾値電圧をランダムに計算し、その後に表示期間において、算出された閾値電圧に基づいて、データ線に入力される必要があるデータ電圧の大きさを正確に決定することができ、各サブ画素の外部補償を実現して、表示パネルの表示効果を向上させることができる。

図５の表示期間のタイミング図が図４に示すタイミング図と類似し、表示期間における表示パネルの具体的な動作手順については上述したので、ここでは説明を省略する。

本開示の実施例において、表示パネルにアレイ状に配列される複数の画素ユニットと、画素ユニットに接続されるデータ線及びセンス線とを配置し、各画素ユニットが複数のサブ画素を含み、同一列の画素ユニットにおける全てのサブ画素が同一のデータ線に接続され、各列の画素ユニットがそれぞれ２本のセンス線に接続され、任意の隣接する２列の画素ユニットがそのうちの１本のセンス線を共用する。同一列の画素ユニットにおける全てのサブ画素が同一のデータ線に接続され、各列の画素ユニットがそれぞれ２本のセンス線に接続され、任意の隣接する２列の画素ユニットがそのうちの１本のセンス線を共用することで、データ線及びセンス線の数を減少し、その後にＣＯＦを用いてソース駆動チップを表示パネルにおけるデータ線及びセンス線に接続する場合、ハードウェアのコスト及び接着の難しさを低減させ、接着の優良率を向上させることができる。

図６は本開示の少なくとも１つの実施例に係る表示装置の模式図を示す。本開示の実施例によれば、上記の表示パネル１１０を備える表示装置１００が提供されている。

例えば、図６に示すように、当該表示装置１００がソース駆動チップ１４０をさらに含み、ソース駆動チップ１４０が表示パネル１１０におけるデータ線ＤＬに接続されてデータ電圧ｄ１／ｄ２を供給し、ソース駆動チップ１４０が表示パネル１１０のセンス線ＳＬに接続されてセンス信号（例えば、基準電圧信号Ｖｒｅｆ）を供給し、又はセンス電圧信号ｓ１／ｓ２を受信する。

具体的には、ソース駆動チップ１４０を回路基板に固定した後、ＣＯＦの一方の面を表示パネル１１０におけるデータ線ＤＬおよびセンス線ＳＬに接着し、ＣＯＦの他方の面をソース駆動チップ１４０が固定された回路基板に接着する。

例えば、当該表示装置１００がゲート駆動チップ１２０をさらに含み、ゲート駆動チップ１２０は、表示パネル１１０におけるゲート線グループ（例えば、ゲート線ＧＬを含む）に接続され、表示パネル１１０における画素ユニット１０に走査駆動信号Ｇ１／Ｇ２を供給するように配置される。

図６に示すように、表示パネル１１０は、表示装置１００に設けられ、ゲート駆動チップ１２０、タイミングコントローラ１３０及びソース駆動チップ１４０に電気的に接続される。当該表示パネル１１０が複数本のゲート線ＧＬと複数本のデータ線ＤＬの交差によって限定される画素ユニット１０を含み、ゲート駆動チップ１２０が複数本のゲート線ＧＬを駆動するために使用され、ソース駆動チップ１４０が複数本のデータ線ＤＬ及び複数本のセンス線ＳＬを駆動するために使用され、タイミングコントローラ１３０は、表示装置１００の外部から入力された画像データＲＧＢを処理し、ソース駆動チップ１４０に処理後の画像データＲＧＢを供給し、ゲート駆動チップ１２０及びソース駆動チップ１４０に走査制御信号ＧＣＳ及びデータ制御信号ＤＣＳを出力して、ゲート駆動チップ１２０及びソース駆動チップ１４０を制御するために使用される。

例えば、当該複数本のゲート線が各行の画素ユニットの各サブ画素の画素駆動回路におけるデータ書き込み回路に対応して接続されて走査駆動信号を供給し、当該複数本のゲート線が各行の画素ユニットの各サブ画素のセンス回路に対応して接続されて走査駆動信号をセンス制御信号とする。

例えば、画素ユニット１０がゲート線ＧＬとデータ線ＤＬとの交差領域に設けられる。例えば、図６に示すように、各画素ユニット１０が４本のゲート線ＧＬ（Ｇ２＿＜Ｎ＞～Ｇ１_＜ｎ＋１＞）（走査駆動信号をそれぞれ供給）、１本のデータ線ＤＬ、２本のセンス線ＳＬ、第２の電圧Ｖｓｓを供給するための第２の電圧線、及び第１の電圧ＶＤＤを供給するための第１の電圧線に接続される。例えば、第１の電圧線又は第２の電圧線が、対応するプレート状の共通電極(例えば、共通アノードまたは共通カソード)に置き換えられてもよい。なお、図６には、画素ユニット１０、ゲート線ＧＬ、データ線ＤＬがそれぞれ一部だけ示されている。

例えば、各列のデータ線ＤＬが自列の画素回路１０における各サブ画素のデータ書き込みサブ回路に接続されてデータ信号を供給する。

例えば、ゲート駆動チップ１２０は、タイミングコントローラ１３０からの複数の走査制御信号ＧＣＳに基づいて複数のゲート線ＧＬに複数のゲート信号を供給する。これらの信号が複数のゲート線ＧＬを介して各画素ユニット１０に供給する。

例えば、ソース駆動チップ１４０は、基準ガンマ電圧を利用して、タイミングコントローラ１３０からの複数のデータ制御信号ＤＣＳに基づいて、タイミングコントローラ１３０から入力されたデジタル画像データＲＧＢをデータ信号に変換する。ソース駆動チップ１４０は、複数本のデータ線ＤＬに変換及び補償後のデータ信号を供給する。

例えば、タイミングコントローラ１３０は、外部から入力された画像データＲＧＢを処理して表示パネル１１０のサイズ及び解像度に合わせてから、処理後の画像データをソース駆動チップ１４０に供給する。タイミングコントローラ１３０は、表示装置の外部から入力される同期信号(例えば、ドットクロックＤＣＬＫ、データイネーブル信号ＤＥ、水平同期信号Ｈｓｙｎｃ、垂直同期信号Ｖｓｙｎｃ)を用いて、複数の走査制御信号ＧＣＳおよび複数のデータ制御信号ＤＣＳを生成する。タイミングコントローラ１３０は、生成された走査制御信号ＧＣＳ及びデータ制御信号ＤＣＳをゲート駆動チップ１２０及びソース駆動チップ１４０にそれぞれ供給して、ゲート駆動チップ１２０及びソース駆動チップ１４０の制御を行う。

例えば、ソース駆動チップ１４０は、複数本のデータ線ＤＬに接続されてデータ信号ｄ１／ｄ２を供給し、複数本の第１の電圧線、複数本の第２の電圧線及び複数本のセンス線に接続されて第１の電圧、第２の電圧及び基準電圧信号Ｖｒｅｆをそれぞれ供給してもよい。

例えば、ゲート駆動チップ１２０及びソース駆動チップ１４０は、半導体チップとして実現可能である。この表示装置１００は、例えば、信号復号回路、電圧変換回路等の他の部品をさらに含んでもよく、これらの部品は、例えば、従来のものを採用することができ、ここでは詳述しない。

表示パネルに関する具体的な説明は、上述の実施例の説明を参照することができ、本開示の実施例は、ここで詳細な説明は省略する。

実際の応用では、この表示装置は、携帯電話、タブレット、テレビ、ディスプレイ、ラップトップ、ナビゲーション等の表示機能を有する任意の製品又は部品であってよい。

本開示の実施例において、表示装置が表示パネルを含み、表示パネルにアレイ状に配列される複数の画素ユニットと、画素ユニットに接続されるデータ線及びセンス線とが設けられ、各画素ユニットが複数のサブ画素を含み、同一列の画素ユニットにおける全てのサブ画素が同一のデータ線に接続され、各列の画素ユニットがそれぞれ２本のセンス線に接続され、任意の隣接する２列の画素ユニットがそのうちの１本のセンス線を共用する。同一列の画素ユニットにおける全てのサブ画素が同一のデータ線に接続され、各列の画素ユニットがそれぞれ２本のセンス線に接続され、任意の隣接する２列の画素ユニットがそのうちの１本のセンス線を共用することで、データ線及びセンス線の数を減少し、その後にＣＯＦを用いてソース駆動チップを表示パネルにおけるデータ線及びセンス線に接続する場合、ハードウェアのコスト及び接着の難しさを低減させ、接着の優良率を向上させることができる。

本開示の実施例によれば、本開示の実施例に係る表示パネル１１０を駆動する表示パネルの駆動方法がさらに提供されている。例えば、図１Ｂに示す例において、当該駆動方法は、１フレームの表示期間及びブランキング期間を含む。当該駆動方法は、
前記表示期間において、ゲート線グループが走査駆動信号をＮ行の画素ユニットに順次に供給することにより、Ｎ行の画素ユニットにおける画素駆動回路が、Ｎ行の画素ユニットにおける発光素子をそれぞれ駆動して発光させることと、ブランキング期間において、ゲート線グループが走査駆動信号をＮ行の画素ユニットにおけるｉ行目の画素ユニットに供給することにより、ｉ行目の画素ユニットにおけるセンス回路をセンシングすることとを含み、
例えば、１≦ｉ≦Ｎである。

例えば、いくつかの例において、表示期間において、Ｎ行の画素ユニットにおける各行の画素ユニットの駆動周期は、第１の時間帯と、第２の時間帯と、第３の時間帯と、第４の時間帯とを含む。

第１の時間帯において、データ電圧をｎ－１行目ｍ列目の画素ユニットにおける第３のサブ画素に書き込むように、ｎ－１行目の第１のゲート線の走査駆動信号及びｎ行目の第２のゲート線に入力される走査駆動信号のいずれもハイレベルになり、
第２の時間帯において、データ電圧をｎ－１行目ｍ列目の画素ユニットにおける第２のサブ画素及びｎ行目ｍ列目の画素ユニットにおける第１のサブ画素に書き込むように、ｎ行目の第２のゲート線の走査駆動信号及びｎ行目の第１のゲート線の走査駆動信号のいずれもハイレベルになり、
第３の時間帯において、ｎ－１行目ｍ列目の画素ユニットにおける第３のサブ画素を発光させるようにｎ－１行目の第１のゲート線及びｎ行目の第２のゲート線に入力される走査駆動信号のいずれもローレベルになり、データ電圧がｎ行目ｍ列目の画素ユニットにおける第３のサブ画素に書き込まれるように、ｎ行目の第１のゲート線の走査駆動信号及びｎ＋１行目の第２のゲート線の走査駆動信号のいずれもハイレベルになり、
第４の時間帯において、ｎ－１行目ｍ列目の画素ユニットにおける第２のサブ画素及びｎ行目ｍ列目の画素ユニットにおける第１のサブ画素を発光させるようにｎ行目の第２のゲート線及びｎ行目の第１のゲート線に入力される走査駆動信号のいずれもローレベルになり、データ電圧がｎ行目ｍ列目の画素ユニットにおける第２のサブ画素及びｎ＋１行目ｍ列目の画素ユニットにおける第１のサブ画素に書き込まれるように、ｎ＋１行目の第２のゲート線の走査駆動信号及びｎ＋１行目の第１のゲート線の走査駆動信号のいずれもハイレベルになる。

例えば、上記の第１の時間帯～第４の時間帯において、ｍ列目のセンス線及びｍ＋１列目のセンス線に基準電圧信号（例えば、ローレベル）を入力する。

例えば、ブランキング期間において、Ｎ行の画素ユニットにおける各行の画素ユニットの駆動周期は、第５の時間帯と、第６の時間帯と、第７の時間帯と、第８の時間帯とを含む。

第５の時間帯において、ｎ－１行目ｍ列目の画素ユニットにおける第１のサブ画素及びｎ－２行目ｍ列目の画素ユニットにおける第２のサブ画素を補償するように、ｎ－１行目ｍ列目の画素ユニットにおける第１のサブ画素のセンス電圧信号及びｎ－２行目ｍ列目の画素ユニットにおける第２のサブ画素のセンス電圧信号を読み取り、
第６の時間帯において、ｎ－１行目ｍ列目の画素ユニットにおける第３のサブ画素を補償するように、ｎ－１行目ｍ列目の画素ユニットにおける第３のサブ画素のセンス電圧信号を読み取り、
第７の時間帯において、ｎ行目ｍ列目の画素ユニットにおける第１のサブ画素及びｎ－１行目ｍ列目の画素ユニットにおける第２のサブ画素を補償するように、ｎ行目ｍ列目の画素ユニットにおける第１のサブ画素のセンス電圧信号及びｎ－１行目ｍ列目の画素ユニットにおける第２のサブ画素のセンス電圧信号を読み取り、
第８の時間帯において、ｎ行目ｍ列目の画素ユニットにおける第３のサブ画素を補償するように、ｎ行目ｍ列目の画素ユニットにおける第３のサブ画素のセンス電圧信号を読み取る。

例えば、この例において、３≦ｎ≦Ｎであり、Ｎが３より大きい正の整数である。

なお、上記各段階の具体的な実現手順は、図４及び図５に関する説明を参照し、ここで説明を省略する。

表示パネルの駆動方法の技術的効果については、本開示の実施例に係る表示パネルの技術的効果を参照することができるため、ここで説明を省略する。

説明に必要な点は以下の通りである。
（１）本開示の実施例の図面は、本開示の実施例に係る構成のみに関し、他の構成は、一般的な設計を参照することができる。
（２）本開示の実施例および実施例の特徴は、矛盾することなく、互いに組み合わされて、新たな実施例を生成し得る。

上記は、本発明の例示的な実施例にすぎず、特許請求の範囲によって決定される本発明の保護範囲を制限することを意図するものではない。

11 第１のサブ画素
12 第２のサブ画素
13 第３のサブ画素
120 ゲート駆動チップ
130 タイミングコントローラ
140 ソース駆動チップ
411 データ書き込みサブ回路
412 駆動サブ回路
413 記憶サブ回路
420 センス回路

Claims (17)

1. アレイ状に配列される複数の画素ユニットと、前記画素ユニットに接続されるデータ線及びセンス線と、を備え、
   各画素ユニットが複数のサブ画素を含み、
   同一列の画素ユニットにおける全てのサブ画素が同一のデータ線に接続され、各列の画素ユニットがそれぞれ２本のセンス線に接続され、任意の隣接する２列の画素ユニットがそのうちの１本のセンス線を共用する
   表示パネル。
2. 前記サブ画素に接続されるゲート線グループをさらに備え、
   各行の画素ユニットが、走査駆動信号を受信するように２つのゲート線グループにそれぞれ接続され、任意の隣接する２行の画素ユニットがそのうちの１つのゲート線グループを共用し、前記ゲート線グループが第１のゲート線及び第２のゲート線を含む
   請求項１に記載の表示パネル。
3. 前記表示パネルがＭ×Ｎ個の画素ユニット及びＮ＋１行のゲート線グループを含み、各画素ユニットが第１のサブ画素、第２のサブ画素及び第３のサブ画素を含み、
   ｎ行目ｍ列目の画素ユニットにおける第１のサブ画素が、それぞれｎ行目の第１のゲート線、ｎ行目の第２のゲート線、ｍ列目のセンス線及びｍ列目のデータ線に接続され、
   ｎ行目ｍ列目の画素ユニットにおける第２のサブ画素が、それぞれｎ＋１行目の第１のゲート線、ｎ＋１行目の第２のゲート線、ｍ＋１列目のセンス線及びｍ列目のデータ線に接続され、
   ｎ行目ｍ列目の画素ユニットにおける第３のサブ画素が、それぞれｎ行目の第１のゲート線、ｎ＋１行目の第２のゲート線、ｍ列目のセンス線及びｍ列目のデータ線に接続され、
   Ｍが列方向の画素ユニットの数を表し、Ｎが行方向の画素ユニットの数を表し、１≦ｎ≦Ｎであり、１≦ｍ≦Ｍであり、Ｍ、Ｎがそれぞれ１より大きい正の整数である
   請求項２に記載の表示パネル。
4. 各サブ画素が、発光素子と、前記発光素子を駆動して発光させるための画素駆動回路と、前記画素駆動回路をセンシングするためのセンス回路と、を含み、
   前記画素駆動回路がデータ書き込みサブ回路及び駆動サブ回路を含み、
   前記駆動サブ回路は、前記データ書き込みサブ回路と、前記発光素子と、前記センス回路とに接続され、前記発光素子を駆動して発光させるための駆動電流を制御するように配置され、
   前記データ書き込みサブ回路は、前記走査駆動信号を受信し、前記走査駆動信号に応答して、データ電圧を前記駆動サブ回路に書き込むように配置され、
   前記センス回路は、前記駆動サブ回路にさらに接続され、前記走査駆動信号を受信し、前記走査駆動信号に応答して、基準電圧信号を前記駆動サブ回路に書き込み、又は、前記駆動サブ回路からセンス電圧信号を読み出すように配置される
   請求項３に記載の表示パネル。
5. 前記画素駆動回路が記憶サブ回路をさらに含み、
   前記記憶サブ回路は、前記発光素子に接続され、書き込まれた前記データ電圧及び前記基準電圧信号を記憶するように配置される
   請求項４に記載の表示パネル。
6. 前記センス回路が第１のトランジスタを含み、前記データ書き込みサブ回路が第２のトランジスタを含み、前記駆動サブ回路が駆動トランジスタを含み、前記記憶サブ回路がストレージキャパシタを含み、
   前記ｎ行目ｍ列目の画素ユニットにおける第１のサブ画素に対して、前記第１のトランジスタのゲートが前記ｎ行目の第１のゲート線に接続され、前記第１のトランジスタの第１の極が前記ｍ列目のセンス線に接続され、前記第２のトランジスタのゲートが前記ｎ行目の第２のゲート線に接続され、前記第２のトランジスタの第１の極が前記ｍ列目のデータ線に接続され、
   前記ｎ行目ｍ列目の画素ユニットにおける第２のサブ画素に対して、前記第１のトランジスタのゲートが前記ｎ＋１行目の第１のゲート線に接続され、前記第１のトランジスタの第１の極が前記ｍ＋１列目のセンス線に接続され、前記第２のトランジスタのゲートが前記ｎ＋１行目の第２のゲート線に接続され、前記第２のトランジスタの第１の極が前記ｍ列目のデータ線に接続され、
   前記ｎ行目ｍ列目の画素ユニットにおける第３のサブ画素に対して、前記第１のトランジスタのゲートが前記ｎ＋１行目の第２のゲート線に接続され、前記第１のトランジスタの第１の極が前記ｍ列目のセンス線に接続され、前記第２のトランジスタのゲートが前記ｎ行目の第１のゲート線に接続され、前記第２のトランジスタの第１の極が前記ｍ列目のデータ線に接続され、
   任意のサブ画素に対して、前記第１のトランジスタの第２の極が前記ストレージキャパシタの第１の端に接続され、前記第２のトランジスタの第２の極が前記ストレージキャパシタの第２の端に接続され、前記駆動トランジスタのゲートが前記第２のトランジスタの第２の極に接続され、前記駆動トランジスタの第１の極が前記発光素子のアノードに接続され、前記駆動トランジスタの第２の極が第１の電圧を受信するように第１の電圧端にさらに接続され、前記ストレージキャパシタの第１の端が前記発光素子のアノードに接続され、前記発光素子のカソードが第２の電圧を受信するように第２の電圧端に接続される
   請求項５に記載の表示パネル。
7. 前記第１のトランジスタと、前記第２のトランジスタと、前記駆動トランジスタとのいずれも、Ｎ型のトランジスタ、又はＰ型のトランジスタである
   請求項６に記載の表示パネル。
8. 前記ｎ行目の画素ユニットにおける第１のサブ画素と前記ｎ＋１行目の画素ユニットにおける第２のサブ画素とからの光が同じ色の光であり、前記ｎ行目の画素ユニットにおける第２のサブ画素と前記ｎ＋１行目の画素ユニットにおける第１のサブ画素とからの光が同じ色の光である
   請求項３～７のいずれか１項に記載の表示パネル。
9. 各画素ユニットにおける第３のサブ画素からの光が同じ色の光である
   請求項３～８のいずれか１項に記載の表示パネル。
10. 各画素ユニットにおける前記第１のサブ画素と、前記第２のサブ画素と、前記第３のサブ画素とからの光が、お互いに異なる色の光である
    請求項３～９のいずれか１項に記載の表示パネル。
11. 請求項１～１０のいずれか１項に記載の表示パネルを備える
    表示装置。
12. ソース駆動チップをさらに含み、
    前記ソース駆動チップが、データ電圧を供給するように前記表示パネルにおけるデータ線に接続され、前記ソース駆動チップが、基準電圧信号を供給し又はセンス電圧信号を受信するように前記表示パネルにおけるセンス線に接続される
    請求項１１に記載の表示装置。
13. ゲート駆動チップをさらに含み、
    前記ゲート駆動チップは、前記表示パネルにおけるゲート線グループに接続され、前記ゲート線グループを介して前記表示パネルにおける画素ユニットに走査駆動信号を供給するように配置される
    請求項１１に記載の表示装置。
14. 表示パネルの駆動方法であって、
    １フレームの表示期間及びブランキング期間を含み、
    前記表示期間において、前記ゲート線グループは、前記走査駆動信号を前記Ｎ行の画素ユニットに順次に供給することにより、前記Ｎ行の画素ユニットにおける画素駆動回路が、前記Ｎ行の画素ユニットにおける発光素子をそれぞれ駆動して発光させることと、
    前記ブランキング期間において、前記ゲート線グループは、前記走査駆動信号を前記Ｎ行の画素ユニットにおけるｉ行目の画素ユニットに供給することにより、前記ｉ行目の画素ユニットにおけるセンス回路にセンシングさせることとを含み、
    １≦ｉ≦Ｎである
    請求項３に記載の表示パネルの駆動方法。
15. 前記表示期間において、前記Ｎ行の画素ユニットにおける各行の画素ユニットの駆動周期が、第１の時間帯と、第２の時間帯と、第３の時間帯と、第４の時間帯とを含み、
    前記第１の時間帯において、データ電圧がｎ－１行目ｍ列目の画素ユニットにおける第３のサブ画素に書き込まれるように、前記ｎ－１行目の第１のゲート線の走査駆動信号及び前記ｎ行目の第２のゲート線に入力される走査駆動信号のいずれもハイレベルになり、
    前記第２の時間帯において、前記データ電圧がｎ－１行目ｍ列目の画素ユニットにおける第２のサブ画素及びｎ行目ｍ列目の画素ユニットにおける第１のサブ画素に書き込まれるように、前記ｎ行目の第２のゲート線の走査駆動信号及び前記ｎ行目の第１のゲート線の走査駆動信号のいずれもハイレベルになり、
    前記第３の時間帯において、前記ｎ－１行目の第１のゲート線及び前記ｎ行目の第２のゲート線に入力される走査駆動信号のいずれもローレベルになって前記ｎ－１行目ｍ列目の画素ユニットにおける第３のサブ画素を発光させ、前記データ電圧が前記ｎ行目ｍ列目の画素ユニットにおける第３のサブ画素に書き込まれるように、前記ｎ行目の第１のゲート線の走査駆動信号及び前記ｎ＋１行目の第２のゲート線の走査駆動信号のいずれもハイレベルになり、
    前記第４の時間帯において、前記ｎ行目の第２のゲート線及び前記ｎ行目の第１のゲート線に入力される走査駆動信号のいずれもローレベルになって前記ｎ－１行目ｍ列目の画素ユニットにおける第２のサブ画素及び前記ｎ行目ｍ列目の画素ユニットにおける第１のサブ画素を発光させ、前記データ電圧が前記ｎ行目ｍ列目の画素ユニットにおける第２のサブ画素及びｎ＋１行目ｍ列目の画素ユニットにおける第１のサブ画素に書き込まれるように、前記ｎ＋１行目の第２のゲート線の走査駆動信号及び前記ｎ＋１行目の第１のゲート線の走査駆動信号のいずれもハイレベルになる
    請求項１４に記載の表示パネルの駆動方法。
16. 前記ｍ列目のセンス線及び前記ｍ＋１列目のセンス線の夫々に基準電圧信号が入力されることをさらに含む
    請求項１５に記載の表示パネルの駆動方法。
17. 前記ブランキング期間において、前記Ｎ行の画素ユニットにおける各行の画素ユニットの駆動周期は、第５の時間帯と、第６の時間帯と、第７の時間帯と、第８の時間帯とを含み、
    前記第５の時間帯において、ｎ－１行目ｍ列目の画素ユニットにおける第１のサブ画素及びｎ－２行目ｍ列目の画素ユニットにおける第２のサブ画素を補償するように、前記ｎ－１行目ｍ列目の画素ユニットにおける第１のサブ画素のセンス電圧信号及び前記ｎ－２行目ｍ列目の画素ユニットにおける第２のサブ画素のセンス電圧信号を読み取り、
    前記第６の時間帯において、前記ｎ－１行目ｍ列目の画素ユニットにおける第３のサブ画素を補償するように、前記ｎ－１行目ｍ列目の画素ユニットにおける第３のサブ画素のセンス電圧信号を読み取り、
    前記第７の時間帯において、前記ｎ行目ｍ列目の画素ユニットにおける第１のサブ画素及び前記ｎ－１行目ｍ列目の画素ユニットにおける第２のサブ画素を補償するように、前記ｎ行目ｍ列目の画素ユニットにおける第１のサブ画素のセンス電圧信号及び前記ｎ－１行目ｍ列目の画素ユニットにおける第２のサブ画素のセンス電圧信号を読み取り、
    前記第８の時間帯において、前記ｎ行目ｍ列目の画素ユニットにおける第３のサブ画素を補償するように、前記ｎ行目ｍ列目の画素ユニットにおける第３のサブ画素のセンス電圧信号を読み取り、
    ３≦ｎ≦Ｎであり、Ｎが３より大きい正の整数である
    請求項１４～１６のいずれか１項に記載の表示パネルの駆動方法。

Images