JP2022063152A - 複数のリンク内の複数誤りを検出する複数誤り検出回路及び複数誤り検出回路を有する誤り訂正回路 - Google Patents

Abstract

【課題】2D LINKsを伝搬するデータの複数誤りビットの検出率を向上する。
【解決手段】二次元リンクに信号を出力する送信回路と、二次元リンクから信号を受信する受信回路を有する複数誤り検出回路において、送信回路は、ＭｘＮのデータに行パリティビットと列パリティビットを追加して符号語を二次元リンクに出力する。受信回路は、二次元リンクを伝播してきた符号語の各行のＮ＋１個の行ビット群のパリティビットである行チェックビットと、各列のＭ＋１個の列ビット群のパリティビットである列チェックビットとを生成し、行チェックビットの１の数が２以上か、または列チェックビットの１の数が２以上の場合複数誤り検出信号を生成する。そして、各列のＭ個の列ビット群は、第２行から第Ｍ行で行シフト量だけプラスまたはマイナスの行方向にシフトさせたビット群であり、または各行のＮ個の行ビット群は、第２列から第Ｎ列で列シフト量だけプラスまたはマイナスの列方向にシフトさせたビット群である。
【選択図】図９

Description

特許法第３０条第２項適用申請有り （１）令和２年３月２３日に ｈｔｔｐｓ：／／ｉｅｅｅｘｐｌｏｒｅ．ｉｅｅｅ．ｏｒｇ／ｄｏｃｕｍｅｎｔ／９０４４８４５にて発表。

本発明は、複数のリンク内の複数誤りを検出する複数誤り検出回路及び複数誤り検出回路を有する誤り訂正回路に関する。

リンクは、複数のデバイス間で信号を伝送する接続配線である。二次元配列された複数のIC（Integrated Circuit）チップは、複数のリンクを介して複数の信号を伝送する。また、三次元集積回路（3D IC）は、複数のICチップをＺ軸方向に重ねた構造を有する。3D ICの複数のICチップは、各チップに形成された二次元配列のスルーシリコンビア（Through Silicon Via, TSV）を介して、複数の信号を伝送する。この場合、TSVはリンクの機能を有する。

3D ICにおいて、TSVの信頼性を上げることは重要である。TSVの欠陥は、TSVがオープン（切断）状態になること、TSVがシリコン基板に短絡すること、２以上のTSVが導電性材料により接続されることなどを含む。これらの欠陥を持つTSVでは、送信側チップからの信号、すなわちハイレベルとローレベルの電圧が、受信側チップに正しく伝達されない。

本発明者らは、3D ICのTSVのエラービット修正を可能にするパリティチェックに基づく二次元パリティ・プロダクト・コード（Two Dimensional Parity Product Code: 2D PPC）を提案した。2D PPCは、非特許文献１に開示される。

K. N. Dang, M. Meyer, A. B. Ahmed, A. B. Abdallah, and X.-T. Tran, "2DPPC: A single-correction multiple-detection method for Through-Silicon-Via Faults," in 2019 IEEE Asia Pacific Conference on Circuits and Systems (APCCAS 2019), 2019. "Hardened Design Based on Advanced Orthogonal Latin Code against Two Adjacent Multiple Bit Upsets (MBUs) in Memories", 2015 IEEE, Liyi Xiao, Jiaqiang Li, Jie Li and Jing Guo Microelectronics Center, Harbin Institute of Technology, Harbin, HLJ 150001, China "A Method to Extend Orthogonal Latin Square Codes", IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS, VOL. 22, NO. 7, JULY 2014, Pedro Reviriego, Salvatore Pontarelli, Alfonso Sanchez-Macian,and Juan Antonio Maestro

2D PPCは、二次元配列された複数のTSVの中から１つの欠陥TSVが検出された場合、その１つの欠陥TSVの信号の誤りを訂正できる。一方、２または２より多いマルチプル欠陥TSV（複数の欠陥TSV）が検出された場合、それらの信号の誤りを訂正できない。この場合、受信側チップの誤り訂正回路が出力する誤り訂正された信号は信頼性がない。

しかしながら、2D PPCでは、マルチプル欠陥を正しく検出できない場合がある。例えば、偶数の欠陥が二次元のTSVの同じ列（column）上にまたは同じ行（row）上に存在する場合、2D PPCのパリティビットでは欠陥を検出できない。

そこで、本実施の形態の第1の側面の目的は、二次元配列された複数のリンクに発生する複数の欠陥の検出率が高い複数欠陥検出回路及び複数欠陥検出回路を有する誤り訂正回路提供することにある。

本実施の形態の第１の側面は、行列状に配列された複数のリンクそれぞれに１ビットの信号を出力する送信回路と、
前記複数のリンクを伝播してきた信号を受信する受信回路とを有し、
前記送信回路は、
Ｍ行Ｎ列のデータに含まれる各行のＮ個の行ビット群の行パリティビットと、各列のＭ個の列ビット群の列パリティビットを生成し、
前記Ｍ行Ｎ列のデータに前記行パリティビットと前記列パリティビットを加えたＭ＋１行Ｎ＋１列の符号語を前記複数のリンクに出力し、
前記受信回路は、
前記複数のリンクを伝播してきた前記符号語の各行のＮ＋１個の行ビット群のパリティビットである行チェックビットと、各列のＭ＋１個の列ビット群のパリティビットである列チェックビットとを生成し、
前記行チェックビットの１の数が２または２より大きい数であるか、または前記列チェックビットの１の数が２または２より大きい数である場合に、複数誤り検出信号を生成し、
前記各列のＭ個の列ビット群は、第２行から第Ｍ行で行シフト量だけプラスまたはマイナスの行方向にシフトさせたビット群であり、または
前記各行のＮ個の行ビット群は、第２列から第Ｎ列で列シフト量だけプラスまたはマイナスの列方向にシフトさせたビット群である、複数誤り検出回路である。

第１の側面によれば、複数誤りの検出率を高くできる。

3D ICの一例の断面図と平面図を示す図である。 送信側デバイスと受信側デバイスとそれらの間に設けられるリンクとを示す概略的な回路図である。 送信回路Txのエンコーダの動作を示す図である。 受信回路Rxのデコーダの動作を示す図である。 チェックビットに基づく誤りビットの検出を説明する図である。 エンコーダとデコーダの構成を示す図である。 PPCの課題を示す図である。 拡張PPCにおける符号語CDWD_2の例を示す図である。 第１の実施の形態における送信側デバイスと受信側デバイスの概略的な構成例を示す図である。 図９の構成の詳細な回路構成例を示す図である。 送信回路での行シフト及び列シフトの動作を示す図である。 送信回路での行シフト及び列シフトの動作を示す図である。 受信回路での行シフト及び列シフトの動作を示す図である。 受信回路での行シフト及び列シフトの動作を示す図である。 拡張PPCを適用しても複数の誤りビットを検出できない例を示す図である。 拡張PPCにおけるパリティリンク上の隣接ビット間の最小ユークリッド距離を最大にする行シフト量の算出方法を示す図である。 ある欠陥TSVパターンについて、行シフト量s＝±１、列シフト量s＝±１の拡張PPCで生成した符号語CDWD_2のチェックビットsr，scの例を示す図である。 図１７と同じ欠陥TSVパターンについて、行シフト量s＝Ｎ^1/2または列シフト量s＝Ｍ^1/2の拡張PPCで生成した符号語CDWD_2のチェックビットsr，scの例を示す図である。

図１は、3D ICの一例の断面図と平面図を示す図である。図１（Ａ）は3D ICを縦方向に切断した場合の断面図であり、図１（Ｂ）はチップCHP3を水平方向に切断した場合の平面図である。断面図に示すとおり、3D ICは、例えば、制御回路が形成されたチップCHP0の上に被制御回路が形成された４つのチップCHP1～CHP4が積み重ねられる。チップCHP0は、図示しないパッケージ基板上に搭載される。チップCHP0の上面に制御回路が形成される。４つのチップCHP1～CHP4は、被制御回路が形成された面をフェイスダウンで、チップCHP0上に積み重ねられる。３つのチップCHP1～CHP3には、チップ間の信号を伝播する複数のTSVが行列状に形成される。そして、チップCHP0とチップCHP1～CHP4は、半田バンプBMPを介して積層される。半田バンプBMPは、垂直方向のTSV間を電気的に接続すると共に、５つのチップCHP0～CHP4を積層する。

図１（Ｂ）の平面図は、チップCPH3に形成された５行５列の行列状の複数のTSVを示す。５行５列のTSVは、２５ビットの信号を並列に伝播する。

例えば、４つのチップCHP1～CHP4は、DRAMチップである。チップCHP0は、TSVを介して４つのDRAMチップに制御信号や書き込みデータを送信し、４つのDRAMチップは、TSVを介してチップCHP0に読み出しデータを送信する。TSVとTSV間を接続するバンプBMPは、チップ間のデータ信号を伝播するリンクである。

［PPCの概略］
プロダクト・コード（Product Code or PC)は、誤り訂正コード（Error Correction Code ECC）において通常の技術的用語である。PCでは、二次元の入力データの各行と各列にそれぞれのECCを付加したコードである。プロダクト・コード（PC）は、例えば、米国特許8856616において二次元エンコーディングと称される。本明細書では、プロダクト・コードにおいてECCとしてパリティビットを使用するコードを、パリティ・プロダクト・コード（Parity Product Coding PPC）と称する。以下、PPCの概略について説明する。

図２は、送信側デバイスと受信側デバイスとそれらの間に設けられるリンクとを示す概略的な回路図である。送信側デバイスDEVICE_1は、送信回路Txを有する。送信回路Txは、送信側デバイスが出力するデータDATA_1を符号語CDWD_1に変換し、リンクLINKに出力する。受信側デバイスDEVICE_2は、受信回路Rxを有する。受信回路Rxは、リンクLINKを伝搬してきた符号語CDWD_2から誤り訂正されたデータDATA_2を生成する。誤り訂正されたデータDATA_2は受信側デバイスに入力される。リンクLINKは、図１に示した二次元の複数のTSVである。

送信回路Txは、データDATA_1にパリティビットを付加して符号語CDWD_1を生成するECC（Error Correction Code）エンコーダである。また、受信回路Rxは、ECCデコーダである。ECCデコーダは、リンクLINKを伝播してきた符号語CDWD_2のパリティビットを生成し、符号語CDWD_2のエラーを検出し、１ビットエラーを訂正して受信データDATA_2を出力する。エンコーダとデコーダが、欠陥TSVにより発生した受信データのエラーを訂正する。

パリティビットを使用するエラー訂正は、１ビットのエラーを訂正できるが、２ビット及び２ビットより多いエラー（マルチプルエラー）を訂正できない。そこで、受信回路のデコーダは、受信した符号語CDWD_2にマルチプルエラーが発生したか否かをチェックし、マルチプルエラーが発生した場合マルチプルエラー検出信号NACKを出力する。マルチプルエラー検出信号NACKに基づいて、受信側デバイスDEVICE_2は、デコーダが出力したデータDATA_2は信頼性があるか否かを判断する。

本明細書では、欠陥TSVにより発生するエラービットまたは誤りビットを、しばしば欠陥ビットと称する。エラービット、誤りビット、欠陥ビットは同じ意味である。

図３は、送信回路Txのエンコーダの動作を示す図である。送信側デバイスDEVICE_1は、４行４列（１６ビット）のデータDATA_1を受信側デバイスDEVICE_2に送信する。１６ビットのデータの値（０または１）は、送信側デバイスの動作に基づいて決定され、または受信側デバイスの受信回路の動作に基づいて決定される。４行４列は一例であり、一般化するとデータDATA_1はＭ行Ｎ列のデータである。

エンコーダENCODERは、各行のビット群にそのビット群のパリティビットPRTY_rowを加えて符号語を生成する。更に、エンコーダは、各列のビット群にそのビット群のパリティビットPRTY_colを加えて符号語を生成する。符号語は、１の数が偶数となるビット群である。パリティビットPRTY_rowは行パリティビットr_i、パリティビットPRTY_colは列パリティビットc_jとそれぞれ称する。また、全パリティビットPRTY_allは、４行４列の全ビットのパリティビットであり、または、行パリティビットPRTY_rowと列パリティビットPRTY_colのパリティビットである。

エンコーダは、上記のＭ行Ｎ列のデータDATA_1からＭ＋１行Ｎ＋１列の符号語CDWD_1を、以下の数式により算出する。

ここで、F_kは符号語CDWD_1であり、b_i,jはデータDATA_1の要素ビットであり、r_iは行パリティビットPRTY_rowであり、c_jは列パリティビットPRTY_colであり、uは全パリティビットPRTY_allである。各パリティビットは、それぞれのビット群の排他的論理和である。

５行５列の符号語CDWD_1は、図１に示した５行５列のTSVに並列に入力される。５行５列のTSVは、４行４列のデータDATA_1を伝播する１６個のTSVと、パリティビットPRTY_row, PRTY_col, PRTY_allを伝播する９個のTSVとを有する。

図４は、受信回路Rxのデコーダの動作を示す図である。受信回路Rxであるデコーダは、TSVを伝播してきた符号語CDWD_2を入力し、各行のビット群のチェックビットsr_i（i=0～M-1）、sr_Mと、各列のビット群のチェックビットsc_j（j=0～N-1）、sc_Nを以下の数式により算出する。

上記各行のビット群のチェックビットsr_i、sr_Mと、各列のビット群のチェックビットsc_j、sc_Nは、それぞれのビット群に誤りがなければ０になり、それぞれのビット群に１つの誤りがあれば１になる。但し、それぞれのビット群に偶数の誤りがある場合も０になり、それぞれのビット群に３以上の奇数個の誤りがある場合も１になる。したがって、上記パリティビットは、誤りビットまたは反転ビット（flipped bit）を検出するチェックビットである。誤りビットは、TSVが不良(fault)または故障(defect)の場合に発生した反転ビット(flipped bit)である。

図５は、チェックビットに基づく誤りビットの検出を説明する図である。図５（Ａ）は、受信した符号語CDWD_2に１つのみの誤りビットEB（不良TSVまたは故障TSV）または反転ビットが含まれている例である。この例では、誤りビットEBは符号語CDWD_2の（２，２）の位置に発生している。この場合、前述の数式（４）（５）によりチェックビットはsr₂=1、sc₂=1となり、（２，２）の位置に誤りビットまたは故障TSVがあることが検出される。

すなわち、デコーダは、以下の数式（８）により反転ビットf_i,jを検出できる。数式（８）によれば、反転ビットf_i,jは、チェックビットがsr_j=1、sc_i=1の場合f_i,j =1になり、それ以外の場合f_i,j =0になる。そして、この反転ビットf_i,jをマスクビットm_i,jとするマスク行列Mask（数式（９））に基づいて、デコーダは、誤りビットを有する受信符号語F^kを誤り訂正された符号語Fkに変換できる。数式（１０）がこの変換式である。

図５（Ｂ）は、受信した符号語CDWD_2に２個の誤りビットまたは反転ビットが含まれている例である。この例では、誤りビットEBは符号語CDWD_2の（０，１）と（２，２）の位置に発生している。この場合、前述の数式（４）（５）によりチェックビットはsr₁=1、sc₀=1、sr₂=1、sc₂=1となり、デコーダは、誤りビットまたは反転ビットが２または２より多く発生していることを検出する。その結果、デコーダは、受信した符号語CDWD_2の誤りビットまたは反転ビットを特定できず、誤り訂正できない。なぜなら、誤りビットEBが符号語CDWD_2の（１，２）と（２，０）の位置に発生している可能性があるからである。

このように、パリティ・プロダクト・コードPPCによる符号語の誤り訂正では、デコーダは、行及び列チェックビットがそれぞれ１つ「１」となり、１つの誤りビットまたは反転ビットを検出した場合のみ、誤りビットの訂正を行うことができる。一方、行または列チェックビットが複数「１」となり、２または２より多い誤りビットまたは反転ビット（マルチプル誤りビット、複数誤りビット、複数欠陥ビット）を検出した場合、デコーダは、誤り訂正された符号語は信頼性がないと判断しなければならない。

したがって、デコーダは、複数誤りビットを検出する複数誤り検出回路と誤り訂正回路を有する。誤り訂正回路の数式は数式（１０）で説明した。複数誤り検出回路の数式は、以下の数式（１１）のとおりである。

この数式（１１）に基づいて、行チェックビットsc_i=1の合計が２以上または列チェックビットsr_j=1の合計が２以上の場合、複数誤り検出回路は、複数誤り検出信号NACKをNACK=1とする。

図６は、エンコーダとデコーダの構成を示す図である。エンコーダENCODERは、入力Dinとして、Ｍ行Ｎ列のデータDATA_1を入力する。エンコーダは、データDATA_1の各行のビット群（Ｎビット）の行パリティビット（Ｍビット）を生成する行エンコーダ（Row Encoders）１０と、各列のビット群（Ｍビット）の列パリティビット（Ｎビット）を生成する列エンコーダ（Col. Encoders）１１と、行パリティビットと列パリティビットから１ビットの最終パリティビット（Ultimate Check Bit）を生成する最終エンコーダ（Ulti. Encoder）１２を有する。エンコーダは、データDATA_1に行パリティビットと列パリティビットと最終パリティビットを加えて、Ｍ＋１行Ｎ＋１列の符号語CDWD_1を出力する。符号語CDWD_1がエンコーダの出力Doutとなる。

一方、デコーダDECODERは、入力Dinとして、受信したＭ＋１行Ｎ＋１列の符号語CDWD_2を入力する。デコーダは、受信符号語CDWD_2の各行のビット群（Ｎ＋１ビット）の行チェックビット（Ｍ＋１ビット）srを生成する行デコーダ（Row Decoders）２０と、各列のビット群（Ｍ＋１ビット）の列チェックビット（Ｎ＋１ビット）scを生成する列デコーダ（Col. Decoders）２１を有する。そして、誤り訂正回路２６は、行チェックビットsrと列チェックビットscに基づいて生成されたマスクMask（式（９））に基づき、受信符号語CDWD_2の誤りビットを訂正する。出力Doutは、誤り訂正回路２６により誤り訂正された受信データDATA_2である。

さらに、デコーダは、複数誤り検出回路２５を有する。複数誤り検出回路２５は、行チェックビットsrの１をカウントし、カウント値が２以上か否か判定する行複数誤り検出回路２２と、列チェックビットscの１をカウントし、カウント値が２以上か否か判定する列複数誤り検出回路２３とを有する。そして、複数誤り検出回路２５は、両複数誤り検出回路２２，２３の出力の論理和を計算する論理和ゲート２４を有する。複数誤り検出回路２５は、複数誤りを検出すると複数誤り検出信号NACKを１にする。

この複数誤り検出信号NACKは、図２に示すとおり、受信側のデバイスDEVICE_2に出力される。受信側のデバイスDEVICE_2は、複数誤り検出信号NACKが１の場合、入力された誤り訂正された受信データDATA_2は信頼できないと判断して、その受信データを破棄する。複数誤り検出信号NACKが０の場合、誤り訂正された受信データDATA_2は信頼できると判断する。複数誤り信号NACKは、デコーダ内の誤り訂正回路２６に供給されてもよい。その場合、誤り訂正回路２６は、複数誤り検出信号NACKが０の場合、誤り訂正された受信データDATA_2を出力せず、NACKが１の場合、DATA_2を出力する。

［PPCの課題］
図７は、PPCの課題を示す図である。図７は、複数の誤りビットを有する受信符号語CDWD_2の４つの例を示す。図中に示されるとおり、白い丸は正常TSV、バツ印の丸は欠陥TSV、正方形は誤って欠陥TSVと判定される欠陥TSVである。また、破線はチェックビットsr、scが生成されるビット群を示し、本明細書ではこのビット群をつなぐ線をパリティリンクPLと称する。欠陥TSVを伝播するデータは誤りビットまたは反転ビットになる。そして、図７での受信符号語CDWD_2は、図３、４とは異なり、６行６列である。この場合、データDATA_1、DATA_2は、５行５列のビットであり、行のインデックスはｉ＝０～Ｍ－１であるのでＭ＝５、Ｍ＋１＝６となり、列のインデックスは０～Ｎ－１であるのでＮ＝５、Ｎ＋１＝６となる。

図７(a)は、３つの欠陥TSVが異なる行及び異なる列に位置する。そのため、欠陥TSVが属する行と列のチェックビットがsr₀=1, sr₁=1, sr₂=1, sc₁=1, sc₃=1, sc₄=1となる。この場合、デコーダの複数誤り検出回路は、式（１１）に基づいて、複数誤りを検出することができ、NACK=1を出力する。

図７(b)は、３つの欠陥TSVのうち２組の２つの欠陥TSVが同じ行と同じ列に位置する。そのため、欠陥TSVが属する行と列のチェックビットがsr₁=0, sr₄=1, sc₁=0, sc₃=1となる。この場合、デコーダの複数誤り検出回路は、式（１１）に基づき、複数誤りを検出することができず、NACK=0を出力する。そして、誤り訂正回路は、誤って欠陥TSVと検出された（４，３）の反転ビットを修正する。つまり、デコーダは、複数誤りビット（欠陥TSV）を検出することができない。

図７(c)は、４つの欠陥TSVのうち２対の欠陥TSVがそれぞれ同じ行と同じ列に位置する。そのため、欠陥TSVが属する行と列のチェックビットがsr₁=0, sr₄=0, sc₁=0, sc₃=0となる。この場合、デコーダの複数誤り検出回路は、式（１１）に基づき、複数誤りを検出することができず、NACK=0を出力する。そして、誤り訂正回路は、欠陥TSVの反転ビットを修正しない。つまり、デコーダは、複数誤りビット（欠陥TSV）を検出することができない。

図７(d)は、５つの欠陥TSVのうち２対の欠陥TSVがそれぞれ同じ行と同じ列に位置し、１つの欠陥TSVが異なる行及び列に位置する。そのため、欠陥TSVが属する行と列のチェックビットがsr₁=0, sr₂=0, sr₃=1, sc₁=1, sc₂=0, sc₃=0となる。この場合、デコーダの複数誤り検出回路は、式（１１）に基づき、複数誤りを検出することができず、NACK=0を出力する。そして、誤り訂正回路は、（３，２）の欠陥TSVの反転ビットだけを修正する。つまり、デコーダは、複数誤りビット（欠陥TSV）を検出することができない。

上記の通り、欠陥TSVが同じ行または同じ列に偶数個存在すると、チェックビットがsr=0，sc=0となり、複数誤りを検出できない場合がある。したがって、受信した符号語CDWD_2の複数の欠陥の検出率が高い複数欠陥検出回路が必要である。以下に示す実施の形態によれば、複数の誤りビットの検出率が高くなる。

［第1の実施の形態：拡張PPC、EPPC、Extended Parity Product Coding］
第１の実施の形態の拡張PPCでは、符号語CDWD_1を生成するエンコーダが、送信データDATA_1に付加するパリティビットc_j, r_iを次のように算出する。

（１）行シフト（Row-shift）
エンコーダは、j列のパリティビットc_jを、行のインデックスi=0, 1, 2～M-1に対応して、列のインデックスが行方向にsずつシフトする列のビット群から算出する。つまり、j列のパリティビットc_jを算出する列のビット群は、PPCの場合のTSV（i,j）をTSV（i, (j＋s*i)mod N）にスイッチしたビット群になる。NはデータData_1の列の数、N+1はTSVまたは符号語CDWDの列の数で、最後のインデックスはパリティビットである。i=0～M、j＝０～N。j列のパリティビットc_jを算出する列のビット群は、前述の通りパリティリンクのビット群である。

例えば、Ｍ＝Ｎ＝５、s＝２の場合、拡張PPCでのj＝０列でのパリティチェックのための新たな列またはパリティリンクは、ビットインデックスが(0,0)(1,2)(2,4)(3,1)(4,3)(5,0)となる。但し、最後のインデックス(5,0)はパリティビットc₀である。行シフトでは、パリティリンクのビット群において、行インデックスが増大することに対応して、列インデックスが行方向にsずつシフトする。sは＋と－のいずれでも良い。

（２）列シフト（Column-shift）
エンコーダが、i行のパリティビットr_iを、列のインデックスj=0, 1, 2～N-1に対応して、行のインデックスが列方向にsずつシフトする列のビット群から算出する。つまり、i行のパリティビットr_iを算出する行のビット群は、PPCの場合のTSV（i,j）をTSV（(i＋s*j)mod M,j）にスイッチしたビット群になる。MはデータData_1の行の数、M+1は符号語CDWDの行の数で、最後のインデックスはパリティビットである。i=0～M、j＝０～N。ｉ行のパリティビットｒ_iを算出する列のビット群は、パリティリンクのビット群と称する。

例えば、Ｍ＝Ｎ＝５、s＝２の場合、拡張PPCでのi＝１行でのパリティチェックのための新たな列またはパリティリンクは、ビットインデックスが(1,0)(3,1)(0,2)(2,3)(4,4)(1,5)となり、但し最後のインデックス(1,5)はパリティビットr₁である。列シフトでは、パリティリンクのビット群において、列インデックスが増大することに対応して、行インデックスが列方向にsずつシフトする。sは＋と－のいずれでも良い。

図８は、拡張PPCにおける符号語CDWD_2の例を示す図である。図８の欠陥TSVの例は、図７（ｂ）と同じである。前述したとおり、エンコーダが生成する符号語CDWD_1は、５行５列（インデックス(0,0)～(4,4)）のデータDATA_1に、行及び列のパリティビットr_i、c_jに最終パリティビットuを加えた６行６列（インデックス(0,0)～(5,5)）のコードである。

図８（ａ）（ｂ）は、それぞれ行シフトs＝＋１，s＝－１の例である。列シフトはない（s＝０）。行シフトされたパリティリンクが破線で示される。前述したとおり、パリティリンクとは、エンコーダがチェックビットを計算するビット群をつないだリンクを意味する。パリティリンクのビット群は、データ領域DATA area内で行シフトまたは列シフトする。図８では、３つの欠陥TSVを通過するパリティリンクの破線のみが示され、パリティリンクそれぞれのチェックビットのみが示される。

（ａ）行シフトs＝＋１では、チェックビットはsr₁=0, sr₄=1, sc₀=1, sc₂=1, sc₃=1であり、（ｂ）行シフトs＝－１では、チェックビットはsr₁=0, sr₄=1, sc₀=1, sc₂=1, sc₄=1である。この場合、（ｂ）行シフトs＝－１では、３つの列のチェックビットsc₀、sc₂、sc₄のパリティリンクには、それぞれ１つの欠陥TSVしか含まれない。その結果、３つの列のチェックビットsc₀、sc₂、sc₄は全て１となる。２つの行のチェックビットsr₁、sr₄では、チェックビットsr₁のパリティリンクにおいて２個の欠陥TSVが含まれる。よって、デコーダの複数誤り検出回路２５は、式（１１）に基づき、複数の欠陥ビットが存在することを検出し、複数誤り検出信号NACK=1を出力する。（ａ）行シフトs＝＋１では、列のチェックビットsc₀と行のチェックビットsr₄が１となり残りは全て０となり、複数誤り検出回路２５は複数の欠陥ビットを検出できない。

図８（ｃ）（ｄ）は、列シフトs＝＋１，s＝－１の例である。行シフトはない（s＝０）。列シフトされたパリティリンクが破線で示される。パリティリンクそれぞれのチェックビットが示される。（ｃ）列シフトs＝＋１では、チェックビットはsr₀=1, sr₃=0, sr₄=0, sc₁=0, sc₃=1であり、（ｄ）列シフトs＝－１では、チェックビットはsr₀=1, sr₂=1, sr₃=1, sc₁=0, sc₃=1になっている。（ｃ）の場合、行及び列のチェックビットはそれぞれ１つのみ１となり、複数誤り検出回路は複数の欠陥ビットの存在を検出せず、複数誤り検出信号NACK=0を出力する。一方、（ｄ）の場合、３つの行のチェックビットが１となり、複数誤り検出回路は複数の欠陥ビットの存在を検出し、NACK=1を出力する。

以上の通り、第１の実施の形態は、データDATA_1のパリティビットr_i, c_jを算出するパリティリンク、符号語CDWD_2のチェックビットsr_i, sc_jを算出するパリティリンクに、拡張PPCの行シフトまたは列シフトを適用する。拡張PPCにおけるデコーダの複数誤り検出回路は、図７（ｂ）の３つの欠陥TSVを有する受信した符号語CDWD_2において、図８（ｂ）（ｄ）の場合に複数誤りビットを検出できる。

図９は、第１の実施の形態における送信側デバイスと受信側デバイスの概略的な構成例を示す図である。送信側デバイスDEVICE_1は、シフト回路３１と送信回路Txを有し、データDATA_1を符号語CDWD_1に変換してリンクLINKに出力する。受信側デバイスDEVICE_2は、シフト回路３２と受信回路Rxを有し、リンクLINKを伝搬してきた符号語CDWD_2を変換した誤り訂正したデータDATA_2を受信する。

送信側のシフト回路３１は、制御回路３０からの制御信号CNTR_1に基づいて、データDATA_1を行シフト及び・または列シフトを行い、エンコーダENDOCERに入力する。エンコーダは、データDATA_1にパリティビットを加えた符号語CDWD_1を、リンクLINKs(またはTSVs)に並列に出力する。また、受信側のシフト回路３２は、制御回路３０からの制御信号CNTR_2に基づいて、符号語CDWD_2を行シフト及び・または列シフトを行い、デコーダDECODERに入力する。デコーダは、行シフト及び・または列シフトされたパリティリンクのビット群からチェックビットを生成し、複数誤りビットの検出を行い、誤りビットの誤り訂正を行う。

図１０は、図９の構成の詳細な回路構成例を示す図である。図１０は、送信回路Txと受信回路Rxを示す。送信回路Txは、図９のシフト回路３１と、エンコーダ内のパリティビットを生成する回路１０～１２と、パリティビットと元のデータDATA_1を結合する回路１３を有する。一方、受信回路Rxは、図９のシフト回路３２と、デコーダ内のチェックビットを生成する回路２０，２１及び複数誤り検出回路２５と、マスクMaskにより符号語CDWD_2のデータの誤り訂正する誤り訂正回路２６を有する。

図１０におけるシフト回路３１は、データDATA_1を選択するか、データDATA_1を内部配線により行シフト及び／または列シフトした位置に変更したものを選択するかのマルチプレクサである。また、シフト回路３２は、受信した符号語CDWD_2を選択するか、受信した符号語CDWD_2を内部配線により行シフト及び／または列シフトした位置に変更したものを選択するかのマルチプレクサである。

図１１、図１２は、送信回路での行シフト及び列シフトの動作を示す図である。ここでは、簡単化した３行３列のデータDATA_1を例にして説明する。図の左側に行または列シフトを使用しないPPC（オリジナルのPPC）を適用した動作を、右側に行または列シフトを使用したPPC（拡張PPC、EPPC）を適用した動作を、それぞれ示す。

行または列シフトを使用しないオリジナルPPCを適用した場合、送信回路Txは、次の動作を行う。
（Ａ）シフト回路３１であるマルチプレクサMUXが３行３列のデータDATA_1を選択し、エンコーダ１０～１２に入力する。
（Ｂ）エンコーダのパリティビット生成回路１０～１２が、入力されたデータDATA_1の各列のビット群と各行のビット群それぞれのパリティビットを生成し、更に最後パリティビットを生成する。
（Ｃ）送信回路Txの結合回路１３が、データDATA_1にパリティビットを追加し、TSVsであるリンクLINKsに並列に送出する。

一方、行シフトの拡張PPCを適用した場合、送信回路Txは、次の動作を行う。
（Ａ）シフト回路３１であるマルチプレクサMUXが、３行３列のデータDATA_1を行シフトしたデータDATA_1_row.shiftを選択し、エンコーダ１０～１２に入力する。行シフトされたデータDATA_1_row.shiftは、インデックス(1,0)(2,0)に、データDATA_1のインデックス(1,1)(2,2)のビットを有する。同様に、データDATA_1_row.shiftは、インデックス(1,1)(2,1)に、データDATA_1のインデックス(1,2)(2,0)のビットを有し、インデックス(1,2)(2,2)に、データDATA_1のインデックス(1,0)(2,1)のビットを有する。
（Ｂ）エンコーダのパリティビット生成回路１０～１２が、入力されたデータDATA_1_row.shiftの各列のビット群、各行のビット群それぞれのパリティビットを生成し、更に最後パリティビットを生成する。生成された列のパリティビットc₀は、行シフトされたビット群b_0,0, b_1,1, b_2,2のパリティビットである。列のパリティビットc₁,c₂も、同様の行シフトされたビット群のパリティビットである。
（Ｃ）送信回路Txの結合回路１３が、データDATA_1にパリティビットを追加し、符号語CDWD_2_row.shiftをTSVsに並列に送出する。つまり、リンクLINKsには、行シフトしていないデータDATA_1と、行シフトされたビット群から算出されたパリティビットが入力される。

図１３、図１４は、受信回路での行シフト及び列シフトの動作を示す図である。行または列シフトを使用しないオリジナルPPCを適用した場合、受信回路Rxは、次の動作を行う。
（Ｄ）受信回路Rxは、TSVsから受信した符号語CDWD_2を入力する。
（Ｅ）符号語CDWD_2がマルチプレクサMUXを介してデコーダに入力される。
（Ｆ）デコーダ内のチェックビット生成回路２０，２１が、符号語CDWD_2の列のビット群と行のビット群からチェックビットsc，srを生成する。さらに、複数誤り検出回路２５が複数誤り検出信号NACKを出力する。
（Ｇ）そして、式（８）に基づいてチェックビットsc，srからマスクMaskが生成される。誤り訂正回路２６がマスクMaskに基づいて、受信した符号語CDWD_2の誤りビットを訂正し、誤り訂正されたデータDATA_2を出力する。

行シフトの拡張PPCを適用した場合、受信回路Rxは、次の動作を行う。
（Ｄ）受信回路Rxは、TSVsから受信した符号語CDWD_2を入力する。
（Ｅ）マルチプレクサMUXが、行シフトした符号語CDWD_2_row.shiftを選択する。行シフトした符号語CDWD_2_row.shiftは、データDATAが行シフトされ、行及び列のパリティビットr，cの位置はTSVsから受信した符号語CDWD_2と同じである。
（Ｆ）デコーダ内のチェックビット生成回路２０，２１が、符号語CDWD_2_row.shiftの列のビット群と行のビット群からチェックビットsc，srを生成する。さらに、複数誤り検出回路２５が複数誤り検出信号NACKを出力する。
（Ｇ）そして、式（８）に基づいてチェックビットsc，srからマスクMaskが生成される。行シフト符号語CDWD_2_row.shiftから生成されるマスクMaskのインデックスは、PPCのマスクと同じである。そして、誤り訂正回路２６がマスクMaskに基づいて、受信した符号語CDWD_2の誤りビットを訂正し、誤り訂正されたデータDATA_2を出力する。

図８に示したとおり、上記の拡張PPCによれば、二次元（2D）のLINKsにおいて複数の誤りビットを検出する確率が高くなる。

［第２の実施の形態：距離を考慮した拡張PPC、Distance Aware Extended Parity Product Check］
図１５は、拡張PPCを適用しても複数の誤りビットを検出できない例を示す図である。図１５には、受信した符号語CDWD_2のインデックス(1,1)(1,2)(2,2)に誤りビット（欠陥TSV）が存在する例が示される。

図１５（ａ）は、オリジナルのPPCを適用した場合のチェックビットsr，scを示す。この場合、sr₁=0, sr₂=1, sc₁=1, sc₂=0であり、デコーダは、式（１１）に基づき、行チェックビットsrに１つのsr＝１を、列チェックビットscに１つのsc＝１をそれぞれ検出する。つまり、デコーダは複数誤りビットを検出できない。図１５（ｂ）（ｃ）は、それぞれ行シフト（s＝+１）、列シフト（s＝＋１）の拡張PPCの例である。これらの場合も、デコーダは、式（１１）に基づき、行チェックビットsrに１つのsr＝１を、列チェックビットscに１つのsc＝１をそれぞれ検出する。つまり、デコーダは複数誤りビットを検出できない。

一方、図１５（ｄ）は、行シフト（s＝－１）の拡張PPCの例である。デコーダは、式（１１）に基づき、行チェックビットsrに３つのsr＝１を検出する。よって、デコーダは、複数誤りビットを検出できる。

上記のように、オリジナルのPPCと比較すると、拡張PPCは、2DのLINKsにおいて複数誤りビットを検出する確率が高くなるが、図１５（ｂ）（ｃ）のように複数誤りビットを検出できないケースもある。

第２の実施の形態のデコーダは、距離を考慮した拡張PPCを使用して複数誤りビットの検出率をより高くする。距離を考慮した拡張PPCは、2DのTSVsが欠陥TSVのクラスタ（複数欠陥TSVｓの塊）を有することに基づいて、拡張PPCの列シフト量または行シフト量を2DのTSVsの行列の大きさに基づいて最適値に設定する。具体的には、拡張PPCに、パリティチェックを算出するパリティリンクのビット群のビット間ユークリッド距離を最大にする列シフト量または行シフト量を設定する。言い換えると、拡張PPCに、パリティリンク上のビット群のビット間の最小ユークリッド距離を最大にする列シフト量または行シフト量を設定する。

図１６は、拡張PPCにおけるパリティリンク上の隣接ビット間の最小ユークリッド距離を最大にする行シフト量の算出方法を示す図である。図１６には、Ｎ列の2DのTSVsが示される。インデックス（0,0）から行方向に進むパリティリンクと、インデックス(1,0)から行方向に進むパリティリンクとがそれぞれ矢印付き破線で示される。行シフト量はｓとする。パリティリンク上のビット群は、例えば、インデックス(0,0)から、(1,s)、(2,2s)、（i, (j + s*i) mod N）と移動する。そして、一旦、列インデックス（j+s*i）が右端のN-1を超えると、列インデックスは (j + s*i) mod Nで算出される余りの位置に巡回して戻る。図１８（g）の行シフトs=2, N=6の例では、パリティリンク上のビット群は、例えば、(0,0), (1,2), (2,4), (3,0), (4,2), (5,4)となる。

隣接するb(0,0)とb(1,s)間の距離D1は、以下の式に示される。そして、最初に巡回して戻ったときのインデックスは、図１６に示されるとおり、b（ceil(N/s),（N mod s））になる。隣接するb(0,0)とb（ceil(N/s),（N mod s））間の距離D2は、以下の式に示される。そして、ceil(N/s),（N mod s）が取り得る最小値ceil(N/s) ≒ N/s、(N mod s) ≒ 0に近似すると、距離D2はN/sとなる。そこで、D1 = D2とすると、最小ユークリッド距離を最大にする最適な行シフト量sは、以下の通り±Ｎ^1/2になる。

同様に、2DのTSVsがＭ行Ｎ列とすると、最適な列シフト量sは±Ｍ^1/2になる。

ここで、D1 = D2とするのは、以下の理由に基づく。行シフト量ｓを大きくすると、距離D1は長くなるが、距離D2 = N/sは短くなる。逆に、行シフト量ｓを小さくすると、距離D1は短くなるが、距離D2 = N/sは長くなる。従って、複数の隣接ビット間ユークリッド距離の最小値を最大にするためのシフト量sは、D1 = D2を満たすときのsとなる。

図１７は、ある欠陥TSVパターンについて、行シフト量s＝±１、列シフト量s＝±１の拡張PPCで生成した符号語CDWD_2のチェックビットsr，scの例を示す図である。図１７の欠陥TSVパターンは、図７（ｄ）の欠陥TSVパターンと同じである。

図１７（ａ）は、オリジナルPPCで算出した受信符号語CDWD_2の行チェックビットsrと列チェックビットscを示す。オリジナルPPCでは、行シフト量sと列シフト量sが０である。図示されるとおり、行チェックビットsrと列チェックビットscを算出するビット群を示すパリティリンク（破線）上に、欠陥TSVが存在する。すなわち、図中、欠陥TSVが存在するパリティリンクの行チェックビットsrと列チェックビットscが示される。この例では、３つの行チェックビットsr₁, sr₂, sr₃のうち１つsr₃のみが１となり、３つの列チェックビットsc₁, sc₂, vのうち１つsc₁のみが１となる。パリティビットが１であることは、そのパリティリンク上に欠陥TSV（誤りビット）が存在することを意味する。そのため、この例では、受信回路Rxのデコーダは、単一の欠陥を検出し、マルチプル欠陥を検出しない（NACK=0）。

図１７（ｂ）と図１７（ｃ）は、列シフト量sがそれぞれ＋１と－１の拡張PPCによる受信符号語CDWD_2の行チェックビットsrと列チェックビットscを示す。行シフト量sは０である。この例も、３つの行チェックビットsrのうち１つのみが１となり、３つの列チェックビットscのうち１つのみが１となる。よって、この例では、受信回路Rxのデコーダは、単一の欠陥を誤って検出し、マルチプル欠陥を検出しない（NACK=0）。

図１７（ｄ）と図１７（ｅ）は、行シフト量sがそれぞれ＋１と－１の拡張PPCによる受信符号語CDWD_2の行チェックビットsrと列チェックビットscを示す。列シフト量sは０である。この例も、３つの行チェックビットsrのうち１つのみが１となり、３つの列チェックビットscのうち１つのみが１となる。よって、この例では、受信回路Rxのデコーダは、単一の欠陥を誤って検出し、マルチプル欠陥を検出しない（NACK=0）。

図１８は、図１７と同じ欠陥TSVパターンについて、行シフト量s＝Ｎ^1/2または列シフト量s＝Ｍ^1/2の拡張PPCで生成した符号語CDWD_2のチェックビットsr，scの例を示す図である。具体的には、図１８（ｆ）は列シフト量sが－２、行シフト量sが０の例、（ｇ）は行シフト量sが＋２、列シフト量sが０の例、（ｈ）は行シフト量sが＋３、列シフト量sが０の例である。これらのシフト量s＝－２、＋２、＋３は、行シフト量s＝Ｎ^1/2に対応する。

図１８（ｆ）では、行チェックビットsr₀, sr₃が１となり、デコーダの複数誤り検出回路は、複数誤りビットを検出できる。図１８（ｇ）でも、列チェックビットsc₀, sc₂が１となり、デコーダの複数誤り検出回路は、複数誤りビットを検出できる。図１８（ｈ）でも、列チェックビットsc₃, sc₄が１となり、デコーダの複数誤り検出回路は、複数誤りビットを検出できる。

上記の通り、距離を意識したPPC（または拡張PPC）を適用して送信データDATA_1のパリティビット及び受信符号語CDWD_2のチェックビットを計算することで、複数誤りビットの検出率を高めることができる。また、拡張PPCでは、行シフト量sと列シフト量sを変更して複数誤りビット検出を繰り返すことで複数誤りビットの検出率を高めることができる。一方、距離を意識した拡張PPCでは、パリティリンク上のビット間の最小距離を最大化できるので、最適の行シフト量及び・または最適の列シフト量で複数誤りビット検出を行うことで、複数誤りビットの存在を１クロックサイクルで検出できる。

［変形例］
図１０では、データDATA_1のインデックス配列を内部配線により行シフトまたは列シフトしたインデックス配列を、マルチプレクサMUXにより選択した。しかし、オリジナルのインデックス配列のデータDATA_1を、行シフトまたは列シフトに対応した変換回路により、行シフト及び・または列シフトしたインデックス配列のデータDATA_1_row.shift等に変換して、エンコーダに入力してもよい。また、同様の変換回路により、受信した符号語CDWD_2を行シフト・及び列シフトしたインデックス配列のデータに変換して、デコーダに入力してもよい。

距離を意識した拡張PPCでは、Ｍ行Ｎ列のデータDATA_1の場合、行シフト量は、Ｎの１／２乗の切り上げまたは切り下げた正または負の整数値である。また、列シフト量は、Ｍの１／２乗の切り上げまたは切り下げた正または負の整数値である。

以上のとおり、本実施の形態によれば、拡張PPCまたは距離を意識した拡張PPCを適用して、送信データDATA_1のパリティビットを算出して符号語CDWD_1を算出し、拡張PPCまたは距離を意識した拡張PPCを適用して、受信した符号語CDWD_2のチェックビットを算出する。そして、算出したチェックビットに基づいて誤りビット位置の検出と誤りビットの訂正、及び複数誤りビットの検出を行う。算出したチェックビットに基づいて複数誤りビット検出を行うことにより、複数誤りビットの検出精度を向上できる。

DEVICE_1：送信側デバイス
DATA_1：送信データ
３１：行または列シフト回路
Tx、ENCODER：送信回路、エンコーダ
CDWD_1：符号語
TSVs、LINKs：2D TSVs
CDWD_2：符号語
３２：行または列シフト回路
Rx、DECODER：受信回路、デコーダ
DEVICE_2：受信側デバイス
PL：パリティリンク
r_i, c_j：パリティビット
sr_i, sc_j：チェックビット
EB：エラービット、欠陥ビット、欠陥TSV
２５：複数誤り検出回路
２６：誤り検出回路

Claims (5)

1. 行列状に配列された複数のリンクそれぞれに１ビットの信号を出力する送信回路と、
   前記複数のリンクを伝播してきた信号を受信する受信回路とを有し、
   前記送信回路は、
   Ｍ行Ｎ列のデータに含まれる各行のＮ個の行ビット群の行パリティビットと、各列のＭ個の列ビット群の列パリティビットを生成し、
   前記Ｍ行Ｎ列のデータに前記行パリティビットと前記列パリティビットを加えたＭ＋１行Ｎ＋１列の符号語を前記複数のリンクに出力し、
   前記受信回路は、
   前記複数のリンクを伝播してきた前記符号語の各行のＮ＋１個の行ビット群のパリティビットである行チェックビットと、各列のＭ＋１個の列ビット群のパリティビットである列チェックビットとを生成し、
   前記行チェックビットの１の数が２または２より大きい数であるか、または前記列チェックビットの１の数が２または２より大きい数である場合に、複数誤り検出信号を生成し、
   前記各列のＭ個の列ビット群は、第２行から第Ｍ行で行シフト量だけプラスまたはマイナスの行方向にシフトさせたビット群であり、または
   前記各行のＮ個の行ビット群は、第２列から第Ｎ列で列シフト量だけプラスまたはマイナスの列方向にシフトさせたビット群である、複数誤り検出回路。
2. 前記行シフト量はＭの１／２乗の切り上げまたは切り下げた正または負の整数値であり、
   前記列シフト量はＮの１／２乗の切り上げまたは切り下げた正または負の整数値である、請求項１に記載の複数誤り検出回路。
3. 行列状に配列された複数のリンクそれぞれに１ビットの信号を出力する送信回路と、
   前記複数のリンクを伝播してきた信号を受信する受信回路とを有する送受信回路の複数誤り検出方法であって、
   前記送信回路は、
   Ｍ行Ｎ列のデータに含まれる各行のＮ個の行ビット群の行パリティビットと、各列のＭ個の列ビット群の列パリティビットを生成し、
   前記Ｍ行Ｎ列のデータに前記行パリティビットと前記列パリティビットを加えたＭ＋１行Ｎ＋１列の符号語を前記複数のリンクに出力し、
   前記受信回路は、
   前記複数のリンクを伝播してきた前記符号語の各行のＮ＋１個の行ビット群のパリティビットである行チェックビットと、各列のＭ＋１個の列ビット群のパリティビットである列チェックビットとを生成し、
   前記行チェックビットの１の数が２または２より大きい数であるか、または前記列チェックビットの１の数が２または２より大きい数である場合に、複数誤り検出信号を生成し、
   前記各列のＭ個の列ビット群は、第２行から第Ｍ行で行シフト量だけプラスまたはマイナスの行方向にシフトさせたビット群であり、または
   前記各行のＮ個の行ビット群は、第２列から第Ｎ列で列シフト量だけプラスまたはマイナスの列方向にシフトさせたビット群である、複数誤り検出方法。
4. 行列状に配列された複数のリンクそれぞれに１ビットの信号を出力する送信回路と、
   前記複数のリンクを伝播してきた信号を受信する受信回路とを有し、
   前記送信回路は、
   Ｍ行Ｎ列のデータに含まれる各行のＮ個の行ビット群の行パリティビットと、各列のＭ個の列ビット群の列パリティビットを生成し、
   前記Ｍ行Ｎ列のデータに前記行パリティビットと前記列パリティビットを加えたＭ＋１行Ｎ＋１列の符号語を前記複数のリンクに出力し、
   前記受信回路は、
   前記複数のリンクを伝播してきた前記符号語の各行のＮ＋１個の行ビット群のパリティビットである行チェックビットと、各列のＭ＋１個の列ビット群のパリティビットである列チェックビットとを生成し、
   前記行チェックビットの１の数が２または２より大きい数であるか、または前記列チェックビットの１の数が２または２より大きい数である場合に、複数誤り検出信号を生成し、
   前記行チェックビットが１の行ビット群と前記列チェックビットが１の列ビット群との交差位置のリンクの信号を反転して誤り訂正し、前記複数誤り検出信号が生成されない場合、前記誤り訂正したＭ行Ｎ列のデータを出力し、
   前記各列のＭ個の列ビット群は、第２行から第Ｍ行で行シフト量だけプラスまたはマイナスの行方向にシフトさせたビット群であり、または
   前記各行のＮ個の行ビット群は、第２列から第Ｎ列で列シフト量だけプラスまたはマイナスの列方向にシフトさせたビット群である、誤り訂正回路。
5. 行列状に配列された複数のリンクそれぞれに１ビットの信号を出力する送信回路と、
   前記複数のリンクを伝播してきた信号を受信する受信回路とを有する送受信回路の誤り訂正方法であって、
   前記送信回路は、
   Ｍ行Ｎ列のデータに含まれる各行のＮ個の行ビット群の行パリティビットと、各列のＭ個の列ビット群の列パリティビットを生成し、
   前記Ｍ行Ｎ列のデータに前記行パリティビットと前記列パリティビットを加えたＭ＋１行Ｎ＋１列の符号語を前記複数のリンクに出力し、
   前記受信回路は、
   前記複数のリンクを伝播してきた前記符号語の各行のＮ＋１個の行ビット群のパリティビットである行チェックビットと、各列のＭ＋１個の列ビット群のパリティビットである列チェックビットとを生成し、
   前記行チェックビットの１の数が２または２より大きい数であるか、または前記列チェックビットの１の数が２または２より大きい数である場合に、複数誤り検出信号を生成し、
   前記行チェックビットが１の行ビット群と前記列チェックビットが１の列ビット群との交差位置のリンクの信号を反転して誤り訂正し、前記複数誤り検出信号が生成されない場合、前記誤り訂正したＭ行Ｎ列のデータを出力し、
   前記各列のＭ個の列ビット群は、第２行から第Ｍ行で行シフト量だけプラスまたはマイナスの行方向にシフトさせたビット群であり、または
   前記各行のＮ個の行ビット群は、第２列から第Ｎ列で列シフト量だけプラスまたはマイナスの列方向にシフトさせたビット群である、誤り訂正方法。

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