JP2021072143A - 連想・推定記憶素子およびその使用方法 - Google Patents

Abstract

【課題】シンプルな素子構造のコンパクトで低消費電力な連想・推定機能を有する記憶素子を提供すること。【解決手段】複数の配線からなる入力端子と複数の配線からなる出力端子を有し、入力端子の配線には機械的に接するようにナノワイヤーが配置され、出力端子の配線にも機械的に接するようにナノワイヤーが配置され、ナノワイヤーは、被覆膜で覆われた導電性のナノワイヤーであって、複数からなり、かつ、少なくともそのうちの複数が互いに機械的に接するように配置され、ナノワイヤーに電流が流れることにより被覆膜とナノワイヤーが機械的に接する部分での電気的性質が変化する記憶素子とする。【選択図】図１

Description

本発明は、連想・推定記憶素子およびその使用方法に関するものである。

現在、磁気ディスク、光相変化ディスク、フラッシュメモリなどのデジタルデータを扱う記憶素子、記憶装置が広く普及している。これらの記憶素子、記憶装置は、正確にデジタルデータをなるべく高密度に記憶することを目指している。

一方で、連想、推定機能を持つ記憶素子、記憶装置の需要がある。この例としては、特許文献１に記載があるシナプス素子やニューラルネットワーク連想メモリＬＳＩや特許文献２に記載があるデジタルの記憶部とサーチ部などを組み込んだシステムＬＳＩなどを挙げることができる。
連想、推定記憶は人間の記憶形態に近い。人間の脳におけるデータの処理では、根幹となる神経細胞網の複雑性に起因して、データ間に多くの相関を持たせた状態で記録・読み出しが行われる。
例えば、「Ａ」という文字情報に対して、文字とデジタルコードの対応表に基づくのがデジタルデータ記憶であるのに対し、人間の脳は「アルファベットの文字」「Ａｂｒｏａｄの頭文字」「トランプのＡ」「友人のイニシャル」「チームのスター選手」などなど一見無関係にも見える多くの情報と連携しつつ記録され、さらに読み出す際には当初の連携にすら存在しなかった相関をも引き出す。

上記で取り上げた連想・推定記憶素子、記憶装置は、システムメモリであり、素子、装置が大きく、消費電力も大きいという問題がある。これは、脳と同じ抽出作業をデジタルデータの記憶装置から行うために、基本的に、多くのデータを呼び出した上で、個々に独立した情報の間の“重複部分”を抽出する作業を行うためである。

特開２００３−２２３７９０号公報 特開２０１３−２０６４８４号公報 特開２００８−１６６５９１号公報

本発明は、上記従来の連想・推定記憶装置は、装置が大きく、消費電力が大きいという課題を解決して、シンプルな素子構造のコンパクトで低消費電力な連想・推定機能を有する記憶素子を提供することを目的とする。
また、その記憶素子で効率的な連想・推定を行うのに適した使用法を提供することを目的とする。

本発明の構成を下記に示す。
（構成１）
複数の配線からなる入力端子と複数の配線からなる出力端子を有する連想・推定記憶素子であって、
前記入力端子の配線には機械的に接するようにナノワイヤーが配置され、
前記出力端子の配線にも機械的に接するようにナノワイヤーが配置され、
前記ナノワイヤーは、被覆膜で覆われた導電性のナノワイヤーであって、複数からなり、
かつ、前記ナノワイヤーは少なくともそのうちの複数が互いに機械的に接するように配置され、
前記ナノワイヤーに電圧が印加されることにより前記被覆膜と前記ナノワイヤーが機械的に接する部分での電気的性質が変化する、連想・推定記憶素子。
（構成２）
前記ナノワイヤーに印加される電圧は、前記入力端子の少なくとも一部に印加される電圧により引き起こされる、構成１記載の連想・推定記憶素子。
（構成３）
前記電気的性質は、コンダクタンスである、構成１または２記載の連想・推定記憶素子。
（構成４）
前記電気的性質の変化は、前記被覆膜にフィラメントが形成されることによって起こる、構成１から３の何れか１に記載の連想・推定記憶素子。
（構成５）
前記ナノワイヤーの長さは、前記入力端子の配線と前記出力端子の配線との最小間隔よりも短い、構成１から４の何れか１に記載の連想・推定記憶素子。
（構成６）
前記入力端子には、前記入力端子のそれぞれに対応したスイッチが接続されている、構成１から５の何れか１に記載の連想・推定記憶素子。
（構成７）
前記出力端子には、前記出力端子のそれぞれに対応したスイッチが接続されている、構成１から６の何れか１に記載の連想・推定記憶素子。
（構成８）
前記ナノワイヤーは、Ａｇ、Ｃｕ、Ａｌ、Ｎｉ、Ｓｉ、Ｉｎ、Ｇａの群より選ばれる１以上の金属、半導体、前記金属を含む合金、および前記金属の酸化物を含む物質の何れかからなる、構成１から７の何れか１に記載の連想・推定記憶素子。
（構成９）
前記被覆膜は、ポリマー膜，分子膜、酸化物膜、イオン導電性物質膜より選ばれる１以上からなる、構成１から８の何れか１に記載の連想・推定記憶素子。
（構成１０）
前記ポリマー膜はポリビニルピロリドンからなる、構成９記載の連想・推定記憶素子。
（構成１１）
前記酸化物膜はチタン酸化物、ニッケル酸化物、バナジウム酸化物の群より選ばれる１以上からなる、構成９記載の連想・推定記憶素子。
（構成１２）
前記ナノワイヤーが接触する部分の前記入力端子の配線および前記出力端子の配線は、平面上に配置されている、構成１から１１の何れか１に記載の連想・推定記憶素子。
（構成１３）
前記ナノワイヤーが接触する部分の前記入力端子の配線および前記出力端子の配線は、三次元配置されている、構成１から１１の何れか１に記載の連想・推定記憶素子。
（構成１４）
前記ナノワイヤーは、エポキシ樹脂によってモールドされている、構成１から１３の何れか１に記載の連想・推定記憶素子。
（構成１５）
前記入力端子の数が、８以上１２８以下である、構成１から１４の何れか１に記載の連想・推定記憶素子。
（構成１６）
構成１から１５の何れかに記載の連想・推定記憶素子の前記入力端子に１以上の学習用の入力電気信号を、所定の連続する時間ｔ以上入力する学習ステップと、
前記入力端子に入力電気信号を入力して、前記出力端子から連想・推定記憶の出力電気信号を得るステップを有する、連想・推定記憶素子の使用方法。
（構成１７）
前記時間ｔは、前記入力電気信号の時間に対する前記出力信号の特性曲線をプロットするステップと、前記特性曲線に対しシグモイド状曲線をフィッティングさせるステップと、前記シグモイド状曲線の変曲点を求めるステップとを有して、前記変曲点に達する時間以上とする、構成１６記載の連想・推定記憶素子の使用方法。
（構成１８）
前記特性曲線はコンダクタンスの特性曲線である、構成１７記載の連想・推定記憶素子の使用方法。
（構成１９）
前記時間ｔは、予め定めたコンダクタンスの絶対値以上の前記出力電気信号が得られたときの時間である、構成１６記載の連想・推定記憶素子の使用方法。
（構成２０）
構成１から１５の何れかに記載の連想・推定記憶素子の前記入力端子に１以上の学習用の入力電気信号を、所定の複数の回数Ｎパルス入力する学習ステップと、
前記入力端子に入力電気信号を入力して、前記出力端子から連想・推定記憶の出力電気信号を得るステップを有する、連想・推定記憶素子の使用方法。

本発明によれば、シンプルな素子構造のコンパクトで低消費電力な連想・推定機能を有する記憶素子が提供される。
また、その記憶素子で効率的な連想・推定を行うのに適した使用法が提供される。

本発明の記憶素子の基本構造を説明する構成図である。 本発明の記憶素子の要部の構成と動作原理を説明する説明図である。 本発明の記憶素子のコンセプトを説明する概念図である。 本発明の記憶素子が連想・推定機能を発現するまでの過程を説明する説明図である。 本発明の記憶素子の学習過程を示すフローチャート図である。 本発明の記憶素子の学習過程を示すフローチャート図である。 実施例の記憶素子の構造を説明する構造図である。 本発明のナノワイヤーを電子顕微鏡で観察した結果で、（ａ）および（ｂ）はＳＥＭ写真、（ｃ）はＴＥＭ写真である。 本発明の記憶素子の電気特性を示す特性図である。 本発明の記憶素子の電気特性を示す特性図である。 本発明の記憶素子の電気特性を示す特性図である。 本発明の記憶素子の電気特性を示す特性図である。 本発明の記憶素子の電気特性を示す特性図である。 本発明の記憶素子の電気特性を示す特性図である。 本発明の記憶素子の電気特性を示す特性図である。 本発明の記憶素子の電気特性を示す特性図である。 本発明の記憶素子の電気特性を示す特性図である。 本発明の記憶素子の電気特性を示す特性図である。 本発明の記憶素子の電気特性を示す特性図である。 本発明の記憶素子の電気特性を示す特性図である。 本発明の記憶素子の連想・推定記憶特性を示す特性図である。 本発明の記憶素子の連想・推定記憶特性を示す特性図である。

以下、本発明について詳細に説明する。以下に記載する本発明の詳細な説明は、代表的な態様、実施形態、及び実施例に基づいてなされることがあるが、これらは例示であり、本発明はそのような態様、実施形態、及び実施例に限定されるものではない。
なお、「Ａ〜Ｂ」は、Ａ以上Ｂ以下を示す。

（実施の形態１）
実施の形態１では、本発明の連想・推定記憶素子について説明する。
本発明の連想・推定記憶素子は、図１に示すように、複数からなる入力電極１１、複数からなる出力電極１２および入力電極１１と出力電極１２の間に形成された複数からなるナノワイヤー１３を基本構成要素とする。ここで、入力電極１１および出力電極１２はそれぞれ入力端子、出力端子に接続される(図示なし)。
ナノワイヤー１３は、少なくともその複数のうちの一部が入力電極１１に機械的に接触し、また、少なくともその複数のうちの一部が出力電極１２に機械的に接触し、かつナノワイヤー同士も少なくともその一部が機械的に接触した配置になっている。このため、ナノワイヤーは一種のネットワークを構成している。

ナノワイヤー１３は、図２（ａ）に示すように、導電性のナノワイヤー１３１ａ、１３１ｂをコアにしてその外側が被覆膜１３２ａ、１３２ｂで覆われた構造になっている。ここで、ナノワイヤー１３は、導電性のナノワイヤー１３１ａと導電性のナノワイヤー１３１ｂ間に電圧が印加されると、被覆膜１３２ａ、１３２ｂを介してナノワイヤー１３が機械的に接する部分での電気的性質が変化する性質を有する。導電性のナノワイヤー１３１ａと導電性のナノワイヤー１３１ｂ間への電圧が印加は、入力端子の少なくとも一部に印加される電圧により引き起こされる。
ここで、電気的性質としては、コンダクタンス（あるいは抵抗）を挙げることができる。この中で、コンダクタンスは感度が高く特に好ましい。電気的性質の変化の指標としては、コンダクタンス、抵抗、さらに電流、電位差などの値、あるいはそれらの微分値を挙げることができる。

導電性のナノワイヤー１３１ａ、１３１ｂとしては、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、シリコン（Ｓｉ）、インジウム（Ｉｎ）、ガリウム（Ｇａ）の群より選ばれる１以上の金属、半導体、これらの金属を含む合金、およびこれらの金属の酸化物を含む物質の何れかを挙げることができる。この中でも、Ａｇは、製造もしやすく、取り扱いも容易で特に好ましい。ここで、ここの半導体とはＳｉを意味する。
被覆膜１３２ａ、１３２ｂとしては、ポリマー膜，分子膜、酸化物膜、イオン導電性物質膜より選ばれる１以上を挙げることができる。ここで、酸化物膜としては、チタン酸化物、ニッケル酸化物、バナジウム酸化物の群より選ばれる１以上が例示される。
なお、ポリマー膜としては、ＰＶＰ（ポリビニルピロリドン、Ｐｏｌｙｖｉｎｙｌｐｙｒｏｌｉｄｏｎｅ）が、取り扱いが容易で、欠陥の少ない安定した品質の膜を低コストで作製できるので特に好ましい。

導電性のナノワイヤー１３１ａと導電性のナノワイヤー１３１ｂ間に電圧が印加されるとナノワイヤー１３の接触部でコンダクタンスが上がる特性は、例えばフィラメントの生成により達成される。
導電性ナノワイヤー１３１ａ、１３１ｂとして銀を用いたＡｇ−ＮＷ（Ｎａｎｏ Ｗｉｒｅ）、被覆膜１３２ａ、１３２ｂとしてＰＶＰを用いた場合を例にして、導電性のナノワイヤー１３１ａと導電性のナノワイヤー１３１ｂ間に電圧が印加された際にコンダクタンスが変化する原理を、図２（ｂ）を用いて説明する。
導電性のナノワイヤー１３１ａと導電性のナノワイヤー１３１ｂ間に電圧が印加されていない場合（左側の図）、ＰＶＰからなる被覆膜１３２ａ、１３２ｂにより絶縁状態となり、コンダクタンスは低いものとなる。
一方、導電性のナノワイヤー１３１ａと導電性のナノワイヤー１３１ｂ間に電圧が印加されると（右側の図）、銀イオン１３３が被覆膜１３２ａ、１３２ｂに拡散し、導電性のフィラメント１３４が被覆膜１３２ａ、１３２ｂ中に形成される。このため、コンダクタンスは劇的に上がる。
この状態から、導電性のナノワイヤー１３１ａと導電性のナノワイヤー１３１ｂ間に電圧を遮断すると、フィラメント１３４は消失してコンダクタンスは低い状態になる。したがって、導電性のナノワイヤー１３１ａと導電性のナノワイヤー１３１ｂ間の電圧の印加のオン・オフによるコンダクタンスの変化は、可逆的な変化である。
なお、導電性のナノワイヤー１３１ａと導電性のナノワイヤー１３１ｂ間に電圧が印加されると、ナノワイヤー１３の接触部でコンダクタンスが上がる特性は、上記に示したフィラメントの生成に限らず、相変化、欠陥密度の変化およびナノワイヤー間の間隙の変化などでもよい。

ナノワイヤー１３の長さは、入力配線１１と出力配線１２との最小間隔よりも短いと、短絡的特性が抑制されたネットワークが形成されて、連想・推定を行うのに好適な記憶素子になる。
ナノワイヤー１３の太さは、特に限定はないが、その値としては、例えば２〜２００ｎｍを挙げることができる。

なお、ナノワイヤー１３は、エポキシ樹脂によるモールドなど、パッシベーション膜に覆われて湿度などの外部の環境に依存しにくくすることが好ましい。

また、ナノワイヤー１３が接触する部分の入力配線１１および出力配線１２が平面上に配置されていると、半導体製造プロセスなどの適用が可能となって生産効率やコスト低減のメリットが生じ、また薄型の状態での記憶素子を提供することが可能となって好ましい。
一方、ナノワイヤー１３が接触する部分の入力配線１１および出力配線１２が三次元状に配置されている場合も、配線を高密度に配置でき、素子をコンパクト化しやすくなるというメリットがある。すなわち、ナノワイヤー１３の集合体に三次元配置された入力配線１１および出力配線１２が機械的に接触する（プラグインされる）構造も好ましい。

ここで、入力端子の数は、特には制限がないが、８以上１２８以下が好ましい。出力端子の数も同様である。本発明とは異なる従来型の連想・推定記憶装置は入力端子数に応じて急激に装置が複雑になり、また大型化し、消費電力も急増する。一方で、本発明の連想・推定記憶装置は、入力端子数の増加に伴う装置（素子）の大型化、消費電力の増大のペースは少ない。入力端子数が８以上で従来法との差が目立ってくる。

実施の形態１の記憶素子では、ナノワイヤー１３の接触部の電気特性の変化を利用するため、配線の近遠によって情報記憶の感度や連想・推定度に違いが生じることが懸念される。すなわち、近いところの配線間の情報、例えばチャンネル２と３の情報相関が強く、離れたところの配線間の情報、例えばチャンネル２と９の情報相関が弱くなることが懸念される。
しかしながら、素子を組んで調べたところ、入力端子の数が１２８以下であれば、配線間の情報記憶の強弱は問題なく、高い精度で記憶が行われていた。

なお、この記憶素子に入力情報を与え、また出力情報を読みだす記憶装置とする上では、入力端子には入力端子のそれぞれに対応したスイッチが接続され、出力端子には出力端子のそれぞれに対応したスイッチが接続される構成にすることが好ましい。

なお、ナノワイヤーを用いた記憶装置としては、例えば、遷移金属を内包したカーボンナノチューブを入力端子と出力端子間に橋渡しした抵抗変化型の不揮発性記憶装置が特許文献３に記載されている。しかしながら、この記憶装置は、デジタルデータの保持に好適な不揮発メモリであり、ナノワイヤーネットワークを持たず、連想・推定機能も有さない構成も用途・目的も効果も本発明とは異なるものである。

実施の形態1の記憶素子（連想・推定記憶素子）は、学習ステップにより記憶を行い、その記憶を記憶データ読み出しステップにより読み出すことができる。
より詳しく述べると、この連想・推定記憶素子の入力端子に１以上の学習用の入力電気信号を所定の連続する時間ｔ以上入力する、あるいは所定の複数の回数Ｎパルス入力する学習ステップと、入力端子に入力電気信号を入力して出力端子から連想・推定記憶の出力電気信号を得るステップによって連想・推定記憶素子を使用する。

前記時間ｔは、前記入力電気信号の時間に対する出力信号の特性曲線をプロットするステップと、この特性曲線に対しシグモイド状曲線をフィッティングさせるステップと、そのシグモイド状曲線の変曲点を求めるステップからなって、その変曲点に達する時間あるいはそれ以上の時間とすることができる。時間ｔをシグモイド状曲線の変曲点の時間以上の時間とすることにより、学習が安定し、記憶精度の高い学習ステップとなる。
または、前記時間ｔは、予め定めたコンダクタンスの絶対値以上の前記出力電気信号が得られたときの時間としてもよい。この場合は、一定の学習精度を確保しながら、時間設定が容易という特徴がある。

ここで、前記特性曲線としては、コンダクタンスまたは電流の特性曲線を挙げることができる。電流は計測が容易で、コンダクタンスは学習精度を高めやすいという特徴がある。
また、ここでのシグモイド状曲線とは、原因変数である時間をリニアスケールで横軸、コンダクタンスなどの結果変数を対数軸として縦軸に記載したときの特性曲線の形状を、縦軸横軸ともにリニアスケールのシグモイド曲線の形状に見立てたものをいう。縦軸がリニアではなく対数にしているためシグモイド状曲線と呼んでいる。言い換えれば、シグモイド状曲線の原因変数を時間ｘ、結果変数であるコンダクタンスをｙとしたとき、横軸をｘ、縦軸をｌｏｇ（ｙ）とすると、そのｘ−ｌｏｇ（ｙ）曲線はシグモイド曲線となる。
シグモイド状曲線の変曲点以上の時間領域は、例えば結果変数をコンダクタンスとしたときは、中以上の比較的高いコンダクタンス領域に対応し、低いコンダクタンス領域が除外されるため精度の高い学習を行うことが可能になる。

また、パルス入力の回数Ｎは、予め定めた所定の回数であるが、例えば実施例５で示した６回を挙げることができる。

次に、実施の形態1の記憶素子の記憶動作について、具体的に、図３および図４を参照しながら説明する。
この記憶素子の学習、記憶は、入力端子に所定の学習情報を電圧の形で入力することで行われる。図３は、入力端子が１から９までの９チャンネルをもち、それぞれの入力端子は入力配線に繋がっており、学習情報（記憶情報）としてチャンネル１，５および９にのみ電圧が印加させる場合である。
この学習情報を所定以上の時間、あるいは所定以上の回数入力端子に入力し、その上で、その学習中は出力配線に繋がれた出力端子の対応のチャンネル、すなわちチャンネル１，５および９のスイッチをオンして接地されるようにする。すなわち、入力側のチャンネル１，５および９と出力側のチャンネル１，５および９を結びつける導通経路を構築する。もう少し詳しく述べると、入力側と出力側との間に印加される電圧およびそれに伴う電流により記憶素子中のナノワイヤーの接触部の電気特性が変化して電気的特性の異なる導通経路が形成される。ここで、上述のように、この電気特性の代表は電流やコンダクタンスである。
以上の学習工程により、初期の出力端子の電気特性情報がアットランダムであったものが、入力情報（学習情報）にリンクした記憶情報になる。ここで、この一連の過程はアナログ的であるため、完全な１，０（白黒）情報とはならずグレーさの残るアナログ情報となる。

図３は、入力情報に対して出力情報が１：１に対応する記憶について説明したが、実施の形態１の記憶素子は１：１情報の記憶に留まらず、連想・推定記憶にも適応する。
図４は、実施の形態１の記憶素子を用いた連想・推定記憶の手順の説明図である。同図では、１〜９のチャンネルを３×３のマトリックスで表し、各チャンネルの状態をマトリックスのパネルの濃淡で示して、各チャンネルの情報が一目でわかるようにしてある。入力側（左側の図）は、濃部がバイアス電圧の印加、白部が０Ｖ（電圧印加なし）を示し、出力側（右側の図）は濃淡によってコンダクタンスの高低を示す。

初期では、入力情報に対しアットランダムな出力情報となる（図４（１））。
上記の方法で学習、訓練を行うと入力情報に即した出力情報となる（図４（２））。
所定の各種パターンで上記方法により学習、訓練を行う。各種入力情報に対する学習が行われる（図４（３））。
所望の入力情報を与えると出力情報は学習を通じて連想された情報となり、各チャンネルに関連度の大きさを反映した濃淡という形で連想・推定情報が得られる（図４（４））。

（３）の各種学習工程は、例えば図５に示すように、学習（訓練）パターン１を学習させて（Ｓ１１）その情報を十分記憶したかテストし（Ｓ１２）、不十分なら再度学習（訓練）パターン１を学習させ（Ｓ１１）、十分なら学習（訓練）パターン２を学習させる（Ｓ１３）。同様にして、学習（訓練）パターン２の情報を十分記憶したかテストし（Ｓ１４）、不十分なら再度学習（訓練）パターン２を学習させ（Ｓ１３）、十分なら次の学習（訓練）パターンを学習させる。これを繰り返して所定の数ｎの学習パターンをテストを伴って記憶させる。すなわち、上記学習過程を学習（訓練）パターンｎの学習（Ｓ１５）とそのテスト（Ｓ１６）まで行い、学習過程を完了する（Ｓ１７）。
また、例えば図６に示すように、学習（訓練）パターン１を学習させ（Ｓ２１）、引き続き学習（訓練）パターン２を学習させ（Ｓ２２）、学習（訓練）パターンｎまで学習させ（Ｓ２３）、最後にパターン１からｎまでテストを実施し（Ｓ２４）、不十分なら再度学習（訓練）（Ｓ２１）に戻って学習を続ける。十分なら学習過程を完了する（Ｓ２５）という学習方法でもよい。

なお、本発明は、上記実施形態に限定されるものではなく、上記実施形態は、本発明を説明するための例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

以下、実施例を用いて本発明をさらに詳細に説明するが、本発明は、必ずしも下記の実施例に限定されるものではない。

（実施例１）
実施例１では、ナノワイヤーネットワークを有し、入力端子数９および出力端子数９とした記憶素子を作製し、その素子を用いて連想・推定機能を含む記憶特性を調べた。
その記憶素子にファンクションジェネレータなどの周辺回路を備えた記憶装置の構成を図７に示す。この記憶装置は、可変電圧電源を備えたファンクションジェネレータ、スイッチボックス、記憶素子、バイアスされたＯＰＡアレー検出部を備え、記憶素子の基板をガラス、電極を金（Ａｕ）としたものである。入力電極と出力電極との間隔は３ｍｍとした。
ナノワイヤーとしては、導電性ナノワイヤーとしてＡｇを用い、被覆膜をＰＶＰとしたＰＶＰ−ＡｇＮＷを用いた。そのナノワイヤーの平面視ＳＥＭ像を図８（ａ）および（ｂ）に、断面視ＴＥＭ像を図８（ｃ）に示す。ＰＶＰの厚さは１〜２ｎｍである。ＰＶＰ−ＡｇＮＷを準備し、それをガラス基板に撒いて（ドロップキャスティング法で）形成した。したがって、ナノワイヤーネットワークは無秩序に形成されている。
なお、この記憶素子は、大きさが９ｍｍ×９ｍｍ（主要部は３ｍｍ×３ｍｍ）のコンパクトかつ簡便な構造の素子である。

このナノワイヤーネットワークに電圧を印加したときの電流値の変化を図９に示す。図９（ａ）は三角波の電圧を印加した場合であり、図９（ｂ）はパルス状の矩形波を印加した場合である。両者ともに、電圧の印加に伴い電流値が増加していくことがわかる。これは、ナノワイヤー同士が機械的に接触している部分でフィラメントが生成されていくことによるものと考えられる。

次に、この記憶装置を用いて学習機能を調べた。
最初に、初期状態を測定した。詳細には、図１０に示すように、記憶素子の入力チャンネル３と４のみに０．５Ｖの電圧を印加し、出力端子側のスイッチを全てオンにして出力チャンネルの電流を測定した。その結果、出力チャンネルの電流値は入力データとは何らの相関も見いだせないものであった。すなわち、電圧を印加した入力チャンネルと電流値を検出した出力チャンネルとは何らの相関もないものであった。
次に、学習過程として、入力チャンネル３と４に引き続き０．５Ｖの電圧を印加し続け、出力端子側はチャンネル３と４のみスイッチをオンにして、入力チャンネル３、４と、出力チャンネル３，４の関連付けを行った。その結果、チャンネル３と４に関して、ネットワークを貫く導通経路が構築された。具体的には、チャンネル４に例示されるように、電圧を印加された入力チャンネルと対応する出力チャンネル側の電流が増加し、電圧は減少した。
その後（学習過程後）、記憶素子の入力チャンネル３と４のみに０．５Ｖの電圧を印加し、出力端子側のスイッチを全てオンにして出力チャンネルの電流を測定した。その結果、図１０に示すようにチャンネル３と４に大きな電流が流れ、記憶が行われていることを確認した。なお、チャンネル６，８および９にも僅かな電流が確認されるが、チャンネル３と４の電流に比べその大きさは１／５以下と有意に小さく、チャンネル３と４の入力情報が記憶されたと判別できる。

（実施例２）
実施例２では、この記憶素子に電圧０．８Ｖを入力チャンネル５と７に印加して（図１１（ａ））、同様の実験を行った。
その結果、初期の出力チャンネルの電流値は、図１１（ｂ）に示すように、入力データとは何らの相関も見いだせないものであったが、学習後の出力チャンネルの電流値は、図１１（ｃ）に示すように、チャンネル５と７に大きな電流が流れ、記憶が行われていることを確認した。

（実施例３）
実施例３では、この記憶素子に電圧１．０Ｖを入力チャンネル４，５および６に印加した実験（図１２（ａ））を行った。但し、この実験では、出力チャンネルの情報を電流値ではなくコンダクタンスＧとした。
その結果、初期の出力チャンネルのコンダクタンスＧは、図１２（ｂ）に示すように、入力データとは何らの相関も見いだせないものであったが、学習後の出力チャンネルのコンダクタンスＧは、図１２（ｃ）に示すように、チャンネル４，５および６のコンダクタンスが２桁以上大きく、アナログ的な記憶であるが十分なコントラストをもって記憶が行われていることを確認した。出力値としてコンダクタンスを用いると、電流を用いる場合より高いコントラストで複数の導通経路の存在とそれらの識別ができるということが実証された。

この記憶過程での出力チャンネルの状態変化を、出力チャンネルの電圧と電流の学習経過時間依存性として調べた。その結果を図１３に示す。図１３の（ａ）、（ｂ）および（ｃ）はそれぞれチャンネル４，５および６の場合を示す。
どのチャンネルにおいても、６０秒経過までは電流はほぼ０で、電圧はリニアに負電圧に変化する。その後、電圧は、約９０秒まで一定値（約−１０Ｖ）を維持し、その後０Ｖに向かって上昇する。一方、電流は、チャンネルにより立ち上がり時期は異なるが、急激に上昇し、その後低下する特性になっている。ここで、電流が急激に立ち上がる（変化する）のはナノワイヤー間にフィラメントが生成されたためと考えられる。
この記憶過程において、電流×電圧である電力が消費されるのは、主にフィラメント生成時であり、その前は電流がほぼ０で、その後は電流、電圧の絶対値がともに減少していく。このため、この記憶素子は、記憶過程が低消費電力の記憶素子になっていることがわかる。

（実施例４）
実施例４では、学習電圧の印加時間と出力チャンネルのコンダクタンスの関係を調べた。
図１４は、実施例１に記載の記憶装置を用い、入力チャンネル１に電圧を印加したときの出力チャンネル１のコンダクタンスの変化の入力電圧印加時間（学習電圧印加時間）Ｔ依存性を調べたものである。図１４には、実測値とその実測値にフィッティングさせたシグモイド状曲線、およびそのシグモイド状曲線の変曲点を載せている。ここで、入力電圧Ｖ_ｂｉａｓは５Ｖとした。
コンダクタンスは、０．５秒のところにシグモイド状曲線の変曲点を有する。詳細な記憶特性との突合せを行ったところ、変曲点である０．５秒を超えた時点で安定した導通経路の生成が行われ、精度の高い学習記憶が行われることが分かった。

以上の実施例から、学習時間は、電流値、コンダクタンス値、コンダクタンスの変曲点を基準に設定することができる。ここで、学習時間の設定精度を高める上では、特に変化が大きくて判定の容易なコンダクタンス値やコンダクタンスの変曲点を用いるのが好ましい。一方、学習時間をコンダクタンスの値で設定する方法は、コンダクタンス値の測定が容易なので、装置を簡便化する上で好ましい。

（実施例５）
本発明の連想・推定記憶素子の学習入力は、連続的な電圧の印加時間によるのではなく、電圧パルスの印加回数としてもよい。
２Ｖの交流電圧を１０Ｈｚで入力端子に印加したときの出力端子の電流値を図１５に示す。
図１５（ａ）は第１パルスのときの電流値であり、同図中の１↑は昇電圧、１↓は降電圧を示す。１回目のパルス電圧（第１パルス）印加では、約１．６Ｖまでの昇電圧時はノイズレベルの電流しか流れないが、約１．６Ｖを超えるとフィラメント形成によると思われる急激な電流増加が認められる。降電圧時は、フィラメントが形成されているため約０．２Ｖまでは大きな電流が流れ、その後電流値が急減するというヒステリシス特性を示している。
図１５（ｂ）は、パルスを６回入力したときの、入力印加電圧と出力電流の関係を示す。ここで、数字は何回目のパルスかを示し、↑は昇電圧、↓は降電圧を示す。同図中の降電圧は１↓以外ラベルが明示されていないが、高い電圧側から低い電圧側に向かって２０μＡの線より分岐した細線が、それぞれ２↓、３↓、４↓、５↓そして６↓のときの特性曲線を示す。
パルスの回数が増すごとにヒステリシスは小さくなり、６回目のパルスで昇電圧曲線と降電圧曲線は一致し、ナノワイヤーネットワークに記憶に相当する導通経路が確立されたこと、すなわち十分な学習が行われたことがわかる。

（実施例６）
実施例６では、データの安定性とこの素子に特異な性質について検討した。
図１６は、昇電圧、降電圧過程におけるＰＶＰ−ＡｇＮＷナノワイヤーネットワーク電圧−電流特性を示す。降電圧過程において、スパイク状の電流降下複数個所で認められるが、この不安定状態は回復されることがわかる。

図１７は、降電圧過程における０．３１ＶというサブスレッショルドレベルでのコンダクタンスＧおよびβの入力電圧印加時間Ｔ依存性を調べたものである。これは、図１６の左から２番目のスパイク状電流降下部に該当する。
ここで、電流のＰＳＤ（Ｐｏｗｅｒ ｓｐｅｃｔｒａｌ ｄｅｎｓｉｔｙ）はｆを周波数として、
ＰＳＤ〜ｆ^β
で表され、βは、信号中に含まれる変動成分の相関を表す指標である。図１７の場合、導通経路の揺らぎ（スイッチングの揺らぎ）によって引き起こされる電流変動の相関であり、これは、ネットワーク中での小さな領域での揺らぎとより大きな領域での揺らぎとの相関と理解される。βが−１に近い値のときは、１／ｆノイズ（ピンクノイズ）とよく呼ばれ、多くの動的プロセスでも知られているように、ネットワーク中の導通経路揺らぎに相互連携現象が発現していることを意味する。一方、βが−２に近い場合はブラウン運動で知られるような、乱雑性の高い相互連携現象が生じている。

コンダクタンスＧは、１４秒から１７秒の３秒間にかけて大きく変化する領域があって、その後、安定した初期値から約０．１Ｓ大きい値となる。すなわち、ナノワイヤーネットワーク接続は、不安定な状態が約３秒間続き、その後、以前の安定状態より０．１Ｓという僅かに大きな値に自動的に回復する。

このコンダクタンスが大きく変化する領域に呼応してβも大きく変化する。７秒から１０秒の領域（図１８中の▲の領域）と１４秒から１７秒の領域（図１８中の◇の領域）の電流のＰＳＤ特性を図１８に示す。Ｐ〜１／ｆ^−βでよく近似されている。１４秒以前の安定な領域では、|β|は約１．２と安定な動的レジームの１に近く、１４秒から１７秒の不安定な領域での|β|は２に近い値になっている。この不安定な領域で、ナノワイヤーネットワークの接続の切り替えが想定される。したがって、この素子のナノワイヤーネットワークは、その導電経路が固定されるわけではなく、エネルギーが供給されるごとに、ランダムな変化に動的に適合し、ネットワーク接続を再構成して新しい最適な導電経路を築く。すなわち、本発明の連想・推定帰国素子は、素子内のネットワークを自動的に再構築しながら高い安定性を得るという他の記憶素子には殆んど見られない特徴を有した素子である。

（実施例７）
ナノワイヤー間に生成されたフィラメントは時間とともに消失し、記憶に相当する導電経路もそれに伴い消失していく。
図１９は、５Ｖの電圧を印加してナノワイヤー間にフィラメントを生成し、電圧印加を終了した後の経過時間に伴うコンダクタンスの変化を測定した結果である。そこでは、実施例１と同様にＰＶＰ−ＡｇＮＷを用いたナノワイヤーネットワークを用いて電気特性を評価した。時刻ｔ_１、ｔ_２およびｔ_３で階段状にコンダクタンスが小さくなっていくのがわかる。これは、ネットワークを貫く導通経路が消失していくのに対応する。したがって、本発明の記憶素子は揮発性の記憶素子である。なお、ナノワイヤー間に一旦フィラメントが形成されると、そのフィラメントが消失した後もそこの場所にフィラメントが生成されやすい。したがって、本発明の記憶素子は、記憶は揮発性であるが、再度学習させると短時間で学習することができる特性を有する。

（実施例８）
実施例８では、実施例１の記憶素子（記憶装置）の連想記憶について評価した。
実施例１の記憶装置を用いて、４つの情報の記憶（記憶学習）を行った。ここでは、視覚に訴えてわかりやすく説明するために、図２０（ａ）に示すように、チャンネル１から９に与える情報を３×３のマトリックスのパネルの濃淡で表した。したがって、入力情報の場合は、マトリックスの黒いパネルが入力電圧を印加されたチャンネルを示し、白のパネルは電圧が印加されていないことを示す。出力情報の場合は、濃いパネルに対応するチャンネルは出力電流が大きく、淡いパネルに対応するチャンネルは出力電流が小さいことを示す。学習情報としては、ターゲット１からターゲット４までの４種類を記憶させた。学習過程は実施例１記載の方法に準拠させた。なお、各ターゲットの学習時間は一定ではないものの、おおむね1分以内であった。
学習させた後、２ビット、１ビットの各情報（入力パターン）を入力したときの出力情報を図２０（ｂ）に示す。各出力は正解に対応しており、連想記憶が行われていることを確認した。

（実施例９）
実施例９では、実施例１の記憶素子（記憶装置）の推定記憶について評価した。
実施例１の記憶装置を用いて、図２１に示すように、４つの情報の記憶（記憶学習）を行った。ここでは、視覚に訴えてわかりやすく説明するために、実施例８と同様に、チャンネル１から９に与える情報を３×３のマトリックスのパネルの濃淡で表した。したがって、入力情報の場合は、マトリックスの黒いパネルが入力電圧を印加されたチャンネルを示し、白のパネルは電圧が印加されていないことを示す。出力情報の場合は、濃いパネルに対応するチャンネルは出力電流が大きく、淡いパネルに対応するチャンネルは出力電流が小さいことを示す。学習情報としては、実施例８と同じ４種類のものを記憶させた。学習過程は実施例１記載の方法に準拠させた。なお、各ターゲットの学習時間は一定ではないものの、おおむね1分以内であった。
学習させた後、情報ａ１を入力した。そのときの出力情報はｏ１であり、推定される候補は学習させた４種類に相当するｃ１〜ｃ４の４種類であった。
次に、リファイン１として、情報ａ２を入力した。そのときの出力情報はｏ２であり、推定される候補はｃ１〜ｃ３の３種類に絞られた。
その次に、リファイン２として、情報ａ３を入力した。そのときの出力情報はｏ３であり、推定される候補はｃ１〜ｃ２の２種類に絞られた。
さらに、リファイン３として、情報ａ４を入力した。そのときの出力情報はｏ４であり、推定される候補がｃ１に絞られた。
以上から、本願発明の記憶素子は、入力情報をいくつか与えることで連想・推定を行い、連想・推定による絞り込み記憶機能を有することが実証された。

連想・推定機能をもった記憶は、人間の思考過程にも近く、極めて有用性が高い。
本発明の連想・推定記憶素子は、そのような高い有用性をもった記憶を扱うものであり、かつ被覆膜で覆われた複数の導電性ナノワイヤーが少なくとも複数機械的接触するように集合した集合体の少なくとも一部が入力および出力端子に機械的に接触するという極めてシンプルでコンパクトな構造をもつもので、さらに消費電力も少ない。このため、本発明は、民政、産業用途にかかわらず幅広い分野で活用されるものと期待される。

１１：入力電極
１２：出力電極
１３：ナノワイヤー
１３１ａ：導電性ナノワイヤー（Ａｇ−ＮＷ）
１３１ｂ：導電性ナノワイヤー（Ａｇ−ＮＷ）
１３２ａ：被覆膜（ＰＶＰ）
１３２ｂ：被覆膜（ＰＶＰ）
１３３：荷電イオン（銀イオン、Ａｇ^＋）
１３４：フィラメント

本発明の記憶素子の基本構造を説明する構成図である。 本発明の記憶素子の要部の構成と動作原理を説明する説明図である。 本発明の記憶素子のコンセプトを説明する概念図である。 本発明の記憶素子が連想・推定機能を発現するまでの過程を説明する説明図である。 本発明の記憶素子の学習過程を示すフローチャート図である。 本発明の記憶素子の学習過程を示すフローチャート図である。 実施例の記憶素子の構造を説明する構造図である。 本発明のナノワイヤーを電子顕微鏡で観察した結果で、（ａ）および（ｂ）はＳＥＭ写真、（ｃ）はＴＥＭ写真である。 本発明の記憶素子の電気特性を示す特性図である。 本発明の記憶素子の電気特性を示す特性図である。 本発明の記憶素子の電気特性を示す特性図である。 本発明の記憶素子の電気特性を示す特性図である。 本発明の記憶素子の電気特性を示す特性図である。 本発明の記憶素子の電気特性を示す特性図である。 本発明の記憶素子の電気特性を示す特性図である。 本発明の記憶素子の電気特性を示す特性図である。 本発明の記憶素子の電気特性を示す特性図である。 本発明の記憶素子の電気特性を示す特性図である。 本発明の記憶素子の電気特性を示す特性図である。 本発明の記憶素子の連想・推定記憶特性を示す特性図である。 本発明の記憶素子の連想・推定記憶特性を示す特性図である。

Claims (20)

1. 複数の配線からなる入力端子と複数の配線からなる出力端子を有する連想・推定記憶素子であって、
   前記入力端子の配線には機械的に接するようにナノワイヤーが配置され、
   前記出力端子の配線にも機械的に接するようにナノワイヤーが配置され、
   前記ナノワイヤーは、被覆膜で覆われた導電性のナノワイヤーであって、複数からなり、
   かつ、前記ナノワイヤーは少なくともそのうちの複数が互いに機械的に接するように配置され、
   前記ナノワイヤーに電圧が印加されることにより前記被覆膜と前記ナノワイヤーが機械的に接する部分での電気的性質が変化する、連想・推定記憶素子。
2. 前記ナノワイヤーに印加される電圧は、前記入力端子の少なくとも一部に印加される電圧により引き起こされる、請求項１記載の連想・推定記憶素子。
3. 前記電気的性質は、コンダクタンスである、請求項１または２記載の連想・推定記憶素子。
4. 前記電気的性質の変化は、前記被覆膜にフィラメントが形成されることによって起こる、請求項１から３の何れか１に記載の連想・推定記憶素子。
5. 前記ナノワイヤーの長さは、前記入力端子の配線と前記出力端子の配線との最小間隔よりも短い、請求項１から４の何れか１に記載の連想・推定記憶素子。
6. 前記入力端子には、前記入力端子のそれぞれに対応したスイッチが接続されている、請求項１から５の何れか１に記載の連想・推定記憶素子。
7. 前記出力端子には、前記出力端子のそれぞれに対応したスイッチが接続されている、請求項１から６の何れか１に記載の連想・推定記憶素子。
8. 前記ナノワイヤーは、Ａｇ、Ｃｕ、Ａｌ、Ｎｉ、Ｓｉ、Ｉｎ、Ｇａの群より選ばれる１以上の金属、半導体、前記金属を含む合金、および前記金属の酸化物を含む物質の何れかからなる、請求項１から７の何れか１に記載の連想・推定記憶素子。
9. 前記被覆膜は、ポリマー膜，分子膜、酸化物膜、イオン導電性物質膜より選ばれる１以上からなる、請求項１から８の何れか１に記載の連想・推定記憶素子。
10. 前記ポリマー膜はポリビニルピロリドンからなる、請求項９記載の連想・推定記憶素子。
11. 前記酸化物膜はチタン酸化物、ニッケル酸化物、バナジウム酸化物の群より選ばれる１以上からなる、請求項９記載の連想・推定記憶素子。
12. 前記ナノワイヤーが接触する部分の前記入力端子の配線および前記出力端子の配線は、平面上に配置されている、請求項１から１１の何れか１に記載の連想・推定記憶素子。
13. 前記ナノワイヤーが接触する部分の前記入力端子の配線および前記出力端子の配線は、三次元配置されている、請求項１から１１の何れか１に記載の連想・推定記憶素子。
14. 前記ナノワイヤーは、エポキシ樹脂によってモールドされている、請求項１から１３の何れか１に記載の連想・推定記憶素子。
15. 前記入力端子の数が、８以上１２８以下である、請求項１から１４の何れか１に記載の連想・推定記憶素子。
16. 請求項１から１５の何れかに記載の連想・推定記憶素子の前記入力端子に１以上の学習用の入力電気信号を、所定の連続する時間ｔ以上入力する学習ステップと、
    前記入力端子に入力電気信号を入力して、前記出力端子から連想・推定記憶の出力電気信号を得るステップを有する、連想・推定記憶素子の使用方法。
17. 前記時間ｔは、前記入力電気信号の時間に対する前記出力信号の特性曲線をプロットするステップと、前記特性曲線に対しシグモイド状曲線をフィッティングさせるステップと、前記シグモイド状曲線の変曲点を求めるステップとを有して、前記変曲点に達する時間以上とする、請求項１６記載の連想・推定記憶素子の使用方法。
18. 前記特性曲線はコンダクタンスの特性曲線である、請求項１７記載の連想・推定記憶素子の使用方法。
19. 前記時間ｔは、予め定めたコンダクタンスの絶対値以上の前記出力電気信号が得られたときの時間である、請求項１６記載の連想・推定記憶素子の使用方法。
20. 請求項１から１５の何れかに記載の連想・推定記憶素子の前記入力端子に１以上の学習用の入力電気信号を、所定の複数の回数Ｎパルス入力する学習ステップと、
    前記入力端子に入力電気信号を入力して、前記出力端子から連想・推定記憶の出力電気信号を得るステップを有する、連想・推定記憶素子の使用方法。
    

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