JP2021048513A - 情報処理装置、情報処理方法および仮想マシン接続管理プログラム - Google Patents

Abstract

【課題】バス上を流れるデータ量を削減すること。【解決手段】メモリ１１は、仮想マシン２１を宛先とするデータが書き込まれる受信バッファ１１ａを備える。プロセッサ１２は、仮想スイッチの中継処理のオフロード先である第１のコプロセッサ１３に、受信バッファ１１ａの第１の記憶領域を継続的に割り当てる。プロセッサ１２は、仮想スイッチの拡張処理のオフロード先である第２のコプロセッサ１４にも、第２のコプロセッサ１４から受信バッファ１１ａの割当要求を受け付けたときに、受信バッファ１１ａの第２の記憶領域を割り当てる。【選択図】図１

Description

本発明は情報処理装置、情報処理方法および仮想マシン接続管理プログラムに関する。

情報処理の分野では、物理的なコンピュータ（物理マシンや物理ホストと呼ぶことがある）上で、複数の仮想的なコンピュータ（仮想マシンや仮想ホストと呼ぶことがある）を動作させる仮想化技術が利用されている。各仮想マシン上では、ＯＳ（Operating System）などのソフトウェアを実行できる。仮想化技術を利用する物理マシンは、複数の仮想マシンを管理するためのソフトウェアを実行する。例えば、ハイパーバイザと呼ばれるソフトウェアが、ＣＰＵ（Central Processing Unit）の処理能力やＲＡＭ（Random Access Memory）の記憶領域を、演算のリソースとして複数の仮想マシンに割り振ることがある。

仮想マシンは、ハイパーバイザに実装される仮想スイッチと呼ばれるデータの中継機能を介して、他の仮想マシンや他の物理マシンと通信することがある。例えば、仮想スイッチのタスクを、ホストマシンからネットワークインタフェースカード（ＮＩＣ：Network Interface Card）へオフロードすることで、ホストマシン上の演算負荷を軽減する提案がある。

なお、ホストＯＳとゲストＯＳの通信路中に負荷分散用の新仮想マシンを配備する際、ホストＯＳ上のバックエンドドライバを、バッファ内容を保持して新仮想マシン上で動作させることで、通信途中の状態を維持して負荷分散機能を動的に配備する提案もある。

特開２０１５−３９１６６号公報 特開２０１６−１７０６６９号公報

仮想スイッチの機能は、物理マシンのプロセッサからＦＰＧＡ（Field-Programmable Gate Array）やスマートＮＩＣなどのコプロセッサにオフロードされ得る。
ここで、仮想スイッチは、中継機能に加えて、暗号処理やデータ圧縮などの拡張機能を実行することがある。一方、コプロセッサの演算リソースは比較的小さく、中継機能および拡張機能の両方を単一のコプロセッサにオフロードするのが難しいことがある。そこで、中継機能と拡張機能とを各々別個のコプロセッサにオフロードすることが考えられる。

仮想マシンがアクセスする、ＲＡＭ上の受信バッファは単一のキュー（シングルキュー）により実現され得る。例えば、各機能のオフロード先の複数のコプロセッサのうち、主たる機能である中継機能を担うコプロセッサのみが、物理マシン上の仮想マシンを宛先とする受信データを受信バッファに書き込む処理を担当することが考えられる。この場合、中継機能を担うコプロセッサは、受信データのうち拡張処理対象の受信データを、拡張機能を担う他のコプロセッサに送信し、拡張処理後の受信データを他のコプロセッサから取得して、宛先の仮想マシンの受信バッファに書き込む。

ところが、この方法では、拡張処理対象の受信データに関して、物理マシンの内部バス上で、一方のコプロセッサから他方のコプロセッサへ、および、他方のコプロセッサから一方のコプロセッサへ、コプロセッサ間の折り返しの通信が発生する。このため、内部バスを流れるデータ量が増して内部バスが高負荷となり、物理マシン全体の性能が低下する可能性がある。

１つの側面では、本発明は、バス上を流れるデータ量を削減することができる情報処理装置、情報処理方法および仮想マシン接続管理プログラムを提供することを目的とする。

１つの態様では、情報処理装置が提供される。この情報処理装置は、メモリとプロセッサとを有する。メモリは、自装置で動作する仮想マシンを宛先とするデータが書き込まれる受信バッファを備える。プロセッサは、仮想スイッチの中継処理のオフロード先である第１のコプロセッサに、受信バッファの第１の記憶領域を継続的に割り当て、仮想スイッチの拡張処理のオフロード先である第２のコプロセッサにも、第２のコプロセッサから受信バッファの割当要求を受け付けたときに、受信バッファの第２の記憶領域を割り当てる。

また、１つの態様では、情報処理方法が提供される。
また、１つの態様では、仮想マシン接続管理プログラムが提供される。

１つの側面では、バス上を流れるデータ量を削減することができる。

第１の実施の形態の情報処理装置の処理例を示す図である。 第２の実施の形態の情報処理システムの例を示す図である。 サーバのハードウェア例を示すブロック図である。 仮想化機構の例を示す図である。 仮想スイッチのオフロードの例を示す図である。 中継機能および拡張機能のオフロードの例を示す図である。 サーバの機能例を示す図である。 サーバの機能例（続き）を示す図である。 予約部の処理の例を示す図である。 調停部による分配処理の例を示す図である。 調停部による分配処理の例（続き）を示す図である。 調停部による調停処理の例を示す図である。 調停部による調停処理の例（続き）を示す図である。 中継機能用ＦＰＧＡの処理の例を示すフローチャートである。 拡張機能用ＦＰＧＡの処理の例を示すフローチャートである。 中継機能用ＦＰＧＡに対する分配処理の例を示すフローチャートである。 拡張機能用ＦＰＧＡに対する分配処理の例を示すフローチャートである。 調停処理の例を示すフローチャートである。 仮想マシンの受信処理の例を示すフローチャートである。 バスを介する通信の例を示す図である。 バスを介する通信の比較例を示す図である。

以下、本実施の形態について図面を参照して説明する。
［第１の実施の形態］
第１の実施の形態を説明する。

図１は、第１の実施の形態の情報処理装置の処理例を示す図である。
情報処理装置１は、１または複数の仮想マシンを実行する。情報処理装置１は、例えば、ハイパーバイザ（図１では図示を省略している）を実行し、ハイパーバイザの機能により、情報処理装置１の演算リソースを、各仮想マシンに割り当てる。

情報処理装置１は、ハードウェア１０およびソフトウェア２０を有する。ハードウェア１０は、メモリ１１、プロセッサ１２、コプロセッサ１３，１４およびバス１５を含む。メモリ１１、プロセッサ１２およびコプロセッサ１３，１４は、バス１５に接続されている。また、ハードウェア１０は、ネットワークに接続するＮＩＣ（図示を省略している）を含む。ソフトウェア２０は、仮想マシン２１を含む。ソフトウェア２０は、ハイパーバイザ（図示を省略している）を含む。

メモリ１１は、例えばＲＡＭなどの主記憶装置である。メモリ１１は、受信バッファ１１ａを有する。受信バッファ１１ａは、仮想マシン２１を宛先とするデータを記憶する。受信バッファ１１ａは、単一のキュー（シングルキュー）により実現される。受信バッファ１１ａには、コプロセッサ１３，１４の各々による書き込みが可能である。受信バッファは、仮想マシン毎に設けられる。情報処理装置１は、メモリ１１に加えて、ＨＤＤ（Hard Disk Drive）やＳＳＤ（Solid State Drive）などの補助記憶装置を有してもよい。

プロセッサ１２は、例えばＣＰＵなどの演算装置である。プロセッサ１２には、複数のプロセッサの集合（マルチプロセッサ）も含まれ得る。プロセッサ１２は、メモリ１１に記憶された、仮想マシン２１やハイパーバイザなどのソフトウェアのプログラムを実行する。プロセッサ１２は、コプロセッサ１３，１４の各々に対する受信バッファ１１ａの記憶領域の割り当てを制御する。

コプロセッサ１３，１４は、プロセッサ１２が実行する仮想スイッチの機能のオフロード先として用いられる補助演算装置である。コプロセッサ１３，１４は、プロセッサ１２により割り当てられた受信バッファ１１ａの記憶領域に対して、コプロセッサ１３，１４の各々によるデータの直接の書き込みが可能である。コプロセッサ１３，１４は、例えば、ＦＰＧＡやスマートＮＩＣなどにより実現される。仮想スイッチは、受信データの宛先の仮想マシンを特定する中継機能、および、受信データに対する暗号処理（暗号化または復号）やデータ圧縮処理（あるいは復元処理）などの拡張機能を有する。プロセッサ１２は、仮想スイッチの中継機能をコプロセッサ１３にオフロードする。プロセッサ１２は、仮想スイッチの拡張機能をコプロセッサ１４にオフロードする。オフロードによりプロセッサ１２の負荷が軽減される。なお、仮想スイッチの拡張機能のオフロード先となるコプロセッサは複数でもよい。

コプロセッサ１３は、中継処理部１３ａを有する。中継処理部１３ａは、仮想スイッチの中継機能に関する処理（中継処理）を行う。中継処理部１３ａは、情報処理装置１のＮＩＣ上の物理ポート（図示を省略している）で受信されたデータを中継する。中継処理部１３ａは、自装置（すなわち、情報処理装置１）で動作する仮想マシン２１を宛先とするデータを受信すると、当該データが拡張機能に関する処理（拡張処理）の対象であるか否かを判定する。中継処理部１３ａは、当該データが拡張処理の対象である場合に、当該データを、バス１５を介して、コプロセッサ１４に転送する。中継処理部１３ａは、物理ポートで受信された仮想マシン２１を宛先とするデータのうち、拡張処理の対象外のデータを、コプロセッサ１３に割り当てられた、受信バッファ１１ａ内の記憶領域（コプロセッサ１３の割当領域）に書き込む。データが拡張処理の対象であるか否かは、例えば、データに付加されるヘッダ情報などに対して予め定められた、コプロセッサ１３により保持されるルール情報に基づいて判定される。

コプロセッサ１４は、拡張処理部１４ａを有する。拡張処理部１４ａは、コプロセッサ１３から受信した拡張処理の対象のデータに対して拡張処理を行う。拡張処理は、例えば、前述の暗号処理（暗号化または復号）やデータの圧縮処理および圧縮済データの復元処理などである。コプロセッサ１４は、拡張処理後のデータを、コプロセッサ１４に割り当てられた、受信バッファ１１ａ内の記憶領域（コプロセッサ１４の割当領域）に書き込む。

仮想マシン２１は、メモリ１１およびプロセッサ１２などのリソースを用いて実現される。仮想マシン２１は、コプロセッサ１３，１４にオフロードされた仮想スイッチの機能により、情報処理装置１または他の情報処理装置で動作する仮想マシン、あるいは、他の情報処理装置と通信する。仮想マシン２１は、受信バッファ１１ａに格納された、仮想マシン２１を宛先とするデータを取得し、当該データを処理する。仮想マシン２１は、処理済のデータが格納された受信バッファ１１ａの記憶領域を解放する。仮想マシン２１は、プロセッサ１２により実行されるので、仮想マシン２１による処理は、プロセッサ１２により実行される処理であるとも言える。

このように、情報処理装置１では、通常はプロセッサ１２により実行される仮想スイッチの中継機能を、コプロセッサ１３にオフロードし、当該中継機能に付随する、仮想スイッチの拡張機能をコプロセッサ１４にオフロードする。そして、コプロセッサ１３，１４の両方から、仮想マシン２１の受信バッファ１１ａに対して直接データを書き込み可能にする。

そのため、プロセッサ１２は、仮想スイッチの中継処理のオフロード先であるコプロセッサ１３に、受信バッファ１１ａの第１の記憶領域を継続的に割り当てる。プロセッサ１２は、仮想スイッチの拡張処理のオフロード先であるコプロセッサ１４にも、コプロセッサ１４から受信バッファ１１ａの割当要求を受け付けたときに、受信バッファ１１ａの第２の記憶領域を割り当てる。

より具体的には、プロセッサ１２は、コプロセッサ１３に受信バッファ１１ａの第１の記憶領域を割り当て、第１の記憶領域の少なくとも一部の領域が解放されると、解放された領域のサイズに応じた追加の記憶領域をコプロセッサ１３に割り当てる。プロセッサ１２は、コプロセッサ１４に対しては、コプロセッサ１４から受信バッファ１１ａの割当要求を受け付けたときに、割当要求で要求されたサイズの第２の記憶領域を割り当てる。プロセッサ１２は、例えば、仮想マシン２１の機能により、受信バッファ１１ａの記憶領域の割当順に、記憶領域に書き込まれたデータを処理する。プロセッサ１２は、処理済の記憶領域（すなわち、処理済のデータが格納されていた記憶領域）を解放する。

次に、プロセッサ１２によるコプロセッサ１３，１４への受信バッファ１１ａの割当の一例を示す。図１では、コプロセッサ１３を「コプロセッサ＃１」、コプロセッサ１４を「コプロセッサ＃２」と表記することがある。

例えば、プロセッサ１２は、仮想マシン２１が起動すると、メモリ１１のうちの第１のサイズの領域を、仮想マシン２１に対する受信バッファ１１ａとして割り当てる（ステップＳ１）。第１のサイズを、一例として、８とする。当初、受信バッファ１１ａの全ての領域は未割当領域である。受信バッファ１１ａの先頭を示すインデックス（あるいはアドレス）は０である。受信バッファ１１ａの終端を示すインデックスは８である。受信バッファ１１ａの未割当領域は、インデックスの小さい方から順番に、各コプロセッサに割り当てられる。

プロセッサ１２は、コプロセッサ１３に受信バッファ１１ａの第１の記憶領域を割り当てる（ステップＳ２）。例えば、プロセッサ１２は、コプロセッサ１３に対して、予め定められた第２のサイズの領域を割り当てる。第２のサイズを、一例として、４とする。すると、プロセッサ１２は、受信バッファ１１ａのうちインデックスｉが０≦ｉ＜４に対応する記憶領域（第１の記憶領域）をコプロセッサ１３に割り当てる。中継機能を担うコプロセッサ１３から受信バッファ１１ａに書き込まれるデータは継続的に発生することが見込まれる。このため、プロセッサ１２は、コプロセッサ１３に対して割り当てられている記憶領域（第１の記憶領域）が第２のサイズになるように維持する。

プロセッサ１２は、コプロセッサ１４から受信バッファ１１ａの割当要求を受け付ける。すると、プロセッサ１２は、割当要求に含まれる要求サイズに応じた受信バッファ１１ａの第２の記憶領域を、コプロセッサ１４に対して割り当てる（ステップＳ３）。コプロセッサ１４に対しては必要分だけ記憶領域を割り当てることで、受信バッファ１１ａを効率的に利用できる。例えば、コプロセッサ１４は、拡張処理の対象のデータを受信すると、拡張処理後のデータを書き込むための記憶領域を予約するために、受信バッファ１１ａの割当要求を、プロセッサ１２に送信する。コプロセッサ１４は、書き込み対象のデータに応じた要求サイズを含む割当要求により、プロセッサ１２に指定する。ここでは、一例として、要求サイズが２であったとする。すると、プロセッサ１２は、受信バッファ１１ａのうち４≦ｉ＜６に対応する記憶領域（第２の記憶領域）をコプロセッサ１４に割り当てる。

ここで、中継機能は拡張機能に付随する機能であり、中継処理部１３ａが受信した受信データの全てが拡張機能の対象になるわけではない。このため、プロセッサ１２は、コプロセッサ１４から割当要求があった場合に、要求サイズに応じた第２の記憶領域を、コプロセッサ１４に割り当てる。

なお、コプロセッサ１４は、例えば、コプロセッサ１３から拡張処理の対象のデータを受信すると、当該データに対する拡張処理を開始するとともに、受信バッファ１１ａの割当要求をプロセッサ１２に通知してもよい。拡張処理には時間を要するため、拡張処理の開始とともに割当要求を通知することで、拡張処理後、拡張処理後のデータを受信バッファ１１ａに、迅速に書き込めるようになる。

プロセッサ１２（あるいは、プロセッサ１２が実行する仮想マシン２１）は、受信バッファ１１ａの記憶領域の割当順に、記憶領域に書き込まれたデータを処理する。すなわち、プロセッサ１２は、ＦＩＦＯ（First In, First Out）の手順で、受信バッファ１１ａに書き込まれたデータを処理する。例えば、プロセッサ１２は、受信バッファ１１ａの０≦ｉ＜２に対応する記憶領域にコプロセッサ１３により書き込まれたデータを処理する。その後、プロセッサ１２は、０≦ｉ＜２に対応する記憶領域を解放する（ステップＳ４）。プロセッサ１２は、０≦ｉ＜２に対応する記憶領域（サイズ２）を解放したので、受信バッファ１１ａの終端のインデックスに２を加算する。すると、受信バッファ１１ａの先頭のインデックスは２となり、終端のインデックスは１０となる。ここで、ステップＳ４で解放される記憶領域は、中継機能のオフロード先であるコプロセッサ１３に割り当てられた第１の記憶領域の一部分である。このため、プロセッサ１２は、解放した記憶領域のサイズ２に応じた、６≦ｉ＜８に対応する記憶領域を、コプロセッサ１３に追加で割り当てる。このように、コプロセッサ１３に対しては、常に、第２のサイズの第１の記憶領域が継続的に割り当てられる。

続いて、プロセッサ１２（あるいは、プロセッサ１２が実行する仮想マシン２１）は、例えば、２≦ｉ＜４に対応する記憶領域にコプロセッサ１３により書き込まれたデータを処理する。更に、プロセッサ１２（あるいは、プロセッサ１２が実行する仮想マシン２１）は、例えば、４≦ｉ＜６に対応する記憶領域にコプロセッサ１４により書き込まれたデータを処理する。プロセッサ１２は、２≦ｉ＜６に対応する記憶領域を解放する（ステップＳ５）。プロセッサ１２は、２≦ｉ＜６（サイズ４）に対応する記憶領域を解放したので、受信バッファ１１ａの終端のインデックスに４を加算する。すると、受信バッファ１１ａの先頭インデックスは６となり、終端のインデックスは１４となる。ここで、ステップＳ５で解放された２≦ｉ＜４に対応する記憶領域は、コプロセッサ１３に割り当てられた第１の記憶領域の一部分である。このため、プロセッサ１２は、解放した２≦ｉ＜４に対応する記憶領域のサイズ２に応じた、８≦ｉ＜１０に対応する記憶領域を、コプロセッサ１３に追加で割り当てる。以降、プロセッサ１２は、上記の手順を繰り返す（ステップＳ３に類する処理は、コプロセッサ１４から割当要求があったときに実行される）。

このように、情報処理装置１によれば、仮想スイッチの中継処理のオフロード先である第１のコプロセッサに、受信バッファの第１の記憶領域が継続的に割り当てられる。仮想スイッチの拡張処理のオフロード先である第２のコプロセッサにも、第２のコプロセッサから受信バッファの割当要求を受け付けたときに、受信バッファの第２の記憶領域が割り当てられる。

これにより、バス１５上を流れるデータ量を削減することができる。
ここで、シングルキューである受信バッファ１１ａに受信順にデータを書き込み、仮想マシン２１により順番に処理させるため、コプロセッサ１３，１４のうち、コプロセッサ１３のみに、受信バッファ１１ａの記憶領域を割り当てることも考えられる。しかし、このようにすると、拡張処理対象の受信データをコプロセッサ１３からコプロセッサ１４に送信した後、受信バッファ１１ａに書き込むために、コプロセッサ１４からコプロセッサ１３に対する折り返しの通信が発生する。このため、バス１５の帯域が多く消費されて、情報処理装置１の性能が低下する可能性がある。

これに対し、コプロセッサ１３，１４の両方から受信バッファ１１ａへのデータの直接の書き込みを可能にすることが考えられる。コプロセッサ１３，１４の両方から受信バッファ１１ａへ直接書き込めれば、コプロセッサ１３，１４間の上記の折り返しの通信が生じなくなり、バス１５の帯域の消費量を低減できる。しかし、このとき、受信バッファ１１ａ（シングルキュー）を用いる仮想マシン２１の処理への影響を及ぼさないようにするための実装方法が問題となる。仮想マシン側の改造を伴うとすると第三者提供の仮想マシンイメージが使用できなくなり、仮想化の利点である可搬性を損なうためである。

そこで、プロセッサ１２は、中継機能のオフロード先であるコプロセッサ１３には、所定サイズの記憶領域を継続的に割り当てるようにし、コプロセッサ１４に対しては、コプロセッサ１４から割当要求があったときに、コプロセッサ１４に記憶領域を割り当てる。

コプロセッサ１３に所定サイズの記憶領域を継続的に割り当てる理由は、中継機能を担うコプロセッサ１３から受信バッファ１１ａに書き込まれるデータは継続的に発生することが見込まれるためである。また、コプロセッサ１４に対しては、割当要求に応じて記憶領域を割り当てる理由は、中継機能は拡張機能に付随する機能であり、中継処理部１３ａが外部から受信したデータの全てが拡張機能の対象になるわけではないためである。

例えば、単純に、コプロセッサ１３，１４の両方に、所定サイズの記憶領域を常に割り当てるように制御することも考えられる。しかし、受信バッファ１１ａをＦＩＦＯにより処理する場合、データ未書き込みの記憶領域よりも後ろにデータ書き込み済の他の記憶領域が存在すると、データ未書き込みの記憶領域が書き込み済にならなければ、他の記憶領域に書き込まれたデータを処理できない。したがって、例えば、コプロセッサ１４の割当領域への書き込みが発生するまで、当該割当領域よりも後ろにあるコプロセッサ１３の割当領域の書き込み済データに対する処理が遅延することがある。

このため、プロセッサ１２は、拡張機能のオフロード先であるコプロセッサ１４に対しては、割当要求があったときに（すなわち、コプロセッサ１４により所要されるときにだけ）、受信バッファ１１ａの記憶領域を割り当てることで、当該遅延を低減できる。

こうして、情報処理装置１によれば、コプロセッサ１３，１４から受信バッファ１１ａへの直接の書き込みを可能にし、バス１５上を流れるデータ量を削減することができる。また、バス１５の帯域が多く消費されて、情報処理装置１の性能が低下する可能性を低減できる。

［第２の実施の形態］
次に、第２の実施の形態を説明する。
図２は、第２の実施の形態の情報処理システムの例を示す図である。

第２の実施の形態の情報処理システムは、サーバ１００，２００を有する。サーバ１００，２００は、ネットワーク５０に接続されている。ネットワーク５０は、例えば、ＬＡＮ（Local Area Network）、ＷＡＮ（Wide Area Network）またはインターネットなどである。

サーバ１００，２００は、各々が仮想マシンを実行可能なサーバコンピュータである。サーバ１００，２００は、物理マシンや物理ホストなどと呼ばれてもよい。サーバ１００上の仮想マシン、および、サーバ２００上の仮想マシンは、ネットワーク５０を介して相互に通信することができる。仮想マシンは、ネットワーク５０に接続された他の物理マシン（図示を省略している）と通信することもできる。サーバ１００上の仮想マシンは、サーバ１００が実行する仮想スイッチに接続される。同様に、サーバ２００上の仮想マシンは、サーバ２００が実行する仮想スイッチに接続される。

図３は、サーバのハードウェア例を示すブロック図である。
サーバ１００は、ＣＰＵ１０１、ＲＡＭ１０２、ＨＤＤ１０３、ＦＰＧＡ１０４，１０５、画像信号処理部１０６、入力信号処理部１０７、媒体リーダ１０８およびＮＩＣ１０９を有する。これらのハードウェアは、サーバ１００のバス１１１に接続される。なお、ＣＰＵ１０１は、第１の実施の形態のプロセッサ１２に対応する。ＲＡＭ１０２は、第１の実施の形態のメモリ１１に対応する。

ＣＰＵ１０１は、プログラムの命令を実行するプロセッサである。ＣＰＵ１０１は、ＨＤＤ１０３に記憶されたプログラムやデータの少なくとも一部をＲＡＭ１０２にロードし、プログラムを実行する。なお、ＣＰＵ１０１は複数のプロセッサコアを含んでもよい。また、サーバ１００は複数のプロセッサを有してもよい。以下で説明する処理は複数のプロセッサまたはプロセッサコアを用いて並列に実行されてもよい。また、複数のプロセッサの集合を「マルチプロセッサ」または単に「プロセッサ」と言うことがある。

ＲＡＭ１０２は、ＣＰＵ１０１が実行するプログラムやＣＰＵ１０１が演算に用いるデータを一時的に記憶する揮発性の半導体メモリである。なお、サーバ１００は、ＲＡＭ以外の種類のメモリを備えてもよく、複数個のメモリを備えてもよい。

ＨＤＤ１０３は、ＯＳやミドルウェアやアプリケーションソフトウェアなどのソフトウェアのプログラム、および、データを記憶する不揮発性の記憶装置である。なお、サーバ１００は、フラッシュメモリやＳＳＤなどの他の種類の記憶装置を備えてもよく、複数の不揮発性の記憶装置を備えてもよい。

ＦＰＧＡ１０４，１０５は、仮想スイッチの機能のオフロード先として用いられるコプロセッサである。仮想スイッチは、受信パケットをサーバ１００上の仮想マシンに中継する中継機能を有する。また、仮想スイッチは、受信パケットに対する暗号処理（暗号化／復号）やデータ圧縮・復元などの拡張機能を有する。拡張機能は、パケット加工やパケット制御などの処理を含むことがある。例えば、ＦＰＧＡ１０４は、仮想スイッチの中継機能がオフロードされ、当該中継機能に基づく中継処理を実行する。ＦＰＧＡ１０５は、仮想スイッチの拡張機能がオフロードされ、当該拡張機能に基づく拡張処理を実行する。ＦＰＧＡ１０４は、第１の実施の形態のコプロセッサ１３の一例である。ＦＰＧＡ１０５は、第１の実施の形態のコプロセッサ１４の一例である。

画像信号処理部１０６は、ＣＰＵ１０１からの命令に従って、サーバ１００に接続されたディスプレイ５１に画像を出力する。ディスプレイ５１としては、ＣＲＴ（Cathode Ray Tube）ディスプレイ、液晶ディスプレイ（ＬＣＤ：Liquid Crystal Display）、プラズマディスプレイ、有機ＥＬ（ＯＥＬ：Organic Electro-Luminescence）ディスプレイなど、任意の種類のディスプレイを用いることができる。

入力信号処理部１０７は、サーバ１００に接続された入力デバイス５２から入力信号を取得し、ＣＰＵ１０１に出力する。入力デバイス５２としては、マウス・タッチパネル・タッチパッド・トラックボールなどのポインティングデバイス、キーボード、リモートコントローラ、ボタンスイッチなどを用いることができる。また、サーバ１００に、複数の種類の入力デバイスが接続されていてもよい。

媒体リーダ１０８は、記録媒体５３に記録されたプログラムやデータを読み取る読み取り装置である。記録媒体５３として、例えば、磁気ディスク、光ディスク、光磁気ディスク（ＭＯ：Magneto-Optical disk）、半導体メモリなどを使用できる。磁気ディスクには、フレキシブルディスク（ＦＤ：Flexible Disk）やＨＤＤが含まれる。光ディスクには、ＣＤ（Compact Disc）やＤＶＤ（Digital Versatile Disc）が含まれる。

媒体リーダ１０８は、例えば、記録媒体５３から読み取ったプログラムやデータを、ＲＡＭ１０２やＨＤＤ１０３などの他の記録媒体にコピーする。読み取られたプログラムは、例えば、ＣＰＵ１０１によって実行される。なお、記録媒体５３は可搬型記録媒体であってもよく、プログラムやデータの配布に用いられることがある。また、記録媒体５３やＨＤＤ１０３を、コンピュータ読み取り可能な記録媒体と言うことがある。

ＮＩＣ１０９は、ネットワーク５０に接続され、ネットワーク５０を介して他のコンピュータと通信を行う物理インタフェースである。ＮＩＣ１０９は、ケーブルのコネクタと結合する複数の物理ポートを有し、スイッチやルータなどの通信装置とケーブルで接続される。

なお、ＮＩＣ１０９は、複数のコプロセッサを有するスマートＮＩＣでもよい。その場合、中継スイッチのオフロード先を、ＮＩＣ１０９上の複数のコプロセッサとしてもよい。例えば、ＮＩＣ１０９上の第１のコプロセッサに中継機能を、ＮＩＣ１０９上の第２のコプロセッサに拡張機能を、各々オフロードする構成も考えられる。

また、サーバ２００もサーバ１００と同様のハードウェアを用いて実現される。
図４は、仮想化機構の例を示す図である。
サーバ１００は、ハードウェア１１０を有し、ハードウェア１１０を用いて、ハイパーバイザ１２０および仮想マシン１３０，１３０ａ，１３０ｂを動作させる。

ハードウェア１１０は、サーバ１００におけるデータ入出力や演算のための物理リソースであり、図３で例示したＣＰＵ１０１およびＲＡＭ１０２などを含む。
ハイパーバイザ１２０は、サーバ１００のハードウェア１１０を、仮想マシン１３０，１３０ａ，１３０ｂに割り振ることで、サーバ１００上に、仮想マシン１３０，１３０ａ，１３０ｂを動作させる。ハイパーバイザ１２０は、仮想スイッチの機能を有する。ただし、ハイパーバイザ１２０は、仮想スイッチの機能を、ＦＰＧＡ１０４，１０５にオフロードする。このため、ハイパーバイザ１２０は、オフロードされた仮想スイッチに対する制御機能を実行すればよく、仮想スイッチの中継機能や拡張機能を実行しなくてよい。

仮想マシン１３０，１３０ａ，１３０ｂは、ハードウェア１１０を用いて動作する仮想的なコンピュータである。
なお、サーバ２００も、サーバ１００と同様に、ハイパーバイザおよび仮想マシンを実行する。

図５は、仮想スイッチのオフロードの例を示す図である。
例えば、仮想スイッチ１４０の中継機能がＦＰＧＡ１０４にオフロードされる。仮想スイッチ１４０は、仮想ポート１４１，１４２，１４３，１４４，１４５を有する。仮想ポート１４１〜１４５は、物理ポートまたは仮想マシンと接続される仮想的なインタフェースである。

ＮＩＣ１０９は、物理ポート１０９ａ，１０９ｂを有する。例えば、物理ポート１０９ａは、仮想ポート１４１に接続されている。物理ポート１０９ｂは、仮想ポート１４２に接続されている。

仮想マシン１３０は、仮想ＮＩＣ（ｖｎｉｃ：virtual NIC）１３１を有する。仮想マシン１３０ａは、ｖｎｉｃ１３１ａを有する。仮想マシン１３０ｂは、ｖｎｉｃ１３１ｂを有する。ｖｎｉｃ１３１，１３１ａ，１３１ｂは、仮想スイッチ１４０の仮想ポートと接続される、仮想マシン１３０，１３０ａ，１３０ｂの仮想的なインタフェースである。例えば、ｖｎｉｃ１３１は、仮想ポート１４３に接続されている。ｖｎｉｃ１３１ａは、仮想ポート１４４に接続されている。ｖｎｉｃ１３１ｂは、仮想ポート１４５に接続されている。

例えば、ハイパーバイザ１２０は、仮想スイッチ制御部１２０ａを有する。仮想スイッチ制御部１２０ａは、仮想スイッチ１４０の仮想ポートと物理ポートとの接続、および、仮想ポートとｖｎｉｃとの接続などを制御する。

仮想マシン１３０，１３０ａ，１３０ｂは、仮想スイッチ１４０を介して相互に通信可能である。例えば、仮想マシン１３０は、ｖｎｉｃ１３１、仮想ポート１４３，１４４およびｖｎｉｃ１３１ａを介する通信経路により、仮想マシン１３０ａと通信する。また、仮想マシン１３０，１３０ａ，１３０ｂは、サーバ２００で動作する仮想マシンまたは他の物理マシンと通信することもできる。例えば、仮想マシン１３０ｂは、ｖｎｉｃ１３１ｂ、仮想ポート１４５，１４１および物理ポート１０９ａを介する通信経路により、サーバ２００で動作する仮想マシンまたは他の物理マシンにデータを送信する。また、仮想マシン１３０ｂは、物理ポート１０９ａ、仮想ポート１４１，１４５およびｖｎｉｃ１３１ｂを介する通信経路により、サーバ２００で動作する仮想マシンまたは他の物理マシンにより送信された仮想マシン１３０ｂを宛先とするデータを受信する。

図６は、中継機能および拡張機能のオフロードの例を示す図である。
ＣＰＵ１０１は、ＩＯ（Input/Output）コントローラ１０１ａ，１０１ｂを有する。ＦＰＧＡ１０４は、ＩＯコントローラ１０１ａに接続されている。ＦＰＧＡ１０５は、ＩＯコントローラ１０１ｂに接続されている。ＦＰＧＡ１０４，１０５の間のＩＯコントローラ１０１ａ，１０１ｂを介する通信経路は、バス１１１の一部である。ＦＰＧＡ１０４を識別する番号を「＃１」とする。ＦＰＧＡ１０５を識別する番号を「＃２」とする。

仮想スイッチ１４０は、中継機能１５０および拡張機能１７０を有する。ＦＰＧＡ１０４は、仮想スイッチ１４０における中継機能１５０を有する。中継機能１５０は、ＦＰＧＡ１０４内の電子回路により実現される。ＦＰＧＡ１０５は、仮想スイッチ１４０における拡張機能１７０を有する。拡張機能１７０は、ＦＰＧＡ１０５内の電子回路により実現される。ＦＰＧＡ１０４は、中継機能１５０により、物理ポート１０９ａ，１０９ｂを介する外部からのデータの受信および外部へのデータの送信を行う。

例えば、ある仮想マシンの単一のｖｎｉｃは、少なくともデータ受信において、ＦＰＧＡ１０４上の仮想ポートおよびＦＰＧＡ１０５上の仮想ポートの両方に、論理的に接続される。あるいは、少なくともデータ受信において、ＦＰＧＡ１０４上の仮想ポートおよびＦＰＧＡ１０５上の仮想ポートの両方が、仮想マシンのｖｎｉｃに対して論理的に１つの仮想ポートとして振舞い、当該ｖｎｉｃに当該１つの仮想ポートが接続されるとも言える。

図７は、サーバの機能例を示す図である。
ｖｎｉｃ１３１は、受信キュー１３２および送信キュー１３３を有する。また、仮想マシン１３０は、受信バッファ１３４を有する。受信バッファ１３４は、ＲＡＭ１０２上の記憶領域により実現され、仮想マシン１３０を宛先とする受信データが書き込まれる。

受信キュー１３２は、デスクリプタ１３２ａを有する。デスクリプタ１３２ａは、受信バッファ１３４におけるＦＩＦＯ制御用の情報である。デスクリプタ１３２ａは、受信バッファ１３４のうちの割当済の記憶領域を表すインデックス（ａｖａｉｌ＿ｉｄｘ）、および、受信バッファ１３４のうちのデータ書き込み済の記憶領域を表す、仮想マシン１３０側のインデックス（ｕｓｅｄ＿ｉｄｘ）を有する。「ａｖａｉｌ」はavailableの略である。「ｉｄｘ」はindexの略である。受信バッファ１３４は、デスクリプタ１３２ａに基づいて仮想マシン１３０によりシングルキューとして用いられる。

送信キュー１３３は、送信対象のデータを管理するためのキューである。
ハイパーバイザ１２０は、受信キュー１２１，１２２および調停部１２３を有する。受信キュー１２１，１２２は、ＲＡＭ１０２上の記憶領域を用いて実現される。

受信キュー１２１は、デスクリプタ１２１ａを有する。デスクリプタ１２１ａは、受信バッファ１３４のうち、ＦＰＧＡ１０４に割り当てられた記憶領域を表す、ＦＰＧＡ１０４側のインデックス（ａｖａｉｌ＿ｉｄｘ）を有する。デスクリプタ１２１ａは、受信バッファ１３４のうち、ＦＰＧＡ１０４によりデータ書き込み済の記憶領域を表す、ＦＰＧＡ１０４側のインデックス（ｕｓｅｄ＿ｉｄｘ）を有する。

受信キュー１２２は、デスクリプタ１２２ａを有する。デスクリプタ１２２ａは、受信バッファ１３４のうち、ＦＰＧＡ１０５に割り当てられた記憶領域を表す、ＦＰＧＡ１０５側のインデックス（ａｖａｉｌ＿ｉｄｘ）を有する。デスクリプタ１２２ａは、受信バッファ１３４のうち、ＦＰＧＡ１０５によりデータ書き込み済の記憶領域を表す、ＦＰＧＡ１０５側のインデックス（ｕｓｅｄ＿ｉｄｘ）を有する。

調停部１２３は、ＦＰＧＡ１０４，１０５による仮想マシン１３０の受信バッファ１３４へのデータ書き込みを調停する。調停部１２３は、デスクリプタ１３２ａにおけるａｖａｉｌ＿ｉｄｘに基づいて、デスクリプタ１２１ａ，１２２ａの各々のａｖａｉｌ＿ｉｄｘを更新することで、ＦＰＧＡ１０４，１０５に受信バッファ１３４の記憶領域を割り当てる分配処理を行う。また、調停部１２３は、ＦＰＧＡ１０４によるデスクリプタ１２１ａのｕｓｅｄ＿ｉｄｘの更新、または、ＦＰＧＡ１０５によるデスクリプタ１２２ａのｕｓｅｄ＿ｉｄｘの更新に応じて、デスクリプタ１３２ａのｕｓｅｄ＿ｉｄｘを更新する調停処理を行う。

仮想マシン１３０は、デスクリプタ１３２ａのｕｓｅｄ＿ｉｄｘに基づいて、受信バッファ１３４のうちデータ書き込み済の記憶領域を特定し、当該記憶領域に書き込まれたデータを処理する。仮想マシン１３０は、処理済のデータに対応する記憶領域を解放する。

仮想ポート１４３は、調停部１２３から受信バッファ１３４のうちの書き込み先の記憶領域のインデックスを取得し、当該記憶領域に対してデータをＤＭＡ（Direct Memory Access）転送する。仮想ポート１４３は、受信バッファ１３４への書き込み（ＤＭＡ転送）に応じて、デスクリプタ１２１ａのｕｓｅｄ＿ｉｄｘを更新する。

ＦＰＧＡ１０５は、仮想ポート１４３ａおよび予約部１９０を有する。
仮想ポート１４３ａは、調停部１２３から受信バッファ１３４のうちの書き込み先の記憶領域のインデックスを取得し、当該記憶領域に対してデータをＤＭＡ転送する。仮想ポート１４３ａは、受信バッファ１３４への書き込み（ＤＭＡ転送）に応じて、デスクリプタ１２２ａのｕｓｅｄ＿ｉｄｘを更新する。

予約部１９０は、ＦＰＧＡ１０４から拡張処理対象の新たなデータを受信すると、調停部１２３に対して受信バッファ１３４の記憶領域を予約する。具体的には、予約部１９０は、受信したデータのサイズに応じた要求サイズを含む割当要求を調停部１２３に出力する。これにより、調停部１２３を介して、受信バッファ１３４の記憶領域がＦＰＧＡ１０５に割り当てられ、仮想ポート１４３ａによる受信バッファ１３４への直接の書き込みが可能になる。

なお、仮想マシン１３０ａ，１３０ｂも仮想マシン１３０と同様の機能を有する。
図８は、サーバの機能例（続き）を示す図である。
ＦＰＧＡ１０４は、仮想ポート１４３，１４４，１４６，…、中継機能１５０、記憶部１６１、仮想ポート処理部１６２、ＦＰＧＡ間転送処理部１６３およびＩＯコントローラ１６４を有する。図８では、仮想ポート１４１，１４２，１４５の図示を省略している。

仮想ポート１４６は、ＦＰＧＡ１０５へのデータ転送に用いられる仮想的なポートである。
中継機能１５０は、物理ポート１０９ａを介して外部から受信したデータを、宛先の仮想マシンに中継する。中継機能１５０は、検索部１５１、アクション適用部１５２およびクロスバースイッチ１５３を有する。なお、データはパケットと呼ばれる単位で受信される。パケット単位の処理を説明する際に、「パケット」の語を用いることがある。

検索部１５１は、予め設定されたルールに基づき受信パケットを検索し、当該受信パケットに対応するアクションを決定する。ルールには、例えば、入力ポート番号やヘッダ情報などに対して、実行すべきアクションが含まれる。アクションには、宛先の仮想マシンに対する出力仮想ポートの決定の他、例えば、ヘッダ情報の書き換えなどがある。

アクション適用部１５２は、検索部１５１により検索されたアクションを受信パケットに対して適用し、クロスバースイッチ１５３に出力する。ここで、アクションとして、暗号処理や圧縮・復号などの拡張処理を適用する場合、当該アクションについてはＦＰＧＡ１０５により実行される。アクション適用部１５２は、例えば、受信パケットに対して、出力先の仮想ポートの番号を示すメタデータを付加するなどして、中継処理の結果を、ＦＰＧＡ１０５に通知する。なお、この場合、ＦＰＧＡ１０４においてある仮想マシンと接続する仮想ポートの番号と、ＦＰＧＡ１０５において同じ仮想マシンと接続する仮想ポートの番号とを同じ番号としてもよい。あるいは、ＦＰＧＡ１０４は、ＦＰＧＡ１０５における当該仮想マシンと接続する仮想ポートの番号を予め取得して保持しておき、当該仮想ポートの番号を、メタデータとして、受信データに付加して、ＦＰＧＡ１０５に通知してもよい。

クロスバースイッチ１５３は、アクション適用部１５２から取得した受信パケットを、出力先の仮想ポートに出力する。ここで、クロスバースイッチ１５３は、拡張処理対象の受信パケットを、仮想ポート１４６に出力する。

記憶部１６１は、ＤＭＡメモリ情報を記憶する。ＤＭＡメモリ情報は、仮想ポートに対応するＤＭＡ転送先の受信バッファを識別する情報である。ＤＭＡメモリ情報は、受信バッファにおけるデータ書き込み可能なインデックスの情報を含んでもよい。

仮想ポート処理部１６２は、仮想ポートに対応するＤＭＡメモリ情報を用いて、ＩＯコントローラ１６４を介して仮想マシンのメモリ領域にアクセスし、データの送受信（例えば、受信したデータの受信バッファへの書き込み）を実行する。

ＦＰＧＡ間転送処理部１６３は、クロスバースイッチ１５３により仮想ポート１４６に出力された受信パケットを、ＩＯコントローラ１６４を介してＦＰＧＡ１０５に送信する。

ＩＯコントローラ１６４は、サーバ１００におけるバス１１１およびＤＭＡ転送を制御する。ＩＯコントローラ１６４は、バス１１１によるデータ転送を制御するＩＯバスコントローラ、および、ＤＭＡ転送を制御するＤＭＡコントローラを有してもよい。

ＦＰＧＡ１０５は、仮想ポート１４３ａ，１４４ａ，…、拡張機能１７０、記憶部１８１、仮想ポート処理部１８２、ＦＰＧＡ間転送処理部１８３およびＩＯコントローラ１８４および予約部１９０を有する。

仮想ポート１４３ａ，１４４ａは、サーバ１００上の仮想マシンと接続される仮想的なポートである。仮想ポート１４３ａは、仮想マシン１３０に接続される。仮想ポート１４４ａは、仮想マシン１３０ａに接続される。

拡張機能１７０は、ＦＰＧＡ１０４から受信した拡張処理対象のデータに対する拡張処理を行い、拡張処理後のデータを宛先の仮想マシンに転送する。拡張機能１７０は、記憶部１７１、フィルタ部１７２、拡張機能処理部１７３およびクロスバースイッチ１７４を有する。

記憶部１７１は、フィルタルールを記憶する。フィルタルールは、パケットのヘッダ情報に対する出力先の仮想ポートを示す情報である。
フィルタ部１７２は、予約部１９０を介してＦＰＧＡ１０４により転送された受信データを取得する。フィルタ部１７２は、記憶部１７１に記憶されたフィルタルールに基づいて、ＦＰＧＡ１０４から受信したデータの出力先の仮想ポートを特定し、クロスバースイッチ１７４に供給する。

拡張機能処理部１７３は、ＦＰＧＡ間転送処理部１８３からＦＰＧＡ１０４により転送された受信データを取得する。拡張機能処理部１７３は、当該受信データに対して、暗号処理（例えば、復号）や圧縮状態からの復元などの拡張処理を行って、拡張処理後のデータをクロスバースイッチ１７４に供給する。

クロスバースイッチ１７４は、フィルタ部１７２から供給される出力先の仮想ポートに、拡張機能処理部１７３から供給される拡張処理後のデータを出力する。
記憶部１８１は、ＤＭＡメモリ情報を記憶する。ＤＭＡメモリ情報は、前述のように、仮想ポートに対応するＤＭＡ転送先の受信バッファを識別する情報である。

仮想ポート処理部１８２は、仮想ポートに対応するＤＭＡメモリ情報を用いて、ＩＯコントローラ１８４を介して仮想マシンのメモリ領域にアクセスし、データの送受信（例えば、受信したデータの受信バッファへの書き込み）を実行する。

ＦＰＧＡ間転送処理部１８３は、ＦＰＧＡ１０４により転送された受信パケットを、ＩＯコントローラ１６４を介して受信し、拡張機能処理部１７３および予約部１９０に出力する。

ＩＯコントローラ１８４は、サーバ１００におけるバス１１１およびＤＭＡ転送を制御する。ＩＯコントローラ１８４は、バス１１１によるデータ転送を制御するＩＯバスコントローラ、および、ＤＭＡ転送を制御するＤＭＡコントローラを有してもよい。

予約部１９０は、ＦＰＧＡ間転送処理部１８３によるデータ受信、あるいは、仮想ポートから入力されフィルタ部１７２でヒットしたパケットに対して宛先仮想ポート毎にパケット数をカウントし、各仮想ポートに関して所要される受信バッファの領域数を求める。予約部１９０は、ＦＰＧＡ１０５の各仮想ポートで所要される受信バッファの領域数を一定サイクル毎に、調停部１２３に通知する。ここで、拡張機能処理部１７３の処理は時間がかかる。このため、予約部１９０は、ＦＰＧＡ１０４へデータが入力されたタイミングで、書き込みに所要されるバッファ領域数を調停部１２３に要求することで、拡張処理完了時には、仮想ポートへの出力に所要される受信バッファの記憶領域を準備済（割当済）にできる。

なお、図８で例示した仮想ポートおよび物理ポートの数は、一例であり、他の数であってもよい。
図９は、予約部の処理の例を示す図である。

ＦＰＧＡ１０４からＦＰＧＡ１０５に転送される拡張処理対象の受信データ６０は、メタデータおよびパケットデータを含む。メタデータは、前述のように、宛先の仮想マシンに対応する出力先の仮想ポートの番号（例えば、ｏｕｔ＿ｐｏｒｔ＝１）を含む。パケットデータは、各種レイヤのヘッダ情報やユーザデータ本体を含むパケットに相当する部分である。

ＦＰＧＡ間転送処理部１８３は、サーバ１００のバス１１１を介して、受信データ６０をＦＰＧＡ１０４から受信すると、受信データ６０を、予約部１９０および拡張機能処理部１７３に出力する。

拡張機能処理部１７３は、受信データ６０のユーザデータ本体に対する拡張処理を開始する。ここで、予約部１９０は、要求数カウンタ１９１、更新部１９２および通知部１９３を有する。

要求数カウンタ１９１は、仮想ポートのポート番号ごとに、各仮想マシンに対して要求される受信バッファの記憶領域の数を管理するための情報である。
更新部１９２は、受信データ６０のメタデータから、出力先の仮想ポートに所要される記憶領域の数をカウントし、要求数カウンタ１９１を更新する。

通知部１９３は、一定サイクル毎に、要求数カウンタ１９１を参照して、調停部１２３に該当の仮想ポートに接続された仮想マシンの受信バッファに対して要求される記憶領域の数（すなわち、要求サイズ）を含む割当要求を通知する。

拡張機能処理部１７３は、受信データ６０に対する拡張処理が完了すると、拡張処理後のデータを、クロスバースイッチ１７４（図示を省略している）を介して、例えば、出力先の仮想ポート１４３ａに対応するポート＃１出力部１４３ａ１に供給する。なお、拡張処理では、例えば、受信データ６０に付加されているメタデータが除去される。

ここで、更新部１９２は、ＦＰＧＡ１０４から受信したデータに対して、そのヘッダ情報（フロールール）から、当該フロールールに対応する出力先の仮想ポートを特定してもよい。例えば、記憶部１７１がフィルタルール１７１ａを保持する場合、更新部１９２は、フロールールに対してフィルタ部１７２により特定された仮想ポートの番号（出力ポート）を取得して、要求数カウンタ１９１を更新してもよい。例えば、フィルタ部１７２は、送信対象データの入力元の仮想ポート１４３ａに対応するポート＃１入力部１４３ａ２を介して送信データを取得した場合、当該送信データの送信元アドレスを宛先とするデータの出力先を仮想ポート１４３ａと特定する。フィルタ部１７２は、特定結果をフィルタルール１７１ａに記録し、記憶部１７１に保持する。

調停部１２３は、通知部１９３から割当要求を取得すると、該当の仮想マシンの受信バッファの記憶領域を、ＦＰＧＡ１０５に割り当てる。調停部１２３は、ポート情報記憶部１２４に記憶された情報に基づいて、ＦＰＧＡ１０４，１０５に対する受信バッファの割当を管理する。

ここで、図９では、仮想マシン１３０の受信バッファ１３４に対する割当管理の例を示している。他の仮想マシンについても、仮想マシン１３０と同様に管理される。
ポート情報記憶部１２４は、ＲＡＭ１０２の所定の記憶領域を用いて実現される。ポート情報記憶部１２４は、インデックスヒストリ１２５およびインデックス管理情報１２６を有する。

インデックスヒストリ１２５は、ＦＰＧＡ１０４，１０５の各々への受信バッファ割当時に、割り当てられたデスクリプタ１３２ａの終端のインデックスと、デスクリプタ１２１ａまたはデスクリプタ１２２ａの終端のインデックスとが記録される。インデックスヒストリ１２５は、キューであり、ＦＩＦＯにより処理される。

インデックスヒストリ１２５に記録されたＦＰＧＡ１０４，１０５の先頭データのデスクリプタ１３２ａ側のインデックスの比較で、どちらのＦＰＧＡのデータを先に処理すべきかを判定可能になる（インデックスの小さい方が先に処理される）。また、インデックスヒストリ１２５に記録されたデスクリプタ１２１ａ側またはデスクリプタ１２２ａ側のインデックスを用いて、処理対象のＦＰＧＡのデータのバッファ割当境界を判定可能になる。処理対象のＦＰＧＡに関してバッファ割当境界まで書き込み済となった場合に、インデックスヒストリ１２５の当該ＦＰＧＡの先頭データを削除することで、処理対象とするＦＰＧＡのデータの切り替えが可能になる。なお、インデックスヒストリ１２５の「ｎ／ａ」は、not availableの略であり、データ無しを示す。

インデックス管理情報１２６は、ｆｐｇａ１ ｌａｓｔ＿ｕｓｅｄ＿ｉｄｘ、ｆｐｇａ２ ｌａｓｔ＿ｕｓｅｄ＿ｉｄｘおよびＦＰＧＡ１０５（ＦＰＧＡ＃２）の記憶領域の要求数の情報を含む。

ｆｐｇａ１ ｌａｓｔ＿ｕｓｅｄ＿ｉｄｘは、受信バッファ１３４において、ＦＰＧＡ１０４により書き込み済である記憶領域の終端のインデックスの終端を示す。
ｆｐｇａ２ ｌａｓｔ＿ｕｓｅｄ＿ｉｄｘは、受信バッファ１３４において、ＦＰＧＡ１０５により書き込み済である記憶領域の終端のインデックスを示す。

要求数は、ＦＰＧＡ１０５に対して割当が要求されている記憶領域の数を示す。例えば、要求数＝１は、１つのインデックスに対応する１つの記憶領域に相当する。要求数＝１は、当該記憶領域のサイズを示しているとも言える。

例えば、予約部１９０は、受信データ６０を取得し、要求数カウンタ１９１における仮想ポート１４３（ポート番号＝１）の要求数を１から２に更新したとする。通知部１９３は、次の割当要求の通知タイミングで、仮想ポート１４３に接続された仮想マシン１３０の受信バッファ１３４に関して、要求数＝２を示す割当要求を調停部１２３に通知する。割当要求の通知後、予約部１９０は、要求数カウンタ１９１の通知済の要求数を０にリセットしてよい。

すると、調停部１２３は、割当要求に応じて、ＦＰＧＡ１０５に対する受信バッファ１３４の記憶領域の割当を行う。ここで、当該割当要求の通知時点で、インデックスヒストリ１２５には、ＦＰＧＡ１０４に対して、「４，４」が登録済であるとする。これは、受信バッファ１３４の０≦ｉ＜４（ｉはインデックスを示す）の記憶領域がＦＰＧＡ１０４に割当済であることを示す。また、デスクリプタ１２１ａでは、ａｖａｉｌ＿ｉｄｘ＝４、ｕｓｅｄ＿ｉｄｘ＝２であり、デスクリプタ１２２ａでは、ａｖａｉｌ＿ｉｄｘ＝０、ｕｓｅｄ＿ｉｄｘ＝０であるとする。更に、インデックス管理情報１２６では、ｆｐｇａ１ ｌａｓｔ＿ｕｓｅｄ＿ｉｄｘ＝２、ｆｐｇａ２ ｌａｓｔ＿ｕｓｅｄ＿ｉｄｘ＝０、要求数＝０であるとする。

調停部１２３は、割当要求で要求された要求数＝２を、インデックス管理情報１２６における要求数に加算する。その結果、インデックス管理情報１２６における要求数は、０＋２＝２に更新される。調停部１２３は、インデックス管理情報１２６における要求数＝２に基づいて、デスクリプタ１２２ａのａｖａｉｌ＿ｉｄｘを０から２に更新する。また、調停部１２３は、インデックスヒストリ１２５において、ＦＰＧＡ１０５に対し、「６，２」を記録する。調停部１２３は、ＦＰＧＡ１０５へ記憶領域を割り当てると、割り当てた記憶領域の数を、インデックス管理情報１２６における要求数から減算する。

図１０は、調停部による分配処理の例を示す図である。
分配処理は、受信バッファ１３４における、インデックスで区分される記憶領域を、ＦＰＧＡ１０４，１０５に割り当てる処理である。例えば、調停部１２３は仮想マシン１３０に関して次のように分配処理を行う（他の仮想マシンについても同様の処理となる）。

初期状態では、受信バッファ１３４は確保されておらず、インデックスヒストリ１２５にはインデックスの情報が設定されていない。また、インデックス管理情報１２６およびデスクリプタ１２１ａ，１２２ａ，１３２ａの何れのパラメータも０である。

まず、仮想マシン１３０が起動すると、仮想マシン１３０は、ＲＡＭ１０２上に受信バッファ１３４の記憶領域を確保し、受信キュー１３２に受信バッファ１３４を割り当てる（受信バッファ１３４および受信キュー１３２の初期化）。例えば、受信バッファ１３４のサイズは予め定められる。ここでは、一例として、初期化後の受信バッファ１３４のサイズを８とする。このとき、受信バッファ１３４の先頭インデックスは、０である。受信バッファ１３４の終端インデックスは８である。受信バッファ１３４の０≦ｉ＜８の記憶領域は、未割当の状態である。仮想マシン１３０は、受信キュー１３２のデスクリプタ１３２ａにおいて、ａｖａｉｌ＿ｉｄｘ＝８、ｕｓｅｄ＿ｉｄｘ＝０に更新する。

すると、調停部１２３は、受信キュー１３２におけるａｖａｉｌ＿ｉｄｘの更新により、受信バッファ１３４の割当を検知する。そして、調停部１２３は、中継機能を担うＦＰＧＡ１０４用の受信キュー１２１に、例えば、仮想マシン１３０が設定した受信バッファ１３４の記憶領域の総数の半分（この例では、８÷２＝４）を設定する。すなわち、調停部１２３は、デスクリプタ１２１ａにおいて、ａｖａｉｌ＿ｉｄｘ＝４に更新する。調停部１２３は、ＦＰＧＡ１０４に対して割り当てたデスクリプタ１３２ａ上の終端インデックス＝４と、デスクリプタ１２１ａのａｖａｉｌ＿ｉｄｘ＝４との組（４，４）を、インデックスヒストリ１２５のＦＰＧＡ１０４（ＦＰＧＡ＃１）の先頭の欄に設定する。ただし、調停部１２３は、ＦＰＧＡ１０４に割り当てる記憶領域の数を他の数としてもよい。

調停部１２３は、ＦＰＧＡ１０５から受信バッファ１３４の割当要求がある場合、次の処理を実行する。調停部１２３は、受信バッファ１３４の未割当領域の先頭（本例の場合、インデックス＝４）から要求数分の記憶領域をＦＰＧＡ１０５に設定する。例えば、要求数＝２のとき、調停部１２３は、インデックス管理情報１２６における要求数を、０から２に更新する。そして、調停部１２３は、デスクリプタ１２２ａにおいて、ａｖａｉｌ＿ｉｄｘ＝２に更新する。調停部１２３は、ＦＰＧＡ１０５に対して割り当てたデスクリプタ１３２ａ上の終端インデックス＝６と、デスクリプタ１２２ａのａｖａｉｌ＿ｉｄｘ＝２との組（６，２）を、インデックスヒストリ１２５のＦＰＧＡ１０５（ＦＰＧＡ＃２）の欄の先頭に設定する。調停部１２３は、インデックス管理情報１２６の要求数から、今回割り当てた記憶領域の数を減算する。例えば、調停部１２３は、今回２つの記憶領域をＦＰＧＡ１０５に割り当てたので、要求数＝２−２＝０に更新する。

図１１は、調停部による分配処理の例（続き）を示す図である。
続いて、ＦＰＧＡ１０４は、受信キュー１２１のデスクリプタ１２１ａで割り当てられているａｖａｉｌ＿ｉｄｘの小さい方から順に、当該ａｖａｉｌ＿ｉｄｘに対応する受信バッファ１３４の記憶領域にデータを書き込む。例えば、ＦＰＧＡ１０４は、受信バッファ１３４の０≦ｉ＜２の記憶領域にデータを書き込んだとする。そして、ＦＰＧＡ１０４は、デスクリプタ１２１ａのｕｓｅｄ＿ｉｄｘを０から２に更新する。

調停部１２３は、後述される調停処理により、ｆｐｇａ１ ｌａｓｔ＿ｕｓｅｄ＿ｉｄｘを０から２に更新するとともに、受信キュー１３２のデスクリプタ１３２ａにおけるｕｓｅｄ＿ｉｄｘを０から２に更新する。

仮想マシン１３０は、デスクリプタ１３２ａにおけるｕｓｅｄ＿ｉｄｘ＝２により、受信バッファ１３４の先頭インデックス（この場合は０）を起点に、０≦ｉ＜２に対応する記憶領域にデータが書き込まれたことを検出し、当該データを処理する。仮想マシン１３０は、該当のデータに対する処理が完了すると、受信バッファ１３４の０≦ｉ＜２に対応する記憶領域を解放する。仮想マシン１３０は、受信バッファ１３４の記憶領域を解放すると、解放した分の記憶領域を受信バッファ１３４に補充する。その結果、受信バッファ１３４に対して、デスクリプタ１３２ａの先頭インデックス＝２、終端インデックス＝１０となる。更に、デスクリプタ１３２ａのａｖａｉｌ＿ｉｄｘは８から１０に更新される。

調停部１２３は、デスクリプタ１３２ａのａｖａｉｌ＿ｉｄｘの更新を検知すると、インデックスヒストリ１２５において、デスクリプタ１３２ａにおける割当終端インデックスの小さい方であるＦＰＧＡ１０４に対応する記憶領域の解放を検知する。そして、調停部１２３は、受信バッファ１３４の記憶領域の総数の半分（この例では、４）になるまで、ＦＰＧＡ１０４に対して受信バッファ１３４の記憶領域を追加で割り当てる（この場合、追加の割当数は２である）。調停部１２３は、デスクリプタ１２１ａにおいて、ａｖａｉｌ＿ｉｄｘ＝４＋２＝６に更新する。調停部１２３は、ＦＰＧＡ１０４に対して割り当てたデスクリプタ１３２ａ上の終端インデックス＝６＋２＝８とデスクリプタ１２１ａのａｖａｉｌ＿ｉｄｘ＝６との組（８，６）を、インデックスヒストリ１２５のＦＰＧＡ１０４（ＦＰＧＡ＃１）の２番目の欄に設定する。

このように、調停部１２３は、ＦＰＧＡ１０４，１０５の各々に、受信バッファ１３４の記憶領域を割り当てる。
図１２は、調停部による調停処理の例を示す図である。

調停処理は、ＦＰＧＡ１０４によるデスクリプタ１２１ａのｕｓｅｄ＿ｉｄｘの更新、または、ＦＰＧＡ１０５によるデスクリプタ１２２ａのｕｓｅｄ＿ｉｄｘの更新に応じて、デスクリプタ１３２ａのｕｓｅｄ＿ｉｄｘを更新する処理である。以下では、図１１の状態に続く処理を説明するが、図１１においてデスクリプタ１２１ａのｕｓｅｄ＿ｉｄｘが０から２に更新された場合も下記と同様の処理となる。

ＦＰＧＡ１０４は、受信キュー１２１のデスクリプタ１２１ａで割り当てられているａｖａｉｌ＿ｉｄｘの小さい方から順に、当該ａｖａｉｌ＿ｉｄｘに対応する受信バッファ１３４の記憶領域にデータを書き込む。

ここで、例えば、調停部１２３はインデックスヒストリ１２５のＦＰＧＡ１０４の先頭データと、インデックス管理情報１２６のｆｐｇａ１ ｌａｓｔ＿ｕｓｅｄ＿ｉｄｘから、受信バッファ１３４のうちＦＰＧＡ１０４に割当済領域の先頭インデックスを計算する。インデックスヒストリ１２５のＦＰＧＡ１０４の先頭データが（４，４）で、ｆｐｇａ１ ｌａｓｔ＿ｕｓｅｄ＿ｉｄｘ＝２の場合、受信バッファ１３４のうちＦＰＧＡ１０４に割当済の領域の先頭インデックスは、４−（４−２）＝２である。そして、調停部１２３は、受信バッファ１３４のうち、ＦＰＧＡ１０４に割り当てられている当該先頭インデックスに対応する記憶領域からデータを書き込むようにＦＰＧＡ１０４に指示する。インデックスヒストリ１２５のＦＰＧＡ１０４の先頭データで示される記憶領域だけでは書き込み可能サイズが不足することもある。この場合、調停部１２３は、インデックスヒストリ１２５のＦＰＧＡ１０４の２番目のデータを用いて、受信バッファ１３４の書き込み可能な記憶領域を特定する。

例えば、ＦＰＧＡ１０４は、受信バッファ１３４の２≦ｉ＜４の記憶領域にデータを書き込んだとする。そして、ＦＰＧＡ１０４は、デスクリプタ１２１ａのｕｓｅｄ＿ｉｄｘを２から４に更新する。

調停部１２３は、インデックスヒストリ１２５のＦＰＧＡ１０４，１０５の各々の先頭データにおけるデスクリプタ１３２ａ側のインデックス（図１２の例では、４と６）を比較し、小さい方のインデックスに対応するＦＰＧＡ（ＦＰＧＡ１０４）を選択する。

調停部１２３は、選択したＦＰＧＡに関して、インデックスヒストリ１２５のＦＰＧＡ側のデスクリプタのインデックスをＨとし、下記の式（１）によりｃｏｕｎｔを求める。
ｃｏｕｎｔ＝ＭＩＮ（ｕｓｅｄ＿ｉｄｘ，Ｈ）−ｌａｓｔ＿ｕｓｅｄ＿ｉｄｘ ・・・（１）
ここで、ＭＩＮは、引数のうちの最小値をとる関数である。式（１）におけるｕｓｅｄ＿ｉｄｘは、選択したＦＰＧＡ側のデスクリプタ（デスクリプタ１２１ａまたはデスクリプタ１２２ａ）のｕｓｅｄ＿ｉｄｘである。式（１）におけるｌａｓｔ＿ｕｓｅｄ＿ｉｄｘは、インデックス管理情報１２６における、選択したＦＰＧＡに対応する値となる。

調停部１２３は、ｃｏｕｎｔ≧１の場合、デスクリプタ１３２ａのｕｓｅｄ＿ｉｄｘ、および、該当のＦＰＧＡに対応するｌａｓｔ＿ｕｓｅｄ＿ｉｄｘの各々に、ｃｏｕｎｔを加算する。

そして、調停部１２３は、該当のＦＰＧＡに関して、ｌａｓｔ＿ｕｓｅｄ＿ｉｄｘがＨと等しくなった場合に、インデックスヒストリ１２５から該当のＦＰＧＡの先頭データを削除する。

図１２の例では、インデックスヒストリ１２５からＦＰＧＡ１０４が選択される。そして、ｃｏｕｎｔ＝ＭＩＮ（４，４）−２＝４−２＝２となる。このため、調停部１２３は、デスクリプタ１３２ａにおけるｕｓｅｄ＿ｉｄｘを２＋ｃｏｕｎｔ＝４に更新する。また、調停部１２３は、インデックス管理情報１２６におけるｆｐｇａ１ ｌａｓｔ＿ｕｓｅｄ＿ｉｄｘを２＋ｃｏｕｎｔ＝２＋２＝４に更新する。ここで、ｆｐｇａ１ ｌａｓｔ＿ｕｓｅｄ＿ｉｄｘ＝４は、Ｈ＝４に等しくなるので、調停部１２３は、インデックスヒストリ１２５のＦＰＧＡ１０４の先頭データ（４，４）を削除する。すると、インデックスヒストリ１２５では、ＦＰＧＡ１０４に対して、（８，６）が先頭データとなる。

図１３は、調停部による調停処理の例（続き）を示す図である。
続いて、ＦＰＧＡ１０５は、受信キュー１２２のデスクリプタ１２２ａで割り当てられているａｖａｉｌ＿ｉｄｘの小さい方から順に、当該ａｖａｉｌ＿ｉｄｘに対応する受信バッファ１３４の記憶領域にデータを書き込む。

ここで、例えば、調停部１２３はインデックスヒストリ１２５のＦＰＧＡ１０５の先頭データと、インデックス管理情報１２６のｆｐｇａ２ ｌａｓｔ＿ｕｓｅｄ＿ｉｄｘから、受信バッファ１３４のうちＦＰＧＡ１０５に割当済領域の先頭インデックスを計算する。インデックスヒストリ１２５のＦＰＧＡ１０５の先頭データが（６，２）で、ｆｐｇａ２ ｌａｓｔ＿ｕｓｅｄ＿ｉｄｘ＝０の場合、受信バッファ１３４のうちＦＰＧＡ１０５に割当済の領域の先頭インデックスは、６−（２−０）＝４である。そして、調停部１２３は、受信バッファ１３４のうち、ＦＰＧＡ１０５に割り当てられている当該先頭インデックスに対応する記憶領域からデータを書き込むようにＦＰＧＡ１０５に指示する。インデックスヒストリ１２５のＦＰＧＡ１０５の先頭データで示される記憶領域だけでは書き込み可能サイズが不足することもある。この場合、調停部１２３は、インデックスヒストリ１２５のＦＰＧＡ１０５の２番目のデータを用いて、受信バッファ１３４の書き込み可能な記憶領域を特定する。

例えば、ＦＰＧＡ１０５は、受信バッファ１３４の４≦ｉ＜６の記憶領域にデータを書き込んだとする。そして、ＦＰＧＡ１０５は、デスクリプタ１２２ａのｕｓｅｄ＿ｉｄｘを０から２に更新する。

調停部１２３は、インデックスヒストリ１２５のＦＰＧＡ１０４，１０５の各々の先頭データにおけるデスクリプタ１３２ａ側のインデックス（図１３の例では、８と６）を比較し、小さい方のインデックスに対応するＦＰＧＡ（ＦＰＧＡ１０５）を選択する。

調停部１２３は、選択したＦＰＧＡ１０５に関して、式（１）によりｃｏｕｎｔを求める。この例では、ｃｏｕｎｔ＝ＭＩＮ（２，２）−０＝２である。
調停部１２３は、ｃｏｕｎｔ＝２≧１であるため、デスクリプタ１３２ａのｕｓｅｄ＿ｉｄｘを、４＋ｃｏｕｎｔ＝４＋２＝６に更新する。また、調停部１２３は、インデックス管理情報１２６におけるｆｐｇａ２ ｌａｓｔ＿ｕｓｅｄ＿ｉｄｘを０＋ｃｏｕｎｔ＝０＋２＝２に更新する。ここで、ｆｐｇａ２ ｌａｓｔ＿ｕｓｅｄ＿ｉｄｘ＝２は、Ｈ＝２に等しくなるので、調停部１２３は、インデックスヒストリ１２５のＦＰＧＡ１０５の先頭データ（６，２）を削除する。

このように、調停部１２３は、調停処理を行う。
次に、サーバ１００の処理手順を説明する。以下では、仮想マシン１３０を宛先とするデータを受信した場合を例示するが、他の仮想マシンを宛先とするデータを受信した場合も同様の手順となる。まず、ＦＰＧＡ１０４，１０５の処理手順を説明する。

図１４は、中継機能用ＦＰＧＡの処理の例を示すフローチャートである。
（Ｓ１０）ＦＰＧＡ１０４は、物理ポート１０９ａを介して、データを受信する。
（Ｓ１１）ＦＰＧＡ１０４は、受信したデータが拡張処理対象であるか否かを判定する。拡張処理対象である場合、ステップＳ１２に処理が進む。拡張処理対象でない場合、ステップＳ１３に処理が進む。例えば、ＦＰＧＡ１０４は、受信したデータのヘッダ情報などを基に、ヘッダ情報に対するルールによって予め定められたアクションを特定することで、受信したデータが拡張処理対象であるか否かを判定する。

（Ｓ１２）ＦＰＧＡ１０４は、受信したデータに対して中継処理結果として取得される、宛先仮想ポート番号を付加し、付加後のデータを、拡張処理用のＦＰＧＡ１０５に転送する。そして、中継機能用ＦＰＧＡの処理が終了する。

（Ｓ１３）ＦＰＧＡ１０４は、受信バッファ１３４の格納先インデックスを調停部１２３に問い合わせる。ＦＰＧＡ１０４は、受信バッファ１３４の格納先インデックスを調停部１２３から取得する。

（Ｓ１４）ＦＰＧＡ１０４は、受信バッファ１３４の格納先インデックスに対応する記憶領域に、受信したデータを書き込む（ＤＭＡ転送）。
（Ｓ１５）ＦＰＧＡ１０４は、ＦＰＧＡ１０４（ＦＰＧＡ＃１）側のｕｓｅｄ＿ｉｄｘを更新する。すなわち、ＦＰＧＡ１０４は、デスクリプタ１２１ａのｕｓｅｄ＿ｉｄｘに、データを書き込んだ記憶領域の数（当該記憶領域に対応するインデックスの数）を加算する。そして、中継機能用ＦＰＧＡの処理が終了する。

図１５は、拡張機能用ＦＰＧＡの処理の例を示すフローチャートである。
（Ｓ２０）ＦＰＧＡ１０５は、中継機能用ＦＰＧＡ（すなわち、ＦＰＧＡ１０４）から拡張処理対象のデータを受信する。

（Ｓ２１）ＦＰＧＡ１０５は、拡張処理の実行を開始する。ＦＰＧＡ１０５は、ステップＳ２１で開始した拡張処理と、下記のステップＳ２２〜Ｓ２４とを並列に行える。
（Ｓ２２）ＦＰＧＡ１０５は、ステップＳ２０で受信したデータのサイズに応じた拡張処理後のデータの書き込みサイズを求め、当該書き込みサイズに基づいて受信バッファ１３４の記憶領域の要求数を求める。ＦＰＧＡ１０５は、拡張処理後データの出力先の仮想ポート１４３ａに対応する受信バッファ１３４の記憶領域の要求数を更新する。仮想ポート毎の要求数は前述のように要求数カウンタ１９１に登録されている。

（Ｓ２３）ＦＰＧＡ１０５は、ステップＳ２２で求めた要求数を含む、受信バッファ１３４の記憶領域の割当要求を調停部１２３に通知する。
（Ｓ２４）ＦＰＧＡ１０５は、受信バッファ１３４の記憶領域の割当結果を調停部１２３から取得する。

（Ｓ２５）ＦＰＧＡ１０５は、拡張処理が完了すると、拡張処理後のデータを、ＦＰＧＡ１０５に割り当てられた受信バッファ１３４の記憶領域に出力する（ＤＭＡ転送）。
（Ｓ２６）ＦＰＧＡ１０５は、ＦＰＧＡ１０５（ＦＰＧＡ＃２）側のｕｓｅｄ＿ｉｄｘを更新する。すなわち、ＦＰＧＡ１０５は、デスクリプタ１２２ａのｕｓｅｄ＿ｉｄｘに、データを書き込んだ記憶領域の数（当該記憶領域に対応するインデックスの数）を加算する。そして、拡張機能用ＦＰＧＡの処理が終了する。

次に、調停部１２３の処理手順を説明する。以下では、図中、仮想マシンをＶＭ（Virtual Machine）と略記することがある。
図１６は、中継機能用ＦＰＧＡに対する分配処理の例を示すフローチャートである。

（Ｓ３０）調停部１２３は、仮想マシン（ＶＭ）１３０による受信バッファ１３４の割当を検出する。例えば、前述のように、調停部１２３は、仮想マシン１３０の起動後、デスクリプタ１３２ａのａｖａｉｌ＿ｉｄｘが更新されたことを検出することで、仮想マシン１３０による受信バッファ１３４の割当を検出する。

（Ｓ３１）調停部１２３は、ＦＰＧＡ１０４（ＦＰＧＡ＃１）に受信バッファ１３４のうちの所定サイズを割り当てる。すなわち、調停部１２３は、割り当てに応じて、ＦＰＧＡ１０４に対応する受信キュー１２１のデスクリプタ１２１ａにおけるａｖａｉｌ＿ｉｄｘを更新する。所定サイズは、例えば、受信バッファ１３４の総サイズのうちの半分である（所定サイズは、他の値でもよい）。調停部１２３は、インデックスヒストリ１２５において、ＦＰＧＡ１０４に対し、デスクリプタ１３２ａの今回割り当てた記憶領域の終端インデックスと、デスクリプタ１２１ａのａｖａｉｌ＿ｉｄｘの組を記録する。そして、ステップＳ３０に処理が進む。

なお、ステップＳ３０では、受信バッファ１３４の一部が解放された場合にも、仮想マシン１３０により解放された領域に対して新たな領域が割り当てられることになる。仮想マシン１３０による新領域の割り当て時にＦＰＧＡ１０４への割り当て領域のサイズが所定サイズに達していない場合、ステップＳ３１において、調停部１２３は、ＦＰＧＡ１０４に対して、所定サイズとなるまで追加分の記憶領域を割り当てる。調停部１２３は、割り当てに応じて、デスクリプタ１２１ａにおけるａｖａｉｌ＿ｉｄｘを更新する。調停部１２３は、インデックスヒストリ１２５において、ＦＰＧＡ１０４に対し、今回割り当てた記憶領域に対応する、デスクリプタ１３２ａにおける終端インデックスと、デスクリプタ１２１ａのａｖａｉｌ＿ｉｄｘの組を記録する。

図１７は、拡張機能用ＦＰＧＡに対する分配処理の例を示すフローチャートである。
（Ｓ４０）調停部１２３は、ＦＰＧＡ１０５（ＦＰＧＡ＃２）から受信バッファ１３４の記憶領域の割当要求を受信する。

（Ｓ４１）調停部１２３は、インデックス管理情報１２６におけるＦＰＧＡ１０５（ＦＰＧＡ＃２）の要求数に、割当要求に含まれる要求数を加算する。
（Ｓ４２）調停部１２３は、ＦＰＧＡ１０５（ＦＰＧＡ＃２）に、受信バッファ１３４の未割当領域を先頭から順に割り当てる。調停部１２３は、ＦＰＧＡ１０５に対応する受信キュー１２２のデスクリプタ１２２ａのａｖａｉｌ＿ｉｄｘを割り当てた記憶領域の分だけ更新する。調停部１２３は、インデックスヒストリ１２５において、ＦＰＧＡ１０５に対し、今回割り当てた記憶領域に対応する、デスクリプタ１３２ａにおける終端インデックスと、デスクリプタ１２２ａのａｖａｉｌ＿ｉｄｘの組を記録する。

（Ｓ４３）調停部１２３は、インデックス管理情報１２６におけるＦＰＧＡ１０５（ＦＰＧＡ＃２）の要求数から、ステップＳ４２で割り当てた割当済数を減算する。
（Ｓ４４）調停部１２３は、インデックス管理情報１２６における要求数が０であるか否かを判定する。要求数≠０の場合、ステップＳ４２に処理が進む。要求数＝０の場合、拡張機能用ＦＰＧＡに対する分配処理が終了する。

図１８は、調停処理の例を示すフローチャートである。
調停部１２３は、例えば、デスクリプタ１２１ａのｕｓｅｄ＿ｉｄｘまたはデスクリプタ１２２ａのｕｓｅｄ＿ｉｄｘが更新されたときに、あるいは、所定の周期で下記の手順を実行する。

（Ｓ５０）調停部１２３は、インデックスヒストリ１２５の両ＦＰＧＡの先頭データの仮想マシン（ＶＭ）１３０側インデックスを比較して、インデックスが小さい方のＦＰＧＡを選択する。ここで、仮想マシン１３０側インデックスは、デスクリプタ１３２ａにおける、各ＦＰＧＡに対する割当済領域の終端インデックスを示す。

（Ｓ５１）調停部１２３は、ステップＳ５０で選択したＦＰＧＡに関して、インデックスヒストリ１２５の先頭データのＦＰＧＡ側インデックスをＨとして、式（１）によりｃｏｕｎｔを計算する。

（Ｓ５２）調停部１２３は、ｃｏｕｎｔ≧１であるか否かを判定する。ｃｏｕｎｔ≧１の場合、ステップＳ５３に処理が進む。ｃｏｕｎｔ＜１の場合、調停処理が終了する。
（Ｓ５３）調停部１２３は、仮想マシン１３０側ｕｓｅｄ＿ｉｄｘ（デスクリプタ１３２ａにおけるｕｓｅｄ＿ｉｄｘ）と、インデックス管理情報１２６における該当のＦＰＧＡのｌａｓｔ＿ｕｓｅｄ＿ｉｄｘの各々にｃｏｕｎｔを加算する。

（Ｓ５４）調停部１２３は、該当のＦＰＧＡに関してｌａｓｔ＿ｕｓｅｄ＿ｉｄｘ＝Ｈであるか否かを判定する。ｌａｓｔ＿ｕｓｅｄ＿ｉｄｘ＝Ｈである場合、ステップＳ５５に処理が進む。ｌａｓｔ＿ｕｓｅｄ＿ｉｄｘ≠Ｈである場合、調停処理が終了する。

（Ｓ５５）調停部１２３は、インデックスヒストリ１２５から該当のＦＰＧＡの先頭データを削除する。そして、調停処理が終了する。
このように、調停部１２３は、ＦＰＧＡ１０４による受信バッファ１３４に対するデータの書き込み、または、ＦＰＧＡ１０５による受信バッファ１３４に対する拡張処理後のデータの書き込みを検出する。すると、調停部１２３は、仮想マシン１３０により参照される、受信バッファ１３４のうちの書き込み済の記憶領域を示す情報（デスクリプタ１３２ａのｕｓｅｄ＿ｉｄｘ）を更新することで、仮想マシン１３０に当該書き込み済の記憶領域を通知する。デスクリプタ１３２ａは、仮想マシン１３０により参照される既存の情報である。調停部１２３の調停処理によって、仮想マシン１３０の処理に影響を及ぼさないように、ＦＰＧＡ１０４，１０５の両方からの受信バッファ１３４への書き込みを可能にできる。

次に、仮想マシン１３０による受信処理を説明する。他の仮想マシンも同様の手順を実行する。
図１９は、仮想マシンの受信処理の例を示すフローチャートである。

（Ｓ６０）仮想マシン１３０は、受信バッファ１３４のうち、ＶＭ側ｕｓｅｄ＿ｉｄｘ（デスクリプタ１３２ａにおけるｕｓｅｄ＿ｉｄｘ）で示される記憶領域に格納された受信データに対する所定の処理を実行する。

（Ｓ６１）仮想マシン１３０は、受信バッファ１３４における処理済領域を解放する。
（Ｓ６２）仮想マシン１３０は、解放した分の記憶領域を受信バッファ１３４に割り当てる。仮想マシン１３０は、新たに割り当てた分だけ、デスクリプタ１３２ａのａｖａｉｌ＿ｉｄｘを更新する。そして、仮想マシン１３０の受信処理が終了する。

図２０は、バスを介する通信の例を示す図である。
調停部１２３の制御により、ＦＰＧＡ１０４，１０５の各々は、仮想マシン１３０の受信バッファ１３４への書き込みを行える。例えば、ＦＰＧＡ１０４は、受信したデータが拡張処理対象である場合、バス１１１を介して、当該データをＦＰＧＡ１０５に転送する。ＦＰＧＡ１０５は、当該データに対して拡張処理を実行し、拡張処理後のデータを、仮想マシン１３０の受信バッファ１３４に書き込む。これにより、仮想マシン１３０は、当該データに対する受信処理を行える。

図２１は、バスを介する通信の比較例を示す図である。
比較例では、ＦＰＧＡ１０４のみが受信バッファ１３４への書き込みを行う場合を考える。例えば、ＦＰＧＡ１０４は、受信したデータが拡張処理対象である場合、バス１１１を介して、当該データをＦＰＧＡ１０５に転送する。ＦＰＧＡ１０５は、当該データに対して拡張処理を実行し、拡張処理後のデータを、ＦＰＧＡ１０４に転送する。ＦＰＧＡ１０４は、拡張処理後のデータを仮想マシン１３０の受信バッファ１３４に書き込む。これにより、仮想マシン１３０は、当該データに対する受信処理を行える。

図２１の比較例では、拡張処理対象のデータについて、ＦＰＧＡ１０５からＦＰＧＡ１０４へのバス１１１を介した折り返しの通信が発生する。この場合、拡張処理対象のデータ量が多いと、バス１１１の通信帯域の消費量が過大になる可能性がある。バス１１１の負荷の増大は、サーバ１００の全体の性能低下の要因になる。

そこで、図２０で例示したように、サーバ１００は、ＦＰＧＡ１０４だけでなく、ＦＰＧＡ１０５から、仮想マシン１３０の受信バッファ１３４への直接の書き込みを可能にすることで、ＦＰＧＡ１０５からＦＰＧＡ１０４に対する折り返しの通信を抑制する。このため、バス１１１の通信帯域の消費量を削減でき、バス１１１の通信帯域の過剰消費によるサーバ１００の性能低下を抑制できる。

ところで、ＦＰＧＡ１０４，１０５の双方から受信バッファ１３４への書き込みを可能にするため、例えば、ロック変数や不可分（アトミック）命令を用いた排他アクセスを行うなどのソフトウェア的手法を採ることも考えられる。しかし、デバイスからバス１１１を介したメモリアクセスはオーバヘッドが多大なため、通常は１対１のアクセスであることを利用して、インデックスを数十〜１００サイクル毎に読み込み、アクセス遅延を抑制する。しかし、ＦＰＧＡ１０４，１０５のように複数デバイスからの排他アクセスでは、ロック変数やインデックスに毎サイクルアクセスすることになり、オフロード時は性能が劇的に低下する可能性がある。このため、排他アクセスのような手法を適用することはできない。

また、例えば、単純に、ＦＰＧＡ１０４，１０５の両方に対して、例えば、受信バッファ１３４の均等分配や比率分配により所定サイズの記憶領域を常に割り当てるように制御することも考えられる。しかし、受信バッファ１３４をＦＩＦＯにより処理する際に、データ未書き込みの記憶領域よりも後ろに、データ書き込み済の他の記憶領域が存在すると、データ未書き込みの記憶領域が書き込み済にならないと、他の記憶領域に書き込まれたデータを処理できない。したがって、例えば、ＦＰＧＡ１０５の割当領域に対する書き込みが発生するまで、当該割当領域よりも後ろに存在するＦＰＧＡ１０４の割当領域に書き込み済のデータに対する処理遅延が生じることがある。

これに対し、調停部１２３は、中継機能のオフロード先であるＦＰＧＡ１０４には、所定サイズの記憶領域を継続的に割り当てる。そして、調停部１２３は、拡張機能のオフロード先であるＦＰＧＡ１０５に対しては、割当要求があったときに、要求サイズに応じた受信バッファ１３４の記憶領域を割り当てる。これにより、上記処理遅延を低減できる。

ＦＰＧＡ１０４に所定サイズの割当を維持する理由は、中継機能を担うＦＰＧＡ１０４から受信バッファ１３４に書き込まれるデータは継続的に発生することが見込まれるためである。また、ＦＰＧＡ１０５に対して、書き込み対象のデータが発生するときに記憶領域を割り当てる理由は、中継機能は拡張機能に付随する機能であり、ＦＰＧＡ１０４が外部から受信したデータの全てが拡張機能の対象になるわけではないためである。

また、調停部１２３は、受信バッファ１３４（シングルキュー）を用いる仮想マシン１３０の処理への影響を及ぼさないように、ＦＰＧＡ１０４，１０５へのバッファ領域の割当を行う。このため、仮想マシン１３０側の改造を要しない。

上記のように、調停部１２３は、仮想マシンがもつ受信用のシングルキュー（受信バッファ１３４）に対して、性能低下なしで複数デバイスから安全にアクセスする手順を提供する。これにより、拡張機能を利用しないフローは中継機能側ＦＰＧＡから、拡張機能を利用するフローは拡張機能側ＦＰＧＡから、仮想マシンに対する直接のデータ転送を実現する。こうして、仮想マシンに変更を加えることなく、仮想マシンの受信フローの拡張機能利用によるバス１１１上の折り返しデータ量を削減できる。

なお、第１の実施の形態の情報処理は、プロセッサ１２にプログラムを実行させることで実現できる。また、第２の実施の形態の情報処理は、ＣＰＵ１０１にプログラムを実行させることで実現できる。プログラムは、コンピュータ読み取り可能な記録媒体５３に記録できる。

例えば、プログラムを記録した記録媒体５３を配布することで、プログラムを流通させることができる。また、プログラムを他のコンピュータに格納しておき、ネットワーク経由でプログラムを配布してもよい。コンピュータは、例えば、記録媒体５３に記録されたプログラムまたは他のコンピュータから受信したプログラムを、ＲＡＭ１０２やＨＤＤ１０３などの記憶装置に格納し（インストールし）、当該記憶装置からプログラムを読み込んで実行してもよい。

１ 情報処理装置
１０ ハードウェア
１１ メモリ
１１ａ 受信バッファ
１２ プロセッサ
１３，１４ コプロセッサ
１３ａ 中継処理部
１４ａ 拡張処理部
１５ バス
２０ ソフトウェア
２１ 仮想マシン

Claims (9)

1. 自装置で動作する仮想マシンを宛先とするデータが書き込まれる受信バッファを備えるメモリと、
   仮想スイッチの中継処理のオフロード先である第１のコプロセッサに、前記受信バッファの第１の記憶領域を継続的に割り当て、前記仮想スイッチの拡張処理のオフロード先である第２のコプロセッサにも、前記第２のコプロセッサから前記受信バッファの割当要求を受け付けたときに、前記受信バッファの第２の記憶領域を割り当てるプロセッサと、
   を有する情報処理装置。
2. 前記プロセッサは、
   前記第１の記憶領域の少なくとも一部の領域が解放されると、解放された領域のサイズに応じた追加の記憶領域を前記第１のコプロセッサに割り当て、
   前記受信バッファの記憶領域の割り当て順に、前記記憶領域に書き込まれたデータを処理し、処理済の前記記憶領域を解放する、
   請求項１記載の情報処理装置。
3. 前記プロセッサは、前記第２のコプロセッサに、前記割当要求で要求されるサイズの前記第２の記憶領域を割り当てる、
   請求項１または２記載の情報処理装置。
4. 前記仮想マシンを宛先とする前記データを受信すると、前記データが前記拡張処理の対象であるか否かを判定し、前記データが前記拡張処理の対象である場合に前記第２のコプロセッサに前記データを転送し、前記データが前記拡張処理の対象でない場合に前記データを前記第１の記憶領域に書き込む前記第１のコプロセッサと、
   前記第１のコプロセッサから前記拡張処理の対象の前記データを受信し、前記データに対して前記拡張処理を行い、前記拡張処理後の前記データを前記第２の記憶領域に書き込む前記第２のコプロセッサと、
   を更に有する請求項１乃至３の何れか１項に記載の情報処理装置。
5. 前記第２のコプロセッサは、前記第１のコプロセッサから前記拡張処理の対象の前記データを受信すると、前記データに対する前記拡張処理を開始するとともに、前記割当要求を前記プロセッサに通知する、
   請求項４記載の情報処理装置。
6. 前記プロセッサは、前記第１のコプロセッサによる前記受信バッファに対する前記データの書き込み、または、前記第２のコプロセッサによる前記受信バッファに対する前記拡張処理後の前記データの書き込みを検出すると、前記仮想マシンにより参照される、前記受信バッファのうちの書き込み済の記憶領域を示す情報を更新することで、前記仮想マシンに前記書き込み済の記憶領域を通知する、
   請求項１乃至５の何れか１項に記載の情報処理装置。
7. 前記受信バッファは、シングルキューである、
   請求項１乃至６の何れか１項に記載の情報処理装置。
8. コンピュータが、
   仮想スイッチの中継処理のオフロード先である第１のコプロセッサに、前記コンピュータで動作する仮想マシンを宛先とするデータが書き込まれる受信バッファの第１の記憶領域を継続的に割り当て、
   前記仮想スイッチの拡張処理のオフロード先である第２のコプロセッサにも、前記第２のコプロセッサから前記受信バッファの割当要求を受け付けたときに、前記受信バッファの第２の記憶領域を割り当てる、
   情報処理方法。
9. コンピュータに、
   仮想スイッチの中継処理のオフロード先である第１のコプロセッサに、前記コンピュータで動作する仮想マシンを宛先とするデータが書き込まれる受信バッファの第１の記憶領域を継続的に割り当て、
   前記仮想スイッチの拡張処理のオフロード先である第２のコプロセッサにも、前記第２のコプロセッサから前記受信バッファの割当要求を受け付けたときに、前記受信バッファの第２の記憶領域を割り当てる、
   処理を実行させる仮想マシン接続管理プログラム。

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