JP2021019157A

JP2021019157A - Silicon carbide semiconductor device and manufacturing method of silicon carbide semiconductor device

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Publication number: JP2021019157A
Application number: JP2019135544A
Authority: JP
Inventors: 智教水島; Tomokazu Mizushima
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2019-07-23
Filing date: 2019-07-23
Publication date: 2021-02-15
Anticipated expiration: 2039-07-23
Also published as: JP7419695B2

Abstract

To provide a silicon carbide semiconductor device and a manufacturing method of the silicon carbide semiconductor device which can improve the trade-off relation between the low on-resistance and the low switching loss.SOLUTION: A minority carrier lifetime distribution 41 of an n- type epitaxial layer 22 constituting an n- type drift region 1 is uniformly long in the depth direction in a first region 31 on an emitter side and uniformly short in the depth direction in a second region 32 on a collector side. With this minority carrier lifetime distribution 41, the minority carrier concentration of the n-type drift region 1 has a concentration distribution 42 which is low on the collector side 42b and high on the emitter side 42a. By diffusing carbon atoms ion-implanted from the front surface of the n- type epitaxial substrate being the n- type epitaxial layer 22 only in the first region 31 to a prescribed depth d1 on the basis of the temperature and time of the annealing by the subsequent annealing, the minority carrier lifetime is extended only in the first region 31.SELECTED DRAWING: Figure 1

Description

この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。 The present invention relates to a silicon carbide semiconductor device and a method for manufacturing a silicon carbide semiconductor device.

従来、炭化珪素（ＳｉＣ）を半導体材料としたＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ。以下、ＳｉＣ−ＩＧＢＴとする）では、耐圧（耐電圧）クラスに応じた厚いエピタキシャル層でドリフト領域が形成される。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。従来のＳｉＣ−ＩＧＢＴの構造について、プレーナゲート構造のｎチャネル型ＩＧＢＴを例に説明する。図７は、従来の炭化珪素半導体装置の構造を示す説明図である。 Conventionally, in IGBTs (Insulated Gate Bipolar Transistors: Insulated Gate Bipolar Transistors; hereinafter referred to as SiC-IGBTs) using silicon carbide (SiC) as a semiconductor material, a drift region is formed with a thick epitaxial layer according to the withstand voltage (withstand voltage) class. Is formed. The withstand voltage is the limit voltage at which the element does not malfunction or break. The structure of the conventional SiC-IGBT will be described by taking an n-channel IGBT having a planar gate structure as an example. FIG. 7 is an explanatory diagram showing the structure of a conventional silicon carbide semiconductor device.

図７の左側に従来のＳｉＣ−ＩＧＢＴの断面構造を示し、右側にｎ^-型ドリフト領域１０１の深さ方向における少数キャリア（正孔）ライフタイム分布１３１およびｎ^-型ドリフト領域１０１の深さ方向におけるオン動作時の少数キャリア濃度分布１３２を示す。深さ方向とは、半導体基板１１０の主面と直交する方向（縦方向）である。図７に示す従来の炭化珪素半導体装置は、炭化珪素からなるエピタキシャル層１２１〜１２３を裏面側から順に積層した積層構造を有する半導体基板１１０を用いて作製（製造）されたＳｉＣ−ＩＧＢＴである。 Shows a cross-sectional structure of a conventional SiC-IGBT on the left side of FIG. 7, n the right ^- -type drift region 101 minority carriers (holes) lifetime distributions 131 and n in the depth direction of ^- the depth direction of the type drift region 101 The minority carrier concentration distribution 132 at the time of on-operation is shown. The depth direction is a direction (longitudinal direction) orthogonal to the main surface of the semiconductor substrate 110. The conventional silicon carbide semiconductor device shown in FIG. 7 is a SiC-IGBT manufactured (manufactured) using a semiconductor substrate 110 having a laminated structure in which epitaxial layers 121 to 123 made of silicon carbide are laminated in order from the back surface side.

半導体基板１１０は、ｐ⁺型コレクタ領域１１２、ｎ^-型ドリフト領域１０１およびｐ型ベース領域１０３となる各エピタキシャル層１２１〜１２３を裏面側から順に積層させた積層構造を有するエピタキシャル基板である。半導体基板１１０は、ｐ型エピタキシャル層１２３側の主面をおもて面とし、ｐ⁺型エピタキシャル層１２１側の主面を裏面とする。半導体基板１１０のおもて面側には、一般的なプレーナゲート構造のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）が設けられている。 The semiconductor substrate 110 is an epitaxial substrate having a laminated structure in which the epitaxial layers 121 to 123 serving as the p ⁺ type collector region 112, the n ^- type drift region 101, and the p-type base region 103 are laminated in order from the back surface side. The semiconductor substrate 110 has a main surface on the p-type epitaxial layer 123 side as a front surface and a main surface on the p ⁺ type epitaxial layer 121 side as a back surface. A MOS gate (insulated gate made of metal-oxide film-semiconductor) having a general planar gate structure is provided on the front surface side of the semiconductor substrate 110.

このように素子特性を決める重要な要素であるｎ^-型ドリフト領域１０１を結晶性の良いｎ^-型エピタキシャル層１２２で形成可能である。ｎ型キャリア蓄積層（ＣＳＬ：ＣａｒｒｉｅｒＳｔｏｒａｇｅＬａｙｅｒ）１０２およびｎ型フィールドストップ（ＦＳ：ＦｉｅｌｄＳｔｏｐ）領域１１１はそれぞれｎ^-型ドリフト領域１０１のエミッタ側およびコレクタ側に設けられている。符号１０３，１０５〜１０７は、それぞれｐ型ベース領域、ｐ⁺型コンタクト領域、ゲート絶縁膜およびゲート電極である。 As described above, the n ^- type drift region 101, which is an important factor for determining the device characteristics, can be formed by the n ^- type epitaxial layer 122 having good crystallinity. The n-type carrier storage layer (CSL: Carrier Store Layer) 102 and the n-type field stop (FS: Field Stop) region 111 are provided on the emitter side and collector side of the n ^- type drift region 101, respectively. Reference numerals 103 and 105 to 107 are a p-type base region, a p ⁺ type contact region, a gate insulating film, and a gate electrode, respectively.

しかしながら、ｎ^-型エピタキシャル層１２２中には、バンドギャップ中にエネルギー準位（深い準位）を形成し、キャリアライフタイムキラーとなるＺ_1/2センター等の結晶欠陥が存在する。この結晶欠陥の存在により、ｎ^-型ドリフト領域１０１の少数キャリア（正孔）ライフタイムは深さ方向に一様に短い分布１３１となっている。少数キャリアライフタイムが一様とは、プロセスのばらつきによって許容される誤差を含む範囲で少数キャリアライフタイムが略同じであることを意味する。 However, in the n ^- type epitaxial layer 122, there are crystal defects such as Z _1/2 center which forms an energy level (deep level) in the band gap and becomes a carrier lifetime killer. Due to the presence of this crystal defect, the minority carrier (hole) lifetime of the n ^- type drift region 101 has a uniformly short distribution 131 in the depth direction. Uniform minority carrier lifetime means that minority carrier lifetimes are approximately the same, including errors tolerated by process variability.

このｎ^-型ドリフト領域１０１の少数キャリアライフタイム分布１３１により、従来のＳｉＣ−ＩＧＢＴのオン動作時にｐ⁺型コレクタ領域１１２からｎ^-型ドリフト領域１０１へ少数キャリアが注入されても、ｎ^-型ドリフト領域１０１の少数キャリア濃度は、コレクタ側１３２ｂで高く、コレクタ側（ｐ⁺型コレクタ領域１１２側）１３２ｂからエミッタ側（ｎ⁺型エミッタ領域１０４側）１３２ａへ向かうにしたがって減少し、エミッタ側１３２ａで低い濃度分布１３２となる。 The minority carrier lifetime distribution 131 type drift region 101, during the ON operation of a conventional SiC-IGBT from p ⁺ -type collector region 112 n ^- ^- The n be the minority carriers to the type drift region 101 are injected, n ^- -type The minority carrier concentration in the drift region 101 is high on the collector side 132b, decreases from the collector side (p ⁺ type collector region 112 side) 132b toward the emitter side (n ⁺ type emitter region 104 side) 132a, and decreases toward the emitter side 132a. Has a low concentration distribution 132.

したがって、従来のＳｉＣ−ＩＧＢＴにおいて低ＲｏｎＡ（低オン抵抗）化を図るには、従来のＳｉＣ−ＩＧＢＴのオン動作時にコレクタ側からｎ^-型ドリフト領域１０１へ大量の少数キャリアが注入される必要がある。ＳｉＣ−ＩＧＢＴのオン動作時にｎ^-型ドリフト領域１０１の少数キャリア濃度を高くして、ｐ⁺型コレクタ領域１１２からｎ^-型ドリフト領域１０１への少数キャリア注入量を増大させるには、ｎ^-型ドリフト領域１０１の少数キャリアライフタイムを長くすればよい。 Therefore, in order to achieve low RonA (low on-resistance) in the conventional SiC-IGBT, it is necessary to inject a large amount of a small number of carriers from the collector side into the n ^- type drift region 101 when the conventional SiC-IGBT is on. is there. To increase the minority carrier concentration in the n ^- type drift region 101 during the ON operation of the SiC-IGBT and increase the minority carrier injection amount from the p ⁺ type collector region 112 to the n ^- type drift region 101, n ^- type The minority carrier lifetime of the drift region 101 may be lengthened.

通常、シリコン（Ｓｉ）エピタキシャル層の少数キャリアライフタイムは、数ｍｓ（ミリ秒）以上である。それに対して、炭化珪素エピタキシャル層の少数キャリアライフタイムは、室温（例えば２５℃程度）で１μｓ（マイクロ秒）以下程度であり、２５０℃程度でのアニール（熱処理）により伸長したとしても５μｓ以下程度までしか伸長されない。そこで、炭化珪素エピタキシャル層の少数キャリアライフタイムを長くする方法として、炭化珪素エピタキシャル層に炭素（Ｃ）原子をイオン注入（以下、炭素イオン注入とする）する方法が提案されている。 Generally, the minority carrier lifetime of the silicon (Si) epitaxial layer is several ms (milliseconds) or more. On the other hand, the minority carrier lifetime of the silicon carbide epitaxial layer is about 1 μs (microseconds) or less at room temperature (for example, about 25 ° C.), and about 5 μs or less even if it is extended by annealing (heat treatment) at about 250 ° C. Can only be stretched to. Therefore, as a method for prolonging the minority carrier lifetime of the silicon carbide epitaxial layer, a method of ion-implanting carbon (C) atoms into the silicon carbide epitaxial layer (hereinafter referred to as carbon ion implantation) has been proposed.

炭化珪素エピタキシャル層の、炭素イオン注入による少数キャリアライフタイムの伸長のメカニズムは、次の通りである。炭化珪素エピタキシャル層の主な結晶欠陥であるＺ_1/2センターは、炭化珪素エピタキシャル層中の炭素原子の欠損により発生する点欠陥（空孔）である。このため、炭化珪素エピタキシャル層に外部からイオン注入された炭素原子を、アニールにより当該炭化珪素エピタキシャル層の炭素原子の欠損箇所にはめ込んで、炭素原子の欠損により生じた点欠陥を減少させる。これによって、炭化珪素エピタキシャル層の少数キャリアライフタイムが伸長される。 The mechanism of extension of the minority carrier lifetime by carbon ion implantation of the silicon carbide epitaxial layer is as follows. The Z _1/2 center, which is the main crystal defect of the silicon carbide epitaxial layer, is a point defect (vacancy) generated by the loss of carbon atoms in the silicon carbide epitaxial layer. Therefore, the carbon atom ion-implanted into the silicon carbide epitaxial layer from the outside is fitted into the carbon atom defect portion of the silicon carbide epitaxial layer by annealing to reduce the point defect caused by the carbon atom defect. This extends the minority carrier lifetime of the silicon carbide epitaxial layer.

また、従来の炭化珪素半導体装置の製造方法として、炭化珪素エピタキシャル基板の反りを制御するためのイオン注入領域を形成する際に、当該イオン注入に用いる元素を炭素として、炭素をイオン注入した領域において炭化珪素結晶中のライフタイムキラーとなる欠陥を減少させる方法が提案されている（例えば、下記特許文献１（第００４５，００９２〜００９７段落）参照。）。下記特許文献１では、エピタキシャル基板の反りを制御するための最適な注入条件を選択するために、エピタキシャル基板の裏面から炭素をイオン注入している。 Further, as a conventional method for manufacturing a silicon carbide semiconductor device, when forming an ion-implanted region for controlling the warp of a silicon carbide epitaxial substrate, the element used for the ion implantation is carbon, and the carbon is ion-implanted region. A method for reducing defects that become a lifetime killer in a silicon carbide crystal has been proposed (see, for example, Patent Document 1 below (paragraphs 0045, 0092 to 0907). In Patent Document 1 below, carbon is ion-implanted from the back surface of the epitaxial substrate in order to select the optimum implantation conditions for controlling the warpage of the epitaxial substrate.

国際公開第２０１６／０１７２１５号International Publication No. 2016/017215

しかしながら、上述した図７に示す従来のＳｉＣ−ＩＧＢＴにおいて、単純に炭素原子をイオン注入してｎ^-型エピタキシャル層１２２の少数キャリアライフタイムを伸長させると、ｎ^-型ドリフト領域１０１であるｎ^-型エピタキシャル層１２２全体の少数キャリアライフタイムが一様に長くなる。この場合、ｎ^-型ドリフト領域１０１内での伝導度変調効果による低オン抵抗化は可能であるが、ＳｉＣ−ＩＧＢＴのオン動作時にｎ^-型ドリフト領域１０１に残留する少数キャリア（以下、残留キャリアとする）が多くなる。これによって、ＳｉＣ−ＩＧＢＴのターンオフ動作に残留キャリアによるスイッチング損失が増大するため、低オン抵抗化と低スイッチング損失化とのトレードオフ関係が悪化する。 However, in the conventional SiC-IGBT shown in FIG. 7 described above, simply carbon atoms are ion-implanted n ^- when the extension of the minority carrier lifetime of the type epitaxial layer 122, n ^- is the type drift region 101 n ^- The minority carrier lifetime of the entire mold epitaxial layer 122 is uniformly increased. In this case, n ^- -type lower on-resistance by conductivity modulation effect in the drift region within 101 is susceptible, n upon ON operation of the SiC-IGBT ^- minority carriers (hereinafter remaining in type drift region 101, the residual carriers ) Will increase. As a result, the switching loss due to the residual carrier increases in the turn-off operation of the SiC-IGBT, so that the trade-off relationship between the low on-resistance and the low switching loss deteriorates.

この発明は、上述した従来技術による問題点を解消するため、低オン抵抗化と低スイッチング損失化とのトレードオフ関係を改善させることができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。 The present invention provides a silicon carbide semiconductor device and a method for manufacturing a silicon carbide semiconductor device capable of improving the trade-off relationship between low on-resistance and low switching loss in order to solve the above-mentioned problems caused by the prior art. The purpose is to do.

上述した課題を解決し、目的を達成するため、本発明者は、炭化珪素エピタキシャル層の内部に少数キャリアライフタイムを伸長させる領域（以下、キャリアライフタイム伸長領域とする）を形成するときに、炭化珪素エピタキシャル層へイオン注入した炭素原子を拡散および活性化させるためのアニールのアニール温度またはアニール時間を変更することで、炭化珪素エピタキシャル層の注入面からキャリアライフタイム伸長領域が達する深さを任意に変えることができることを見出した。本発明は、このような知見に基づいてなされたものである。なお、キャリアライフタイム伸長領域が達する深さ範囲とアニール条件（アニール温度、アニール時間）との関係については後述する。 In order to solve the above-mentioned problems and achieve the object, the present inventor has formed a region in which the minority carrier lifetime is extended (hereinafter referred to as a carrier lifetime extension region) inside the silicon carbide epitaxial layer. By changing the annealing temperature or annealing time of annealing for diffusing and activating carbon atoms ion-implanted into the silicon carbide epitaxial layer, the depth at which the carrier lifetime extension region reaches from the injection surface of the silicon carbide epitaxial layer is arbitrary. I found that it can be changed to. The present invention has been made based on such findings. The relationship between the depth range reached by the carrier lifetime extension region and the annealing conditions (annealing temperature, annealing time) will be described later.

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、炭化珪素からなる第１導電型のエピタキシャル基板に、前記エピタキシャル基板のおもて面から炭素原子をイオン注入する第１工程を行う。次に、前記第１工程でイオン注入した前記炭素原子を、熱処理により前記エピタキシャル基板のおもて面から所定深さまで拡散させるとともに、前記エピタキシャル基板中の炭素原子欠損箇所に嵌めこんで前記炭素原子欠損を低減させる第２工程を行う。前記第２工程では、前記第１工程でイオン注入した前記炭素原子を拡散させてなる第１領域を、前記エピタキシャル基板の内部に、前記エピタキシャル基板のおもて面から前記所定深さまでの厚さで形成する。かつ、前記熱処理の温度および時間に基づいて前記所定深さを調整して、前記第１領域の厚さを、前記エピタキシャル基板の裏面側の前記第１領域を除く第２領域の厚さよりも厚くする。 In order to solve the above-mentioned problems and achieve the object of the present invention, the method for manufacturing a silicon carbide semiconductor device according to the present invention has the following features. First, a first step of ion-implanting carbon atoms from the front surface of the epitaxial substrate into a first conductive type epitaxial substrate made of silicon carbide is performed. Next, the carbon atom ion-implanted in the first step is diffused from the front surface of the epitaxial substrate to a predetermined depth by heat treatment, and is fitted into a carbon atom-deficient portion in the epitaxial substrate to form the carbon atom. A second step of reducing defects is performed. In the second step, a first region formed by diffusing the carbon atoms ion-implanted in the first step is formed inside the epitaxial substrate to a thickness from the front surface of the epitaxial substrate to the predetermined depth. Formed with. In addition, the predetermined depth is adjusted based on the temperature and time of the heat treatment to make the thickness of the first region thicker than the thickness of the second region excluding the first region on the back surface side of the epitaxial substrate. To do.

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第２工程では、前記エピタキシャル基板のうちの前記第１領域のみ少数キャリアライフタイムを伸長させることを特徴とする。 Further, the method for manufacturing a silicon carbide semiconductor device according to the present invention is characterized in that, in the above-mentioned invention, in the second step, only the first region of the epitaxial substrate is extended with a minority carrier lifetime.

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第２工程では、前記第１領域の少数キャリアライフタイムを、前記第２領域の少数キャリアライフタイムよりも長くすることを特徴とする。 Further, in the method for manufacturing a silicon carbide semiconductor device according to the present invention, in the above-described invention, in the second step, the minority carrier lifetime in the first region is made longer than the minority carrier lifetime in the second region. It is characterized by that.

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第２工程の後、さらに、前記エピタキシャル基板のおもて面に、第２導電型エピタキシャル層をエピタキシャル成長させる工程を行う。前記第２導電型エピタキシャル層の内部に第１導電型の第１半導体領域を選択的に形成し、前記第２導電型エピタキシャル層の前記第１半導体領域を除く部分を第２導電型の第２半導体領域とする工程を行う。前記エピタキシャル基板の裏面側に第２導電型の第３半導体領域を形成し、前記エピタキシャル基板の、前記第２導電型エピタキシャル層と前記第３半導体領域とに挟まれた部分を第１導電型の第４半導体領域とする工程を行う。前記第２半導体領域の、前記第１半導体領域と前記第４半導体領域との間の領域に接するゲート絶縁膜を形成する工程を行う。前記ゲート絶縁膜を挟んで前記第２半導体領域の反対側に、ゲート電極を形成する工程を行う。前記第１半導体領域および前記第２半導体領域に電気的に接続された第１電極を形成する工程を行う。前記第３半導体領域に電気的に接続された第２電極を形成する工程を行う。 Further, in the method for manufacturing a silicon carbide semiconductor device according to the present invention, in the above-described invention, after the second step, a step of epitaxially growing a second conductive type epitaxial layer on the front surface of the epitaxial substrate is performed. Do. The first conductive type first semiconductor region is selectively formed inside the second conductive type epitaxial layer, and the portion of the second conductive type epitaxial layer excluding the first semiconductor region is the second conductive type second. Perform the process for the semiconductor domain. A second conductive type third semiconductor region is formed on the back surface side of the epitaxial substrate, and a portion of the epitaxial substrate sandwiched between the second conductive type epitaxial layer and the third semiconductor region is of the first conductive type. Perform the step of making the fourth semiconductor region. A step of forming a gate insulating film in contact with the region between the first semiconductor region and the fourth semiconductor region of the second semiconductor region is performed. A step of forming a gate electrode on the opposite side of the second semiconductor region with the gate insulating film interposed therebetween is performed. A step of forming a first electrode electrically connected to the first semiconductor region and the second semiconductor region is performed. A step of forming a second electrode electrically connected to the third semiconductor region is performed.

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。第２導電型エピタキシャル層は、炭化珪素からなる半導体基板のおもて面を構成する。前記第２導電型エピタキシャル層の内部に、第１導電型の第１半導体領域が選択的に設けられている。第２導電型の第２半導体領域は、前記第２導電型エピタキシャル層の前記第１半導体領域を除く部分である。前記半導体基板の裏面の表面層に、第２導電型の第３半導体領域が設けられている。第１導電型の第４半導体領域は、前記半導体基板のうち、前記第２導電型エピタキシャル層と前記第３半導体領域とに挟まれた部分である第１導電型エピタキシャル層からなる。前記第２半導体領域の、前記第１半導体領域と前記第４半導体領域との間の領域に接して、ゲート絶縁膜が設けられている。 Further, in order to solve the above-mentioned problems and achieve the object of the present invention, the silicon carbide semiconductor device according to the present invention has the following features. The second conductive type epitaxial layer constitutes the front surface of the semiconductor substrate made of silicon carbide. A first conductive type first semiconductor region is selectively provided inside the second conductive type epitaxial layer. The second conductive type second semiconductor region is a portion of the second conductive type epitaxial layer excluding the first semiconductor region. A second conductive type third semiconductor region is provided on the surface layer on the back surface of the semiconductor substrate. The first conductive type fourth semiconductor region is composed of a first conductive type epitaxial layer which is a portion of the semiconductor substrate sandwiched between the second conductive type epitaxial layer and the third semiconductor region. A gate insulating film is provided in contact with the region between the first semiconductor region and the fourth semiconductor region of the second semiconductor region.

ゲート電極は、前記ゲート絶縁膜を挟んで前記第２半導体領域の反対側に設けられている。第１電極は、前記第１半導体領域および前記第２半導体領域に電気的に接続されている。第２電極は、前記第３半導体領域に電気的に接続されている。前記第１導電型エピタキシャル層は、第１導電型の第１，２領域を有する。前記第１領域は、前記第２導電型エピタキシャル層と前記第１導電型エピタキシャル層との界面から、前記第１導電型エピタキシャル層の内部へ所定深さに達する。前記第２領域は、前記第１導電型エピタキシャル層の前記第１領域を除く部分であり、前記第１領域と前記第３半導体領域とに挟まれている。前記第１領域の少数キャリアライフタイムは、前記第２領域の少数キャリアライフタイムよりも長い。前記第１領域の厚さは、前記第２領域の厚さよりも厚い。 The gate electrode is provided on the opposite side of the second semiconductor region with the gate insulating film interposed therebetween. The first electrode is electrically connected to the first semiconductor region and the second semiconductor region. The second electrode is electrically connected to the third semiconductor region. The first conductive type epitaxial layer has first and second regions of the first conductive type. The first region reaches a predetermined depth from the interface between the second conductive type epitaxial layer and the first conductive type epitaxial layer to the inside of the first conductive type epitaxial layer. The second region is a portion of the first conductive type epitaxial layer excluding the first region, and is sandwiched between the first region and the third semiconductor region. The minority carrier lifetime of the first region is longer than the minority carrier lifetime of the second region. The thickness of the first region is thicker than the thickness of the second region.

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１領域の炭素原子欠損は、前記第２領域の炭素原子欠損よりも少ないことを特徴とする。 Further, the silicon carbide semiconductor device according to the present invention is characterized in that, in the above-described invention, the carbon atom deficiency in the first region is smaller than the carbon atom deficiency in the second region.

上述した発明によれば、オン動作時、コレクタ側（第３半導体領域側）からドリフト領域（第４半導体領域）へ少数キャリアが注入されたときに、ドリフト領域の少数キャリア濃度を、コレクタ側で低く、エミッタ側で高い濃度分布とすることができる。これによって、オン動作時には、ドリフト領域への少数キャリア注入による伝導度変調によりオン電圧を低下させることができる。かつ、ターンオフ時にはドリフト領域に蓄積されたキャリアを、ドリフト領域へエミッタ側から空乏層が広がる際にスムーズに排出することができる。 According to the above-described invention, when a minority carrier is injected from the collector side (third semiconductor region side) to the drift region (fourth semiconductor region) during the ON operation, the minority carrier concentration in the drift region is set on the collector side. It is low and can have a high concentration distribution on the emitter side. As a result, during on-operation, the on-voltage can be lowered by conductivity modulation by injection of a small number of carriers into the drift region. In addition, the carriers accumulated in the drift region at the time of turn-off can be smoothly discharged when the depletion layer spreads from the emitter side to the drift region.

本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、ドリフト領域全体の少数キャリアライフタイムを伸長させた場合と比べて、伝導度変調による低オン抵抗化と、ターンオフ時の低スイッチング損失化と、のトレードオフ関係を改善させることができる。 According to the silicon carbide semiconductor device and the method for manufacturing the silicon carbide semiconductor device according to the present invention, the on-resistance is lowered by conductivity modulation and the turn-off time is reduced as compared with the case where the minority carrier lifetime of the entire drift region is extended. It is possible to improve the trade-off relationship with low switching loss.

実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。It is sectional drawing which shows the structure of the silicon carbide semiconductor device which concerns on embodiment. 実施の形態にかかる炭化珪素半導体装置の構造の別の一例を示す断面図である。It is sectional drawing which shows another example of the structure of the silicon carbide semiconductor device which concerns on embodiment. 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。It is sectional drawing which shows the state in the manufacturing process of the silicon carbide semiconductor device which concerns on embodiment. 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。It is sectional drawing which shows the state in the manufacturing process of the silicon carbide semiconductor device which concerns on embodiment. 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。It is sectional drawing which shows the state in the manufacturing process of the silicon carbide semiconductor device which concerns on embodiment. キャリアライフタイム伸長領域の第１深さとアニール条件との関係の一例を示す特性図である。It is a characteristic diagram which shows an example of the relationship between the 1st depth of a carrier lifetime extension region and an annealing condition. 従来の炭化珪素半導体装置の構造を示す説明図である。It is explanatory drawing which shows the structure of the conventional silicon carbide semiconductor device.

以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。 Hereinafter, preferred embodiments of the silicon carbide semiconductor device and the method for manufacturing the silicon carbide semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. In the present specification and the accompanying drawings, it means that electrons or holes are a large number of carriers in the layers and regions marked with n or p, respectively. Further, + and-attached to n and p mean that the impurity concentration is higher and the impurity concentration is lower than that of the layer or region to which it is not attached, respectively. In the following description of the embodiment and the accompanying drawings, the same reference numerals are given to the same configurations, and duplicate description will be omitted.

（実施の形態）
実施の形態にかかる炭化珪素半導体装置の構造について、ｎチャネル型ＳｉＣ−ＩＧＢＴを例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。図１では、左側に実施の形態にかかる炭化珪素半導体装置の断面構造を示し、右側にｎ^-型ドリフト領域（第４半導体領域）１の深さ方向における少数キャリア（正孔）ライフタイム分布４１およびｎ^-型ドリフト領域１の深さ方向におけるオン動作時の少数キャリア濃度分布４２を示す（図２においても同様）。深さ方向とは、半導体基板１０の主面と直交する方向である。 (Embodiment)
The structure of the silicon carbide semiconductor device according to the embodiment will be described by taking an n-channel SiC-IGBT as an example. FIG. 1 is a cross-sectional view showing the structure of the silicon carbide semiconductor device according to the embodiment. In FIG. 1, the cross-sectional structure of the silicon carbide semiconductor device according to the embodiment is shown on the left side, and the minority carrier (hole) lifetime distribution 41 in the depth direction of the n ^- type drift region (fourth semiconductor region) 1 is shown on the right side. And the minority carrier concentration distribution 42 at the time of on-operation in the depth direction of the n ^- type drift region 1 is shown (the same applies to FIG. 2). The depth direction is a direction orthogonal to the main surface of the semiconductor substrate 10.

また、図１，２では、活性領域のみを図示し、活性領域の周囲を囲むエッジ終端領域を図示省略する。活性領域は、素子（ＳｉＣ−ＩＧＢＴ）がオン状態のときに電流が流れる領域である。エッジ終端領域は、活性領域と半導体基板１０の側面との間の領域であり、半導体基板１０のおもて面側の電界を緩和し耐圧（耐電圧）を保持する。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。エッジ終端領域には、接合終端拡張（ＪＴＥ：ＪｕｎｃｔｉｏｎＴｅｒｍｉｎａｔｉｏｎＥｘｔｅｎｓｉｏｎ）構造やフィールドプレートなどの耐圧構造が配置される。 Further, in FIGS. 1 and 2, only the active region is shown, and the edge termination region surrounding the active region is not shown. The active region is a region in which a current flows when the element (SiC-IGBT) is in the ON state. The edge termination region is a region between the active region and the side surface of the semiconductor substrate 10, and relaxes the electric field on the front surface side of the semiconductor substrate 10 to maintain the withstand voltage (withstand voltage). The withstand voltage is the limit voltage at which the element does not malfunction or break. In the edge termination region, a pressure resistant structure such as a junction termination extension (JTE) structure or a field plate is arranged.

図１に示す実施の形態にかかる炭化珪素半導体装置は、炭化珪素からなる半導体基板（半導体チップ）１０を用いて作製（製造）されたプレーナゲート構造のＳｉＣ−ＩＧＢＴである。半導体基板１０は、ｐ⁺型コレクタ領域（第３半導体領域）１２、ｎ^-型ドリフト領域１およびｐ型ベース領域（第２半導体領域）３となる炭化珪素からなる各エピタキシャル層２１〜２３を裏面側から順に積層したエピタキシャル基板である。半導体基板１０は、ｐ型エピタキシャル層（第２導電型エピタキシャル層）２３側の主面をおもて面とし、ｐ⁺型エピタキシャル層２１側の主面を裏面とする。半導体基板１０のおもて面側には、一般的なプレーナゲート構造のＭＯＳゲートが設けられている。 The silicon carbide semiconductor device according to the embodiment shown in FIG. 1 is a SiC-IGBT having a planar gate structure manufactured (manufactured) using a semiconductor substrate (semiconductor chip) 10 made of silicon carbide. The semiconductor substrate 10 has back surfaces of the epitaxial layers 21 to 23 made of silicon carbide which is a p ⁺ type collector region (third semiconductor region) 12, an n ^- type drift region 1 and a p-type base region (second semiconductor region) 3. It is an epitaxial substrate laminated in order from the side. The semiconductor substrate 10 has a main surface on the p-type epitaxial layer (second conductive type epitaxial layer) 23 side as a front surface and a main surface on the p ⁺ type epitaxial layer 21 side as a back surface. A MOS gate having a general planar gate structure is provided on the front surface side of the semiconductor substrate 10.

ｎ^-型ドリフト領域１は、ｎ^-型エピタキシャル層（第１導電型エピタキシャル層）２２全体で構成されている。ｎ^-型エピタキシャル層２２の内部に、ｐ型エピタキシャル層２３に接してｎ型領域２ａが設けられていてもよいし、ｐ⁺型エピタキシャル層２１に接してｎ型フィールドストップ（ＦＳ）領域１１が設けられていてもよい。すなわち、ｎ^-型ドリフト領域１の、エミッタ側（ｎ⁺型エミッタ領域４側）およびコレクタ側（ｐ⁺型コレクタ領域１２側）をそれぞれ中央の深さ付近よりも高不純物濃度にしてもよい。 The n ^- type drift region 1 is composed of the entire n ^- type epitaxial layer (first conductive type epitaxial layer) 22. An n-type region 2a may be provided inside the n ^- type epitaxial layer 22 in contact with the p-type epitaxial layer 23, or an n-type field stop (FS) region 11 may be provided in contact with the p ⁺ type epitaxial layer 21. It may be provided. That is, the emitter side (n ⁺ type emitter region 4 side) and collector side (p ⁺ type collector region 12 side) of the n ⁻ type drift region 1 may each have a higher impurity concentration than the vicinity of the central depth.

ｎ型領域２ａおよびｎ型ＦＳ領域１１は、それぞれ半導体基板１０の主面に平行な方向に一様な厚さで設けられている。厚さが一様とは、プロセスのばらつきによって許容される誤差を含む範囲で厚さが略同じであることを意味する。ｎ型領域２ａは、ｐ型エピタキシャル層２３（ｐ型ベース領域３および後述するｎ型領域２ｂ）に接する。ｎ型領域２ａは、ＳｉＣ−ＩＧＢＴのオン動作時にｐ⁺型コレクタ領域１２からｎ^-型ドリフト領域１に注入される少数キャリアを蓄積するキャリア蓄積層（ＣＳＬ）として機能する。 The n-type region 2a and the n-type FS region 11 are each provided with a uniform thickness in the direction parallel to the main surface of the semiconductor substrate 10. Uniform thickness means that the thickness is approximately the same, including errors allowed by process variations. The n-type region 2a is in contact with the p-type epitaxial layer 23 (p-type base region 3 and n-type region 2b described later). The n-type region 2a functions as a carrier storage layer (CSL) for accumulating a small number of carriers injected from the p ⁺ type collector region 12 into the n ^- type drift region 1 when the SiC-IGBT is turned on.

ｎ型ＦＳ領域１１は、ｐ⁺型エピタキシャル層２１（ｐ⁺型コレクタ領域１２）に接する。ｎ型ＦＳ領域１１は、ＳｉＣ−ＩＧＢＴのオフ時にｐ型ベース領域３とｎ^-型ドリフト領域１とのｐｎ接合から伸びる空乏層がｐ⁺型コレクタ領域１２に達しないように抑制する機能を有する。ｎ型ＦＳ領域１１を設けた場合、パンチスルー（ＰＴ：ＰｕｎｃｈＴｈｒｏｕｇｈ）型のＳｉＣ−ＩＧＢＴとなる。ｎ型ＦＳ領域１１を設けない場合、ノンパンチスルー（ＮＰＴ：ＮｏｎＰｕｎｃｈＴｈｒｏｕｇｈ）型のＳｉＣ−ＩＧＢＴとなる。図１には、ＰＴ型のＳｉＣ−ＩＧＢＴを示す。 The n-type FS region 11 is in contact with the p ⁺ type epitaxial layer 21 (p ⁺ type collector region 12). The n-type FS region 11 has a function of suppressing the depletion layer extending from the pn junction between the p-type base region 3 and the n ^- type drift region 1 from reaching the p ⁺ type collector region 12 when the SiC-IGBT is off. .. When the n-type FS region 11 is provided, it becomes a punch-through (PT: Punch Through) type SiC-IGBT. When the n-type FS region 11 is not provided, a non-punch-through (NPT: Non Punch Through) type SiC-IGBT is used. FIG. 1 shows a PT type SiC-IGBT.

また、ｎ^-型エピタキシャル層２２の内部には、ｐ型エピタキシャル層２３とｎ^-型エピタキシャル層２２との界面からコレクタ側へ所定深さｄ１にまで達する厚さｔ１１（＝ｄ１）でｎ^-型の第１領域３１が設けられている。ｐ型エピタキシャル層２３とｎ^-型エピタキシャル層２２との界面とは、ｐ型ベース領域３とｎ^-型ドリフト領域１（ｎ型領域２ａ）との界面である。第１領域３１は、後述する第２領域３２よりも炭素欠損に起因する欠陥密度が低い。また、第１領域３１は、後述する第２領域３２よりも少数キャリアライフタイムが長い。 Further, n ^- -type Inside the epitaxial layer 22, p-type epitaxial layer 23 and the n ^- a type extending from the interface between the epitaxial layer 22 to the collector side to a predetermined depth d1 thickness t11 (= d1) n ^- -type The first region 31 of the above is provided. The interface between the p-type epitaxial layer 23 and the n ^- type epitaxial layer 22 is the interface between the p-type base region 3 and the n ^- type drift region 1 (n-type region 2a). The first region 31 has a lower defect density due to carbon deficiency than the second region 32 described later. Further, the first region 31 has a longer minority carrier lifetime than the second region 32, which will be described later.

ｎ^-型エピタキシャル層２２の第１領域３１を除く部分は、ｎ^-型の第２領域３２である。第２領域３２は、第１領域３１のコレクタ側の端部からｎ^-型エピタキシャル層２２とｐ⁺型エピタキシャル層２１との界面までの領域であり、第１領域３１とｐ⁺型エピタキシャル層２１とに挟まれている。ｎ^-型エピタキシャル層２２とｐ⁺型エピタキシャル層２１との界面とは、ｎ^-型ドリフト領域１（ｎ型ＦＳ領域１１）とｐ⁺型コレクタ領域１２との界面である。ｎ^-型エピタキシャル層２２の少数キャリアライフタイム分布４１については後述する。 The portion of the n ^- type epitaxial layer 22 excluding the first region 31 is the n ^- type second region 32. The second region 32 is a region from the collector-side end of the first region 31 to the interface between the n ^- type epitaxial layer 22 and the p ⁺ type epitaxial layer 21, and the first region 31 and the p ⁺ type epitaxial layer 21. It is sandwiched between. The interface between the n ^- type epitaxial layer 22 and the p ⁺ type epitaxial layer 21 is the interface between the n ^- type drift region 1 (n-type FS region 11) and the p ⁺ type collector region 12. The minority carrier lifetime distribution 41 of the n ^- type epitaxial layer 22 will be described later.

ｐ型エピタキシャル層２３の内部において、半導体基板１０のおもて面の表面層には、ｎ⁺型エミッタ領域４およびｐ⁺型コンタクト領域５がそれぞれ選択的に設けられている。ｐ型エピタキシャル層２３を深さ方向に貫通してｎ型領域２ａに達するｎ型領域２ｂが設けられている。ｎ型領域２ｂは、隣り合うｐ型ベース領域３間のＪＦＥＴ（ＪｕｎｃｔｉｏｎＦＥＴ）領域であり、ｎ⁺型エミッタ領域４と離して、かつｎ⁺型エミッタ領域４に対してｐ⁺型コンタクト領域５と反対側に設けられている。ｎ型領域２ｂの不純物濃度は、ｎ^-型ドリフト領域１の不純物濃度以上である。 Inside the p-type epitaxial layer 23, an n ⁺ type emitter region 4 and a p ⁺ type contact region 5 are selectively provided on the surface layer of the front surface of the semiconductor substrate 10, respectively. An n-type region 2b that penetrates the p-type epitaxial layer 23 in the depth direction and reaches the n-type region 2a is provided. n-type regions 2b is a JFET (Junction FET) regions between p-type base region 3 adjacent, n ⁺ -type emitter region 4 and apart, and n ⁺ -type emitter region p ⁺ -type contact region 5 against 4 It is provided on the opposite side. The impurity concentration in the n-type region 2b is equal to or higher than the impurity concentration in the n ^- type drift region 1.

ｐ型エピタキシャル層２３の、ｎ⁺型エミッタ領域４、ｐ⁺型コンタクト領域５およびｎ型領域２ｂを除く部分がｐ型ベース領域３である。ｐ型ベース領域３の、ｎ⁺型エミッタ領域４とｎ型領域２ｂとに挟まれた領域の表面上に、ゲート絶縁膜６を介してゲート電極７が設けられている。ゲート電極７は、ゲート絶縁膜６を介して、ｎ型領域２ｂの表面上にまで延在していてもよい。これらｐ型ベース領域３、ｎ⁺型エミッタ領域４、ｐ⁺型コンタクト領域５、ＪＦＥＴ領域（ｎ型領域２ｂ）、ゲート絶縁膜６およびゲート電極７でプレーナゲート構造のＭＯＳゲートが構成されている。 The portion of the p-type epitaxial layer 23 excluding the n ⁺ type emitter region 4, the p ⁺ type contact region 5 and the n-type region 2b is the p-type base region 3. A gate electrode 7 is provided via a gate insulating film 6 on the surface of a region of the p-type base region 3 sandwiched between an n ⁺ type emitter region 4 and an n-type region 2b. The gate electrode 7 may extend to the surface of the n-type region 2b via the gate insulating film 6. A MOS gate having a planar gate structure is composed of a p-type base region 3, an n ⁺ -type emitter region 4, a p ⁺ -type contact region 5, a JFET region (n-type region 2b), a gate insulating film 6, and a gate electrode 7. ..

層間絶縁膜８は、ゲート電極７を覆うように、半導体基板１０のおもて面全面に設けられている。エミッタ電極（第１電極）９は、層間絶縁膜８のコンタクトホールを介してｎ⁺型エミッタ領域４およびｐ⁺型コンタクト領域５に接し、これらの領域に電気的に接続されている。また、エミッタ電極９は、層間絶縁膜８によってゲート電極７と電気的に絶縁されている。ｐ⁺型コレクタ領域１２はｐ⁺型エピタキシャル層２１全体で構成されている。コレクタ電極（第２電極）１３は、半導体基板１０の裏面（ｐ⁺型エピタキシャル層２１の表面）の全面に設けられ、ｐ⁺型コレクタ領域１２に電気的に接続されている。 The interlayer insulating film 8 is provided on the entire front surface of the semiconductor substrate 10 so as to cover the gate electrode 7. The emitter electrode (first electrode) 9 is in contact with the n ⁺ type emitter region 4 and the p ⁺ type contact region 5 via the contact hole of the interlayer insulating film 8, and is electrically connected to these regions. Further, the emitter electrode 9 is electrically insulated from the gate electrode 7 by the interlayer insulating film 8. The p ⁺ type collector region 12 is composed of the entire p ⁺ type epitaxial layer 21. The collector electrode (second electrode) 13 is provided on the entire back surface of the semiconductor substrate 10 (the surface of the p ⁺ type epitaxial layer 21) and is electrically connected to the p ⁺ type collector region 12.

次に、ｎ^-型ドリフト領域１であるｎ^-型エピタキシャル層２２の深さ方向における少数キャリアライフタイム分布４１について説明する。ｎ^-型エピタキシャル層２２の少数キャリアライフタイムは、エミッタ側の第１領域３１で深さ方向に一様に長く、コレクタ側の第２領域３２で深さ方向に一様に短い分布４１となっている。第１領域３１は、後述するようにｎ^-型エピタキシャル層２２中へ外部からイオン注入した後述する炭素（Ｃ）原子５２（図４参照）を拡散させることで、ｎ^-型エピタキシャル層２２の少数キャリアライフタイムを選択的に伸長させてなるキャリアライフタイム伸長領域である。このため、第１領域３１の炭素欠損に起因する欠陥密度は、炭素原子５２を拡散させない第２領域３２の炭素欠損に起因する欠陥密度よりも低くなっている。 Then, n ^- -type is drift region 1 n ^- the minority carrier lifetime distribution 41 in the depth direction of the type epitaxial layer 22 will be described. The minority carrier lifetime of the n ^- type epitaxial layer 22 is a distribution 41 that is uniformly long in the depth direction in the first region 31 on the emitter side and uniformly short in the depth direction in the second region 32 on the collector side. ing. The first region 31 is a small number of the n ^- type epitaxial layer 22 by diffusing the carbon (C) atom 52 (see FIG. 4), which will be described later, ion-implanted into the n ^- type epitaxial layer 22 from the outside as described later. This is a carrier lifetime extension region in which the carrier lifetime is selectively extended. Therefore, the defect density due to the carbon deficiency in the first region 31 is lower than the defect density due to the carbon deficiency in the second region 32 that does not diffuse the carbon atom 52.

第１領域３１の厚さｔ１１は、ｐ型エピタキシャル層２３とｎ^-型エピタキシャル層２２との界面から、ｎ^-型エピタキシャル層２２の厚さｔ１０の５０％以上程度までの深さであることが好ましい。具体的には、例えば耐圧１３ｋＶクラスである場合、ｎ^-型エピタキシャル層２２の厚さｔ１０は、１２０μｍ以上１５０μｍ以下程度である。このため、第１領域３１の厚さｔ１１は、例えば６０μｍ以上程度であることがよい。また、例えば耐圧２０ｋＶクラスである場合、ｎ^-型エピタキシャル層２２の厚さｔ１０は、２００μｍ以上２５０μｍ以下程度である。このため、第１領域３１の厚さｔ１１は、例えば１００μｍ以上程度であることがよい。 The thickness t11 of the first region 31 is a depth from the interface between the p-type epitaxial layer 23 and the n ^- type epitaxial layer 22 to about 50% or more of the thickness t10 of the n ^- type epitaxial layer 22. preferable. Specifically, if for example a breakdown voltage 13kV class, n ^- thickness t10 of the type epitaxial layer 22 is on the order or 150μm or less 120 [mu] m. Therefore, the thickness t11 of the first region 31 is preferably about 60 μm or more, for example. When, for example, a breakdown voltage 20kV class, n ^- thickness t10 of the type epitaxial layer 22 is on the order or 250μm or less 200 [mu] m. Therefore, the thickness t11 of the first region 31 is preferably about 100 μm or more, for example.

仮に、第１領域３１の厚さｔ１１がｐ型エピタキシャル層２３とｎ^-型エピタキシャル層２２との界面からｎ^-型エピタキシャル層２２の厚さｔ１０の５０％未満の深さであっても、キャリアライフタイム伸長領域である第１領域３１を設けたことによる効果は得られるが、その効果は低い。ｎ^-型エピタキシャル層２２のエミッタ側の浅い表面領域のみ少数キャリアライフタイムを長くすることは、上述したように少数キャリアライフタイムが非常に短い炭化珪素エピタキシャル層で得られる効果の低さから見て意味をなさないため、好ましくない。 Even if the thickness t11 of the first region 31 is less than 50% of the thickness t10 of the n ^- type epitaxial layer 22 from the interface between the p-type epitaxial layer 23 and the n ^- type epitaxial layer 22, the carrier Although the effect of providing the first region 31 which is the lifetime extension region can be obtained, the effect is low. Increasing the minority carrier lifetime only in the shallow surface region on the emitter side of the n ^- type epitaxial layer 22 is seen from the low effect obtained in the silicon carbide epitaxial layer having a very short minority carrier lifetime as described above. It is not preferable because it does not make sense.

また、第１領域３１の厚さｔ１１は、ｐ型エピタキシャル層２３とｎ^-型エピタキシャル層２２との界面からｎ^-型エピタキシャル層２２の厚さｔ１０の８０％以下程度までの深さであることが好ましい。その理由は、次の通りである。第１領域３１の厚さｔ１１を、ｐ型エピタキシャル層２３とｎ^-型エピタキシャル層２２との界面からｎ^-型エピタキシャル層２２の厚さｔ１０の８０％を超える程度の深さとした場合、ターンオフ動作時にｎ^-型ドリフト領域１内の残留キャリアによるスイッチング損失が増大する。これによって、低スイッチング損失化と、第１領域３１の少数キャリアライフタイムを伸長したことによって得られる低オン抵抗化と、のトレードオフが悪くなるからである。 The thickness t11 of the first region 31 is a depth from the interface between the p-type epitaxial layer 23 and the n ^- type epitaxial layer 22 to about 80% or less of the thickness t10 of the n ^- type epitaxial layer 22. Is preferable. The reason is as follows. When the thickness t11 of the first region 31 is set to a depth of more than 80% of the thickness t10 of the n ^- type epitaxial layer 22 from the interface between the p-type epitaxial layer 23 and the n ^- type epitaxial layer 22, the turn-off operation is performed. Sometimes the switching loss due to the residual carriers in the n ^- type drift region 1 increases. This is because the trade-off between the low switching loss and the low on-resistance obtained by extending the minority carrier lifetime of the first region 31 becomes worse.

第２領域３２は、ｎ^-型エピタキシャル層２２の、第１領域３１を除く部分である。すなわち、第２領域３２の厚さｔ１２は、ｎ^-型エピタキシャル層２２の厚さｔ１０から第１領域３１の厚さｔ１１を減算した厚さである。第２領域３２の厚さｔ１２は、第１領域３１の厚さｔ１１よりも薄いことが好ましい（ｔ１２＜ｔ１１）。第２領域３２の少数キャリアライフタイムは、後述する炭素原子５２の拡散および活性化のためのアニール前のｎ^-型エピタキシャル層２２と同じ少数キャリアライフタイムであり、伸長されていない。第２領域３２の厚さｔ１２とは、第１領域３１のコレクタ側の端部からｎ^-型エピタキシャル層２２とｐ⁺型エピタキシャル層２１との界面までの厚さである。 The second region 32 is a portion of the n ^- type epitaxial layer 22 excluding the first region 31. That is, the thickness t12 of the second region 32, n ^- is the thickness t10 of the type epitaxial layer 22 a thickness obtained by subtracting the thickness t11 of the first region 31. The thickness t12 of the second region 32 is preferably thinner than the thickness t11 of the first region 31 (t12 <t11). The minority carrier lifetime of the second region 32 is the same minority carrier lifetime as the n ^- type epitaxial layer 22 before annealing for diffusion and activation of the carbon atom 52, which will be described later, and is not extended. The thickness t12 of the second region 32 is the thickness from the collector-side end of the first region 31 to the interface between the n ^- type epitaxial layer 22 and the p ⁺ -type epitaxial layer 21.

第１，２領域３１，３２の少数キャリアライフタイムはそれぞれ深さ方向に一様である。少数キャリアライフタイムが一様とは、プロセスのばらつきによって許容される誤差を含む範囲で少数キャリアライフタイムが略同じであることを意味する。すなわち、ｎ^-型エピタキシャル層２２の少数キャリアライフタイムは、エミッタ側の第１領域３１でコレクタ側へ深さ方向に一様に長く、第１領域３１と第２領域３２との境界で階段状に短くなり、コレクタ側の第２領域３２でコレクタ側へ深さ方向に一様に短い分布４１となっている。 The minority carrier lifetimes of the first, second, and third domains 31 and 32 are uniform in the depth direction, respectively. Uniform minority carrier lifetime means that minority carrier lifetimes are approximately the same, including errors tolerated by process variability. That is, the minority carrier lifetime of the n ^- type epitaxial layer 22 is uniformly long in the depth direction in the first region 31 on the emitter side and stepwise at the boundary between the first region 31 and the second region 32. In the second region 32 on the collector side, the distribution 41 is uniformly short in the depth direction toward the collector side.

図２は、実施の形態にかかる炭化珪素半導体装置の構造の別の一例を示す断面図である。図２に示す実施の形態にかかる炭化珪素半導体装置が図１に示す実施の形態にかかる炭化珪素半導体装置と異なる点は、半導体基板１０のおもて面側に、プレーナゲート構造のＭＯＳゲートに代えて、一般的なトレンチゲート構造のＭＯＳゲートを設けた点である。トレンチゲート構造のＭＯＳゲートは、ｐ型ベース領域３’、ｎ⁺型エミッタ領域４’、ｐ⁺型コンタクト領域５’、トレンチ１４、ゲート絶縁膜６’およびゲート電極７’で構成される。 FIG. 2 is a cross-sectional view showing another example of the structure of the silicon carbide semiconductor device according to the embodiment. The difference between the silicon carbide semiconductor device according to the embodiment shown in FIG. 2 and the silicon carbide semiconductor device according to the embodiment shown in FIG. 1 is that the MOS gate having a planar gate structure is located on the front surface side of the semiconductor substrate 10. Instead, a MOS gate having a general trench gate structure is provided. A MOS gate having a trench gate structure is composed of a p-type base region 3', an n ⁺ type emitter region 4', a p ⁺ type contact region 5', a trench 14, a gate insulating film 6', and a gate electrode 7'.

ｐ型エピタキシャル層２３の内部において、半導体基板１０のおもて面の表面層にｎ⁺型エミッタ領域４’およびｐ⁺型コンタクト領域５’が選択的に設けられている。ｐ型エピタキシャル層２３の、ｎ⁺型エミッタ領域４’およびｐ⁺型コンタクト領域５’を除く部分がｐ型ベース領域３’である。トレンチ１４は、ｎ⁺型エミッタ領域４’、ｐ型ベース領域３’およびｎ型領域２ａを貫通してｎ^-型ドリフト領域１に達する。ゲート電極７’は、トレンチ１４の内部にゲート絶縁膜６’を介して設けられている。エミッタ電極９’は、ｎ⁺型エミッタ領域４’およびｐ⁺型コンタクト領域５’に電気的に接続され、かつ層間絶縁膜８’によってゲート電極７’と電気的に絶縁されている。 Inside the p-type epitaxial layer 23, an n ⁺ type emitter region 4'and a p ⁺ type contact region 5'are selectively provided on the surface layer of the front surface of the semiconductor substrate 10. The portion of the p-type epitaxial layer 23 excluding the n ⁺ type emitter region 4'and the p ⁺ type contact region 5'is the p-type base region 3'. The trench 14 penetrates the n ⁺ type emitter region 4', the p-type base region 3', and the n-type region 2a to reach the n ^- type drift region 1. The gate electrode 7'is provided inside the trench 14 via a gate insulating film 6'. The emitter electrode 9'is electrically connected to the n ⁺ type emitter region 4'and the p ⁺ type contact region 5', and is electrically insulated from the gate electrode 7'by the interlayer insulating film 8'.

プレーナゲート構造のＭＯＳゲートに代えてトレンチゲート構造のＭＯＳゲートを設けた場合においても、ｎ^-型エピタキシャル層２２の第１，２領域３１，３２の条件は、図１に示すプレーナゲート構造のＳｉＣ−ＩＧＢＴと同様である。すなわち、ｐ型エピタキシャル層２３（ｐ型ベース領域３’）とｎ^-型エピタキシャル層２２との界面からコレクタ側へ所定深さｄ１までがキャリアライフタイム伸長領域となる第１領域３１であり、ｎ^-型エピタキシャル層２２の、第１領域３１を除く部分が第２領域３２である。ｎ^-型エピタキシャル層２２の少数キャリア（正孔）ライフタイム分布４１は、図１に示す実施の形態にかかる炭化珪素半導体装置と同様である。 Even when a trench gate structure MOS gate is provided instead of the planar gate structure MOS gate, the conditions of the first, second regions 31, and 32 of the n ^- type epitaxial layer 22 are the SiC of the planar gate structure shown in FIG. -Similar to IGBT. That is, the first region 31 in which the carrier lifetime extension region is from the interface between the p-type epitaxial layer 23 (p-type base region 3') and the n ^- type epitaxial layer 22 to a predetermined depth d1 toward the collector side is n. ^{The portion of the} -type epitaxial layer 22 excluding the first region 31 is the second region 32. The minority carrier (hole) lifetime distribution 41 of the n ^- type epitaxial layer 22 is similar to that of the silicon carbide semiconductor device according to the embodiment shown in FIG.

このように、図１，２に示す実施の形態にかかる炭化珪素半導体装置において、ｎ^-型エピタキシャル層２２の少数キャリアライフタイムは、エミッタ側の第１領域３１で長く、コレクタ側の第２領域３２で短い分布４１となっている。このため、ＳｉＣ−ＩＧＢＴのオン動作時、ｐ⁺型コレクタ領域１２からｎ^-型ドリフト領域１へ少数キャリア（正孔）が注入されると、ｎ^-型エピタキシャル層２２で構成されるｎ^-型ドリフト領域１の少数キャリア濃度は、コレクタ側４２ｂで低く、エミッタ側４２ａ側で高い濃度分布４２となる。 As described above, in the silicon carbide semiconductor device according to the embodiment shown in FIGS. 1 and 2, the minority carrier lifetime of the n ^- type epitaxial layer 22 is long in the first region 31 on the emitter side and the second region on the collector side. It has a short distribution of 41 at 32. Therefore, when the ON operation of the SiC-IGBT, the p ⁺ -type collector region 12 n ^- the minority carriers (holes) are injected into the mold drift region 1, n ^- comprised of -type epitaxial layer 22 n ^- type The minority carrier concentration in the drift region 1 is low on the collector side 42b and high on the emitter side 42a side.

ｎ^-型ドリフト領域１をこのような少数キャリア濃度分布４２とすることで、ターンオフ時にはｎ^-型ドリフト領域１に蓄積されたキャリアを、ｎ^-型ドリフト領域１へエミッタ側４２ａから空乏層が広がる際にスムーズに排出することができる。これにより、ターンオフ時のスイッチング損失が低減される。図１，２には、ｎ^-型ドリフト領域１の少数キャリア濃度分布４２がコレクタ側４２ｂよりもエミッタ側４２ａで高い場合を示すが、ｎ^-型ドリフト領域１の少数キャリア濃度分布４２が、エミッタ側４２ａで、後述する炭素原子５２（図４参照）の拡散および活性化のためのアニール前のｎ^-型エピタキシャル層２２の少数キャリア濃度よりも高くなっていれば、本発明の効果が得られる。 the n ^- -type drift region 1 by the minority carrier concentration distribution 42 as this, at the time of turning off the n ^- carriers stored in type drift region 1, n ^- a depletion layer spreads from the emitter 42a to the type drift region 1 It can be discharged smoothly. As a result, the switching loss at turn-off is reduced. In FIGS. 1 and 2, n ^- -type minority carrier concentration distribution 42 of the drift region 1 shows the case high in the emitter side 42a than the collector side 42b, n ^- minority carrier concentration distribution 42 of the type drift region 1, an emitter The effect of the present invention can be obtained if the concentration on the side 42a is higher than the minority carrier concentration of the n ^- type epitaxial layer 22 before annealing for diffusion and activation of the carbon atom 52 (see FIG. 4) described later. ..

上述した実施の形態にかかる炭化珪素半導体装置においては、ｐ⁺型エピタキシャル層２１に代えて、炭化珪素からなるｐ⁺型半導体基板をｐ⁺型コレクタ領域１２としてもよい。この場合、例えば、ｐ⁺型コレクタ領域１２となるｐ⁺型半導体基板を出発基板とし、当該ｐ⁺型半導体基板上にｎ^-型ドリフト領域１およびｐ型ベース領域３となる炭化珪素からなるエピタキシャル層２２，２３を順にエピタキシャル成長させてなる半導体基板１０を用いればよい。 In the silicon carbide semiconductor device according to the above-described embodiment, the p ⁺ type semiconductor substrate made of silicon carbide may be used as the p ⁺ type collector region 12 instead of the p ⁺ type epitaxial layer 21. In this case, for example, an epitaxial substrate composed of a p ⁺ type semiconductor substrate serving as a p ⁺ type collector region 12 as a starting substrate, and silicon carbide serving as an n ⁻ type drift region 1 and a p type base region 3 on the p ⁺ type semiconductor substrate. A semiconductor substrate 10 obtained by epitaxially growing layers 22 and 23 may be used.

また、ｐ⁺型エピタキシャル層２１に代えて、イオン注入により形成したｐ⁺型拡散領域をｐ⁺型コレクタ領域１２としてもよい。この場合、例えば、半導体基板１０を、ｎ^-型ドリフト領域１およびｐ型ベース領域３となる炭化珪素からなるエピタキシャル層２２，２３を裏面側から順に積層したエピタキシャル基板とする。そして、エピタキシャル層２２の内部において、半導体基板１０の裏面の表面層にｐ⁺型コレクタ領域１２となるｐ⁺型拡散領域を設ければよい。 Further, instead of the p ⁺ type epitaxial layer 21, the p ⁺ type diffusion region formed by ion implantation may be used as the p ⁺ type collector region 12. In this case, for example, the semiconductor substrate 10 is an epitaxial substrate in which epitaxial layers 22 and 23 made of silicon carbide serving as an n ^- type drift region 1 and a p-type base region 3 are laminated in order from the back surface side. Then, inside the epitaxial layer 22, a p ⁺ type diffusion region serving as a p ⁺ type collector region 12 may be provided on the surface layer on the back surface of the semiconductor substrate 10.

次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図３〜５は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 Next, a method for manufacturing the silicon carbide semiconductor device according to the embodiment will be described. 3 to 5 are cross-sectional views showing a state in the middle of manufacturing the silicon carbide semiconductor device according to the embodiment.

まず、図３に示すように、図１のｎ^-型ドリフト領域１となるｎ^-型エピタキシャル層２２のみで構成されるｎ^-型エピタキシャル基板５１を用意する。ｎ^-型エピタキシャル基板５１は、ｎ^-型エピタキシャル層２２と同じ厚さｔ１０を有する。例えば、炭化珪素からなるｎ型出発基板上にｎ^-型エピタキシャル層２２となるｎ^-型炭化珪素層をエピタキシャル成長させた後に、当該ｎ型出発基板を除去することでｎ^-型エピタキシャル基板５１を作製可能である。 First, as shown in FIG. 3, an n ^- type epitaxial substrate 51 composed of only the n ^- type epitaxial layer 22 which is the n ^- type drift region 1 of FIG. 1 is prepared. The n ^- type epitaxial substrate 51 has the same thickness t10 as the n ^- type epitaxial layer 22. For example, the n-type starting substrate made of silicon carbide n ^- prepared -type epitaxial substrate 51 ^- a type epitaxial layer 22 n ^- after the -type silicon carbide layer is epitaxially grown, n by removing the n-type starting substrate It is possible.

次に、このｎ^-型エピタキシャル基板５１のおもて面から炭素原子５２をイオン注入する。ｎ^-型エピタキシャル基板５１のおもて面の面方位は種々変更可能であるが、ｎ^-型エピタキシャル基板５１のおもて面からイオン注入された不純物が後述するアニールによって拡散しやすい面方位を選択することが好ましい。具体的には、ｎ^-型エピタキシャル基板５１のおもて面は、例えば（０００１）面、いわゆるＳｉ面であることが好ましい。 Next, carbon atoms 52 are ion-implanted from the front surface of the n ^- type epitaxial substrate 51. The surface orientation of the front surface of the n ^- type epitaxial substrate 51 can be changed in various ways, but the surface orientation in which impurities ion-implanted from the front surface of the n ^- type epitaxial substrate 51 are easily diffused by annealing described later can be obtained. It is preferable to select. Specifically, the front surface of the n ^- type epitaxial substrate 51 is preferably, for example, a (0001) surface, a so-called Si surface.

炭素原子５２の注入量は、特に限定しないが、例えば１×１０¹⁵／ｃｍ²以上１×１０¹⁷／ｃｍ²以下程度であることがよい。炭素原子５２の注入量が上記下限値未満である場合、炭素原子５２の注入量が少なすぎて本発明の効果が得られないからである。炭素原子５２の注入量が上記上限値を超える場合、ｎ^-型エピタキシャル基板５１が炭素リッチとなることによる悪影響が生じるからである。 The injection amount of the carbon atom 52 is not particularly limited, but is preferably about 1 × 10 ¹⁵ / cm ² or more and 1 × 10 ¹⁷ / cm ² or less, for example. This is because when the injection amount of the carbon atom 52 is less than the above lower limit value, the injection amount of the carbon atom 52 is too small to obtain the effect of the present invention. This is because when the injection amount of the carbon atom 52 exceeds the above upper limit value, the n ^- type epitaxial substrate 51 becomes carbon-rich, which causes an adverse effect.

次に、図４に示すように、ｎ^-型エピタキシャル基板５１をアニール（熱処理）して炭素原子５２を拡散および活性化させることで、ｎ^-型エピタキシャル基板５１のおもて面から所定深さｄ１までの第１領域３１でのみ少数キャリアライフタイムを伸長させる。ｎ^-型エピタキシャル基板５１のおもて面から第１領域３１が達する深さｄ１は、アニール温度またはアニール時間もしくはその両方を調整することで変えることができる。ｎ^-型エピタキシャル基板５１のおもて面から第１領域３１が達する深さｄ１は、炭素原子５２の拡散深さである。 Next, as shown in FIG. 4, the n ^- type epitaxial substrate 51 is annealed (heat-treated) to diffuse and activate the carbon atoms 52, so that the n ^- type epitaxial substrate 51 has a predetermined depth from the front surface. The minority carrier lifetime is extended only in the first region 31 up to d1. The depth d1 at which the first region 31 reaches from the front surface of the n ^- type epitaxial substrate 51 can be changed by adjusting the annealing temperature, the annealing time, or both. The depth d1 that the first region 31 reaches from the front surface of the n ^- type epitaxial substrate 51 is the diffusion depth of the carbon atom 52.

具体的には、このアニールによって、ｎ^-型エピタキシャル基板５１のおもて面から所定深さｄ１までの第１領域３１の全体に炭素原子５２を拡散させ、第１領域３１に存在するＺ_1/2センター等の点欠陥（空孔：炭素原子欠損箇所）に外部から注入した炭素原子５２をはめ込んで、第１領域３１の点欠陥を減少させる。図４には、ｎ^-型エピタキシャル基板５１のおもて面から所定深さｄ１までの第１領域３１の全体に炭素原子５２を拡散して当該第１領域３１の点欠陥を減少させた状態を、ｎ^-型エピタキシャル基板５１の内部に外部からイオン注入した炭素原子５２を図３に図示する位置から移動させて、第１領域３１の、第２領域３２との界面付近に図示することで示す。 Specifically, by this annealing, carbon atoms 52 are diffused over the entire first region 31 from the front surface of the n ^- type epitaxial substrate 51 to a predetermined depth d1, and Z ₁ existing in the first region 31 is diffused. _{/ 2} A carbon atom 52 injected from the outside is fitted into a point defect (vacancy: carbon atom defect location) such as a center to reduce the point defect in the first region 31. FIG. 4 shows a state in which carbon atoms 52 are diffused over the entire first region 31 from the front surface of the n ^- type epitaxial substrate 51 to a predetermined depth d1 to reduce point defects in the first region 31. By moving the carbon atom 52 ion-implanted into the n ^- type epitaxial substrate 51 from the outside from the position shown in FIG. 3 and showing it near the interface between the first region 31 and the second region 32. Shown.

このようにして、エピタキシャル基板５１のおもて面から炭素原子５２が拡散される所定深さｄ１と同じ厚さｔ１１で、ｎ^-型エピタキシャル基板５１のおもて面の表面層にキャリアライフタイム伸長領域である第１領域３１を形成する。ｎ^-型エピタキシャル基板５１の裏面側には、ｎ^-型エピタキシャル基板５１の厚さｔ１０から、ｎ^-型エピタキシャル基板５１のおもて面側の第１領域３１の厚さｔ１１を減算した厚さｔ１２で第２領域３２が残る。 In this way, the carrier lifetime is applied to the surface layer of the front surface of the n ^- type epitaxial substrate 51 at the same thickness t11 as the predetermined depth d1 in which the carbon atoms 52 are diffused from the front surface of the epitaxial substrate 51. The first region 31, which is an extension region, is formed. n ^- type on a rear surface of the epitaxial substrate 51, the n ^- -type thick t10 of the epitaxial substrate 51, n ^- thickness obtained by subtracting the thickness t11 of the first region 31 of the front side of the type epitaxial substrate 51 The second region 32 remains at t12.

このアニール時、ｎ^-型エピタキシャル基板５１の裏面側の残部である第２領域３２には、炭素原子５２は拡散されない。このため、第２領域３２は、アニール前のｎ^-型エピタキシャル基板５１と同じ少数キャリアライフタイムとなる。第１，２領域３１，３２の厚さｔ１１，ｔ１２の好適な条件は、上述した通りである。アニールによりｎ^-型エピタキシャル基板５１のおもて面から第１領域３１が達する深さｄ１とアニール条件（アニール温度、アニール時間）との関係については後述する（図６参照）。 At the time of this annealing, the carbon atom 52 is not diffused in the second region 32 which is the remaining portion on the back surface side of the n ^- type epitaxial substrate 51. Therefore, the second region 32 has the same minority carrier lifetime as the n ^- type epitaxial substrate 51 before annealing. Suitable conditions for the thicknesses t11 and t12 of the first and second regions 31 and 32 are as described above. The relationship between the depth d1 at which the first region 31 reaches from the front surface of the n ^- type epitaxial substrate 51 by annealing and the annealing conditions (annealing temperature, annealing time) will be described later (see FIG. 6).

次に、図５に示すように、例えばリン（Ｐ）や砒素（Ａｓ）等のｎ型不純物のイオン注入により、第１領域３１の内部において、ｎ^-型エピタキシャル基板５１のおもて面の表面層にｎ型領域２ａを形成する。例えばリンや砒素等のｎ型不純物のイオン注入により、第２領域３２の内部において、ｎ^-型エピタキシャル基板５１の裏面の表面層にｎ型ＦＳ領域１１を形成する。ｎ型領域２ａおよびｎ型ＦＳ領域１１の形成順序を入れ替えてもよい。 Next, as shown in FIG. 5, by ion implantation of n-type impurities such as phosphorus (P) and arsenic (As), inside the first region 31, the front surface of the n ^- type epitaxial substrate 51 An n-type region 2a is formed on the surface layer. For example, by ion implantation of an n-type impurity such as phosphorus or arsenic, an n-type FS region 11 is formed in the surface layer on the back surface of the n ^- type epitaxial substrate 51 inside the second region 32. The formation order of the n-type region 2a and the n-type FS region 11 may be interchanged.

次に、ｎ^-型エピタキシャル基板５１のおもて面上に、ｐ型ベース領域３となる炭化珪素からなるｐ型エピタキシャル層２３をエピタキシャル成長させる。ｎ^-型エピタキシャル基板５１の裏面上に、ｐ⁺型コレクタ領域１２となる炭化珪素からなるｐ⁺型エピタキシャル層２１をエピタキシャル成長させる。ｐ型エピタキシャル層２３およびｐ⁺型エピタキシャル層２１の形成順序を入れ替えてもよい。 Next, a p-type epitaxial layer 23 made of silicon carbide, which is a p-type base region 3, is epitaxially grown on the front surface of the n ^- type epitaxial substrate 51. A p ⁺ type epitaxial layer 21 made of silicon carbide, which serves as a p ⁺ type collector region 12, is epitaxially grown on the back surface of the n ⁻ type epitaxial substrate 51. The formation order of the p-type epitaxial layer 23 and the p ⁺ type epitaxial layer 21 may be changed.

ここまでの工程で、ｐ⁺型コレクタ領域１２、ｎ^-型ドリフト領域１およびｐ型ベース領域３となる炭化珪素からなる各エピタキシャル層２１〜２３を裏面側から順にエピタキシャル成長させた半導体基板１０が作製される。その後、一般的な方法により、半導体基板１０のおもて面側にＭＯＳゲート、層間絶縁膜８およびエミッタ電極９を形成し、裏面側にコレクタ電極１３を形成することで、図１のＳｉＣ−ＩＧＢＴが完成する。 In the steps up to this point, a semiconductor substrate 10 is produced in which the epitaxial layers 21 to 23 made of silicon carbide serving as the p ⁺ type collector region 12, the n ^- type drift region 1 and the p-type base region 3 are epitaxially grown in order from the back surface side. Will be done. After that, a MOS gate, an interlayer insulating film 8 and an emitter electrode 9 are formed on the front surface side of the semiconductor substrate 10 by a general method, and a collector electrode 13 is formed on the back surface side, thereby forming SiC- in FIG. The IGBT is completed.

以上、説明したように、実施の形態によれば、ｎ^-型ドリフト領域の少数キャリアライフタイムをエミッタ側で長くし、コレクタ側で短い分布とする。これにより、ＳｉＣ−ＩＧＢＴのオン動作時、コレクタ側からｎ^-型ドリフト領域へ少数キャリア（正孔）が注入されると、ｎ^-型ドリフト領域の少数キャリア濃度は、コレクタ側で低く、エミッタ側で高い濃度分布となる。これによって、ＳｉＣ−ＩＧＢＴのオン動作時には、ｎ^-型ドリフト領域への少数キャリア注入による伝導度変調によりオン電圧を低下させることができる。かつ、ターンオフ時にはｎ^-型ドリフト領域に蓄積されたキャリアを、ｎ^-型ドリフト領域へエミッタ側から空乏層が広がる際にスムーズに排出することができる。したがって、低オン抵抗化と低スイッチング損失化とのトレードオフ関係を改善させることができる。 As described above, according to the embodiment, the minority carrier lifetime of the n ^- type drift region is made longer on the emitter side and shorter on the collector side. As a result, when a minority carrier (hole) is injected from the collector side into the n ^- type drift region during the ON operation of the SiC-IGBT, the minority carrier concentration in the n ^- type drift region is low on the collector side and on the emitter side. Has a high concentration distribution. As a result, when the SiC-IGBT is on, the on-voltage can be lowered by conductivity modulation by injection of a small number of carriers into the n ^- type drift region. Moreover, the carriers accumulated in the n ^- type drift region at the time of turn-off can be smoothly discharged when the depletion layer spreads from the emitter side to the n ^- type drift region. Therefore, it is possible to improve the trade-off relationship between the low on-resistance and the low switching loss.

また、実施の形態によれば、ｎ^-型ドリフト領域となるｎ^-型エピタキシャル層にイオン注入した炭素原子をアニールにより拡散および活性化させる。これにより、当該ｎ^-型エピタキシャル層の注入面側の少数キャリアライフタイムを所定の第１深さまで長くしてキャリアライフタイム伸長領域（第１領域）を形成することができる。この際、炭素原子を拡散および活性化させるためのアニールの温度または時間もしくはその両方を調整することで、キャリアライフタイム伸長領域の、ｎ^-型エピタキシャル層の注入面からの第１深さを任意に変えることができる。このため、炭素原子のイオン注入およびその後のアニールによって、ＩＧＢＴのオン動作時に、ｎ^-型ドリフト領域の少数キャリア濃度をエミッタ側のみ任意の第１深さで高くした濃度分布とすることができる。 Further, according to the embodiment, n ^- the type drift region n ^- type epitaxial layer ion-implanted carbon atoms to diffuse and activated by annealing to. As a result, the minority carrier lifetime on the injection surface side of the n ^- type epitaxial layer can be lengthened to a predetermined first depth to form a carrier lifetime extension region (first region). At this time, by adjusting the temperature and / or time of annealing for diffusing and activating carbon atoms, the first depth of the carrier lifetime extension region from the injection surface of the n ^- type epitaxial layer can be arbitrarily set. Can be changed to. Therefore, by ion implantation of carbon atoms and subsequent annealing, the concentration distribution of the minority carrier concentration in the n ^- type drift region can be increased at an arbitrary first depth only on the emitter side during the ON operation of the IGBT.

（実施例）
次に、ｎ^-型エピタキシャル基板５１のおもて面から第１領域３１が達する深さｄ１とアニール条件（アニール温度またはアニール時間）との関係の一例について説明する。図６は、キャリアライフタイム伸長領域の第１深さとアニール条件との関係の一例を示す特性図である。図６の横軸には、少数キャリアライフタイムを伸長させた第１領域３１が達する深さｄ１を示す。深さｄ１＝０［μｍ］は、ｎ^-型エピタキシャル基板５１（図３参照）のおもて面であり、図１，２のｐ型エピタキシャル層２３とｎ^-型エピタキシャル層２２との界面に相当する。図６の縦軸には、右側および左側にそれぞれ第１領域３１の少数キャリアライフタイムおよび炭素濃度を示す。 (Example)
Next, an example of the relationship between the depth d1 at which the first region 31 reaches from the front surface of the n ^- type epitaxial substrate 51 and the annealing conditions (annealing temperature or annealing time) will be described. FIG. 6 is a characteristic diagram showing an example of the relationship between the first depth of the carrier lifetime extension region and the annealing condition. The horizontal axis of FIG. 6 shows the depth d1 reached by the first region 31 in which the minority carrier lifetime is extended. The depth d1 = 0 [μm] is the front surface of the n ^- type epitaxial substrate 51 (see FIG. 3), and is located at the interface between the p-type epitaxial layer 23 and the n ^- type epitaxial layer 22 in FIGS. Equivalent to. The vertical axis of FIG. 6 shows the minority carrier lifetime and the carbon concentration of the first region 31 on the right side and the left side, respectively.

上述した実施の形態にかかる炭化珪素半導体装置の製造方法にしたがい、ｎ^-型エピタキシャル基板５１への炭素原子５２のイオン注入（図３参照）およびその後のアニール（図４参照）により得られる第１領域３１の炭素濃度、ｎ^-型エピタキシャル基板５１のおもて面から第１領域３１が達する深さｄ１、および、第１領域３１の少数キャリアライフタイムをシミュレーションした結果を図６に示す。炭素原子５２を活性化および拡散させるためのアニールは、アニール時間を９０分間とし、アニール温度を１３００℃〜１６５０℃の間で種々変更した。ｎ^-型エピタキシャル基板５１のおもて面からの炭素原子５２の拡散深さは、ｎ^-型エピタキシャル基板５１のおもて面から第１領域３１が達する深さｄ１である。 A first obtained by ion implantation of carbon atoms 52 into an n ^- type epitaxial substrate 51 (see FIG. 3) and subsequent annealing (see FIG. 4) according to the method for manufacturing a silicon carbide semiconductor device according to the above-described embodiment. FIG. 6 shows the results of simulating the carbon concentration of the region 31, the depth d1 at which the first region 31 reaches from the front surface of the n ^- type epitaxial substrate 51, and the minority carrier lifetime of the first region 31. In the annealing for activating and diffusing the carbon atom 52, the annealing time was 90 minutes, and the annealing temperature was variously changed between 1300 ° C. and 1650 ° C. n ^- -type diffusion depth of the carbon atoms 52 from the front surface of the epitaxial substrate 51, n ^- is the type epitaxial depth d1 of the first region 31 reaches from the front surface of the substrate 51.

図６に示す結果から、ｎ^-型エピタキシャル基板５１のおもて面から第１領域３１が達する深さｄ１は、炭素原子５２を活性化および拡散させるためのアニール温度によって異なることが確認された。図示省略するが、ｎ^-型エピタキシャル基板５１のおもて面から第１領域３１が達する深さｄ１は、炭素原子５２を活性化および拡散させるためのアニール時間によって異なることが確認されている。このため、炭素原子５２を活性化および拡散させるためのアニール温度またはアニール時間を変えることで、本発明にかかるＳｉＣ−ＩＧＢＴにおいて、ｎ^-型エピタキシャル基板５１のおもて面から第１領域３１が達する深さｄ１を任意に変えることができることがわかる。 From the results shown in FIG. 6, it was confirmed that the depth d1 reached by the first region 31 from the front surface of the n ^- type epitaxial substrate 51 differs depending on the annealing temperature for activating and diffusing the carbon atoms 52. .. Although not shown, it has been confirmed that the depth d1 reached by the first region 31 from the front surface of the n ^- type epitaxial substrate 51 differs depending on the annealing time for activating and diffusing the carbon atom 52. Therefore, by changing the annealing temperature or annealing time for activating and diffusing the carbon atom 52, in the SiC-IGBT according to the present invention, the first region 31 can be formed from the front surface of the n ^- type epitaxial substrate 51. It can be seen that the reachable depth d1 can be arbitrarily changed.

例えば、第１領域３１の少数キャリアライフタイムを伸長させる。ｎ^-型エピタキシャル基板５１のおもて面の表面層に炭素原子５２のイオン注入により形成される不純物領域の厚さは１μｍ程度である。この場合、図６に示すように、アニール温度およびアニール時間をそれぞれ１３００℃および９０分間としたときに、ｎ^-型エピタキシャル基板５１のおもて面から第１領域３１が達する深さｄ１を３０μｍにすることができる。第１領域３１のイオン注入によって打ち込まれた炭素濃度は、第１領域３１のエミッタ側の端部（ｎ^-型エピタキシャル基板５１のおもて面付近）で１×１０¹⁹／ｃｍ³程度であり、第１領域３１のコレクタ側の端部で１×１０¹⁰／ｃｍ³以下である。 For example, the minority carrier lifetime of the first region 31 is extended. The thickness of the impurity region formed by ion implantation of carbon atoms 52 into the surface layer of the front surface of the n ^- type epitaxial substrate 51 is about 1 μm. In this case, as shown in FIG. 6, when the annealing temperature and the annealing time are 1300 ° C. and 90 minutes, respectively, the depth d1 reached by the first region 31 from the front surface of the n ^- type epitaxial substrate 51 is 30 μm. Can be. The carbon concentration injected by ion implantation in the first region 31 is about 1 × 10 ¹⁹ / cm ³ at the end of the first region 31 on the emitter side (near the front surface of the n ^- type epitaxial substrate 51). , 1 × 10 ¹⁰ / cm ³ or less at the collector-side end of the first region 31.

以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。 In the above, the present invention can be variously modified without departing from the spirit of the present invention, and in each of the above-described embodiments, for example, the dimensions of each part, the impurity concentration, and the like are set in various ways according to the required specifications and the like. Further, the present invention holds the same even if the conductive type (n type, p type) is inverted.

以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、インバータなどの電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。 As described above, the silicon carbide semiconductor device and the method for manufacturing the silicon carbide semiconductor device according to the present invention are useful for power semiconductor devices used in power conversion devices such as inverters and power supply devices such as various industrial machines. is there.

１ｎ^-型ドリフト領域
２ａｎ型領域（ＣＳＬ）
２ｂｎ型領域（ＪＦＥＴ領域）
３，３' ｐ型ベース領域
４，４' ｎ⁺型エミッタ領域
５，５' ｐ⁺型コンタクト領域
６，６' ゲート絶縁膜
７，７' ゲート電極
８，８' 層間絶縁膜
９，９' エミッタ電極
１０半導体基板
１１ｎ型ＦＳ領域
１２ｐ⁺型コレクタ領域
１３コレクタ電極
１４トレンチ
２１ｐ⁺型エピタキシャル層
２２ｎ^-型エピタキシャル層
２３ｐ型エピタキシャル層
３１ｎ^-型ドリフト領域を構成するｎ^-型エピタキシャル層の第１領域（キャリアライフタイム伸長領域）
３２ｎ^-型ドリフト領域を構成するｎ^-型エピタキシャル層の第２領域
４１ｎ^-型ドリフト領域の少数キャリアライフタイム分布
４２ｎ^-型ドリフト領域の少数キャリア濃度分布
４２ａｎ^-型ドリフト領域のエミッタ側の少数キャリア濃度
４２ｂｎ^-型ドリフト領域のコレクタ側の少数キャリア濃度
５１ｎ^-型エピタキシャル基板
５２ｎ^-型エピタキシャル基板にイオン注入した炭素原子
ｄ１ｎ^-型エピタキシャル基板のおもて面から炭素原子が拡散される深さ
ｔ１０ｎ^-型ドリフト領域を構成するｎ^-型エピタキシャル層の厚さ
ｔ１１ｎ^-型ドリフト領域を構成するｎ^-型エピタキシャル層の第１領域の厚さ
ｔ１２ｎ^-型ドリフト領域を構成するｎ^-型エピタキシャル層の第２領域の厚さ 1 n ^- type drift region 2an type region (CSL)
2bn type region (JFET region)
3,3'p-type base region 4,4'n ⁺ type emitter region 5,5' p ⁺ type contact region 6,6'gate insulating film 7,7'gate electrode 8,8'interlayer insulating film 9,9' type ^- n constituting the type drift region ^- emitter electrode 10 semiconductor substrate 11 n-type FS region 12 p ⁺ -type collector region 13 a collector electrode 14 trenches 21 p ⁺ -type epitaxial layer 22 n ^- -type epitaxial layer 23 p-type epitaxial layer 31 n First region of epitaxial layer (carrier lifetime extension region)
32 n ^- -type constituting the drift region n ^- second region 41 of the type epitaxial layer n ^- minority carrier lifetime distribution 42 n type drift region ^- minority carrier concentration distribution 42a n type drift region ^- the emitter of the type drift region minority carrier concentration 42b n of ^- the type epitaxial carbon atoms from the front surface of the substrate ^- -type drift minority carrier concentration of the collector side of the region 51 n ^- -type epitaxial substrate 52 n ^- -type epitaxial substrate ion-implanted carbon atoms d1 n depth t10 n is diffused ^- type epitaxial layer thickness t11 n ^- ^- type n constituting the drift region type drift region ^- -type constituting the drift region n ^- of the first region of the type epitaxial layer thickness t12 n Thickness of the second region of the constituent n ^- type epitaxial layer

Claims

The first step of ion-implanting carbon atoms from the front surface of the epitaxial substrate into the first conductive type epitaxial substrate made of silicon carbide, and
The carbon atom ion-implanted in the first step is diffused from the front surface of the epitaxial substrate to a predetermined depth by heat treatment, and is fitted into a carbon atom defect portion in the epitaxial substrate to reduce the carbon atom defect. The second step to make it
Including
In the second step,
A first region formed by diffusing the carbon atoms ion-implanted in the first step is formed inside the epitaxial substrate with a thickness from the front surface of the epitaxial substrate to the predetermined depth.
In addition, the predetermined depth is adjusted based on the temperature and time of the heat treatment to make the thickness of the first region thicker than the thickness of the second region excluding the first region on the back surface side of the epitaxial substrate. A method for manufacturing a silicon carbide semiconductor device, which comprises the above.

The method for manufacturing a silicon carbide semiconductor device according to claim 1, wherein in the second step, the minority carrier lifetime is extended only in the first region of the epitaxial substrate.

The method for manufacturing a silicon carbide semiconductor device according to claim 1 or 2, wherein in the second step, the minority carrier lifetime of the first region is made longer than the minority carrier lifetime of the second region. ..

After the second step,
A step of epitaxially growing a second conductive type epitaxial layer on the front surface of the epitaxial substrate,
The first conductive type first semiconductor region is selectively formed inside the second conductive type epitaxial layer, and the portion of the second conductive type epitaxial layer excluding the first semiconductor region is the second conductive type second. Processes in the semiconductor area and
A second conductive type third semiconductor region is formed on the back surface side of the epitaxial substrate, and a portion of the epitaxial substrate sandwiched between the second conductive type epitaxial layer and the third semiconductor region is of the first conductive type. The process of the fourth semiconductor area and
A step of forming a gate insulating film in contact with a region between the first semiconductor region and the fourth semiconductor region of the second semiconductor region.
A step of forming a gate electrode on the opposite side of the second semiconductor region with the gate insulating film interposed therebetween.
A step of forming a first electrode electrically connected to the first semiconductor region and the second semiconductor region, and
A step of forming a second electrode electrically connected to the third semiconductor region, and
The method for manufacturing a silicon carbide semiconductor device according to any one of claims 1 to 3, further comprising.

A semiconductor substrate made of silicon carbide and
The second conductive type epitaxial layer constituting the front surface of the semiconductor substrate and
A first conductive type first semiconductor region selectively provided inside the second conductive type epitaxial layer,
A second conductive type second semiconductor region, which is a portion of the second conductive type epitaxial layer excluding the first semiconductor region,
A second conductive type third semiconductor region provided on the surface layer on the back surface of the semiconductor substrate, and
A first conductive type fourth semiconductor region composed of a first conductive type epitaxial layer which is a portion sandwiched between the second conductive type epitaxial layer and the third semiconductor region in the semiconductor substrate.
A gate insulating film provided in contact with a region between the first semiconductor region and the fourth semiconductor region of the second semiconductor region.
A gate electrode provided on the opposite side of the second semiconductor region with the gate insulating film interposed therebetween
A first electrode electrically connected to the first semiconductor region and the second semiconductor region,
A second electrode electrically connected to the third semiconductor region and
With
The first conductive type epitaxial layer is
A first region of the first conductive type that reaches a predetermined depth from the interface between the second conductive type epitaxial layer and the first conductive type epitaxial layer to the inside of the first conductive type epitaxial layer.
It is a portion of the first conductive type epitaxial layer excluding the first region, and has a first conductive type second region sandwiched between the first region and the third semiconductor region.
The minority carrier lifetime of the first region is longer than the minority carrier lifetime of the second region.
A silicon carbide semiconductor device characterized in that the thickness of the first region is thicker than the thickness of the second region.

The silicon carbide semiconductor device according to claim 5, wherein the carbon atom deficiency in the first region is less than the carbon atom deficiency in the second region.