JP2020017609A - Semiconductor device and manufacturing method therefor - Google Patents

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Abstract

To provide a semiconductor device in which the capacitance of a capacitor structure formed inside the groove of a semiconductor substrate is increased and furthermore increase in the size of the capacitor structure is suppressed, and a manufacturing method for the semiconductor device.SOLUTION: The semiconductor device comprises: a semiconductor substrate 10 having a first principal plane 11 and a second principal plane 12 facing each other and a groove formed in the first principal plane 11; a plurality of conductive layers 20 each of which is a first conductive layer 2A or a second conductive layer 2B, and which are laminated along the surface normal direction of the side surface of the groove; dielectric layers 30 respectively arranged between the conductive layers 20; an embedded electrode 40 which is embedded in a contact hall formed from the second principal plane 12 and reaching the bottom of the groove, and is electrically connected to the second conductive layer 2B at the bottom of the groove; a first electrode 51 which is disposed in the semiconductor substrate 10 outside the groove and is electrically connected to the first conductive layer 2A; and a second electrode 52 which is disposed on the second principal plane 12 and is electrically connected to the second conductive layer 2B through the embedded electrode 40.SELECTED DRAWING: Figure 1

Description

本発明は、半導体コンデンサを有する半導体装置及びその製造方法に関するものである。   The present invention relates to a semiconductor device having a semiconductor capacitor and a method for manufacturing the same.

半導体コンデンサとして、半導体基板の表面に形成した溝の内部にコンデンサ構造体を形成した構成が用いられている。例えば、誘電層を間に挟みながら複数の導電層を溝の側面に積層してコンデンサ構造体を形成する方法が開示されている(非特許文献1参照。)。   As a semiconductor capacitor, a configuration in which a capacitor structure is formed inside a groove formed on a surface of a semiconductor substrate is used. For example, a method of forming a capacitor structure by laminating a plurality of conductive layers on the side surfaces of a groove while sandwiching a dielectric layer therebetween is disclosed (see Non-Patent Document 1).

Houri Johari、 外1名、「High-Density Embedded Deep Trench Capacitors in Silicon With Enhanced Breakdown Voltage」、IEEE TRANSACTIONS ON COMPONENTS AND PACKAGING TECHNOLOGY、VOL. 32、NO. 4、2009年12月、p. 808-815Houri Johari, 1 other, `` High-Density Embedded Deep Trench Capacitors in Silicon With Enhanced Breakdown Voltage '', IEEE TRANSACTIONS ON COMPONENTS AND PACKAGING TECHNOLOGY, VOL. 32, NO.4, December 2009, p. 808-815

しかしながら、非特許文献1に記載された構造では、容量を発生させる主たる溝(wide trench)と、基板に配置する電極とコンタクトするための他の溝(narrow trench、medium trench)を同一の面に形成する。このため、主たる溝を形成できる面積が制限され、コンデンサ構造体の容量の増大が抑制される。また、非特許文献1では、溝の内部に形成した導電層を半導体基板の表面まで延設させ、半導体基板の表面で導電層に電極が配置される。即ち、半導体基板の表面に正の電極と負の電極のコンタクト領域が形成される。このため、半導体装置のサイズが増大する。   However, in the structure described in Non-Patent Document 1, a main trench (wide trench) for generating a capacitance and other trenches (narrow trench, medium trench) for contacting an electrode arranged on a substrate are formed on the same surface. Form. For this reason, the area in which the main groove can be formed is limited, and an increase in the capacitance of the capacitor structure is suppressed. In Non-Patent Document 1, a conductive layer formed inside a groove is extended to the surface of a semiconductor substrate, and an electrode is arranged on the conductive layer on the surface of the semiconductor substrate. That is, a contact region between the positive electrode and the negative electrode is formed on the surface of the semiconductor substrate. For this reason, the size of the semiconductor device increases.

本発明は、半導体基板の溝の内部に形成されるコンデンサ構造体の容量を増大させ、且つサイズの増大を抑制した半導体装置及び半導体装置の製造方法を提供することを目的とする。   An object of the present invention is to provide a semiconductor device and a method of manufacturing a semiconductor device in which the capacitance of a capacitor structure formed inside a groove of a semiconductor substrate is increased and the increase in size is suppressed.

本発明の一態様に係る半導体装置は、半導体基板の第1主面に形成された溝の内部に誘電層を介して積層された第1導電層及び第2導電層と、第1導電層と電気的に接続する第1電極と、第2主面から延伸して溝の底部に達する埋め込み電極を介して第2導電層と接続する第2電極を備えることを要旨とする。   A semiconductor device according to one embodiment of the present invention includes a first conductive layer and a second conductive layer stacked via a dielectric layer inside a groove formed in a first main surface of a semiconductor substrate; The gist of the present invention is to provide a first electrode which is electrically connected and a second electrode which is connected to the second conductive layer via a buried electrode extending from the second main surface and reaching the bottom of the groove.

本発明の他の態様に係る半導体装置の製造方法は、半導体基板の第1主面に形成された溝の内部に、誘電層を介して第1導電層と第2導電層を積層する工程と、半導体基板の第2主面から溝の底部に達するようにコンタクトホールを形成し、溝の底部で第2導電層に接続する埋め込み電極をコンタクトホールの内部に形成する工程を含み、埋め込み電極とその埋め込み電極に接続する第2導電層を同時に形成することを要旨とする。   A method for manufacturing a semiconductor device according to another aspect of the present invention includes a step of laminating a first conductive layer and a second conductive layer via a dielectric layer inside a groove formed on a first main surface of a semiconductor substrate. Forming a contact hole from the second main surface of the semiconductor substrate to the bottom of the groove, and forming a buried electrode connected to the second conductive layer at the bottom of the groove inside the contact hole; The point is that the second conductive layer connected to the embedded electrode is formed at the same time.

本発明によれば、半導体基板の溝の内部に形成されるコンデンサ構造体の容量を増大させ、且つサイズの増大を抑制した半導体装置及び半導体装置の製造方法を提供することができる。   According to the present invention, it is possible to provide a semiconductor device and a method of manufacturing a semiconductor device in which the capacitance of the capacitor structure formed inside the groove of the semiconductor substrate is increased and the increase in size is suppressed.

本発明の第1の実施形態に係る半導体装置の構成を示す模式的な断面図である。FIG. 1 is a schematic sectional view illustrating a configuration of a semiconductor device according to a first embodiment of the present invention. 本発明の第1の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である(その1)。FIG. 4 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention (part 1). 本発明の第1の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である(その2)。FIG. 4 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention (part 2). 本発明の第1の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である(その3)。FIG. 5 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention (part 3). 本発明の第1の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である(その4)。FIG. 6 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention (part 4). 本発明の第1の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である(その5)。FIG. 5 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention (part 5). 本発明の第1の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である(その6)。FIG. 6 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention (part 6). 本発明の第1の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である(その7)。FIG. 7 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention (part 7). 本発明の第1の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である(その8)。FIG. 8 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention (part 8). 本発明の第1の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である(その9)。FIG. 9 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention (part 9). 本発明の第1の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である(その10)。FIG. 10 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention (part 10). 本発明の第1の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である(その11)。FIG. 11 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention (part 11). 本発明の第1の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である(その12)。FIG. 12 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention (part 12). 本発明の第1の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である(その13)。FIG. 13 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention (part 13). 本発明の第1の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である(その14)。FIG. 14 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device according to the first embodiment of the present invention (part 14). 本発明の第2の実施形態に係る半導体装置の構成を示す模式的な断面図である。FIG. 4 is a schematic cross-sectional view illustrating a configuration of a semiconductor device according to a second embodiment of the present invention. 本発明の第2の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である(その1)。FIG. 9 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device according to the second embodiment of the present invention (part 1). 本発明の第2の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である(その2)。FIG. 9 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device according to the second embodiment of the present invention (part 2). 本発明の第2の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である(その3)。FIG. 9 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device according to the second embodiment of the present invention (part 3). 本発明の第2の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である(その4)。FIG. 9 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device according to the second embodiment of the present invention (part 4). 本発明の第2の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である(その5)。FIG. 9 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device according to the second embodiment of the present invention (part 5). 本発明の第2の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である(その6)。FIG. 9 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device according to the second embodiment of the present invention (part 6). 本発明の第2の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である(その7)。FIG. 9 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device according to the second embodiment of the present invention (part 7). 本発明の第2の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である(その8)。FIG. 10 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device according to the second embodiment of the present invention (part 8). 本発明の第2の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である(その9)。FIG. 9 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device according to the second embodiment of the present invention (part 9). 埋め込み電極の配置例を示す模式的な平面図である。FIG. 4 is a schematic plan view showing an example of the arrangement of embedded electrodes. 埋め込み電極の構成例を示す模式的な断面図であり、図27(a)は図26のI−I方向に沿った断面図であり、図27(b)は図26のII−II方向に沿った断面図であり、図27(c)は図26のIII−III方向に沿った断面図である。FIG. 27A is a schematic cross-sectional view showing a configuration example of the embedded electrode, FIG. 27A is a cross-sectional view along the II direction in FIG. 26, and FIG. 27B is a cross-sectional view in the II-II direction in FIG. FIG. 27C is a cross-sectional view along the III-III direction in FIG. 26. 本発明の第3の実施形態に係る半導体装置の構成を示す模式的な平面図である。FIG. 9 is a schematic plan view illustrating a configuration of a semiconductor device according to a third embodiment of the present invention. 図28に示した半導体装置の断面図であり、図29(a)は図28のIV−IV方向に沿った断面図であり、図29(b)は図28のV−V方向に沿った断面図であり、図29(c)は図28のVI−VI方向に沿った断面図である。29A is a cross-sectional view of the semiconductor device shown in FIG. 28, FIG. 29A is a cross-sectional view along the IV-IV direction in FIG. 28, and FIG. 29B is a cross-sectional view along the VV direction in FIG. 29 is a cross-sectional view, and FIG. 29C is a cross-sectional view along the VI-VI direction in FIG. 本発明の第4の実施形態に係る半導体装置の構成を示す模式図である。FIG. 11 is a schematic diagram illustrating a configuration of a semiconductor device according to a fourth embodiment of the present invention. 本発明のその他の実施形態に係る半導体装置の構成を示す模式的な断面図である。FIG. 9 is a schematic cross-sectional view illustrating a configuration of a semiconductor device according to another embodiment of the present invention.

以下に、図面を参照して実施形態を説明する。図面の記載において同一部分には同一符号を付して説明を省略する。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる部分を含む。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。   Embodiments will be described below with reference to the drawings. In the description of the drawings, the same portions are denoted by the same reference numerals and description thereof will be omitted. However, the drawings are schematic, and the relationship between the thickness and the planar dimension, the ratio of the thickness of each layer, and the like include portions different from actual ones. In addition, the drawings include portions having different dimensional relationships and ratios.

(第1の実施形態)
本発明の第1の実施形態に係る半導体装置1は、図1に示すように、互いに対向する第1主面11と第2主面12を有し、第1主面11に溝が形成されている半導体基板10と、溝の側面の面法線方向に沿って積層された複数の導電層20を備える。図1は、第1主面11に形成された溝の短手方向に沿った断面図である。
(First embodiment)
As shown in FIG. 1, a semiconductor device 1 according to a first embodiment of the present invention has a first main surface 11 and a second main surface 12 facing each other, and a groove is formed in the first main surface 11. Semiconductor substrate 10 and a plurality of conductive layers 20 stacked along the surface normal direction of the side surface of the groove. FIG. 1 is a cross-sectional view of a groove formed in the first main surface 11 along a short direction.

溝の内部に配置された導電層20のそれぞれは、第1導電層2Aと第2導電層2Bのいずれかである。半導体装置1では、導電層20のうち溝の側面に最近接の導電層を1番目の導電層として、導電層20のうちの奇数番目の導電層が第1導電層2Aである。即ち、導電層21及び導電層23が第1導電層2Aである。図1に示した構成では、導電層21は溝の側面と接している。また、導電層23が溝の側面から最も遠く配置された導電層である。一方、導電層20のうちの偶数番目の導電層が第2導電層2Bである。即ち、導電層22が第2導電層2Bである。   Each of the conductive layers 20 arranged inside the groove is either the first conductive layer 2A or the second conductive layer 2B. In the semiconductor device 1, the conductive layer closest to the side surface of the groove in the conductive layer 20 is the first conductive layer, and the odd-numbered conductive layer in the conductive layer 20 is the first conductive layer 2A. That is, the conductive layers 21 and 23 are the first conductive layers 2A. In the configuration shown in FIG. 1, the conductive layer 21 is in contact with the side surface of the groove. The conductive layer 23 is a conductive layer disposed farthest from the side surface of the groove. On the other hand, the even-numbered conductive layer of the conductive layers 20 is the second conductive layer 2B. That is, the conductive layer 22 is the second conductive layer 2B.

図1に示すように、導電層20の相互間には誘電層31〜32がそれぞれ配置されている。即ち、導電層21と導電層22との間に誘電層31が配置され、導電層22と導電層23との間に誘電層32が配置されている。以下において、溝の内部で導電層20の相互間に配置された誘電層を「誘電層30」と総称する。第1導電層2Aと第2導電層2Bとは、誘電層30によって電気的に絶縁されている。そして、第1導電層2A、誘電層30及び第2導電層2Bの積層によって、コンデンサが構成される。   As shown in FIG. 1, dielectric layers 31 to 32 are arranged between the conductive layers 20, respectively. That is, the dielectric layer 31 is disposed between the conductive layers 21 and 22, and the dielectric layer 32 is disposed between the conductive layers 22 and 23. In the following, the dielectric layers arranged between the conductive layers 20 inside the grooves are collectively referred to as “dielectric layers 30”. The first conductive layer 2A and the second conductive layer 2B are electrically insulated by the dielectric layer 30. Then, a capacitor is formed by laminating the first conductive layer 2A, the dielectric layer 30, and the second conductive layer 2B.

半導体装置1は、第2主面12から溝の底部に達するように形成されたコンタクトホールに埋め込まれた埋め込み電極40を更に備える。埋め込み電極40は、溝の底部で第2導電層2Bと電気的に接続している。なお、コンタクトホールの側面に絶縁分離膜60が配置され、半導体基板10と埋め込み電極40とは絶縁分離膜60によって電気的に絶縁されている。図1に示すように、溝の短手方向に沿った断面において、溝の幅よりもコンタクトホールの幅の方が狭い。   The semiconductor device 1 further includes a buried electrode 40 buried in a contact hole formed so as to reach the bottom of the groove from the second main surface 12. The buried electrode 40 is electrically connected to the second conductive layer 2B at the bottom of the groove. Note that an insulating separation film 60 is disposed on the side surface of the contact hole, and the semiconductor substrate 10 and the embedded electrode 40 are electrically insulated by the insulating separation film 60. As shown in FIG. 1, in the cross section along the short direction of the groove, the width of the contact hole is smaller than the width of the groove.

更に、半導体装置1は、第1導電層2Aと電気的に接続する第1電極51と、第2導電層2Bと電気的に接続する第2電極52を備える。第1電極51及び第2電極52は、溝の外部に配置されている。   Further, the semiconductor device 1 includes a first electrode 51 electrically connected to the first conductive layer 2A and a second electrode 52 electrically connected to the second conductive layer 2B. The first electrode 51 and the second electrode 52 are arranged outside the groove.

図1に示した半導体装置1では、半導体基板10の第1主面11に、第1絶縁膜71を介して第1電極51が配置されている。そして、第1絶縁膜71に設けた開口部において、溝の内部から第1主面11まで延設された第1導電層2Aと第1電極51とが電気的に接続されている。また、半導体基板10の第2主面12に、第2絶縁膜72を介して第2電極52が配置されている。そして、第2絶縁膜72に設けた開口部において、埋め込み電極40と第2電極52が電気的に接続されている。溝の側面に最近接の導電層21と溝の側面から最も遠く配置された導電層23は第1導電層2Aであり、第1主面11に配置された第1電極51と電気的に接続されている。導電層21は第2導電層2Bであり、埋め込み電極40を介して第2主面12に配置された第2電極52と電気的に接続されている。   In the semiconductor device 1 shown in FIG. 1, a first electrode 51 is disposed on a first main surface 11 of a semiconductor substrate 10 with a first insulating film 71 interposed therebetween. Then, in the opening provided in the first insulating film 71, the first conductive layer 2A extending from the inside of the groove to the first main surface 11 and the first electrode 51 are electrically connected. Further, a second electrode 52 is disposed on the second main surface 12 of the semiconductor substrate 10 with a second insulating film 72 interposed therebetween. In the opening provided in the second insulating film 72, the embedded electrode 40 and the second electrode 52 are electrically connected. The conductive layer 21 closest to the side surface of the groove and the conductive layer 23 disposed farthest from the side surface of the groove are the first conductive layer 2A, and are electrically connected to the first electrode 51 disposed on the first main surface 11. Have been. The conductive layer 21 is the second conductive layer 2B, and is electrically connected to the second electrode 52 arranged on the second main surface 12 via the embedded electrode 40.

以下に、図1に示した半導体装置1の動作について説明する。第1電極51に正の電圧、第2電極52に負の電圧を引加することで、第1導電層2Aに正の電荷がチャージされ、第2導電層2Bに負の電荷がチャージされる。このとき、誘電層30の内部で分極が起こり、静電容量が発生する。溝の中に複数の誘電層30を積層し、それぞれの誘電層30で静電容量を発生できるので、基板面積あたりの容量密度を増大させることができる。   Hereinafter, the operation of the semiconductor device 1 shown in FIG. 1 will be described. By applying a positive voltage to the first electrode 51 and a negative voltage to the second electrode 52, the first conductive layer 2A is charged with a positive charge and the second conductive layer 2B is charged with a negative charge. . At this time, polarization occurs inside the dielectric layer 30, and a capacitance occurs. Since a plurality of dielectric layers 30 are stacked in the groove and a capacitance can be generated in each of the dielectric layers 30, the capacitance density per substrate area can be increased.

図1に示した半導体装置では、第1導電層2Aである導電層21と導電層23が第1電極51と電気的に接続され、第2導電層2Bである導電層22が第2電極52と電気的に接続されている。したがって、半導体装置1は、誘電層31及び誘電層32をそれぞれ有する2つのコンデンサを並列接続した構成である。このように、半導体装置1によれば、単位面積当たりの容量密度を大きく向上させたコンデンサ構造体を実現できる。   In the semiconductor device shown in FIG. 1, the conductive layer 21 and the conductive layer 23 as the first conductive layer 2A are electrically connected to the first electrode 51, and the conductive layer 22 as the second conductive layer 2B is connected to the second electrode 52. Is electrically connected to Therefore, the semiconductor device 1 has a configuration in which two capacitors each having the dielectric layer 31 and the dielectric layer 32 are connected in parallel. As described above, according to the semiconductor device 1, it is possible to realize a capacitor structure in which the capacitance density per unit area is greatly improved.

第1導電層2Aは、第1主面11に配置された第1電極51と電気的に接続されている。一方、第1導電層2Aと電気的に絶縁されている第2導電層2Bは、第2主面12に配置された第2電極52と電気的に接続されている。このように、溝の内部に形成されるコンデンサ構造体の正の電極と負の電極を第1主面11と第2主面12に分けて配置することにより、正負の電極間の短絡を抑制できる。   The first conductive layer 2A is electrically connected to the first electrode 51 disposed on the first main surface 11. On the other hand, the second conductive layer 2B electrically insulated from the first conductive layer 2A is electrically connected to the second electrode 52 arranged on the second main surface 12. By arranging the positive electrode and the negative electrode of the capacitor structure formed inside the groove separately on the first main surface 11 and the second main surface 12, a short circuit between the positive and negative electrodes is suppressed. it can.

上記では、溝の内部に積層する導電層20の層数の合計が3層である場合について例示的に説明した。しかし、導電層20の層数は3層に限られない。例えば、第1導電層2Aと第2導電層2Bが1層ずつであってもよい。これにより、製造工程を短縮することができる。一方、積層する導電層20の層数が多いほど、単位面積当たりの容量密度をより大きくすることができる。このため、導電層20の層数の合計が4層以上であってもよい。導電層20の相互間に配置される誘電層30の層数は、導電層20の層数よりも1層少ない。   In the above, the case where the total number of the conductive layers 20 laminated in the groove is three has been exemplarily described. However, the number of conductive layers 20 is not limited to three. For example, the first conductive layer 2A and the second conductive layer 2B may be one layer each. Thereby, the manufacturing process can be shortened. On the other hand, the larger the number of the conductive layers 20 to be stacked, the higher the capacitance density per unit area. Therefore, the total number of conductive layers 20 may be four or more. The number of the dielectric layers 30 disposed between the conductive layers 20 is one less than the number of the conductive layers 20.

なお、図1に示した半導体装置1では、溝の側面に最近接の導電層を1番目の導電層として、奇数番目である第1導電層2Aを互いに電気的に接続し、偶数番目である第2導電層2Bを互いに電気的に接続している。このように第1導電層2Aと第2導電層2Bとを誘電層30を介して交互に積層することによって、単位面積当たりの容量密度を最も大きくすることができる。   In the semiconductor device 1 shown in FIG. 1, the first conductive layer 2A, which is an odd number, is electrically connected to the conductive layer closest to the side surface of the groove as the first conductive layer, and the even number is connected. The second conductive layers 2B are electrically connected to each other. By alternately stacking the first conductive layers 2A and the second conductive layers 2B with the dielectric layer 30 interposed therebetween, the capacitance density per unit area can be maximized.

以上に説明したように、本発明の第1の実施形態に係る半導体装置1では、第1導電層2Aと電気的に接続する第1電極51が半導体基板10の第1主面11に配置され、第2導電層2Bと電気的に接続する第2電極52が第2主面12に配置される。このため、正負の電極とそれぞれ接続させるためにコンデンサ構造体の複数の導電層を第1主面11に配置する場合と比較して、溝を形成する領域の面積を広くすることができる。その結果、基板面積あたりの容量密度が高い半導体装置1を提供できる。また、第1主面11に正負の電極を配置した構成と比較して、基板面積あたりの容量密度を同等とした場合に、半導体装置1のサイズの増大を抑制することができる。   As described above, in the semiconductor device 1 according to the first embodiment of the present invention, the first electrode 51 electrically connected to the first conductive layer 2A is arranged on the first main surface 11 of the semiconductor substrate 10. A second electrode 52 electrically connected to the second conductive layer 2B is arranged on the second main surface 12. For this reason, compared with the case where a plurality of conductive layers of the capacitor structure are arranged on the first main surface 11 to be connected to the positive and negative electrodes, the area of the region where the groove is formed can be increased. As a result, the semiconductor device 1 having a high capacitance density per substrate area can be provided. In addition, as compared with the configuration in which the positive and negative electrodes are arranged on the first main surface 11, when the capacitance density per substrate area is made equal, an increase in the size of the semiconductor device 1 can be suppressed.

以下に、図面を参照して、第1の実施形態に係る半導体装置1の製造方法を説明する。なお、以下に述べる半導体装置1の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能である。   Hereinafter, a method for manufacturing the semiconductor device 1 according to the first embodiment will be described with reference to the drawings. The method of manufacturing the semiconductor device 1 described below is an example, and can be realized by various other manufacturing methods including this modified example.

先ず、図2に示すように、半導体基板10の第1主面11に溝100を形成する。半導体基板10には、例えばシリコン基板を用いる。溝100は、以下のようにして形成することができる。即ち、CVD法などにより第1主面11の全面にシリコン酸化膜を形成した後、溝100を形成する領域が露出するように、フォトリソグラフィ技術を用いてシリコン酸化膜のパターニングを行う。そして、シリコン酸化膜をエッチングマスクに用いて、ドライエッチングまたはウェットエッチングにより溝100を形成する。溝100を形成した後、エッチングマスクに用いたシリコン酸化膜を除去する。   First, as shown in FIG. 2, a groove 100 is formed in the first main surface 11 of the semiconductor substrate 10. As the semiconductor substrate 10, for example, a silicon substrate is used. The groove 100 can be formed as follows. That is, after a silicon oxide film is formed on the entire surface of the first main surface 11 by a CVD method or the like, the silicon oxide film is patterned using a photolithography technique so that a region where the groove 100 is to be formed is exposed. Then, using the silicon oxide film as an etching mask, the groove 100 is formed by dry etching or wet etching. After forming the groove 100, the silicon oxide film used as the etching mask is removed.

図3に示すように、溝100の内壁面及び第1主面11に、導電層21を形成する。なお、導電層20には、リンなどの不純物をドープした多結晶シリコン膜を使用できる。多結晶シリコン膜は、CVD法などを用いて形成される。   As shown in FIG. 3, a conductive layer 21 is formed on the inner wall surface of the groove 100 and the first main surface 11. Note that a polycrystalline silicon film doped with an impurity such as phosphorus can be used for the conductive layer 20. The polycrystalline silicon film is formed using a CVD method or the like.

次に、図4に示すように、半導体基板10の第2主面12に、溝100の底部に達するコンタクトホール120を形成する。例えば、第2主面の全面にシリコン窒化膜をCVD法などにより形成する。そして、フォトリソグラフィ技術を用いてパターニングを行ったシリコン酸化膜をエッチングマスクに用いて、ドライエッチング又はウェットエッチングによりコンタクトホール120を形成する。コンタクトホール120は溝100の底部の導電層21を貫通して形成され、コンタクトホール120と溝100は連結する。   Next, as shown in FIG. 4, a contact hole 120 reaching the bottom of the groove 100 is formed in the second main surface 12 of the semiconductor substrate 10. For example, a silicon nitride film is formed on the entire second main surface by a CVD method or the like. Then, a contact hole 120 is formed by dry etching or wet etching using a silicon oxide film patterned by photolithography as an etching mask. The contact hole 120 is formed through the conductive layer 21 at the bottom of the groove 100, and connects the contact hole 120 and the groove 100.

その後、図5に示すように、導電層21を覆うように誘電層31を形成する。なお、誘電層30には、CVD法などを用いて形成されるシリコン酸化膜又はシリコン窒化膜などを使用できる。このとき、誘電層31の形成と同時に、コンタクトホール120の内壁面に絶縁分離膜60が形成される。   Thereafter, as shown in FIG. 5, a dielectric layer 31 is formed so as to cover the conductive layer 21. The dielectric layer 30 may be a silicon oxide film or a silicon nitride film formed by using a CVD method or the like. At this time, the insulating separation film 60 is formed on the inner wall surface of the contact hole 120 simultaneously with the formation of the dielectric layer 31.

更に、図6に示すように、誘電層31を覆うように導電層22を形成する。このとき、導電層22の形成と同時にコンタクトホール120が埋め込まれ、埋め込み電極40が形成される。この場合、導電層22と埋め込み電極40の材料は同一である。例えば、埋め込み電極40は、リンなどの不純物をドープした多結晶シリコン膜である。   Further, as shown in FIG. 6, a conductive layer 22 is formed so as to cover the dielectric layer 31. At this time, the contact hole 120 is buried at the same time as the formation of the conductive layer 22, and the buried electrode 40 is formed. In this case, the material of the conductive layer 22 and the material of the embedded electrode 40 are the same. For example, the buried electrode 40 is a polycrystalline silicon film doped with an impurity such as phosphorus.

次に、図7に示すように、溝100をフォトレジスト膜111によって埋め込む。例えば、スピンコート法やスプレー法でフォトレジスト膜111を第1主面11に塗布することにより、フォトレジスト膜111で溝100が埋め込まれる。   Next, as shown in FIG. 7, the groove 100 is buried with a photoresist film 111. For example, the grooves 100 are filled with the photoresist film 111 by applying a photoresist film 111 to the first main surface 11 by spin coating or spraying.

そして、反応性イオンエッチング(RIE)などの異方性エッチングによって、図8に示すように第1主面11上の導電層22を除去する。溝100の内部は、フォトレジスト膜111によって保護される。   Then, the conductive layer 22 on the first main surface 11 is removed by anisotropic etching such as reactive ion etching (RIE) as shown in FIG. The inside of the groove 100 is protected by the photoresist film 111.

更に、図9に示すように、RIEなどの異方性エッチングにより第1主面11上の誘電層31を除去する。このとき、溝100の開口部に近い導電層22の上端もエッチングされる。その後、図10に示すように、フォトレジスト膜111を除去する。フォトレジスト膜111は、例えばアセトンや硫酸を用いて除去される。   Further, as shown in FIG. 9, the dielectric layer 31 on the first main surface 11 is removed by anisotropic etching such as RIE. At this time, the upper end of the conductive layer 22 near the opening of the groove 100 is also etched. Thereafter, as shown in FIG. 10, the photoresist film 111 is removed. The photoresist film 111 is removed using, for example, acetone or sulfuric acid.

図11に示すように、導電層20を覆うように誘電層32を形成する。次いで、図12に示すように、溝100をフォトレジスト膜112によって埋め込む。フォトレジスト膜112は、フォトレジスト膜111と同様にスピンコート法やスプレー法を用いて塗布される。   As shown in FIG. 11, a dielectric layer 32 is formed so as to cover the conductive layer 20. Next, as shown in FIG. 12, the groove 100 is buried with a photoresist film 112. The photoresist film 112 is applied by using a spin coating method or a spray method as in the case of the photoresist film 111.

そして、溝100の内部をフォトレジスト膜112によって保護しながら、図13に示すように第1主面11上の誘電層32を除去する。例えば、ドライエッチングやウェットエッチングにより、誘電層32をエッチング除去する。その後、図14に示すように、アセトンや硫酸を用いてフォトレジスト膜112を除去する。   Then, while protecting the inside of the groove 100 with the photoresist film 112, the dielectric layer 32 on the first main surface 11 is removed as shown in FIG. For example, the dielectric layer 32 is removed by dry etching or wet etching. Thereafter, as shown in FIG. 14, the photoresist film 112 is removed using acetone or sulfuric acid.

次に、図15に示すように、第1主面11上及び溝100の内部に、導電層23を形成する。例えばリンなどの不純物をドープした多結晶シリコン膜である導電層23によって、溝100が埋め込まれる。また、導電層21と導電層23とが、導電層23の第1主面11上に形成した領域において電気的に接続される。   Next, as shown in FIG. 15, a conductive layer 23 is formed on the first main surface 11 and inside the groove 100. For example, the trench 100 is filled with the conductive layer 23 which is a polycrystalline silicon film doped with an impurity such as phosphorus. Further, conductive layer 21 and conductive layer 23 are electrically connected in a region formed on first main surface 11 of conductive layer 23.

その後、半導体基板10の第1主面11上に第1絶縁膜71を形成し、第2主面12上に第2絶縁膜72を形成する。第1絶縁膜71及び第2絶縁膜72の材料は誘電層30と同じでもよいし、異なる材料であってもよい。例えば、シリコン酸化膜やシリコン窒化膜などが、第1絶縁膜71及び第2絶縁膜72に使用される。そして、第1絶縁膜71の所定の位置に開口部を設けた後に、この開口部を埋め込むように第1電極51を形成し、第1電極51と導電層23を電気的に接続する。また、第2絶縁膜72の所定の位置に開口部を設けた後に、この開口部を埋め込むように第2電極52を形成し、第2電極52と埋め込み電極40を電気的に接続する。以上により、図1に示した半導体装置1が完成する。   Thereafter, a first insulating film 71 is formed on the first main surface 11 of the semiconductor substrate 10, and a second insulating film 72 is formed on the second main surface 12. The material of the first insulating film 71 and the second insulating film 72 may be the same as that of the dielectric layer 30, or may be different materials. For example, a silicon oxide film, a silicon nitride film, or the like is used for the first insulating film 71 and the second insulating film 72. After an opening is provided at a predetermined position of the first insulating film 71, the first electrode 51 is formed so as to fill the opening, and the first electrode 51 and the conductive layer 23 are electrically connected. After an opening is provided at a predetermined position in the second insulating film 72, a second electrode 52 is formed so as to fill the opening, and the second electrode 52 and the embedded electrode 40 are electrically connected. Thus, the semiconductor device 1 shown in FIG. 1 is completed.

第1電極51や第2電極52の材料としては金属が一般的である。例えば、チタン(Ti)、ニッケル(Ni)、モリブデン(Mo)などの金属材料や、チタン/ニッケル/銀(Ti/Ni/Ag)などの積層膜を第1電極51及び第2電極52に使用できる。   The material of the first electrode 51 and the second electrode 52 is generally a metal. For example, a metal material such as titanium (Ti), nickel (Ni), and molybdenum (Mo), or a laminated film such as titanium / nickel / silver (Ti / Ni / Ag) is used for the first electrode 51 and the second electrode 52. it can.

半導体装置1では、溝100の幅よりも、埋め込み電極40が埋め込まれるコンタクトホール120の幅の方が狭い。このため、第1主面11よりも第2主面12の方が表面の凹凸が少ない。凹凸の少ない第2主面12に第2電極52を形成することにより、平坦化工程を実施することなくフォトリソグラフィ技術などのパターニングを行える。したがって、溝が形成される第1主面11に電極を形成する場合と比べて、製造工程の少ない半導体装置1を提供できる。   In the semiconductor device 1, the width of the contact hole 120 in which the embedded electrode 40 is embedded is smaller than the width of the groove 100. For this reason, the second main surface 12 has less surface irregularities than the first main surface 11. By forming the second electrode 52 on the second main surface 12 with less unevenness, patterning such as a photolithography technique can be performed without performing a flattening step. Therefore, it is possible to provide the semiconductor device 1 with a smaller number of manufacturing steps as compared with the case where an electrode is formed on the first main surface 11 where the groove is formed.

また、埋め込み電極40を形成するためのコンタクトホール120は、第2主面12から溝100の底部まで達すればよい。即ち、第2導電層2Bと第2電極52を電気的に接続させるために深い溝を形成する必要がない。このため、図1に示した半導体装置1によれば、深い溝を形成する場合と比較して製造工程に要する時間を短縮できる。   Further, the contact hole 120 for forming the buried electrode 40 may extend from the second main surface 12 to the bottom of the groove 100. That is, it is not necessary to form a deep groove to electrically connect the second conductive layer 2B and the second electrode 52. Therefore, according to the semiconductor device 1 shown in FIG. 1, the time required for the manufacturing process can be reduced as compared with the case where a deep groove is formed.

なお、溝100の短手方向に沿った断面において、コンタクトホール120の幅が、そのコンタクトホール120に埋め込まれた埋め込み電極40と接続する第2導電層2Bの膜厚の2倍よりも小さくしてもよい。即ち、溝100の側面の両側に形成される第2導電層2Bの膜厚の合計よりもコンタクトホール120の幅を小さくする。これにより、図6を参照して説明したように第2導電層2Bと埋め込み電極40を同時に形成する場合に、コンタクトホール120を埋め込み電極40によって空隙なく埋め込むことができる。このため、凹凸が第2主面12に生じることが抑制され、フォトリソグラフィ技術を用いた工程などの前処理としての平坦化工程を省略することができる。したがって、半導体装置1の製造工程の短縮が可能である。   In the cross section along the short direction of the groove 100, the width of the contact hole 120 is smaller than twice the thickness of the second conductive layer 2B connected to the embedded electrode 40 embedded in the contact hole 120. You may. That is, the width of the contact hole 120 is made smaller than the total thickness of the second conductive layers 2B formed on both sides of the side surface of the groove 100. Thereby, when the second conductive layer 2B and the buried electrode 40 are formed simultaneously as described with reference to FIG. 6, the contact hole 120 can be buried by the buried electrode 40 without gaps. For this reason, the occurrence of unevenness on the second main surface 12 is suppressed, and a planarization step as a pretreatment such as a step using a photolithography technique can be omitted. Therefore, the manufacturing process of the semiconductor device 1 can be shortened.

更に、第2導電層2Bと埋め込み電極40を同時に形成することにより、これらの別々に形成する場合と比べて、製造工程を短縮できる。また、第2導電層2Bと埋め込み電極40を別々に形成して電気的に接続する工程を行う場合に比べて、製造工程での不具合による接続不良を抑制できる。したがって、製造歩留りを向上することができる。   Furthermore, by simultaneously forming the second conductive layer 2B and the embedded electrode 40, the manufacturing process can be shortened as compared with the case where these are separately formed. Further, compared to the case where the second conductive layer 2B and the buried electrode 40 are separately formed and the step of electrically connecting the second conductive layer 2B and the buried electrode 40 is performed, a connection failure due to a defect in the manufacturing process can be suppressed. Therefore, the production yield can be improved.

半導体基板10には、例えば単結晶シリコン基板や多結晶シリコン基板を使用できる。加工性が高い材料であるシリコン基板を使用することにより、微細加工により集積化が可能である。このため、容量密度の高い半導体装置1を製造できる。   As the semiconductor substrate 10, for example, a single crystal silicon substrate or a polycrystalline silicon substrate can be used. By using a silicon substrate which is a material having high workability, integration can be performed by fine processing. Therefore, the semiconductor device 1 having a high capacitance density can be manufactured.

また、導電層20及び埋め込み電極40に多結晶シリコン膜を使用することにより、カバレッジのよい膜を形成する低圧化学蒸着法を用いることができる。このため、アスペクト比の高い溝100の内部に導電層20を形成することができ、容量密度の高い半導体装置1を製造できる。   In addition, by using a polycrystalline silicon film for the conductive layer 20 and the embedded electrode 40, a low-pressure chemical vapor deposition method for forming a film with good coverage can be used. Therefore, the conductive layer 20 can be formed inside the trench 100 having a high aspect ratio, and the semiconductor device 1 having a high capacitance density can be manufactured.

また、上記では、誘電層30にシリコン酸化膜又はシリコン窒化膜を使用した。絶縁破壊電界及び比誘電率の高い材料を用いることにより、耐圧及び誘電率の高い誘電層30を形成できる。このため、耐圧、容量密度の高い半導体装置1を実現できる。   In the above description, a silicon oxide film or a silicon nitride film is used for the dielectric layer 30. By using a material having a high dielectric breakdown field and a high dielectric constant, the dielectric layer 30 having a high withstand voltage and a high dielectric constant can be formed. For this reason, the semiconductor device 1 with high withstand voltage and high capacitance density can be realized.

或いは、異なる材料からなる複数の誘電体膜を積層した構造の誘電層30を使用してもよい。例えば、相対的に誘電率は高いが膜応力が大きいシリコン窒化膜と、相対的に誘電率が低いが膜応力の小さいシリコン酸化膜を積層して誘電層30を形成する。これにより、所望の厚みを確保し且つ誘電率と応力のバランスのとれた、誘電率の高い誘電層30を形成できる。   Alternatively, a dielectric layer 30 having a structure in which a plurality of dielectric films made of different materials are stacked may be used. For example, the dielectric layer 30 is formed by laminating a silicon nitride film having a relatively high dielectric constant but a large film stress and a silicon oxide film having a relatively low dielectric constant but a small film stress. As a result, a dielectric layer 30 having a high dielectric constant and having a desired thickness secured and a balance between the dielectric constant and the stress can be formed.

また、図5を参照して説明したように、導電層21と導電層22との間に形成される誘電層31と、コンタクトホール120の内壁面を覆う絶縁分離膜60とを、同時に形成してもよい。このように、埋め込み電極40に接続する第2導電層2Bが表面に形成される誘電層30と、半導体基板10と埋め込み電極40との間に形成される絶縁分離膜60とを同時に形成することにより、製造工程を短縮することができる。これにより、半導体装置1の製造コストを低減できる。   Also, as described with reference to FIG. 5, the dielectric layer 31 formed between the conductive layers 21 and 22 and the insulating separation film 60 covering the inner wall surface of the contact hole 120 are formed simultaneously. You may. As described above, the dielectric layer 30 on which the second conductive layer 2B connected to the embedded electrode 40 is formed on the surface and the insulating separation film 60 formed between the semiconductor substrate 10 and the embedded electrode 40 are formed simultaneously. Thereby, the manufacturing process can be shortened. Thereby, the manufacturing cost of the semiconductor device 1 can be reduced.

以上に説明したように、本発明の第1の実施形態に係る半導体装置の製造方法によれば、第1電極51が半導体基板10の第1主面11に形成され、第2電極52が第2主面12に形成される。このため、基板面積あたりの容量密度が高く、サイズの小さい半導体装置1を提供できる。なお、上記では1つの溝100を図示したが、第1主面11に複数の溝100を形成してもよい。また、第1導電層2Aが2層であり、第2導電層2Bが1層である構成を例示的に説明したが、導電層20の構成はこれに限られない。   As described above, according to the method for manufacturing a semiconductor device according to the first embodiment of the present invention, the first electrode 51 is formed on the first main surface 11 of the semiconductor substrate 10 and the second electrode 52 is Two main surfaces 12 are formed. Therefore, the semiconductor device 1 having a high capacitance density per substrate area and a small size can be provided. Although one groove 100 is shown in the above description, a plurality of grooves 100 may be formed on the first main surface 11. Further, the configuration in which the first conductive layer 2A has two layers and the second conductive layer 2B has one layer has been described as an example, but the configuration of the conductive layer 20 is not limited thereto.

なお、半導体基板10に導電性基板を使用してもよい。例えば、抵抗率が1E−4〜1E−5Ωcm2程度の高不純物濃度のシリコン基板などが半導体基板10に使用される。半導体基板10はp型半導体基板でもn型半導体基板でもよい。半導体基板10が導電性を有し、図1に示すように溝の側面に最近接の導電層21が半導体基板10と溝の側面で接触していることにより、第1導電層2Aと第1電極51との間の等価直列抵抗(ESR)を低減できる。 Note that a conductive substrate may be used as the semiconductor substrate 10. For example, a silicon substrate having a high impurity concentration of about 1E-4 to 1E-5 Ωcm 2 or the like is used for the semiconductor substrate 10. The semiconductor substrate 10 may be a p-type semiconductor substrate or an n-type semiconductor substrate. Since the semiconductor substrate 10 has conductivity and the conductive layer 21 closest to the side surface of the groove is in contact with the semiconductor substrate 10 on the side surface of the groove as shown in FIG. The equivalent series resistance (ESR) with the electrode 51 can be reduced.

また、半導体基板10と埋め込み電極40の間に絶縁分離膜60が配置され、半導体基板10と埋め込み電極40とは電気的に絶縁されている。このため、半導体基板10の電位と埋め込み電極40の電位が異なる場合に、半導体基板10と埋め込み電極40との間での短絡やリーク電流の発生を抑制することができる。これにより、半導体装置1の短絡故障や、リーク電流による損失を防止できる。また、半導体基板10の電位と埋め込み電極40の電位が異なる場合、半導体基板10と埋め込み電極40との間で容量が形成されるため、半導体装置1の容量を増大できる。   Further, an insulating isolation film 60 is disposed between the semiconductor substrate 10 and the embedded electrode 40, and the semiconductor substrate 10 and the embedded electrode 40 are electrically insulated. Therefore, when the potential of the semiconductor substrate 10 and the potential of the buried electrode 40 are different, it is possible to suppress the occurrence of a short circuit or a leak current between the semiconductor substrate 10 and the buried electrode 40. Thereby, a short circuit failure of the semiconductor device 1 and a loss due to a leak current can be prevented. When the potential of the semiconductor substrate 10 is different from the potential of the embedded electrode 40, a capacitance is formed between the semiconductor substrate 10 and the embedded electrode 40, so that the capacitance of the semiconductor device 1 can be increased.

(第2の実施形態)
本発明の第2の実施形態に係る半導体装置1は、第1電極51が、第2電極52と離間して第2主面12に配置された部分を有する点が、第1の実施形態と異なる。即ち、図16に示すように、半導体装置1が、半導体基板10の第1主面11に配置された第1電極51aと、第2主面12に配置された第1電極51b1、第1電極51b2を備える。
(Second embodiment)
The semiconductor device 1 according to the second embodiment of the present invention is different from the semiconductor device 1 according to the first embodiment in that the first electrode 51 has a portion arranged on the second main surface 12 so as to be separated from the second electrode 52. different. That is, as shown in FIG. 16, the semiconductor device 1 includes a first electrode 51a disposed on the first main surface 11 of the semiconductor substrate 10, a first electrode 51b1 disposed on the second main surface 12, and a first electrode 51b. 51b2.

第1電極51aは、第1主面11に配置された第1絶縁膜71の開口部において、導電層23と電気的に接続されている。   The first electrode 51 a is electrically connected to the conductive layer 23 at an opening of the first insulating film 71 disposed on the first main surface 11.

第1電極51b1は、第2主面12に配置された第2絶縁膜72に設けた開口部において、溝の底部で導電層21と電気的に接続する埋め込み電極40と電気的に接続されている。第1電極51b2は、第2絶縁膜72に設けた開口部において、溝の底部で導電層23と電気的に接続する埋め込み電極40と電気的に接続されている。   The first electrode 51b1 is electrically connected to the embedded electrode 40 that is electrically connected to the conductive layer 21 at the bottom of the groove at the opening provided in the second insulating film 72 disposed on the second main surface 12. I have. The first electrode 51b2 is electrically connected to the buried electrode 40 that is electrically connected to the conductive layer 23 at the bottom of the groove at the opening provided in the second insulating film 72.

また、第2主面12には、第1電極51b1及び第1電極51b2と離間して、第2電極52b1と第2電極52b2が配置されている。第2電極52b1は、第2絶縁膜72に設けた開口部において、溝の底部で導電層22と電気的に接続する埋め込み電極40と電気的に接続されている。第2電極52b2は、第2絶縁膜72に設けた開口部において、導電性の半導体基板10と接続している。   Further, on the second main surface 12, a second electrode 52b1 and a second electrode 52b2 are arranged apart from the first electrode 51b1 and the first electrode 51b2. The second electrode 52b1 is electrically connected to the embedded electrode 40 that is electrically connected to the conductive layer 22 at the bottom of the groove at the opening provided in the second insulating film 72. The second electrode 52b2 is connected to the conductive semiconductor substrate 10 at an opening provided in the second insulating film 72.

第1電極51b1と第1電極51b2とは電気的に接続される。例えば、第2絶縁膜72の表面に形成した金属配線によって第1電極51b1と第1電極51b2を接続する。同様に、第2電極52b1と第2電極52b2とは電気的に接続される。   The first electrode 51b1 and the first electrode 51b2 are electrically connected. For example, the first electrode 51b1 and the first electrode 51b2 are connected by a metal wiring formed on the surface of the second insulating film 72. Similarly, the second electrode 52b1 and the second electrode 52b2 are electrically connected.

溝の内部では、誘電層30を介して導電層20が積層されている。即ち、導電性の半導体基板10と導電層21の間に誘電層31が配置され、導電層21と導電層22の間に誘電層32が配置され、導電層22と導電層23の間に誘電層33が配置されている。このように、導電層20の各層は、誘電層30によって相互と電気的に絶縁されている。   Inside the groove, a conductive layer 20 is laminated via a dielectric layer 30. That is, the dielectric layer 31 is disposed between the conductive semiconductor substrate 10 and the conductive layer 21, the dielectric layer 32 is disposed between the conductive layers 21 and 22, and the dielectric layer 31 is disposed between the conductive layers 22 and 23. A layer 33 is arranged. Thus, each layer of the conductive layer 20 is electrically insulated from each other by the dielectric layer 30.

図16に示した半導体装置1の基本的な動作を説明する。第1電極51b1と第1電極51b2に正の電圧Hを印加し、第2電極52b1と第2電極52b2に負の電圧Lを引加する。これにより、導電層21及び導電層23に正の電荷がチャージされ、半導体基板10及び導電層22に負の電荷がチャージされる。このとき、誘電層30の内部で分極が起こり、静電容量が発生する。溝の中に複数の誘電層30を積層し、それぞれの誘電層30で静電容量を発生するので、基板面積あたりの容量密度を向上することができる。   The basic operation of the semiconductor device 1 shown in FIG. 16 will be described. A positive voltage H is applied to the first electrode 51b1 and the first electrode 51b2, and a negative voltage L is applied to the second electrode 52b1 and the second electrode 52b2. As a result, the conductive layer 21 and the conductive layer 23 are charged with positive charges, and the semiconductor substrate 10 and the conductive layer 22 are charged with negative charges. At this time, polarization occurs inside the dielectric layer 30, and a capacitance occurs. Since a plurality of dielectric layers 30 are stacked in the groove and a capacitance is generated in each of the dielectric layers 30, the capacitance density per substrate area can be improved.

更に、図16に示した半導体装置1によれば、第1導電層2A及び第2導電層2Bとそれぞれ電気的に接続する電極を第2主面12に形成することにより、第1主面11に形成する溝の面積を最大化することができる。このため、基板面積あたりの容量密度を更に向上することができる。また、第2主面12に正負の電極が配置されるため、第1主面11の電極を回路に接続することなく、容量素子として半導体装置1を使用することができる。これにより、実装形態の制限の少ない半導体装置1を提供できる。   Further, according to the semiconductor device 1 shown in FIG. 16, the electrodes that are respectively electrically connected to the first conductive layer 2A and the second conductive layer 2B are formed on the second main surface 12 so that the first main surface 11 Can maximize the area of the groove formed. Therefore, the capacitance density per substrate area can be further improved. Further, since the positive and negative electrodes are arranged on the second main surface 12, the semiconductor device 1 can be used as a capacitor without connecting the electrodes on the first main surface 11 to a circuit. Thereby, it is possible to provide the semiconductor device 1 with less restrictions on the mounting form.

以下に、図面を参照して第2の実施形態に係る半導体装置1の製造方法を説明する。なお、以下に述べる半導体装置1の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能である。   Hereinafter, a method for manufacturing the semiconductor device 1 according to the second embodiment will be described with reference to the drawings. The method of manufacturing the semiconductor device 1 described below is an example, and can be realized by various other manufacturing methods including this modified example.

先ず、図17に示すように、半導体基板10の第1主面11に溝100a〜100c(以下、溝100と総称する。)を形成する。また、第2主面12に、溝100aの底部に達するコンタクトホール120を形成する。溝100及びコンタクトホール120の形成は、例えばフォトリソグラフィ技術などを用いてパターニングを行ったシリコン酸化膜をエッチングマスクに用いたドライエッチングやウェットエッチングにより行う(以下において同様。)。   First, as shown in FIG. 17, grooves 100a to 100c (hereinafter, collectively referred to as grooves 100) are formed in the first main surface 11 of the semiconductor substrate 10. Further, a contact hole 120 reaching the bottom of the groove 100a is formed in the second main surface 12. The formation of the groove 100 and the contact hole 120 is performed by dry etching or wet etching using a silicon oxide film patterned by photolithography or the like as an etching mask (the same applies hereinafter).

次いで、図18に示すように、溝100の側面、第1主面11及び第2主面12に誘電層31を形成する。このとき、コンタクトホール120の内壁面に絶縁分離膜60が同時に形成される。次に、図19に示すように、溝100の側面及び第1主面11で誘電層31を覆うように導電層21を形成する。同時に、コンタクトホール120の内部に埋め込み電極40が形成される。   Next, as shown in FIG. 18, a dielectric layer 31 is formed on the side surfaces of the groove 100, the first main surface 11, and the second main surface 12. At this time, the insulating separation film 60 is simultaneously formed on the inner wall surface of the contact hole 120. Next, as shown in FIG. 19, a conductive layer 21 is formed so as to cover the dielectric layer 31 on the side surface of the groove 100 and the first main surface 11. At the same time, the embedded electrode 40 is formed inside the contact hole 120.

その後、図20に示すように、第2主面12に、溝100bの底部に達して溝100bと連結するようにコンタクトホール120を形成する。そして、図21に示すように、導電層21を覆うように誘電層32を形成する。このとき、コンタクトホール120の内壁面に絶縁分離膜60が同時に形成される。   Thereafter, as shown in FIG. 20, a contact hole 120 is formed in the second main surface 12 so as to reach the bottom of the groove 100b and be connected to the groove 100b. Then, as shown in FIG. 21, a dielectric layer 32 is formed so as to cover the conductive layer 21. At this time, the insulating separation film 60 is simultaneously formed on the inner wall surface of the contact hole 120.

次に、図22に示すように、誘電層32を覆うように導電層22を形成する。同時に、コンタクトホール120の内部に埋め込み電極40が形成される。   Next, as shown in FIG. 22, the conductive layer 22 is formed so as to cover the dielectric layer 32. At the same time, the embedded electrode 40 is formed inside the contact hole 120.

次いで、図23に示すように、第2主面12に、溝100cの底部に達して溝100cと連結するようにコンタクトホール120を形成する。そして、図24に示すように、導電層22を覆うように誘電層33を形成する。このとき、コンタクトホール120の内壁面に絶縁分離膜60が同時に形成される。更に、図25に示すように、誘電層33を覆うように溝100を埋め込んで導電層23を形成する。同時に、コンタクトホール120の内部に埋め込み電極40が形成される。   Next, as shown in FIG. 23, a contact hole 120 is formed in the second main surface 12 so as to reach the bottom of the groove 100c and be connected to the groove 100c. Then, as shown in FIG. 24, a dielectric layer 33 is formed so as to cover the conductive layer 22. At this time, the insulating separation film 60 is simultaneously formed on the inner wall surface of the contact hole 120. Further, as shown in FIG. 25, the conductive layer 23 is formed by filling the groove 100 so as to cover the dielectric layer 33. At the same time, the embedded electrode 40 is formed inside the contact hole 120.

その後、半導体基板10の第1主面11上に第1絶縁膜71を形成する。なお、誘電層31〜33が形成されるのと同時に第2主面12に第2絶縁膜72が形成されている。そして、第1絶縁膜71の所定の位置に開口部を設けた後に、この開口部を埋め込むように第1電極51aを形成し、第1電極51aと導電層23を電気的に接続する。また、埋め込み電極40が形成された位置で第2絶縁膜72に開口部を設け、埋め込み電極40を電気的に接続するように第1電極51b1、第1電極51b2及び第2電極52b1を形成する。また、第2絶縁膜72の所定の位置に半導体基板10の一部を露出させた開口部を設けて、半導体基板10と接続するように第2電極52b2を形成する。以上により、図16に示した半導体装置1が完成する。   After that, a first insulating film 71 is formed on the first main surface 11 of the semiconductor substrate 10. Note that the second insulating film 72 is formed on the second main surface 12 at the same time that the dielectric layers 31 to 33 are formed. After an opening is provided at a predetermined position of the first insulating film 71, the first electrode 51a is formed so as to fill the opening, and the first electrode 51a and the conductive layer 23 are electrically connected. An opening is provided in the second insulating film 72 at the position where the embedded electrode 40 is formed, and the first electrode 51b1, the first electrode 51b2, and the second electrode 52b1 are formed so as to electrically connect the embedded electrode 40. . Further, an opening exposing a part of the semiconductor substrate 10 is provided at a predetermined position of the second insulating film 72, and the second electrode 52b2 is formed so as to be connected to the semiconductor substrate 10. Thus, the semiconductor device 1 shown in FIG. 16 is completed.

なお、同一の溝の内部に形成された導電層20の各層とそれぞれ電気的に接続する複数の埋め込み電極40を形成してもよい。即ち、同一の溝の底部に沿って互いに離間して配置された複数の埋め込み電極40を形成する。そして、溝の内部で誘電層30を介して空間的に離間して配置された導電層20のそれぞれを、異なる埋め込み電極40に接続させてもよい。   Note that a plurality of embedded electrodes 40 that are electrically connected to the respective layers of the conductive layer 20 formed inside the same groove may be formed. That is, a plurality of buried electrodes 40 which are spaced apart from each other along the bottom of the same groove are formed. Then, each of the conductive layers 20 that are spatially separated via the dielectric layer 30 inside the groove may be connected to a different embedded electrode 40.

例えば、図26に示すように、溝100に対して複数の埋め込み電極40を配置する。図26において、半導体基板10を透過して埋め込み電極40を破線で表示している。図27(a)〜図27(c)に、図26のI−I方向、II−II方向及びIII−III方向に沿った断面図をそれぞれ示す。   For example, as shown in FIG. 26, a plurality of embedded electrodes 40 are arranged in the groove 100. In FIG. 26, the embedded electrode 40 is shown by a broken line through the semiconductor substrate 10. FIGS. 27A to 27C show cross-sectional views along the II, II-II, and III-III directions in FIG. 26, respectively.

図27(a)に示す埋め込み電極40は、導電層21と電気的に接続されている。図27(b)に示す埋め込み電極40は、導電層22と電気的に接続されている。そして、図27(c)に示す埋め込み電極40は、導電層23と電気的に接続されている。   The embedded electrode 40 shown in FIG. 27A is electrically connected to the conductive layer 21. The buried electrode 40 shown in FIG. 27B is electrically connected to the conductive layer 22. The buried electrode 40 shown in FIG. 27C is electrically connected to the conductive layer 23.

上記の構成を適用することにより、溝の内部で電気的に絶縁されている導電層20の相互の電気的な接続を、第2主面12に配置した金属配線などによって行うことができる。このため、第1主面11における溝の面積を拡張できる。したがって、基板面積あたりの容量密度が高い半導体装置1を提供できる。例えば、図16に示すように複数の溝の内部に形成された導電層21〜23について、異なる溝に形成された導電層21と導電層21、導電層22と導電層22、導電層23と導電層23を、電気的に接続することができる。   By applying the above configuration, the electrical connection between the conductive layers 20 that are electrically insulated inside the groove can be performed by a metal wiring or the like disposed on the second main surface 12. Therefore, the area of the groove on the first main surface 11 can be expanded. Therefore, the semiconductor device 1 having a high capacitance density per substrate area can be provided. For example, as shown in FIG. 16, regarding the conductive layers 21 to 23 formed inside the plurality of grooves, the conductive layers 21 and 21, the conductive layers 22 and 22, and the conductive layers 23 formed in different grooves are different. The conductive layer 23 can be electrically connected.

図16では、第1主面11に形成する溝を3つのみ示しているが、4つ以上の溝を形成してもよい。また、導電層20が3層である例を示したが、導電層20が4層以上でもよい。なお、誘電層30の層数は導電層20と同数となる。また、埋め込み電極40の数は3つで示しているが、4つ以上でもよい。   FIG. 16 shows only three grooves formed on the first main surface 11, but four or more grooves may be formed. Although the example in which the conductive layer 20 has three layers has been described, the conductive layer 20 may have four or more layers. Note that the number of dielectric layers 30 is the same as the number of conductive layers 20. Although the number of the embedded electrodes 40 is shown as three, it may be four or more.

(第3の実施形態)
本発明の第3の実施形態に係る半導体装置1は、図28に示すように、紙面の上下方向に互いに平行に延伸するストライプ状の複数の溝100が第1主面11に形成されている。それぞれの溝100の内部には、導電層20が積層されている。そして、溝100の延伸方向と交差して紙面の左右方向に延伸するように複数のコンタクトホール120が形成され、コンタクトホール120のそれぞれに埋め込み電極40が配置されている。したがって、埋め込み電極40のそれぞれが、複数の溝100と交差する。図28では、半導体基板10を透過して埋め込み電極40を破線で表示している。
(Third embodiment)
In the semiconductor device 1 according to the third embodiment of the present invention, as shown in FIG. 28, a plurality of stripe-shaped grooves 100 extending parallel to each other in the vertical direction on the paper are formed on the first main surface 11. . A conductive layer 20 is stacked inside each groove 100. Then, a plurality of contact holes 120 are formed so as to extend in the left-right direction of the paper crossing the extending direction of the groove 100, and the embedded electrode 40 is arranged in each of the contact holes 120. Therefore, each of the embedded electrodes 40 intersects with the plurality of grooves 100. In FIG. 28, the embedded electrode 40 is shown by a broken line through the semiconductor substrate 10.

埋め込み電極40は、溝100の内部に配置される導電層20のいずれかと電気的に接続する。図28のIV−IV方向、V−V方向及びVI−VI方向に沿った断面図を、図29(a)〜図29(c)にそれぞれ示す。図29(a)に示す位置では、埋め込み電極40は導電層21と電気的に接続する。図29(b)に示す位置では、埋め込み電極40は導電層22と電気的に接続する。図29(c)に示す位置では、埋め込み電極40は導電層23と電気的に接続する。   The buried electrode 40 is electrically connected to one of the conductive layers 20 arranged inside the groove 100. FIGS. 29A to 29C show cross-sectional views along the IV-IV direction, the VV direction, and the VI-VI direction in FIG. 28, respectively. At the position shown in FIG. 29A, the embedded electrode 40 is electrically connected to the conductive layer 21. At the position shown in FIG. 29B, the embedded electrode 40 is electrically connected to the conductive layer 22. At the position shown in FIG. 29C, the embedded electrode 40 is electrically connected to the conductive layer 23.

図28に示した半導体装置1の基本的な動作は、図16に示した第2の実施形態に係る半導体装置1と同様である。ただし、図16に示した半導体装置1よりも絶縁分離膜60の表面積が大きいため、容量密度を向上することができる。   The basic operation of the semiconductor device 1 shown in FIG. 28 is the same as that of the semiconductor device 1 according to the second embodiment shown in FIG. However, since the surface area of the insulating separation film 60 is larger than that of the semiconductor device 1 shown in FIG. 16, the capacitance density can be improved.

図28に示した半導体装置1の製造方法は、図17〜図25を参照して説明した図16に示した半導体装置1の製造方法と同様である。ただし、溝100と交差する方向に延伸するコンタクトホール120のいずれかの位置で溝100とコンタクトホール120が重なればよいため、コンタクトホール120の位置についてアライメント精度を下げることができる。したがって、半導体装置1の製造が容易になる。   The method for manufacturing the semiconductor device 1 shown in FIG. 28 is the same as the method for manufacturing the semiconductor device 1 shown in FIG. 16 described with reference to FIGS. However, since it is sufficient that the groove 100 and the contact hole 120 overlap at any position of the contact hole 120 extending in a direction intersecting with the groove 100, alignment accuracy can be reduced at the position of the contact hole 120. Therefore, the manufacture of the semiconductor device 1 becomes easy.

なお、図28では、第1主面11に形成される溝と埋め込み電極40が直交している例を示したが、溝と埋め込み電極40が一定の角度で斜めに交差するようにしてもよい。   Although FIG. 28 shows an example in which the groove formed on the first main surface 11 and the embedded electrode 40 are orthogonal, the groove and the embedded electrode 40 may obliquely intersect at a certain angle. .

(第4の実施形態)
図1に示した半導体装置1では、半導体基板10の第1主面11にのみ第1電極51を配置し、第2主面12にのみ第2電極52を配置した構成である。しかし、第1電極51と第2電極52のそれぞれが、第1主面11に配置された部分と第2主面12に配置された部分を有するようにしてもよい。
(Fourth embodiment)
The semiconductor device 1 shown in FIG. 1 has a configuration in which the first electrode 51 is disposed only on the first main surface 11 of the semiconductor substrate 10 and the second electrode 52 is disposed only on the second main surface 12. However, each of the first electrode 51 and the second electrode 52 may have a portion arranged on the first main surface 11 and a portion arranged on the second main surface 12.

例えば、図30に示すように、半導体基板10の第1主面11に第1電極51aと第2電極52aを互いに離間して配置し、第2主面12に第1電極51bと第2電極52bを互いに離間して配置する。第1電極51a及び第1電極51bは、第1導電層2Aと電気的に接続する第1電極51のそれぞれ一部である。第2電極52a及び第2電極52bは、第2導電層2Bと電気的に接続する第2電極52のそれぞれ一部である。この構成の半導体装置1を図30に示すように積層することにより、半導体装置1に形成されるコンデンサ構造体を並列接続することができる。   For example, as shown in FIG. 30, a first electrode 51a and a second electrode 52a are arranged on a first main surface 11 of a semiconductor substrate 10 so as to be separated from each other, and a first electrode 51b and a second electrode 51b are formed on a second main surface 12. 52b are spaced apart from each other. The first electrode 51a and the first electrode 51b are each a part of the first electrode 51 electrically connected to the first conductive layer 2A. The second electrode 52a and the second electrode 52b are each a part of the second electrode 52 electrically connected to the second conductive layer 2B. By stacking the semiconductor devices 1 having this configuration as shown in FIG. 30, the capacitor structures formed in the semiconductor device 1 can be connected in parallel.

上記のように、第4の実施形態に係る半導体装置1では、半導体基板10の第1主面11と第2主面12のそれぞれに正負の電極を配置する。このため、半導体装置1を積層してコンデンサ構造体を並列接続する実装形態が可能になる。即ち、実装形態の制限の少ない半導体装置1を提供できる。   As described above, in the semiconductor device 1 according to the fourth embodiment, positive and negative electrodes are arranged on each of the first main surface 11 and the second main surface 12 of the semiconductor substrate 10. For this reason, a mounting mode in which the semiconductor devices 1 are stacked and the capacitor structures are connected in parallel is possible. That is, it is possible to provide the semiconductor device 1 with less restrictions on the mounting form.

(その他の実施形態)
上記のように、本発明の実施形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
(Other embodiments)
Although the embodiments of the present invention have been described above, it should not be understood that the description and drawings forming part of this disclosure limit the present invention. From this disclosure, various alternative embodiments, examples, and operation techniques will be apparent to those skilled in the art.

例えば、半導体基板10が導電性を有する場合に、図31に示すように、溝の側面に最近接の導電層21と溝の側面との間に誘電層31を配置する。そして、導電層20のうち導電層21と電気的に絶縁された導電層を、半導体基板10と電気的に接続する。これにより、半導体基板10と導電層21との間で容量が形成されるため、半導体装置1の容量を増大させることができる。   For example, when the semiconductor substrate 10 has conductivity, as shown in FIG. 31, the dielectric layer 31 is arranged between the conductive layer 21 closest to the side surface of the groove and the side surface of the groove. Then, the conductive layer of the conductive layer 20 that is electrically insulated from the conductive layer 21 is electrically connected to the semiconductor substrate 10. Thereby, a capacitance is formed between the semiconductor substrate 10 and the conductive layer 21, so that the capacitance of the semiconductor device 1 can be increased.

また、上記では第1導電層2Aと第2導電層2Bが交互に配置された例を示したが、導電層20の配置はこの構成に限られない。例えば、誘電層30を介して第1導電層2Aと第1導電層2Aを隣接させた部分があってもよいし、誘電層30を介して第2導電層2Bと第2導電層2Bを隣接させた部分があってもよい。   Although the example in which the first conductive layers 2A and the second conductive layers 2B are alternately arranged has been described above, the arrangement of the conductive layers 20 is not limited to this configuration. For example, there may be a portion where the first conductive layer 2A is adjacent to the first conductive layer 2A via the dielectric layer 30, or the second conductive layer 2B and the second conductive layer 2B are adjacent via the dielectric layer 30. There may be a part that has been made.

なお、上記では導電層20が多結晶シリコン膜である場合を説明したが、導電層20が他の導電性の半導体膜や金属膜であってもよい。例えば、導電層20の材料に導電性の多結晶炭化珪素やシリコンゲルマニウム(SiGe)、アルミニウムなどを使用してもよい。   Although the case where the conductive layer 20 is a polycrystalline silicon film has been described above, the conductive layer 20 may be another conductive semiconductor film or a metal film. For example, conductive polycrystalline silicon carbide, silicon germanium (SiGe), aluminum, or the like may be used as the material of the conductive layer 20.

1…半導体装置
10…半導体基板
11…第1主面
12…第2主面
21〜23…導電層
2A…第1導電層
2B…第2導電層
31〜33…誘電層
40…埋め込み電極
51…第1電極
52…第2電極
60…絶縁分離膜
71…第1絶縁膜
72…第2絶縁膜
100…溝
120…コンタクトホール
DESCRIPTION OF SYMBOLS 1 ... Semiconductor device 10 ... Semiconductor substrate 11 ... 1st main surface 12 ... 2nd main surface 21-23 ... Conductive layer 2A ... 1st conductive layer 2B ... 2nd conductive layer 31-33 ... Dielectric layer 40 ... Embedded electrode 51 ... 1st electrode 52 ... 2nd electrode 60 ... insulation separation film 71 ... 1st insulation film 72 ... 2nd insulation film 100 ... groove 120 ... contact hole

Claims (17)

互いに対向する第1主面と第2主面を有し、前記第1主面に溝が形成された半導体基板と、
前記溝の側面の面法線方向に沿って積層された、それぞれが第1導電層と第2導電層のいずれかである複数の導電層と、
前記複数の導電層の相互間にそれぞれ配置された誘電層と、
前記第2主面から前記溝の底部に達するように形成されたコンタクトホールに埋め込まれ、前記溝の底部で前記第2導電層と電気的に接続する埋め込み電極と、
前記溝の外部で前記半導体基板に配置され、前記第1導電層と電気的に接続する第1電極と、
前記第2主面に配置され、前記埋め込み電極を介して前記第2導電層と電気的に接続する第2電極と
を備えることを特徴とする半導体装置。
A semiconductor substrate having a first main surface and a second main surface facing each other, wherein a groove is formed in the first main surface;
A plurality of conductive layers, each of which is one of the first conductive layer and the second conductive layer, stacked along the surface normal direction of the side surface of the groove;
A dielectric layer respectively disposed between the plurality of conductive layers,
A buried electrode that is buried in a contact hole formed so as to reach the bottom of the groove from the second main surface, and is electrically connected to the second conductive layer at the bottom of the groove;
A first electrode disposed on the semiconductor substrate outside the groove and electrically connected to the first conductive layer;
A second electrode disposed on the second main surface and electrically connected to the second conductive layer via the buried electrode.
前記複数の導電層のうち前記溝の側面に最近接の導電層を1番目の導電層として、
前記複数の導電層の奇数番目の導電層が互いに電気的に接続され、
前記複数の導電層の偶数番目の導電層が互いに電気的に接続され、
前記誘電層によって、前記奇数番目の導電層と前記偶数番目の導電層とが電気的に絶縁されている
ことを特徴とする請求項1に記載の半導体装置。
Of the plurality of conductive layers, the conductive layer closest to the side surface of the groove as a first conductive layer,
Odd-numbered conductive layers of the plurality of conductive layers are electrically connected to each other,
Even-numbered conductive layers of the plurality of conductive layers are electrically connected to each other,
The semiconductor device according to claim 1, wherein the odd-numbered conductive layer and the even-numbered conductive layer are electrically insulated by the dielectric layer.
前記第1電極が前記第1主面に配置され、
前記複数の導電層のうち前記溝の側面から最も遠く配置された導電層が前記第1電極と電気的に接続され、
前記第1導電層と電気的に絶縁された前記第2導電層が、前記第2主面に配置された前記第2電極と電気的に接続されている
ことを特徴とする請求項1又は2に記載の半導体装置。
The first electrode is disposed on the first main surface;
A conductive layer disposed farthest from a side surface of the groove among the plurality of conductive layers is electrically connected to the first electrode,
The second conductive layer electrically insulated from the first conductive layer is electrically connected to the second electrode disposed on the second main surface. 3. The semiconductor device according to claim 1.
前記第1電極を複数備え、
前記第1電極の少なくとも1つが、前記第2電極と離間して前記第2主面に配置されていることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。
A plurality of the first electrodes,
4. The semiconductor device according to claim 1, wherein at least one of the first electrodes is arranged on the second main surface at a distance from the second electrode. 5.
前記溝の底部に沿って互いに離間して配置された複数の前記埋め込み電極を有し、
前記溝の内部で前記誘電層を介して離間して配置されたそれぞれの導電層が、異なる前記埋め込み電極に接続していることを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置。
Having a plurality of the embedded electrodes spaced apart from each other along the bottom of the groove,
5. The conductive layer according to claim 1, wherein each of the conductive layers separated from each other via the dielectric layer inside the groove is connected to a different one of the buried electrodes. 6. Semiconductor device.
複数の前記第1電極と複数の前記第2電極を備え、
前記第1電極の少なくとも1つが前記第1主面に配置され、他の少なくとも1つが前記第2主面に配置され、
前記第2電極の少なくとも1つが前記第1主面に前記第1電極と離間して配置され、他の少なくとも1つが前記第2主面に前記第1電極と離間して配置されている
ことを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置。
A plurality of the first electrodes and a plurality of the second electrodes,
At least one of the first electrodes is disposed on the first main surface, and at least one other is disposed on the second main surface;
At least one of the second electrodes is disposed on the first main surface at a distance from the first electrode, and at least one of the second electrodes is disposed on the second main surface at a distance from the first electrode. The semiconductor device according to claim 1, wherein:
前記半導体基板が導電性を有し、
前記複数の導電層のうち前記溝の側面に最近接の導電層が前記半導体基板と前記溝の側面で接触していることを特徴とする請求項1乃至6のいずれか1項に記載の半導体装置。
The semiconductor substrate has conductivity,
7. The semiconductor according to claim 1, wherein a conductive layer closest to a side surface of the groove among the plurality of conductive layers is in contact with the semiconductor substrate on a side surface of the groove. 8. apparatus.
前記半導体基板が導電性を有し、
前記複数の導電層のうち前記溝の側面に最近接の導電層と前記溝の側面との間に前記誘電層が配置され、
前記複数の導電層のうち前記最近接の導電層と電気的に絶縁された導電層が前記半導体基板と電気的に接続されている
ことを特徴とする請求項1乃至6のいずれか1項に記載の半導体装置。
The semiconductor substrate has conductivity,
The dielectric layer is arranged between the conductive layer closest to the side surface of the groove and the side surface of the groove among the plurality of conductive layers,
The conductive layer electrically insulated from the closest conductive layer among the plurality of conductive layers is electrically connected to the semiconductor substrate. The semiconductor device according to claim 1, wherein: 13. The semiconductor device according to claim 1.
前記半導体基板が導電性を有し、
前記半導体基板と前記埋め込み電極の間に絶縁分離膜が配置され、前記半導体基板と前記埋め込み電極とが電気的に絶縁されていることを特徴とする請求項1乃至8のいずれか1項に記載の半導体装置。
The semiconductor substrate has conductivity,
9. The semiconductor device according to claim 1, wherein an insulating separation film is arranged between the semiconductor substrate and the embedded electrode, and the semiconductor substrate and the embedded electrode are electrically insulated. Semiconductor device.
前記第1主面に互いに平行に延伸する複数の前記溝が形成され、
前記コンタクトホールが前記溝の延伸方向と交差する方向に沿って形成され、
前記埋め込み電極が、複数の前記溝の内部にそれぞれ配置された前記複数の導電層のいずれかと複数の前記溝の底部で電気的に接続する
ことを特徴とする請求項1乃至9のいずれか1項に記載の半導体装置。
A plurality of the grooves extending parallel to each other are formed in the first main surface,
The contact hole is formed along a direction that intersects with a direction in which the groove extends,
The buried electrode is electrically connected to any one of the plurality of conductive layers disposed inside each of the plurality of grooves at the bottom of the plurality of grooves. 13. The semiconductor device according to item 9.
前記溝の短手方向に沿った断面において、前記コンタクトホールの幅が、前記複数の導電層のうち該コンタクトホールに埋め込まれた前記埋め込み電極と接続する導電層の膜厚の2倍よりも小さいことを特徴とする請求項1乃至10のいずれか1項に記載の半導体装置。   In a cross section along the shorter direction of the groove, the width of the contact hole is smaller than twice the thickness of a conductive layer of the plurality of conductive layers connected to the embedded electrode embedded in the contact hole. The semiconductor device according to claim 1, wherein: 前記半導体基板が単結晶シリコン基板又は多結晶シリコン基板であることを特徴とする請求項1乃至11のいずれか1項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the semiconductor substrate is a single-crystal silicon substrate or a polycrystalline silicon substrate. 前記複数の導電層及び前記埋め込み電極が多結晶シリコン膜であることを特徴とする請求項1乃至12のいずれか1項に記載の半導体装置。   13. The semiconductor device according to claim 1, wherein the plurality of conductive layers and the buried electrodes are polycrystalline silicon films. 前記誘電層が、シリコン酸化膜及びシリコン窒化膜の少なくともいずれかを含むことを特徴とする請求項1乃至13のいずれか1項に記載の半導体装置。   14. The semiconductor device according to claim 1, wherein the dielectric layer includes at least one of a silicon oxide film and a silicon nitride film. 前記誘電層が、異なる材料からなる複数の誘電体膜を積層した構造であることを特徴とする請求項1乃至14のいずれか1項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the dielectric layer has a structure in which a plurality of dielectric films made of different materials are stacked. 半導体基板の第1主面に溝を形成する工程と、
それぞれが第1導電層と第2導電層のいずれかである複数の導電層を、前記複数の導電層の相互間に誘電層を形成しながら、前記溝の側面の面法線方向に沿って積層する工程と、
前記第1主面に対向する前記半導体基板の第2主面から前記溝の底部に達するコンタクトホールを形成する工程と、
前記コンタクトホールの内部に、前記溝の底部で前記第2導電層に接続するように埋め込み電極を形成する工程と、
前記第1導電層と電気的に接続する第1電極を前記溝の外部に形成する工程と、
前記埋め込み電極を介して前記第2導電層と電気的に接続する第2電極を前記第2主面に形成する工程と
を含み、
前記埋め込み電極と該前記埋め込み電極に接続する前記第2導電層とを同時に形成することを特徴とする半導体装置の製造方法。
Forming a groove in the first main surface of the semiconductor substrate;
Forming a plurality of conductive layers, each one of a first conductive layer and a second conductive layer, along a surface normal direction of a side surface of the groove while forming a dielectric layer between the plurality of conductive layers; Laminating,
Forming a contact hole reaching the bottom of the groove from a second main surface of the semiconductor substrate facing the first main surface;
Forming a buried electrode inside the contact hole so as to connect to the second conductive layer at the bottom of the groove;
Forming a first electrode electrically connected to the first conductive layer outside the groove;
Forming a second electrode electrically connected to the second conductive layer via the buried electrode on the second main surface;
A method of manufacturing a semiconductor device, comprising: simultaneously forming the buried electrode and the second conductive layer connected to the buried electrode.
前記半導体基板と前記埋め込み電極の間に絶縁分離膜を形成する工程を更に含み、
前記埋め込み電極に接続する前記第2導電層が表面に形成される前記誘電層と、前記絶縁分離膜とを同時に形成することを特徴とする請求項16に記載の半導体装置の製造方法。
Further comprising a step of forming an insulating separation film between the semiconductor substrate and the embedded electrode,
17. The method according to claim 16, wherein the dielectric layer on the surface of which the second conductive layer connected to the buried electrode is formed, and the insulating separation film are simultaneously formed.
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