JP2020014286A - 電源装置 - Google Patents

Abstract

【課題】整流損失を低減して、出力効率を向上す電源装置を提供する。【解決手段】電源装置１は、一次側コイル２１と二次側コイル２２−１、２２−２とを有するトランス２０と、二次側コイル２２−１、２２−２に接続された同期整流素子３１−１、３１−２を有する同期整流部３０と、二次側コイル２２−１、２２−２に流れる電流を検出可能なロゴスキーコイル５０と、ロゴスキーコイル５０の出力を積分するリセット機能付き積分回路６０と、リセット機能付き積分回路６０の出力に基づいて、同期整流部３０が有する同期整流素子３１−１、３１−２を制御する制御部７０と、を備える。【選択図】図１

Description

本発明は、電源装置に関する。

近年、同期整流を行う同期整流方式の電源装置が知られている（例えば、特許文献１を参照）。このような同期整流方式の電源装置では、例えば、ＣＴ（Current Transformer）により検出された電流や、電源装置のスイッチングに同期させて同期整流を行っていた。

特開２０１７−４６４３７号公報

しかしながら、上述した従来の電源装置では、例えば、内部配線の寄生インダクタンスによって電流検出に誤りが生じる場合があり、整流用のスイッチを効率良く導通状態にすることが困難であった。すなわち、従来の電源装置では、整流損失を低減して、出力効率を向上させることが困難であった。

本発明は、上記問題を解決すべくなされたもので、その目的は、整流損失を低減して、出力効率を向上させることができる電源装置を提供することにある。

上記問題を解決するために、本発明の一態様は、一次側コイルと二次側コイルとを有するトランスと、前記二次側コイルに接続された同期整流素子を有する同期整流部と、前記二次側コイルに流れる電流を検出可能なロゴスキーコイルと、前記ロゴスキーコイルの出力を積分するリセット機能付き積分回路と、前記リセット機能付き積分回路の出力に基づいて、前記同期整流部が有する前記同期整流素子を制御する制御部とを備えることを特徴とする電源装置である。

また、本発明の一態様は、上記の電源装置において、前記同期整流素子は、電界効果トランジスタであり、前記ロゴスキーコイルは、前記二次側コイルと前記電界効果トランジスタのドレイン端子との間の電力供給線に配置されていることを特徴とする。

また、本発明の一態様は、上記の電源装置において、前記トランスは、複数の前記二次側コイルを有し、前記同期整流部は、前記複数の二次側コイルに対応した複数の前記同期整流素子を有することを特徴とする。

また、本発明の一態様は、上記の電源装置において、前記複数の二次側コイルのそれぞれに対応した前記ロゴスキーコイル及び前記リセット機能付き積分回路を備え、前記制御部は、前記複数の二次側コイルのそれぞれに対応した前記リセット機能付き積分回路の出力に基づいて、前記複数の二次側コイルに対応した前記複数の同期整流素子を制御することを特徴とする。

また、本発明の一態様は、上記の電源装置において、前記同期整流部は、前記二次側コイルの出力を全波整流する前記同期整流素子を有することを特徴とする。

また、本発明の一態様は、上記の電源装置において、前記リセット機能付き積分回路の出力を増幅する増幅部と、前記増幅部の出力を調整する校正部とを備えることを特徴とする。

本発明によれば、トランスの二次側コイルに接続された同期整流素子を有する同期整流部と、二次側コイルに流れる電流を検出可能なロゴスキーコイルと、ロゴスキーコイルの出力を積分するリセット機能付き積分回路と、を備え、制御部が、リセット機能付き積分回路の出力に基づいて、同期整流素子を制御する。これにより、電源装置は、ロゴスキーコイル及びリセット機能付き積分回路によって検出された二次側コイルに流れる電流に基づいて、同期整流素子を制御するため、整流損失を低減して、出力効率を向上させることができる。

第１の実施形態による電源装置の一例を示すブロック図である。 第１の実施形態による電源装置の同期整流の動作の一例を示す図である。 第１の実施形態における校正部の校正モードの動作の一例を示すフローチャートである。 第１の実施形態における校正部の通常動作モードの動作の一例を示すフローチャートである。 第２の実施形態による電源装置の一例を示すブロック図である。 第２の実施形態による電源装置の同期整流の動作の一例を示す図である。 第３の実施形態による電源装置の一例を示すブロック図である。

以下、本発明の一実施形態による電源装置について、図面を参照して説明する。

［第１の実施形態］
図１は、第１の実施形態による電源装置１の一例を示すブロック図である。
図１に示すように、電源装置１は、一次側駆動部１０と、トランス２０と、同期整流部３０と、平滑コンデンサ４０と、ロゴスキーコイル５０と、リセット機能付き積分回路６０と、増幅回路６５と、校正部６６と、制御部７０とを備えている。電源装置１は、例えば、ＤＣ−ＤＣコンバータである。

一次側駆動部１０は、トランス２０の一次側コイル２１を駆動する駆動回路である。一次側駆動部１０は、直流電力（電圧Ｖｉｎ）をスイッチング素子（１２、１３）により交流電力に変換し、変換した交流電力をトランス２０の一次側コイル２１に供給する。一次側駆動部１０は、平滑コンデンサ１１と、スイッチング素子（１２、１３）と、インダクタ１４と、コンデンサ１５とを備えている。

平滑コンデンサ１１は、直流電圧Ｖｉｎを供給する電力供給線Ｌ１（第１電源供給線）と一次側ＧＮＤ線Ｌ２（第２電源供給線）との間に配置され、直流電圧Ｖｉｎを平滑化する。
スイッチング素子１２及びスイッチング素子１３は、例えば、ｎＭＯＳＦＥＴ（ｎ型ＭＯＳ電界効果トランジスタ）であり、電力供給線Ｌ１と一次側ＧＮＤ線Ｌ２との間に、直列に接続されている。

スイッチング素子１２は、ソース端子がノードＮ１に、ドレイン端子が電力供給線Ｌ１に、ゲート端子が制御部７０から出力される制御信号の信号線に、それぞれ接続されている。ここで、制御信号は、スイッチング素子１２を制御するパルス信号である。
また、スイッチング素子１３は、ソース端子が一次側ＧＮＤ線Ｌ２に、ドレイン端子がノードＮ１に、ゲート端子が制御部７０から出力される制御信号の信号線に、それぞれ接続されている。ここで、制御信号は、スイッチング素子１３を制御するパルス信号である。

インダクタ１４は、ノードＮ１とコンデンサ１５との間に、コンデンサ１５と直列の接続されている。
コンデンサ１５は、インダクタ１４と一次側コイル２１の第１端との間に接続され、スイッチング素子１２及びスイッチング素子１３によって生成された交流電力を一次側コイル２１に供給する。

トランス２０は、一次側コイル２１と、二次側コイル（２２−１、２２−２）とを備える。トランス２０は、一次側コイル２１に一次側駆動部１０によって供給される交流電力を、一次側コイル２１と二次側コイル（２２−１、２２−２）との巻き数比に応じて、変換した交流電力を二次側コイル（２２−１、２２−２）に出力する。
なお、本実施形態において、二次側コイル２２−１と、二次側コイル２２−２とは、同一の構成であり、トランス２０が備える任意の二次側コイルを示す場合、又は特に区別しない場合には、二次側コイル２２として説明する。

一次側コイル２１は、第１端がインダクタ１４及びコンデンサ１５を介して、ノードＮ１に接続され、第２端が、一次側ＧＮＤ線Ｌ２に接続されている。
二次側コイル２２−１は、第１端が後述する同期整流素子３１−１を介して二次側ＧＮＤ線Ｌ４（第４電源供給線）に接続され、第２端が電力供給線Ｌ３（第３電源供給線）に接続されている。また、二次側コイル２２−２は、第１端が後述する同期整流素子３１−２を介して二次側ＧＮＤ線Ｌ４に接続され、第２端が電力供給線Ｌ３に接続されている。

同期整流部３０は、二次側コイル２２に接続された同期整流素子（３１−１、３１−２）を有し、後述する制御部７０による制御により、二次側コイル２２が出力する電力を同期整流する。すなわち、同期整流部３０は、二次側コイル２２が出力する交流電力を半波整流により同期整流して、電力供給線Ｌ３と二次側ＧＮＤ線Ｌ４との間に直流電力である出力電圧Ｖｏｕｔを出力する。同期整流部３０は、同期整流素子３１−１と、同期整流素子３１−２とを備えている。
なお、本実施形態において、同期整流素子３１−１と、同期整流素子３１−２とは、同一の構成であり、同期整流部３０が備える任意の同期整流素子を示す場合、又は特に区別しない場合には、同期整流素子３１として説明する。

同期整流素子３１−１は、例えば、ｎＭＯＳＦＥＴなどの電界効果トランジスタであり、ドレイン端子が、二次側コイル２２−１の第１端に接続され、ソース端子が、二次側ＧＮＤ線Ｌ４に接続されている。すなわち、同期整流素子３１−１は、電界効果トランジスタのボディダイオードが、整流する直流電力の流れる向きになるように配置されている。また、同期整流素子３１−１のゲート端子（制御端子）は、制御部７０の同期整流を制御する同期制御信号Ｄ１の信号線に接続されている。

また、同期整流素子３１−２は、例えば、ｎＭＯＳＦＥＴなどの電界効果トランジスタであり、ドレイン端子が、二次側コイル２２−２の第１端に接続され、ソース端子が、二次側ＧＮＤ線Ｌ４に接続されている。すなわち、同期整流素子３１−２は、電界効果トランジスタのボディダイオードが、整流する直流電力の流れる向きになるように配置されている。また、同期整流素子３１−２のゲート端子（制御端子）は、同期制御信号Ｄ１の信号線に接続されている。

平滑コンデンサ４０は、電力供給線Ｌ３と二次側ＧＮＤ線Ｌ２との間に配置され、出力電圧Ｖｏｕｔを平滑化する。

ロゴスキーコイル５０は、例えば、二次側コイル２２−１と同期整流素子３１−１との間の電力供給線に配置され、二次側コイル２２−１（又は同期整流素子３１−１）に流れる電流を検出可能である。

リセット機能付き積分回路６０は、リセット機能を有し、ロゴスキーコイル５０の出力を積分する積分回路である。リセット機能付き積分回路６０は、制御部７０の同期制御信号Ｄ１により、リセット機能が制御される。また、リセット機能付き積分回路６０は、ロゴスキーコイル５０の出力を積分した出力信号を増幅回路６５に出力する。また、リセット機能付き積分回路６０は、抵抗６１と、オペアンプ６２と、リセットスイッチ６３と、コンデンサ６４とを備えている。

抵抗６１は、ロゴスキーコイル５０の一端とオペアンプ６２の反転入力端子との間に接続されている。また、コンデンサ６４は、オペアンプ６２の反転入力端子（ノードＮ２）と、オペアンプ６２の出力端子との間に接続されている。

オペアンプ６２は、抵抗６１及びコンデンサ６４が接続されることにより、積分回路として機能する。オペアンプ６２は、反転入力端子に抵抗６１を介してロゴスキーコイル５０の一端が接続され、非反転入力にロゴスキーコイル５０の他端が接続されている。オペアンプ６２は、ロゴスキーコイル５０の出力を入力信号とし、ロゴスキーコイル５０の出力を積分した出力信号を出力する。

リセットスイッチ６３は、コンデンサ６４と並列に、オペアンプ６２の反転入力端子（ノードＮ２）と、オペアンプ６２の出力端子との間に接続されている。リセットスイッチ６３は、リセット機能付き積分回路６０の出力電位をリセットするスイッチであり、制御部７０が出力する同期制御信号Ｄ１によるパルス信号により導通状態が制御される。なお、リセットスイッチ６３は、リセット機能付き積分回路６０をリセットする際に、導通状態（オン状態）に制御される。

増幅回路６５（増幅部の一例）は、リセット機能付き積分回路６０により積分された出力信号を所定のゲイン（所定の増幅率）で増幅する。増幅回路６５のゲインは、校正部６６により調整される。増幅回路６５は、所定のゲインで増幅した出力信号を電流検出信号（電流検出波形）として制御部７０に出力する。

校正部６６は、増幅回路６５から出力される出力信号の電圧値を校正する。リセット機能付き積分回路６０及び増幅回路６５の入力オフセットやロゴスキーコイル５０からの出力信号の電圧値のばらつきにより、増幅回路６５の出力信号の電圧値にばらつきが発生し、被測定電流を正確に測定することができないことがある。そこで、校正部６６は、制御部７０により電流検出信号が検出される通常動作モードの前に、増幅回路６５の出力信号の電圧値を校正する。なお、校正部６６による増幅回路６５の出力信号の電圧値を校正するモードを校正モードと称する。

校正部６６は、校正モードにおいて、基準電流値を測定経路に流して得られた電流値が基準電流値と等しくなるように、増幅回路６５のゲインを調整する。そして、校正部６６は、不図示の不揮発性メモリを有しており、調整したゲインの制御情報を不揮発性メモリに記憶させる。
また、校正部６６は、通常モードにおいて、不揮発性メモリが記憶するゲインの制御情報を読み出し、当該制御情報により増幅回路６５のゲインを制御する。

制御部７０は、例えば、ＣＰＵ（Central Processing Unit）などを含み、電源装置１を統括的に制御する。制御部７０は、一次側駆動部１０のスイッチング素子（１２、１３）のスイッチングを制御するとともに、同期整流部３０の同期整流素子３１の制御を行う。制御部７０は、例えば、不図示のＡＤＣ（Analog to Digital Converter）により、出力電圧Ｖｏｕｔを検出し、出力電圧Ｖｏｕｔが所定の電圧になるように、スイッチング素子（１２、１３）のスイッチングを制御する。

また、制御部７０は、リセット機能付き積分回路６０の出力に基づいて、同期整流部３０が有する同期整流素子３１を制御する。制御部７０は、例えば、不図示のＡＤＣにより、ロゴスキーコイル５０により検出した電流値に対応する増幅回路６５の出力電圧（電流検出信号）の値を取得し、取得した電圧値に対応する電流検出値を検出する。制御部７０は、電流検出値が、０Ａ（アンペア）以上になる期間、同期整流素子３１（３１−１、３１−２）がオン状態になるように、同期制御信号Ｄ１を生成し、当該同期制御信号Ｄ１を同期整流素子３１（３１−１、３１−２）に出力する。

次に、図面を参照して、本実施形態による電源装置１の動作について説明する。
図２は、本実施形態による電源装置１の同期整流の動作の一例を示す図である。
図２において、波形Ｗ１〜波形Ｗ３は、上から順に、電流Ｉｄ、電流検出波形、及び同期制御信号（Ｄ１）の波形を示している。ここで、電流Ｉｄは、二次側コイル２２−１（又は同期整流素子３１−１）を流れる電流であり、電流検出波形は、ロゴスキーコイル５０、リセット機能付き積分回路６０、及び増幅回路６５により検出された電流波形を示している。また、同期制御信号（Ｄ１）は、制御部７０が出力する同期制御信号を示している。また、各グラフの横軸は、時間を示している。

本実施形態による電源装置１では、波形Ｗ２に示すように、ロゴスキーコイル５０に出力に基づく増幅回路６５の出力信号（電流検出波形）は、波形Ｗ１の電流Ｉｄと同様の波形となる。制御部７０は、このような出力信号（電流検出波形）を検出し、当該電流検出波形に基づいて、波形Ｗ３に示すような同期制御信号（Ｄ１）を同期整流素子３１−１及び同期整流素子３１−２の制御端子に出力する。すなわち、制御部７０は、電流検出波形が流れる期間Ｔｏｎ（０Ａ以上の期間）に、同期整流素子３１−１及び同期整流素子３１−２がオン状態になるように、同期制御信号（Ｄ１）にハイ（Ｈｉｇｈ）レベルを出力する。

なお、図２において、波形Ｗ４は、本実施形態のようにロゴスキーコイル５０を用いずに、従来技術のようにＣＴを用いて電流Ｉｄを検出した場合の電流検出波形を示している。例えば、従来技術（ＣＴ）を用いた波形Ｗ４は、直流成分が伝達されないため、電流値のゼロ点が平均値分シフトする。そのため、従来技術（ＣＴ）を用いた波形Ｗ４に基づいて、同期整流素子３１−１及び同期整流素子３１−２を導通させる同期制御信号を生成した場合には、期間Ｔｃｔの間、オン状態になるような同期制御信号となる。
これに対して、本実施形態による同期制御信号（Ｄ１）では、期間Ｔｃｔよりも広く、電流Ｉｄと同様の期間Ｔｏｎの間、同期整流素子３１−１及び同期整流素子３１−２を導通させることができるため、整流損失を低減して、出力効率を向上させることができる。

次に、図３及び図４を参照して、本実施形態による電源装置１の校正部６６の動作について説明する。
図３は、本実施形態における校正部６６の校正モードの動作の一例を示すフローチャートである。

図３において、まず、電源装置１は、校正部６６を校正モードにして、基準電流値を流す（ステップＳ１０１）。例えば、電源装置１の制御部７０は、校正部６６を校正モードにするとともに、ロゴスキーコイル５０による電流測定経路に、例えば、不図示の定電流回路などを用いて、校正用の基準電流値を流させる。

次に、校正部６６は、増幅回路６５の出力信号をＡＤ変換する（ステップＳ１０２）。校正部６６は、例えば、不図示のＡＤＣなどを利用して、増幅回路６５の出力信号の電圧値を検出し、当該電圧値をデジタル値であるＡＤ変換値に変換する。

次に、校正部６６は、予めレジスタ（不図示）などに格納された基準値とＡＤ変換値とに基づいて、ゲインの制御情報Ｋを算出する（ステップＳ１０３）。校正部６６は、下記の式（１）により、ゲインの補正情報である制御情報Ｋを算出する。

Ｋ ＝ ＡＤ変換値／基準値 ・・・ （１）

次に、校正部６６は、ゲインの制御情報Ｋを不揮発性メモリ（不図示）に格納する（ステップＳ１０４）。ステップＳ１０４の処理後に、校正部６６は、校正モードの処理を終了する。

また、図４は、本実施形態における校正部６６の通常動作モードの動作の一例を示すフローチャートである。
図４に示すように、通常動作モードにおいて、校正部６６は、まず、不揮発性メモリからゲインの制御情報Ｋを読み出す（ステップＳ２０１）。
次に、校正部６６は、制御情報Ｋに基づいてゲインを制御する（ステップＳ２０２）。これにより、増幅回路６５のオフセットが、上述した図３に示す処理の補正結果によって調整された状態となる。

次に、ロゴスキーコイル５０は、当該被測定電流を検出し、検出した被測定電流を微分した波形の電圧信号である出力信号をリセット機能付き積分回路６０に出力する。ロゴスキーコイル５０から出力された出力信号は、リセット機能付き積分回路６０で積分され、積分された出力信号は、増幅回路６５において、校正モードで調整されたゲインで増幅され、電流検出信号として制御部７０に出力される。

制御部７０は、増幅回路６５から得られる電流検出信号の電圧値を読み取り、読み取った電圧値を所定の演算処理を行うことにより電流値に変換することで被測定電流値を検出する（ステップＳ２０３）。

以上説明したように、本実施形態による電源装置１は、トランス２０と、同期整流部３０と、ロゴスキーコイル５０と、リセット機能付き積分回路６０と、制御部７０とを備える。トランス２０は、一次側コイル２１と二次側コイル２２とを有する。同期整流部３０は、二次側コイル２２に接続された同期整流素子３１を有する。ロゴスキーコイル５０は、二次側コイル２２に流れる電流を検出可能である。リセット機能付き積分回路６０は、リセット機能を有し、ロゴスキーコイル５０の出力を積分する。制御部７０は、リセット機能付き積分回路６０の出力に基づいて、同期整流部３０が有する同期整流素子３１を制御する。

これにより、本実施形態による電源装置１は、ロゴスキーコイル５０及びリセット機能付き積分回路６０によって検出された二次側コイル２２に流れる電流に基づいて、同期整流素子３１を制御するため、整流損失を低減して、出力効率を向上させることができる。
例えば、図２に示すように、本実施形態による同期整流期間（同期整流素子３１をオン状態にする期間Ｔｏｎ）は、従来技術のＣＴによる検出電流波形に基づく同期整流期間（オン状態の期間Ｔｃｔ）よりも広く、整流損失を低減して、出力効率を向上させることができる。

また、図示を省略するが、従来技術のＣＴを用いた場合には、磁気リセット動作により、検出電流波形が振動して電流値のゼロ点が誤検出される場合がある。これに対して、本実施形態による電源装置１は、ロゴスキーコイル５０及びリセット機能付き積分回路６０によって電流値を検出しているため、磁気リセット動作に伴う振動により電流値が誤検出されることがない。

また、本実施形態では、同期整流素子３１は、電界効果トランジスタであり、ロゴスキーコイル５０は、二次側コイル２２と電界効果トランジスタのドレイン端子との間の電力供給線に配置されている。
これにより、本実施形態による電源装置１は、簡易な構成により、出力効率を向上させることができる。

また、本実施形態では、同期整流素子３１は、電界効果トランジスタのボディダイオードが、整流する電力の流れる向きになるように配置されている。
これにより、本実施形態による電源装置１は、制御部７０に同期整流素子３１がオフ状態（非導通状態）であっても、ボディダイオードにより整流することができる。

また、本実施形態では、トランス２０は、複数の二次側コイル２２を有し、同期整流部３０は、複数の二次側コイル２２（２２−１、２２−２）に対応した複数の同期整流素子３１（３１−１、３１−２）を有する。
これにより、本実施形態による電源装置１は、複数の二次側コイル２２及び複数の同期整流素子３１（３１−１、３１−２）を有することにより、複数の二次側コイル２２により効率良く電力を変換することができる。

また、本実施形態による電源装置１は、リセット機能付き積分回路６０の出力を増幅する増幅回路６５（増幅部）と、増幅回路６５の出力を調整する校正部６６とを備える。
これにより、本実施形態による電源装置１は、さらに正確に電流値を測定できるため、さらに正確に同期整流の制御を行うことができる。よって、本実施形態による電源装置１は、出力効率をさらに向上させることができる。

なお、上述した本実施形態では、二次側ＧＮＤ線Ｌ４の側に、同期整流素子３１を配置する例を説明したが、電力供給線Ｌ３の側に、同期整流素子３１を配置するようにしてもよい。また、上述した本実施形態では、同期整流素子３１（電界効果トランジスタ）のドレイン端子側に、ロゴスキーコイル５０を配置する例を説明したが、ソース端子側にロゴスキーコイル５０を配置するようにしてもよい。

［第２の実施形態］
次に、図面を参照して、第２の実施形態による電源装置１ａについて説明する。
本実施形態では、複数のロゴスキーコイル５０を備える場合の変形例について説明する。

図５は、本実施形態による電源装置１ａの一例を示すブロック図である。
図５に示すように、電源装置１ａは、一次側駆動部１０と、トランス２０と、同期整流部３０と、平滑コンデンサ４０と、ロゴスキーコイル（５１、５２）と、リセット機能付き積分回路（６０−１、６０−２）と、増幅回路（６５−１、６５−２）と、校正部（６６−１、６６−２）と、制御部７０ａとを備えている。

なお、図５において、図１に示す第１の実施形態の電源装置１と同一の構成には、同一の符号を付与し、その説明を省略する。
また、本実施形態において、ロゴスキーコイル５１と、ロゴスキーコイル５２とは、同一の構成であり、電源装置１ａが備える任意のロゴスキーコイルを示す場合、又は特に区別しない場合には、ロゴスキーコイル５０として説明する。

また、リセット機能付き積分回路６０−１と、リセット機能付き積分回路６０−２とは、同一の構成であり、電源装置１ａが備える任意のリセット機能付き積分回路を示す場合、又は特に区別しない場合には、リセット機能付き積分回路６０として説明する。
また、増幅回路６５−１と、増幅回路６５−２とは、同一の構成であり、電源装置１ａが備える増幅回路を示す場合、又は特に区別しない場合には、増幅回路６５として説明する。
また、校正部６６−１と、校正部６６−２とは、同一の構成であり、電源装置１ａが備える校正部を示す場合、又は特に区別しない場合には、校正部６６として説明する。

このように、本実施形態では、電源装置１ａは、複数の二次側コイル２２のそれぞれに対応したロゴスキーコイル５０、リセット機能付き積分回路６０、増幅回路６５、及び校正部６６を備えている。
また、本実施形態において、トランス２０が備える二次側コイル２１−１と、二次側コイル２１−２とは、互いに逆向きに配置されており、互いに反転した交流電力（１８０度位相のずれた交流電力）を出力する。

ロゴスキーコイル５１は、二次側コイル２２−１と同期整流素子３１−１との間の電力供給線に配置され、二次側コイル２２−１（又は同期整流素子３１−１）に流れる電流を検出可能である。すなわち、ロゴスキーコイル５１は、二次側コイル２２−１と、同期整流素子３１−１のドレイン端子との間に配置されている。
リセット機能付き積分回路６０−１は、ロゴスキーコイル５１の出力を積分し、積分した出力信号を増幅回路６５−１に出力する。

増幅回路６５−１は、リセット機能付き積分回路６０−１により積分された出力信号を所定のゲイン（所定の増幅率）で増幅し、増幅した出力信号を電流検出信号Ｓ１として制御部７０ａに出力する。
なお、校正部６６−１は、増幅回路６５−１の出力を調整する。

また、ロゴスキーコイル５２は、二次側コイル２２−２と同期整流素子３１−２との間の電力供給線に配置され、二次側コイル２２−２（又は同期整流素子３１−２）に流れる電流を検出可能である。すなわち、ロゴスキーコイル５２は、二次側コイル２２−２と、同期整流素子３１−２のドレイン端子との間に配置されている。
リセット機能付き積分回路６０−２は、ロゴスキーコイル５２の出力を積分し、積分した出力信号を増幅回路６５−２に出力する。

増幅回路６５−２は、リセット機能付き積分回路６０−２により積分された出力信号を所定のゲイン（所定の増幅率）で増幅し、増幅した出力信号を電流検出信号Ｓ２として制御部７０ａに出力する。ここで、電流検出信号Ｓ１と、電流検出信号Ｓ２とは、互いに反転した交流信号（１８０度位相のずれた交流信号）である。
なお、校正部６６−２は、増幅回路６５−２の出力を調整する。

制御部７０ａは、例えば、ＣＰＵなどを含み、電源装置１ａを統括的に制御する。制御部７０ａの基本的な機能は、第１の実施形態の制御部７０と同様である。制御部７０ａは、２つのロゴスキーコイル５０（５１、５２）の出力に対応した、２種類の同期制御信号（Ｄ１、Ｄ２）を出力する点が第１の実施形態と異なる。

制御部７０ａは、例えば、不図示のＡＤＣにより、ロゴスキーコイル５１により検出した電流値に対応する増幅回路６５−１の出力電圧（電流検出信号Ｓ１）の値を取得し、取得した電圧値に対応する電流検出値を検出する。制御部７０ａは、電流検出値が、０Ａ（アンペア）以上になる期間、同期整流素子３１−１がオン状態になるように、同期制御信号Ｄ１を生成し、当該同期制御信号Ｄ１を同期整流素子３１−１に出力する。

また、制御部７０ａは、例えば、不図示のＡＤＣにより、ロゴスキーコイル５２により検出した電流値に対応する増幅回路６５−２の出力電圧（電流検出信号Ｓ２）の値を取得し、取得した電圧値に対応する電流検出値を検出する。制御部７０ａは、電流検出値が、０Ａ（アンペア）以上になる期間、同期整流素子３１−２がオン状態になるように、同期制御信号Ｄ２を生成し、当該同期制御信号Ｄ２を同期整流素子３１−２に出力する。

このように、制御部７０ａは、複数の二次側コイル２２（２２−１、２２−２）のそれぞれに対応したリセット機能付き積分回路６０（６０−１、６０−２）の出力に基づいて、複数の二次側コイル２２（２２−１、２２−２）に対応した複数の同期整流素子３１（３１−１、３１−２）を制御する。

次に、図面を参照して、本実施形態による電源装置１ａの動作について説明する。
図６は、本実施形態による電源装置１ａの同期整流の動作の一例を示す図である。
図６において、波形Ｗ５〜波形Ｗ８は、上から順に、電流検出波形（Ｓ１）、電流検出波形（Ｓ２）、同期制御信号Ｄ１、及び同期制御信号Ｄ２の波形を示している。

ここで、電流検出波形（Ｓ１）は、ロゴスキーコイル５１、リセット機能付き積分回路６０−１、及び増幅回路６５−１により検出された電流波形を示し、電流検出波形（Ｓ２）は、ロゴスキーコイル５２、リセット機能付き積分回路６０−２、及び増幅回路６５−２により検出された電流波形を示している。また、同期制御信号Ｄ１は、制御部７０ａが出力する同期整流素子３１−１用の同期制御信号を示し、同期制御信号（Ｄ２）は、制御部７０ａが出力する同期整流素子３１−２用の同期制御信号を示している。また、各グラフの横軸は、時間を示している。

図６に示すように、制御部７０ａは、電流検出波形（Ｓ１）を検出し（波形Ｗ５参照）、当該電流検出波形（Ｓ１）に基づいて、波形Ｗ７に示すような同期制御信号Ｄ１を生成し、当該同期制御信号Ｄ１を同期整流素子３１−１の制御端子に出力する。
また、制御部７０ａは、電流検出波形（Ｓ２）を検出し（波形Ｗ６参照）、当該電流検出波形（Ｓ２）に基づいて、波形Ｗ８に示すような同期制御信号（Ｄ２）を生成し、当該同期制御信号（Ｄ２）を同期整流素子３１−２の制御端子に出力する。

また、上述した同期整流の動作以外の電源装置１ａの動作は、第１の実施形態と同様であるため、ここではその説明を省略する。

以上説明したように、本実施形態による電源装置１ａは、複数の二次側コイル２２（２２−１、２２−２）のそれぞれに対応したロゴスキーコイル５０（５１、５２）及びリセット機能付き積分回路６０（６０−１、６０−２）と、制御部７０ａとを備える。制御部７０ａは、複数の二次側コイル２２（２２−１、２２−２）のそれぞれに対応したリセット機能付き積分回路６０（６０−１、６０−２）の出力に基づいて、複数の二次側コイル２２に対応した複数の同期整流素子３１（３１−１、３１−２）を制御する。
これにより、本実施形態による電源装置１ａは、上述した第１の実施形態と同様の効果を奏し、整流損失を低減して、出力効率を向上させることができる。

なお、上述した本実施形態では、制御部７０ａは、複数のロゴスキーコイル５０の出力に基づいて、異なる同期制御信号（Ｄ１、Ｄ２）を生成する例を説明したが、１つのロゴスキーコイル５０の出力に基づいて、異なる同期制御信号（Ｄ１、Ｄ２）を生成するようにしてもよい。この場合、制御部７０ａは、例えば、ロゴスキーコイル５１、リセット機能付き積分回路６０−１、及び増幅回路６５−１による電流検出波形（Ｓ１）に基づいて、同期整流素子３１−１用の同期制御信号Ｄ１を生成する。そして、制御部７０ａは、当該電流検出波形（Ｓ１）を、一次側駆動部１０のスイッチング制御の周期により１８０度位相をずらすことで、同期整流素子３１−２用の同期制御信号Ｄ２を生成する。

［第３の実施形態］
次に、図面を参照して、第３の実施形態による電源装置１ｂについて説明する。
本実施形態では、トランス２０の二次側コイル２２が１つであり、全波整流により同期整流を行う場合の変形例について説明する。

図７は、本実施形態による電源装置１ｂの一例を示すブロック図である。
図７に示すように、電源装置１ｂは、一次側駆動部１０と、トランス２０ａと、同期整流部３０ａと、平滑コンデンサ４０と、２つのロゴスキーコイル５０（５１、５２）と、２つのリセット機能付き積分回路６０（６０−１、６０−２）と、２つの増幅回路６５（６５−１、６５−２）と、２つの校正部６６（６６−１、６６−２）と、制御部７０ｂとを備えている。

なお、図７において、図５に示す第２の実施形態の電源装置１ｂと同一の構成には、同一の符号を付与し、その説明を省略する。

トランス２０ａは、一次側コイル２１と、二次側コイル２２とを備え、一次側コイル２１に一次側駆動部１０によって供給される交流電力を、一次側コイル２１と二次側コイル２２との巻き数比に応じて、変換した交流電力を二次側コイル２２に出力する。

同期整流部３０ａは、二次側コイル２２に接続された同期整流素子（３１−１、３１−２、３２−１、３２−２）を有し、制御部７０ｂによる制御により、二次側コイル２２が出力する交流電力を同期整流する。すなわち、同期整流部３０ａは、二次側コイル２２が出力する交流電力を全波整流により同期整流して、電力供給線Ｌ３と二次側ＧＮＤ線Ｌ４との間に直流電力である出力電圧Ｖｏｕｔを出力する。同期整流部３０ａは、同期整流素子３１−１と、同期整流素子３１−２と、同期整流素子３２−１と、同期整流素子３２−２とを備えている。
なお、本実施形態において、同期整流素子３２−１と、同期整流素子３２−２とは、同一の構成であり、同期整流部３０ａが備える任意の同期整流素子を示す場合、又は特に区別しない場合には、同期整流素子３２として説明する。

同期整流素子３１−１は、例えば、ｎＭＯＳＦＥＴなどの電界効果トランジスタであり、ドレイン端子が、二次側コイル２２の第１端に接続され、ソース端子が、二次側ＧＮＤ線Ｌ４に接続されている。また、同期整流素子３２−１は、例えば、ｎＭＯＳＦＥＴなどの電界効果トランジスタであり、ソース端子が、二次側コイル２２の第２端に接続され、ドレイン端子が、電力供給線Ｌ３に接続されている。また、同期整流素子３１−１及び同期整流素子３２−１のゲート端子（制御端子）は、制御部７０ｂの同期整流を制御する同期制御信号Ｄ１の信号線に接続されている。

また、同期整流素子３１−２は、例えば、ｎＭＯＳＦＥＴなどの電界効果トランジスタであり、ドレイン端子が、二次側コイル２２の第２端に接続され、ソース端子が、二次側ＧＮＤ線Ｌ４に接続されている。また、同期整流素子３２−２は、例えば、ｎＭＯＳＦＥＴなどの電界効果トランジスタであり、ソース端子が、二次側コイル２２の第１端に接続され、ドレイン端子が、電力供給線Ｌ３に接続されている。また、同期整流素子３１−２及び同期整流素子３２−２のゲート端子（制御端子）は、制御部７０ｂの同期整流を制御する同期制御信号Ｄ２の信号線に接続されている。

ロゴスキーコイル５１は、二次側コイル２２の第１端と同期整流素子３１−１との間の電力供給線に配置され、二次側コイル２２（又は同期整流素子３１−１）に流れる電流を検出可能である。ロゴスキーコイル５１は、二次側コイル２２の第１端と、同期整流素子３１−１のドレイン端子との間に配置されている。なお、ロゴスキーコイル５１は、二次側コイル２２の第１端と、同期整流素子３１−１のドレイン端子と、同期整流素子３２−２のドレイン端子との交点であるノードＮ３と、同期整流素子３１−１のドレイン端子との間に配置されてもよい。

ロゴスキーコイル５２は、二次側コイル２２の第２端と同期整流素子３１−２との間の電力供給線に配置され、二次側コイル２２（又は同期整流素子３１−２）に流れる電流を検出可能である。ロゴスキーコイル５２は、二次側コイル２２の第２端と、同期整流素子３１−２のドレイン端子との間に配置されている。なお、ロゴスキーコイル５２は、二次側コイル２２の第２端と、同期整流素子３１−２のドレイン端子と、同期整流素子３２−１のドレイン端子との交点であるノードＮ４と、同期整流素子３１−２のドレイン端子との間に配置されてもよい。

制御部７０ｂは、例えば、ＣＰＵなどを含み、電源装置１ｂを統括的に制御する。制御部７０ｂの基本的な機能は、第２の実施形態の制御部７０ａと同様である。制御部７０ｂは、２つのロゴスキーコイル５０（５１、５２）の出力に対応した、２種類の同期制御信号（Ｄ１、Ｄ２）を出力する。

制御部７０ｂは、例えば、不図示のＡＤＣにより、ロゴスキーコイル５１により検出した電流値に対応する増幅回路６５−１の出力電圧（電流検出信号Ｓ１）の値を取得し、取得した電圧値に対応する電流検出値を検出する。制御部７０ｂは、電流検出値が、０Ａ（アンペア）以上になる期間、同期整流素子３１−１及び同期整流素子３２−１がオン状態になるように、同期制御信号Ｄ１を生成し、当該同期制御信号Ｄ１を同期整流素子３１−１及び同期整流素子３２−１に出力する。

また、制御部７０ｂは、例えば、不図示のＡＤＣにより、ロゴスキーコイル５２により検出した電流値に対応する増幅回路６５−２の出力電圧（電流検出信号Ｓ２）の値を取得し、取得した電圧値に対応する電流検出値を検出する。制御部７０ｂは、電流検出値が、０Ａ（アンペア）以上になる期間、同期整流素子３１−２及び同期整流素子３２−２がオン状態になるように、同期制御信号Ｄ２を生成し、当該同期制御信号Ｄ２を同期整流素子３１−２に出力する。

以上説明したように、本実施形態による電源装置１ｂは、トランス２０ａと、同期整流部３０ａと、複数のロゴスキーコイル５０（５１、５２）と、複数のリセット機能付き積分回路６０（６０−１、６０−２）と、制御部７０ｂとを備える。トランス２０ａは、一次側コイル２１と二次側コイル２２とを有し、同期整流部３０ａは、二次側コイル２２の出力を全波整流する同期整流素子（３１−１、３２−２、３２−１、３２−２）を有する。
これにより、本実施形態による電源装置１ｂは、上述した第１及び第２の実施形態と同様の効果を奏するとともに、全波整流において、整流損失を低減して、出力効率を向上させることができる。

また、本実施形態では、制御部７０ｂは、ロゴスキーコイル５１の出力に基づいて、同期整流部３０ａが有する同期整流素子３１−１及び同期整流素子３２−１を制御し、ロゴスキーコイル５２の出力に基づいて、同期整流部３０ａが有する同期整流素子３１−２及び同期整流素子３２−２を制御する。
これにより、本実施形態による電源装置１ｂは、全波整流による同期整流を適切に行うことができる。

なお、上述した本実施形態において、制御部７０ｂは、複数のロゴスキーコイル５０（５１、５２）の出力に基づいて、異なる同期制御信号（Ｄ１、Ｄ２）を生成する例を説明したが、１つのロゴスキーコイル５０の出力に基づいて、異なる同期制御信号（Ｄ１、Ｄ２）を生成するようにしてもよい。

なお、本発明は、上記の各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更可能である。
例えば、上記の各実施形態は、単独で実施する例を説明したが、各実施形態の一部又は全部を組み合せて実施してもよい。例えば、上述した第３の実施形態において、複数の二次側コイル２２を備えて、全波整流により同期整流するようにしてもよい。

また、上記の各実施形態において、同期整流素子３１（３２）は、ｎＭＯＳＦＥＴである例を説明したが、これに限定されるものではない。同期整流素子３１（３２）は、例えば、ｐＭＯＳＦＥＴ（ｐ型ＭＯＳ電界効果トランジスタ）やＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などの他のスイッチ素子であってもよいし、ダイオード素子とスイッチ素子を並列に接続したものであってもよい。

また、上記の各実施形態において、制御部７０（７０ａ、７０ｂ）は、一次側駆動部１０のスイッチング素子（１２、１３）の制御と、同期整流部３０（３０ａ）の制御との両方を制御する例を説明したが、それぞれの制御を制御する２つの制御部に分割して構成してもよい。また、制御部７０（７０ａ、７０ｂ）は、同期制御信号（Ｄ１、Ｄ２）を生成する処理を、ＡＤＣ及びＣＰＵによる処理として実現する例を説明したが、これに限定されるものではなく、コンパレータなどのアナログ回路によって実現するようにしてもよい。

また、上記の第２及び第３の実施形態において、増幅回路６５のそれぞれに校正部６６を備える例を説明したが、複数の増幅回路６５を１つの校正部６６により校正するようにしてもよい。

また、上述の制御部７０（７０ａ、７０ｂ）及び校正部６６は、内部に、コンピュータシステムを有している。そして、上述した制御部７０（７０ａ、７０ｂ）及び校正部６６の処理過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって、上記処理が行われる。ここでコンピュータ読み取り可能な記録媒体とは、磁気ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、半導体メモリ等をいう。また、このコンピュータプログラムを通信回線によってコンピュータに配信し、この配信を受けたコンピュータが当該プログラムを実行するようにしてもよい。

１、１ａ、１ｂ 電源装置
１０ 一次側駆動部
１１、４０ 平滑コンデンサ
１２、１３ スイッチング素子
１４ インダクタ
１５、６４ コンデンサ
２０、２０ａ トランス
２１ 一次側コイル
２２、２２−１、２２−２ 二次側コイル
３０、３０ａ 同期整流部
３１、３１−１、３１−２、３２、３２−１、３２−２ 同期整流素子
５０、５１、５２ ロゴスキーコイル
６０、６０−１、６０−２ リセット機能付き積分回路
６１ 抵抗
６２ オペアンプ
６３ リセットスイッチ
６５、６５−１、６５−２ 増幅回路
６６、６６−１、６６−２ 校正部
７０、７０ａ、７０ｂ 制御部

Claims (6)

1. 一次側コイルと二次側コイルとを有するトランスと、
   前記二次側コイルに接続された同期整流素子を有する同期整流部と、
   前記二次側コイルに流れる電流を検出可能なロゴスキーコイルと、
   前記ロゴスキーコイルの出力を積分するリセット機能付き積分回路と、
   前記リセット機能付き積分回路の出力に基づいて、前記同期整流部が有する前記同期整流素子を制御する制御部と
   を備えることを特徴とする電源装置。
2. 前記同期整流素子は、電界効果トランジスタであり、
   前記ロゴスキーコイルは、前記二次側コイルと前記電界効果トランジスタのドレイン端子との間の電力供給線に配置されている
   ことを特徴とする請求項１に記載の電源装置。
3. 前記トランスは、複数の前記二次側コイルを有し、
   前記同期整流部は、前記複数の二次側コイルに対応した複数の前記同期整流素子を有する
   ことを特徴とする請求項１又は請求項２に記載の電源装置。
4. 前記複数の二次側コイルのそれぞれに対応した前記ロゴスキーコイル及び前記リセット機能付き積分回路を備え、
   前記制御部は、前記複数の二次側コイルのそれぞれに対応した前記リセット機能付き積分回路の出力に基づいて、前記複数の二次側コイルに対応した前記複数の同期整流素子を制御する
   ことを特徴とする請求項３に記載の電源装置。
5. 前記同期整流部は、前記二次側コイルの出力を全波整流する前記同期整流素子を有する
   ことを特徴とする請求項１から請求項４のいずれか一項に記載の電源装置。
6. 前記リセット機能付き積分回路の出力を増幅する増幅部と、
   前記増幅部の出力を調整する校正部と
   を備えることを特徴とする請求項１から請求項５のいずれか一項に記載の電源装置。

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