JP2019129679A - Ｄｃ−ｄｃコンバータおよび電源装置 - Google Patents

Abstract

【課題】ＤＣ−ＤＣコンバータを停止させることなく、低消費電力でＤＣ−ＤＣコンバータにおける負荷回路に対するスイッチをオフするための負電圧を生成する。【解決手段】ＤＣ−ＤＣコンバータ１２は、入力電圧が供給されるインダクタンス素子Ｌと、インダクタンス素子Ｌの電流を制御する第１スイッチＳＷ１と、インダクタンス素子Ｌの電流に応じた電荷を蓄積するキャパシタンス素子ＣＮＥＧと、キャパシタンス素子ＣＮＥＧを基準電位に接続する第２スイッチＳＷ２と、第１スイッチＳＷ１と第２スイッチＳＷ２を開閉する制御回路１４と、インダクタンス素子Ｌに直接に接続された整流素子Ｄと、負荷回路１６と、キャパシタンス素子ＣＮＥＧのインダクタンス素子Ｌと反対側の端子に制御端子が電気的に接続され、負荷回路１６へ動作電圧の供給を切り換える第３スイッチＳＷ３と、を備える。【選択図】図１

Description

本発明の実施形態は、ＤＣ−ＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ ｔｏ Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）コンバータおよび電源装置に関する。

従来、ＤＣ−ＤＣコンバータとして、ブロッキング発振器とインダクタとを用いたブーストコンバータが提案されている。ブロッキング発振器の交流出力を整流し、整流により得た直流電圧を用いてブーストコンバータの制御回路を起動および駆動する。制御回路の起動後、消費電力削減のためにブロッキング発振器を停止させる。ここでブロッキング発振器の停止は、ブロッキング発振器の交流出力を用いて生成した負電圧で、スイッチをオフすることで行う。このため、電荷リークで負電圧の値が大きくなった（正の値に近くなった）際は、再度ブロッキング発振器を発振させて、負電圧を生成する必要がある。負電圧を生成させる都度、ブロッキング発振器を動作させることから、消費電力が大きいという問題がある。

特開２０１５−１４４４１４号公報

本発明の実施形態は、ＤＣ−ＤＣコンバータを停止させることなく、低消費電力でＤＣ−ＤＣコンバータにおける負荷回路に対するスイッチをオフするための負電圧を生成することを目的とする。

本発明の実施形態としてのＤＣ−ＤＣコンバータは、入力電圧が供給されるインダクタンス素子と、前記インダクタンス素子の電流を制御する第１スイッチと、前記インダクタンス素子の電流に応じた電荷を蓄積するキャパシタンス素子と、前記キャパシタンス素子を基準電位に接続する第２スイッチと、前記第１スイッチと前記第２スイッチを開閉する制御回路と、前記インダクタンス素子に直接に接続された整流素子と、負荷回路と、前記キャパシタンス素子の前記インダクタンス素子と反対側の端子に制御端子が電気的に接続され、前記負荷回路への電源電圧の供給を切り換える第３スイッチと、を備える。

第１の実施形態に係るＤＣ−ＤＣコンバータを備えた電源装置の回路図。 第１の実施形態に係る各種電圧および電流の時間波形。 第２の実施形態に係るＤＣ−ＤＣコンバータを備えた電源装置の回路図。 第２の実施形態に係る各種電圧および電流の時間波形。 第３の実施形態に係るＤＣ−ＤＣコンバータを備えた電源装置の回路図。 第３の実施形態に係る各種電圧および電流の時間波形。 第４の実施形態に係るＤＣ−ＤＣコンバータを備えた電源装置の回路図。 第５の実施形態に係るＤＣ−ＤＣコンバータを備えた電源装置の回路図。 第５の実施形態に係る各種電圧および電流の時間波形。 第６の実施形態に係るＤＣ−ＤＣコンバータを備えた電源装置の回路図。 第６の実施形態に係る各種電圧および電流の時間波形。 第７の実施形態に係るＤＣ−ＤＣコンバータを備えた電源装置の回路図。 第７の実施形態に係る各種電圧および電流の時間波形。

以下、図面を参照しながら、本発明の実施形態について説明する。
（第１の実施形態）
図１は第１の実施形態に係る電源装置の回路図である。この電源装置は、電源である熱電発電素子１１と、ＤＣ−ＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ ｔｏ Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）コンバータ１２とを備えた熱電発電装置である。熱発電装置の出力端子は負荷装置Ｌｏａｄに接続されている。負荷装置Ｌｏａｄは、供給された電圧に基づき動作する回路である。例えばＬＥＤやデジタル回路、アナログ回路のような電力を消費する回路でもよいし、蓄電池のような電力を蓄積する装置でもよいし、センサでもよい。

熱電発電素子１１は、起電力ＶＴＥＧおよび出力抵抗ＲＴＥＧによりモデル化されている。起電力ＶＴＥＧは、熱電発電素子を構成する高温側部材と低温側部材との温度差に比例する。一例として、起電力ＶＴＥＧは、数℃程度の温度差では数１０ｍＶ〜数１００ｍＶである。また、出力抵抗ＲＴＥＧは、温度差に関わらずほぼ一定の値である。一例として、出力抵抗ＲＴＥＧは、数Ω〜数１００Ω程度の値である。熱電発電素子１１の出力電圧は、ＤＣ−ＤＣコンバータ１２の入力端子１３に入力電圧ＶＩＮとして与えられる。

ＤＣ−ＤＣコンバータ１２は、入力電圧ＶＩＮを、負荷装置Ｌｏａｄの動作電圧まで昇圧させる。すなわち、このＤＣ−ＤＣコンバータ１２は、昇圧型コンバータとして動作する。

キャパシタＣＩＮは、ＤＣ−ＤＣコンバータ１２の入力端子１３に与えられた入力電圧ＶＩＮを平滑化する。キャパシタは、キャパシタンス素子の一例であり、キャパシタンス素子であれば、キャパシタ以外の構成を用いてもよい。例えば複数のキャパシタの直列接続、複数のキャパシタの並列接続、複数のキャパシタの直並列の接続でもよい。キャパシタに抵抗あるいはその他の素子を直列または並列または直並列に接続してものでもよい。本実施形態および他の実施形態で用いるキャパシタＣＩＮ以外のキャパシタについても同様である。

キャパシタＣＩＮで平滑化された入力電圧はインダクタＬに供給される。インダクタは、インダクタンス素子の一例であり、インダクタンス素子であれば、インダクタ以外の構成を用いてもよい。例えば複数のインダクタの直列接続、複数のインダクタの並列接続、複数のインダクタの直並列の接続でもよい。インダクタに抵抗あるいはその他の素子を直列または並列または直並列に接続したものでもよい。インダクタＬの出力側端子の電圧をＶＬＸと表す。

スイッチＳＷ１は、その一端がインダクタＬの出力側の端子に接続され、他端が基準電位を有するグラウンドに接続されている。スイッチＳＷ１は、インダクタＬの出力側の端子をグラウンドに接続する。

キャパシタＣＮＥＧは、インダクタＬの電流に応じた電荷を蓄積する。キャパシタＣＮＥＧの一端は、インダクタＬの出力側の端子に接続されている。キャパシタＣＮＥＧの他端（インダクタＬとは反対側の端子）は、スイッチＳＷ２の一端およびスイッチＳＷ３の制御端子に接続されている。キャパシタＣＮＥＧの他端の電圧をＶＮＥＧと表す。電圧ＶＮＥＧは制御電圧（開閉電圧）としてスイッチＳＷ３の制御端子に与えられる。

スイッチＳＷ２は、その一端が、キャパシタＣＮＥＧの他端に接続されている。スイッチＳＷ２の他端は、グラウンドに接続されている。スイッチＳＷ２は、キャパシタＣＮＥＧをグラウンドに接続する。

制御回路１４は、スイッチＳＷ１とスイッチＳＷ２のそれぞれの制御端子（開閉端子）に接続されており、制御信号をスイッチＳＷ１とスイッチＳＷ２に供給することにより、これらのスイッチの開閉を制御する。具体的に、制御端子にハイレベル（Ｈレベル）の電圧が印加されるとオンになり、ローレベル（Ｌレベル）の電圧が印加されるとオフとなる。

ダイオードＤは、インダクタＬの出力側の端子に直接に接続されている。ダイオードＤの出力側の端子は、出力端子１５および平滑用のキャパシタＣＯＵＴに接続されている。

スイッチＳＷ３は、ＤＣ−ＤＣコンバータ１２が備える負荷回路１６のオン・オフを制御するスイッチである。すなわち、スイッチＳＷ３は、負荷回路に対する電源電圧の供給を切り換える。スイッチＳＷ３の一端は負荷回路１６に接続されており、他端はグラウンドに接続されている。スイッチＳＷ３は、負荷回路１６をグラウンドに接続する。スイッチＳＷ３の制御端子は、キャパシタＣＮＥＧの他端およびスイッチＳＷ２の一端に電気的に接続されている。

スイッチＳＷ３は、制御端子にＨレベルの電圧が印加されるとオンになり、Ｌレベルの電圧が印加されるとオフとなる。スイッチＳＷ３として例えばＮａｔｉｖｅ ｎＭＯＳトランジスタ（ネイティブｎＭＯＳスイッチ）またはディプレッション型トランジスタを用いることができる。ネイティブｎＭＯＳスイッチまたはディプレッション型トランジスタは、閾値が０または０に近いトランジスタである。負電圧を、スイッチＳＷ３の制御端子に加えることで、スイッチＳＷ３をそのしきい値に対して十分低い電圧でオフできる。これにより、負荷回路１６のリーク電流を小さくできる。以下の説明で、ネイティブｎＭＯＳスイッチというときは、ネイティブｎＭＯＳスイッチの代わりに、ディプレッション型トランジスタを用いてもよいものとする。

負荷回路１６は、電源電圧ＶＤＤに基づき動作する。負荷回路１６は一例としてＤＣ−ＤＣコンバータ１２の起動時に動作させる発振器（発振回路）である。ＤＣ−ＤＣコンバータ１２の起動時にはスイッチＳＷ３をオンにしておき、発振器により生成した電圧を制御回路１４に供給し、制御回路１４を起動する。起動後は、制御回路１４は、出力電圧ＶＯＵＴ等の電圧を駆動電圧として利用する。この場合、制御回路１４の起動後は、負荷回路１６の稼働させる必要はないため、スイッチＳＷ３をオフにして、負荷回路１６を停止させる。これにより、低消費電力を図る。また、稼働させる必要のない負荷回路１６をオフにしておくことで誤動作が発生するのを防止する。なお、電源電圧ＶＤＤは、例えば熱電発電素子または別の電源の電圧である。ここでは、負荷回路１６が発振器の場合を説明したが、ＤＣ−ＤＣコンバータ１２の内部状態を監視する状態監視回路など、他の回路でもよい。

ＤＣ−ＤＣコンバータ１２は、インダクタＬ、スイッチＳＷ１、ダイオードＤ、スイッチＳＷ２、制御回路１４を用いて、入力電圧ＶＩＮを、これより高い出力電圧ＶＯＵＴに変換する。制御回路１４は、スイッチＳＷ１およびスイッチＳＷ２を周期的にオン・オフすることで、入力電圧ＶＩＮを昇圧する。所望する昇圧比に応じて、スイッチＳＷ１およびスイッチＳＷ２のオン・オフ期間の比率（ＨレベルとＬレベルの信号の比率）を決めることができる。出力電圧ＶＯＵＴは、出力キャパシタＣＯＵＴによって平滑化され、出力端子１５から負荷装置Ｌｏａｄに供給される。

本実施形態は、制御回路１４が、スイッチＳＷ１とスイッチＳＷ２を同期して開閉することで、ＤＣ−ＤＣコンバータ１２の昇圧動作を維持しつつ、電圧ＶＮＥＧとしての負電圧を低消費電力で生成することを特徴の１つとする。なお、同期とは互いに開閉のタイミングを一定の関係に保つことである（必ずしも同時に開閉することを意味しない）。制御回路１４が、スイッチＳＷ１とスイッチＳＷ２を同期して開閉することで、負電圧を低消費電力で生成することを詳細に説明する。

以下、図２を用いて制御電圧ＶＮＥＧとして負電圧を生成するための動作を説明する。図２は、スイッチＳＷ１の制御電圧ＶＳＷ１、インダクタＬの電流ＩＬ、インダクタＬの出力側端子の電圧ＶＬＸ、スイッチＳＷ２の制御電圧ＶＳＷ２、スイッチＳＷ３の制御電圧（キャパシタＣＮＥＧのインダクタと反対側の電圧）ＶＮＥＧ、出力電圧ＶＯＵＴの時間波形を示す。

制御回路１４が、制御電圧ＶＳＷ１としてＨレベルとＬレベルを交互に出力している。制御電圧ＶＳＷ１がＨレベルのとき、スイッチＳＷ１がオンになり、インダクタＬの出力側端子の電圧ＶＬＸは０［Ｖ］、すなわちグラウンド電位となる。このときインダクタＬに入力電圧（電位差）ＶＩＮが加わることにより、インダクタ電流ＩＬは増加する。

制御電圧ＶＳＷ１がＬレベルとなると、スイッチＳＷ１がオフになり、インダクタ電流ＩＬは、ダイオードＤを通り出力側に流れる。このときダイオードＤのオン時の電位差を０［Ｖ］と仮定すれば（すなわちダイオードの順方向電圧降下を無視すれば）、インダクタＬの出力側端子の電圧ＶＬＸは、ＤＣ−ＤＣコンバータの出力電圧ＶＯＵＴに等しくなる。

インバータＬの出力側端子の電圧ＶＬＸが、出力電圧ＶＯＵＴに等しくなっている期間内に、制御回路１４がスイッチＳＷ２の制御電圧ＶＳＷ２をＨレベルにする。すなわち、スイッチＳＷ２をオンにする。このときキャパシタＣＮＥＧには、出力電圧ＶＯＵＴと０［Ｖ］（グラウンド電位）との電位差に相当する電荷が貯められる。

インバータＬの出力側端子の電圧ＶＬＸが０［Ｖ］になる前にスイッチＳＷ２をオフ（制御電圧ＶＳＷ２をＬレベルにする）することで、この電荷はキャパシタＣＮＥＧに保持される。なお、このときスイッチＳＷ１をオンにする。インバータＬの出力側端子の電圧ＶＬＸが０［Ｖ］まで下がっても、電荷が保持されているので、キャパシタＣＮＥＧのインバータＬと反対側の電圧（制御電圧）ＶＮＥＧは、０［Ｖ］よりも低い負電圧となる。理想的には、電圧ＶＮＥＧは、グラウンドから、ＤＣ−ＤＣコンバータの出力電圧ＶＯＵＴと同じ大きさで符号を逆にした電圧（−ＶＯＵＴ）まで下がるが、実際には寄生キャパシタやリークの影響で、電圧ＶＮＥＧは、−ＶＯＵＴよりはやや大きい電圧となる。この負電圧が、スイッチＳＷ３の制御端子に印加され、スイッチＳＷ３はオフになる。これにより、負荷回路１６の動作が停止し、消費電力を削減できる。また、負荷回路１６の動作を停止できることにより、誤動作を防止することもできる。なお、図では、電圧ＶＮＥＧは、スイッチＳＷ２のオフの間、−ＶＯＵＴよりはやや大きい電圧で一定であるが、実際には電荷のリーク等により、ゆるやかに上昇する。しかしながら、再度、上記の動作を繰り返すことで、再度、−ＶＯＵＴよりはやや大きい電圧を生成する。

制御電圧ＶＳＷ２がＨレベルのとき、すなわちスイッチＳＷ２がオンのとき、キャパシタＣＮＥＧのインダクタＬと反対側の端子はグラウンド電位になるため、スイッチＳＷ３の制御端子に与えられる電圧ＶＮＥＧは０［Ｖ］である。したがって、電圧ＶＮＥＧは負電圧にならない。しかしながら、ブーストコンバータでは制御電圧ＶＳＷ１がＨレベルになっている時間が、Ｌレベルになっている時間よりも大きい。特に熱電発電素子向けブーストコンバータでは昇圧比が大きいことから、スイッチＶＳＷ１がハイレベルＨの時間はローレベルＬの時間に対して遥かに大きい。したがって、負電圧が生成されない時間（例えば図２のＶＳＷ１の波形では短いパルスと長いパルスが繰り返されるが、短いパルスの時間が、負電圧が生成されない時間に対応する）はわずかな時間であり、負荷回路の消費電力にはほとんど影響を与えることはない。

第１の実施形態においては、インダクタ電流が常に流れているＣＣＭ（Ｃｏｎｔｉｎｕｏｕｓ Ｃｏｎｄｕｃｔｉｏｎ Ｍｏｄｅ）で動作している場合を例示した。しかしながら、インダクタ電流が０になる瞬間が存在するＤＣＭ（Ｄｉｓｃｏｎｔｉｎｕｏｕｓ Ｃｏｎｄｕｃｔｉｏｎ Ｍｏｄｅ）の動作の場合であっても、インダクタＬの出力側端子の電圧ＶＬＸがＤＣ−ＤＣコンバータの出力電圧レベルと同じもしくは近くになっているときにスイッチＳＷ２の制御電圧ＶＳＷ２をオンしておけば、同様な動作が得られる。よって、本発明は、ＣＣＭおよびＤＣＭのいずれの動作モードに対しても適用可能である。

また第１の実施形態では、ダイオードＤの順方向電圧降下が存在しないと仮定したが、ダイオードＤの順方向電圧降下を考慮する場合は、インダクタＬの出力側端子の電圧ＶＬＸがやや大きくなるだけで、生成できる負電圧ＶＮＥＧの絶対値が、より大きくなるだけである。

第１の実施形態によれば、負荷回路に対するスイッチをオフするための負電圧を、ＤＣ−ＤＣコンバータを停止させることなく、低消費電力で生成できる。既存のＤＣ−ＤＣコンバータに対して小さな回路を追加するだけ、あるいは面積が少し増えるだけでよいため低コストである。また、ＤＣ−ＤＣコンバータの動作中に稼働している必要がない負荷回路の動作を停止させることにより、消費電力を低減できるとともに、誤作動が発生するのとを防止できる。

（第２の実施形態）
図３は第２の実施形態に係る電源装置の回路図である。電源装置は、熱電発電素子２１とＤＣ−ＤＣコンバータ２２とを備えた発電装置である。第１の実施形態では、熱電発電素子の発電電圧（ＤＣ−ＤＣコンバータの入力電圧）ＶＩＮをＤＣ−ＤＣコンバータで昇圧したが、本実施形態では、負荷装置Ｌｏａｄの動作電圧が、熱電発電素子の発電電圧よりも小さい場合を想定し、入力電圧ＶＩＮをＤＣ−ＤＣコンバータで降圧する。

第１の実施形態に対して、スイッチＳＷ１、キャパシタＣＮＥＧ、ダイオードＤ、スイッチＳＷ２の配置が異なっている。

インダクタＬの入力側の端子に、キャパシタＣＮＥＧを介してスイッチＳＷ２が接続されている。すなわち、キャパシタＣＮＥＧの一端がインダクタＬの入力側の端子に接続されている。キャパシタＣＮＥＧの他端は、第１の実施形態と同様、スイッチＳＷ２を介してグラウンドに接続されている。インダクタＬの入力側端子の電圧をＶＬＸと表す。

インダクタＬの入力側の端子は、ダイオードＤを介してグラウンドに接続されている。すなわち、ダイオードＤの一端は、インダクタＬの入力側の端子に接続され、他端がグラウンドに接続されている。

インダクタＬ、スイッチＳＷ１、ダイオードＤおよび制御回路２４の働きにより、熱電発電素子２１からの入力電圧ＶＩＮが、これより低い出力電圧ＶＯＵＴに変換される。すなわち、このＤＣ−ＤＣコンバータ２２は降圧型コンバータとして動作する。出力電圧ＶＯＵＴは出力キャパシタＣＯＵＴによって平滑化され、負荷装置Ｌｏａｄに供給される。

制御回路２４がスイッチＳＷ１とスイッチＳＷ２を同期して開閉することにより、キャパシタＣＮＥＧのインダクタＬとは反対側の端子に負電圧を低消費電力で生成する。この負電圧が、スイッチＳＷ３の制御端子に制御電圧ＶＮＥＧとして印加される。以下、負電圧を生成する動作を詳細に説明する。

図４に、スイッチＳＷ１の制御電圧ＶＳＷ１、インダクタＬの電流ＩＬ、インダクタＬの入力側端子電圧ＶＬＸ、スイッチＳＷ２の制御電圧ＶＳＷ２、スイッチＳＷ３の制御電圧ＶＮＥＧ、出力電圧ＶＯＵＴの時間波形を示す。

制御回路２４が、スイッチＳＷ１の制御電圧ＶＳＷ１としてＨレベルとＬレベルを交互に出力している。制御電圧ＶＳＷ１がＨレベルのとき、スイッチＳＷ１がオンになることにより、インダクタＬの入力側端子の電圧ＶＬＸは、入力電圧ＶＩＮに等しくなる。このときインダクタＬに、入力電圧ＶＩＮと出力電圧ＶＯＵＴの差（電位差ＶＩＮ−ＶＯＵＴ）が加わることにより、インダクタ電流は増加する。

制御電圧ＶＳＷ１がＬレベルになると、スイッチＳＷ１はオフとなる。これによりインダクタ電流はグラウンドからダイオードＤを通り、流れ続ける。つまり、スイッチＳＷ１がオフになると、インダクタＬは電流を流し続けようと機能し、グラウンドから電流を引き出すように動作する。このときダイオードＤのオン時の電位差を０［Ｖ］と仮定すれば、インダクタＬの入力側端子の電圧ＶＬＸは０［Ｖ］に等しくなる。

端子電圧ＶＬＸが入力電圧ＶＩＮに等しくなっている期間内に、スイッチＳＷ２の制御電圧ＶＳＷ２をオンにする（例えば制御回路２４はスイッチＳＷ１をオンにした少し後にスイッチＳＷ２をオンにする）。このときキャパシタＣＮＥＧには入力電圧ＶＩＮと０［Ｖ］の電位差に相当する電荷が溜められる。端子電圧ＶＬＸが０［Ｖ］になる前（例えばスイッチＳＷ１をオフにする少し前）に、スイッチＳＷ２の制御電圧ＶＳＷ２をオフする、すなわちスイッチＳＷ２をオフにすることで、この電荷はキャパシタＣＮＥＧに保持される。

端子電圧ＶＬＸが０［Ｖ］まで下がっても、キャパシタＣＮＥＧに電荷が保持されているため、スイッチＳＷ３の制御端子に印加される電圧ＶＮＥＧは、０［Ｖ］よりも低い負電圧となる。理想的には電圧ＶＮＥＧは、入力電圧ＶＩＮと同じ大きさで符号が反対の電圧（−ＶＩＮ）まで下がる。実際には、寄生キャパシタやリークの影響で、電圧ＶＮＥＧは、−ＶＩＮよりはやや大きい電圧となる。この負電圧がスイッチＳＷ３の制御電圧としてスイッチＳＷ３の制御端子に印加されることで、スイッチＳＷ３がオフにされる。これにより負荷回路１６の動作が停止し、消費電力を削減できる。また、負荷回路１６の動作を停止できることにより、ＤＣ−ＤＣコンバータ２２の誤動作を防止できる。

第２の実施形態においては、インダクタ電流が常に流れているＣＣＭ（Ｃｏｎｔｉｎｕｏｕｓ Ｃｏｎｄｕｃｔｉｏｎ Ｍｏｄｅ）で動作している場合を例示したが、インダクタ電流が０になる瞬間が存在するＤＣＭ（Ｄｉｓｃｏｎｔｉｎｕｏｕｓ Ｃｏｎｄｕｃｔｉｏｎ Ｍｏｄｅ）の動作であっても、端子電圧ＶＬＸが入力電圧レベルになっているときにスイッチＶＳＷ２をオンすれば、同様な動作となる。また、第１の実施形態と同様に、ダイオードＤがオンしているときに順方向電圧降下が生じていても、生成される負電圧の絶対値がより大きくなるだけであり、同様な効果が得られる。

スイッチＶＳＷ２がＨレベル（スイッチＳＷ２がオン）のとき、インダクタＬの入力側端子の電圧ＶＮＥＧは０［Ｖ］となっており、負電圧は生成されない。しかしながら、降圧コンバータでは、スイッチＳＷ１の制御電圧ＶＳＷ１がＬレベルである時間がＨレベルである時間に対して大きい。したがって、したがって、負電圧が生成されない時間があっても、それはわずかな時間であり、負荷回路の消費電力にはほとんど影響を与えることはない。

第２の実施形態によれば、ＤＣ−ＤＣコンバータが降圧コンバータであっても、負荷回路（発振器）に対するスイッチをオフするための負電圧を低消費電力で生成することができる。

（第３の実施形態）
図５は第３の実施形態に係る電源装置の回路図である。第１または第２の実施形態と同じ構成についての説明は適宜省略する。本実施形態のＤＣ−ＤＣコンバータは、昇圧および降圧を切り替え可能な昇降圧型コンバータである。また、ＤＣ−ＤＣコンバータが２つの負荷回路１６Ａ，１６Ｂを備え、負荷回路１６Ａ、１６Ｂをオフにする負電圧をそれぞれ生成する。第３の実施形態は、第１および第２の実施形態の組み合わせに相当する。

スイッチＳＷ１、スイッチＳＷ２、スイッチＳＷ４およびスイッチＳＷ５は制御端子を有している。これらのスイッチは、Ｈレベルの電圧が制御端子に印加されるとオン、Ｌレベルの電圧が制御端子に印加されると、オフとなる。制御回路３４は、これらのスイッチを制御する。

インダクタＬの出力側端子の電圧をＶＬＸ１と表す。この端子とグラウンドとの間にスイッチＳＷ１が接続されている。また、この端子に、キャパシタＣＮＥＧ１を介してスイッチＳＷ２が接続されている。また、この端子と出力端子１５との間にダイオードＤ１が接続されている。

また、インダクタＬの入力側端子の電圧をＶＬＸ２と表す。この端子と入力端子１３との間にスイッチＳＷ４が接続されている。また、この端子とグラウンドとの間にダイオードＤ２が接続されている。また、この端子にグラウンドキャパシタＣＮＥＧ２を介してスイッチＳＷ５が接続されている。

制御回路３４は、スイッチＳＷ１とＳＷ４を同時にオン・オフする。スイッチＳＷ１、ＳＷ４のオン・オフのデューティ比の制御により、昇圧および降圧を切り替えるとともに、昇圧比または降圧比を変えられる。インダクタＬ、スイッチＳＷ１、スイッチＳＷ４、ダイオードＤ１、ダイオードＤ２、制御回路３４の働きにより、ＤＣ−ＤＣコンバータ３２への入力電圧ＶＩＮ（熱電発電素子３１の出力電圧）をこれとは異なる出力電圧ＶＯＵＴに変換（昇圧または降圧）する。出力電圧ＶＯＵＴは、出力キャパシタＣＯＵＴによって平滑化され、平滑化された電圧が出力端子１５から負荷装置Ｌｏａｄに供給される。

また、制御回路３４が、スイッチＳＷ１・ＳＷ４と、スイッチＳＷ２とを同期して開閉することにより、キャパシタＣＮＥＧ１のインダクタＬとは反対側の端子に、負電圧を低消費電力で生成する。この負電圧は、スイッチＳＷ３の制御電圧ＶＮＥＧ１として、スイッチＳＷ３の制御端子に印加される。

スイッチＳＷ３は負荷回路１６Ａのオン・オフを制御するスイッチである。負電圧の制御電圧ＶＮＥＧ１がスイッチＳＷ３の制御端子に加わることで、スイッチＳＷ３をそのしきい値に対して十分低い電圧でオフできる。これにより、負荷回路１６Ａからのリーク電流を小さくできる。負荷回路１６Ａは、第１および第２の実施形態と同様、発振器または状態監視回路でもよいし、その他の回路でもよい。

制御回路３４がスイッチＳＷ１と、スイッチＳＷ４・ＳＷ５とを同期して開閉することにより、キャパシタＣＮＥＧ２のインダクタＬとは反対側の端子に、負電圧を低消費電力で生成する。この負電圧が、スイッチＳＷ６の制御電圧ＶＮＥＧ２として、スイッチＳＷ６の制御端子に印加される。

スイッチＳＷ６は負荷回路１６Ｂのオン・オフを制御するスイッチである。負電圧の制御電圧ＶＮＥＧ２がスイッチＳＷ６の制御端子に印加されることで、スイッチＳＷ６をそのしきい値に対して十分低い電圧でオフできる。これにより負荷回路１６Ｂのリーク電流を小さくできる。負荷回路１６Ｂは、発振器または状態監視回路でもよいし、その他の回路でもよい。

制御回路３４がキャパシタＣＮＥＧ１のインダクタＬとは反対側の端子に、負電圧を生成する動作について説明する。

図６にスイッチＳＷ１およびＳＷ４の制御電圧ＶＳＷ１およびＶＳＷ４、インダクタＬの電流ＩＬ、インダクタＬの出力側端子の電圧ＶＬＸ１、スイッチＳＷ２の制御電圧ＶＳＷ２、スイッチＳＷ３の制御電圧ＶＮＥＧ１、インダクタＬの入力側端子の電圧ＶＬＸ２、スイッチＳＷ５の制御電圧ＶＳＷ５、スイッチＳＷ６の制御電圧ＶＮＥＧ２、出力電圧ＶＯＵＴの時間波形を示す。

制御回路３４が、制御電圧ＶＳＷ１およびＶＳＷ４としてＨレベルとＬレベルを交互に出力する。制御電圧ＶＳＷ１およびＶＳＷ４がＨレベルのとき、スイッチＳＷ１およびＳＷ４により、インダクタＬの出力側端子の電圧ＶＬＸ１は０［Ｖ］、入力側端子の電圧ＶＬＸ２は入力電圧ＶＩＮに等しくなっている。このときインダクタＬに入力電圧ＶＩＮに相当する電位差が加わることにより、インダクタ電流は増加する。

制御電圧ＶＳＷ１およびＶＳＷ４がＬレベルとなると、インダクタ電流はグラウンドからダイオードＤ２、Ｄ１を通り、出力側に流れる。このときダイオードＤ１、Ｄ２のオン時の電位差を０［Ｖ］とすれば、出力側端子の電圧ＶＬＸ１は出力電圧ＶＯＵＴ、入力側端子の電圧ＶＬＸ２は入力電圧０［Ｖ］にそれぞれ等しくなる。

出力側端子の電圧ＶＬＸ１が出力電圧ＶＯＵＴに等しくなっている期間内にスイッチＳＷ２をオンする。このときキャパシタＣＮＥＧ１には、出力電圧ＶＯＵＴおよび０［Ｖ］の電位差に相当する電荷が貯められる。出力側端子の電圧ＶＬＸ１が０［Ｖ］になる前に、制御電圧ＶＳＷ２をＬレベルにすることで、この電荷はキャパシタＣＮＥＧ１に保持される。出力側端子の電圧ＶＬＸ１が０［Ｖ］まで下がってもキャパシタＣＮＥＧ１の電荷が保持されているので、スイッチＳＷ３の制御電圧ＶＮＥＧ１は０［Ｖ］よりも低い負電圧となる。理想的にはスイッチＳＷ３の制御電圧ＶＮＥＧ１は、−ＶＯＵＴまで下がるが、実際には寄生キャパシタやリークの影響で−ＶＯＵＴよりはやや大きい電圧となる。この負電圧がスイッチＳＷ３の制御電圧として印加されることで、負荷回路１６Ａの動作が停止し、消費電力を削減できる。また、負荷回路１６Ａの動作を停止できることにより、誤動作を防止できる。

また、入力側端子の電圧ＶＬＸ２が入力電圧ＶＩＮに等しくなっている期間内に、スイッチＳＷ５をオンにする。このときキャパシタＣＮＥＧ２には、入力電圧ＶＩＮと０［Ｖ］の電位差に相当する電荷が貯められる。入力側端子の電圧ＶＬＸ２が０［Ｖ］になる前に、スイッチＳＷ５の制御電圧ＶＳＷ５をオフする、すなわちスイッチＳＷ５をオフにすることで、この電荷はキャパシタＣＮＥＧ２に保持される。入力側端子の電圧ＶＬＸ２が０［Ｖ］まで下がってもキャパシタＣＮＥＧ２の電荷が保持されているので、スイッチＳＷ６の制御電圧ＶＮＥＧ２は、０［Ｖ］よりも低い負電圧となる。理想的にはスイッチＳＷ６の制御電圧ＶＮＥＧ２は−ＶＩＮまで下がるが、実際には寄生キャパシタやリークの影響で−ＶＩＮよりはやや大きい電圧となる。この負電圧がスイッチＳＷ６に制御電圧として印加されることで、負荷回路１６Ｂの動作が停止し、消費電力を削減できる。また、負荷回路１６Ｂの動作を停止できることにより、誤動作を防止できる。

制御電圧ＶＮＥＧ１とＶＮＥＧ２は相補的に負電圧となっており、スイッチＳＷ１，ＳＷ４のオン・オフのデューティ比によって、負の値（−ＶＯＵＴまたは−ＶＩＮ）と０［Ｖ］との割合は変化する。

第３の実施形態によれば、ＤＣ−ＤＣコンバータが、昇圧および降圧を切り替え可能な昇降圧型コンバータであっても負荷回路に対するスイッチをオフするための負電圧を低消費電力で生成できる。

（第４の実施形態）
図７は第４の実施形態に係る電源装置の回路図である。第４の実施形態は、第３の実施形態と一部を除いて同様であるため、第３の実施形態との違いについて述べる。

キャパシタＣＮＥＧ２のインダクタＬと反対側の端子、キャパシタＣＮＥＧ１のインダクタＬと反対側の端子（すなわち制御電圧ＶＮＥＧ１とＶＮＥＧ２の端子）は、それぞれダイオードＤ３、Ｄ４を介して、電圧保持用キャパシタＣＳと接続される。つまり、ダイオードＤ３およびダイオードＤ４と、グラウンド（基準電位）との間にキャパシタＣＳが接続されている。

キャパシタＣＳのグラウンドとは反対側の端子の電圧をＶＮＥＧＣと表す。電圧ＶＮＥＧＣは、負荷回路１６をオン・オフするスイッチＳＷ３の制御端子に、制御電圧として与えられる。つまり、制御端子は、キャパシタＣＳのグラウンドとは反対側の端子に接続されている。ダイオードＤ３、Ｄ４の順方向電圧降下を０［Ｖ］と仮定すれば、制御電圧ＶＮＥＧ１とＶＮＥＧ２がとる負電圧のうち、より低い電圧に等しい電圧ＶＮＥＧＣが得られる。出力電圧ＶＯＵＴが入力電圧ＶＩＮよりも大きければ、電圧ＶＮＥＧＣは−ＶＯＵＴ（出力電圧と同じ大きさで反対の符号の電圧）に等しくなり、入力電圧ＶＩＮが出力電圧ＶＯＵＴよりも大きければ、電圧ＶＮＥＧＣは−ＶＩＮ（入力電圧と同じ大きさで反対の符号の電圧）に等しくなる。第４の実施形態ではスイッチＳＷ１，ＳＷ４のスイッチングのフェイズに依らず（スイッチＳＷ１，ＳＷ４がオンかオフかにかかわらず）、スイッチＳＷ３に負電圧を印加できる。つまり、−ＶＩＮもしくは−ＶＯＵＴもしくはこれらの近い負の電圧を常に印加できる。

第４の実施形態によれば、常に電圧ＶＮＥＧＣが負電圧となることから、負荷回路１６を常に停止でき、消費電力を削減できる。また、負荷回路１６の動作を停止できることにより、誤動作を防止できる。制御電圧ＶＮＥＧ１とＶＮＥＧ２のうちより低い方の負電圧を利用して負荷回路１６を停止できることから、よりオフ電流を小さくできる。

（第５の実施形態）
図８は第５の実施形態に係る電源装置の回路図である。第１〜第４の実施形態と同じ構成についての説明は適宜省略する。この電源装置は、電源である太陽電池５１と、ＤＣ−ＤＣコンバータ５２とを備えた太陽光発電装置である。太陽電池５１は、起電力ＶＰＶおよび出力抵抗ＲＰＶでモデル化されている。太陽電池５１の小さい出力電圧を、ＤＣ−ＤＣコンバータ５２で昇圧することで、１Ｖ以上の電源電圧を要する負荷装置Ｌｏａｄを駆動する。本実施形態では、負荷回路（状態監視回路）５６に対するスイッチをオフにする負電圧を常時供給可能にする構成を示す。

インダクタＬの出力側端子の電圧をＶＬＸと表す。この端子とグラウンドとの間にｎＭＯＳスイッチ５９Ａが接続されている。また、この端子に、キャパシタＣＮＥＧを介してｎＭＯＳスイッチ５９Ｂが接続されている。制御回路５４が、ｎＭＯＳスイッチ５９ＡとｎＭＯＳスイッチ５９Ｂを同期して開閉することにより、キャパシタＣＮＥＧのインダクタＬとは反対側の端子（キャパシタＣＮＥＧの一端）に負電圧を生成する。キャパシタＣＮＥＧの一端は、ダイオードＤを介して電圧保持用キャパシタＣＳに接続されている。これにより負電圧が、キャパシタＣＳに保持される。キャパシタＣＮＥＧの一端の電圧をＶＮＥＧと表す。ｎＭＯＳスイッチ５９ＡおよびｎＭＯＳスイッチ５９Ｂは、ゲート端子にＨレベルの電圧が印加されるとオンになり、Ｌレベルの電圧が印加されるとオフとなる。

キャパシタＣＳのグラウンドとは反対側の端子（キャパシタＣＳの一端）の電圧をＶＮＥＧＣと表す。電圧ＶＮＥＧＣは、ネイティブｎＭＯＳスイッチ５８のゲート端子に印加される。ネイティブｎＭＯＳスイッチ５８は、負荷回路である状態監視回路５６のオン・オフを制御するスイッチである。ネイティブｎＭＯＳスイッチ５８は、通常のｎＭＯＳよりしきい値が低く、０［Ｖ］程度である。このため、負電圧がゲート端子に加わることで、ネイティブｎＭＯＳスイッチ５８はしきい値に対して十分低い電圧でオフされ、リーク電流を低減できる。状態監視回路５６は、ＤＣ−ＤＣコンバータ５２の内部状態を監視する。例えば、所定の箇所の電圧または電流を監視してもよいし、温度または湿度を監視してもよい。状態監視回路５６は異常を検知したら、ＤＣ−ＤＣコンバータ５２の動作を停止させてもよい。

ｐＭＯＳスイッチ５７は、インダクタＬの出力側の端子と出力端子１５との間に接続されている。ｐＭＯＳスイッチ５７は、ゲート端子にＨレベルの電圧が印加されるとオフ、Ｌレベルの電圧が印加されるとオンとなる。

制御回路５４は、ｎＭＯＳスイッチ５９Ａがオフとなる時（瞬間）にｐＭＯＳスイッチ５７をオンにし、インダクタ電流が０［Ａ］になる時（瞬間）にｐＭＯＳスイッチ５７をオフすることで同期整流を行う。制御回路５４は、インダクタ電流を検出する検出回路を含んでおり、これを利用してインダクタ電流が０［Ａ］になる時を検出する。検出回路は、制御回路５４内ではなく、他の箇所に配置されていてもよい。整流素子としてダイオードの代わりに、ｐＭＯＳスイッチ５７を利用することで消費電力を低減できる。

ＤＣ−ＤＣコンバータ５２は、インダクタＬ、２つのｎＭＯＳスイッチ（以下、ｎＭＯＳスイッチ５９Ａ、ｎＭＯＳスイッチ５９Ｂ）、ｐＭＯＳスイッチ５７、制御回路５４の働きにより、入力電圧ＶＩＮをこれより高い出力電圧ＶＯＵＴに変換する。すなわちこのＤＣ−ＤＣコンバータは昇圧型コンバータとして動作する。なお、ｎＭＯＳスイッチは、ｎＭＯＳトランジスタで構成されたスイッチである。ｐＭＯＳスイッチ５７は、ｐＭＯＳトランジスタで構成されたスイッチである。

出力電圧ＶＯＵＴは、出力キャパシタＣＯＵＴによって平滑化され、負荷装置Ｌｏａｄに供給される。また、出力電圧ＶＯＵＴは、制御回路５４の電源電圧としても用いられる。

以下、図９を用いて、制御回路５４が、キャパシタＣＮＥＧのインダクタＬとは反対側の端子（キャパシタＣＮＥＧの一端）に負電圧を生成する動作について詳細に説明する。

図９にｎＭＯＳスイッチ５９Ａのゲート電圧ＶＮ１、ｐＭＯＳスイッチ５７のゲート電圧ＶＰ、インダクタＬの電流ＩＬ、インダクタの出力側端子の電圧ＶＬＸ、ｎＭＯＳスイッチ５９Ｂのゲート電圧ＶＮ２、キャパシタＣＮＥＧのインダクタと反対側の端子（キャパシタＣＮＥＧの一端）の電圧ＶＮＥＧ、キャパシタＣＳのグラウンドと反対側の端子（キャパシタＣＳの一端）の電圧ＶＮＥＧＣ、出力電圧ＶＯＵＴの時間波形を示す。

制御回路５４が、ｎＭＯＳスイッチ５９Ａのゲート電圧ＶＮ１としてＨレベルとＬレベルを交互に出力している。ゲート電圧ＶＮ１がＨレベルのとき、ｎＭＯＳスイッチ５９Ａによりインダクタの出力側端子の電圧ＶＬＸは０［Ｖ］、すなわちグラウンド電位となる。このときインダクタＬに、入力電圧ＶＩＮに相当する電位差ＶＩＮが加わることにより、インダクタ電流ＩＬは増加する。

ゲート電圧ＶＮ１がＬレベルとなるとｎＭＯＳスイッチ５９Ａはオフし、このときｐＭＯＳスイッチ５７のゲート電圧ＶＰもＬレベルにされることでｐＭＯＳスイッチ５７はオンする。この結果、インダクタ電流はｐＭＯＳスイッチ５７を通り出力側に流れる。ｐＭＯＳスイッチ５７のオン時の電位差を０［Ｖ］と仮定すれば、インダクタＬの出力側端子の電圧ＶＬＸは出力電圧ＶＯＵＴに等しくなる。

インダクタの出力側端子の電圧ＶＬＸが出力電圧ＶＯＵＴに等しくなっている期間内にｎＭＯＳスイッチ５９Ｂをオンにする。これによりキャパシタＣＮＥＧには、出力電圧ＶＯＵＴと０［Ｖ］の電位差に相当する電荷が貯められる。インダクタの出力側端子の電圧ＶＬＸが０［Ｖ］になる前にｎＭＯＳスイッチ５９Ｂをオフすることで、この電荷はキャパシタＣＮＥＧに保持される。

ｐＭＯＳはインダクタ電流が０となる瞬間にオフされる。その後、インダクタの出力側端子の電圧ＶＬＸが０［Ｖ］まで下がっても、キャパシタＣＮＥＧの電荷が保持されているので、電圧ＶＮＥＧは０［Ｖ］よりも低い負電圧となる。このときキャパシタＣＮＥＧの一端の電圧ＶＮＥＧが、キャパシタＣＳの一端の電圧ＶＮＥＧＣよりも低い電圧であれば、ダイオードＤを通じてキャパシタＣＳからキャパシタＣＮＥＧにかけて電流が流れる。これによりキャパシタＣＳの一端の電圧ＶＮＥＧＣも、負電圧となる。理想的にはキャパシタＣＮＥＧの一端の電圧ＶＮＥＧは−ＶＯＵＴまで下がろうとするため、ダイオオードＤの順方向電圧降下が０［Ｖ］であれば、キャパシタＣＳの一端の電圧ＶＮＥＧＣも−ＶＯＵＴまで下がる。しかしながら、実際には電圧ＶＮＥＧＣは寄生キャパシタやリークの影響で、−ＶＯＵＴよりはやや大きい電圧となる。

この負電圧ＶＮＥＧＣがネイティブｎＭＯＳスイッチ５８のゲート端子に印加されることで、状態監視回路５６の動作が停止する。これにより消費電力を削減できる。本例では、ｎＭＯＳスイッチ５９Ｂは、ｎＭＯＳスイッチ５９Ａの２回の開閉につき１回開閉している。ただし、これは３回以上の開閉につき１回の開閉でもよい。つまり、ｎＭＯＳスイッチ５９Ｂの開閉の回数の、ｎＭＯＳスイッチ５９Ａの開閉の回数に対する比率は１よりも小さい。また、他の実施形態では、ｎＭＯＳスイッチ５９Ａに対応するスイッチの開閉と、ｎＭＯＳスイッチ５９Ｂに対応するスイッチの開閉の回数は同じであったが、第５の実施形態と同様に、回数の比率を変えてもよい。

第５の実施形態によれば、電圧保持用キャパシタＣＳには常に負電圧が保持されているため、ネイティブｎＭＯＳのリーク電流をより下げることができ、消費電力を削減できる。

また、ｎＭＯＳスイッチ５９Ａのスイッチングを間引いて行うことで、スイッチングロスを削減できる。

（第６の実施形態）
図１０は第６の実施形態に係る電源装置のブロック図である。第１〜５の実施形態と同じ構成についての説明は適宜省略する。この電源装置は、電源である電池６１と、ＤＣ−ＤＣコンバータ６２とを備えた電源回路である。ＤＣ−ＤＣコンバータ６２は、２つの負荷Ｌｏａｄ１、Ｌｏａｄ２に接続されている。

電池６１は、起電力ＶＢＡＴおよび出力抵抗ＲＢＡＴでモデル化されている。負荷装置Ｌｏａｄ１、Ｌｏａｄ２は、電池６１の出力電圧よりも大きな動作電圧を有するセンサ等の負荷回路である。負荷装置Ｌｏａｄ１、Ｌｏａｄ２の動作電圧は互いに異なる。本実施形態では、負荷装置Ｌｏａｄ１の動作電圧が、負荷装置Ｌｏａｄ２の動作電圧より低い場合を想定する。
ＤＣ−ＤＣコンバータ６２は電池６１の出力電圧を昇圧し、負荷装置Ｌｏａｄ１、Ｌｏａｄ２に供給する。すなわち、ＤＣ−ＤＣコンバータ６２は、インダクタＬ、２つのｎＭＯＳスイッチ（以下、ｎＭＯＳスイッチ６９Ａ、ｎＭＯＳスイッチ６９Ｂ）、２つのｐＭＯＳスイッチ６７Ａ、６７Ｂ、および、これらのスイッチの開閉を制御する制御回路６４を用いて、電池６１の出力電圧（入力電圧ＶＩＮ）をこれより高い出力電圧ＶＯＵＴ１、ＶＯＵＴ２に変換する。ＤＣ−ＤＣコンバータ６２は、一つのインダクタを用いて、動作電圧の異なる複数の動作電圧を出力するＳＩＤＯ（Ｓｉｎｇｌｅ Ｉｎｄｕｃｔｏｒ Ｄｕａｌ Ｏｕｔｐｕｔ）構成を有する。

出力電圧ＶＯＵＴ１、ＶＯＵＴ２はそれぞれ出力キャパシタＣＯＵＴ１、ＣＯＵＴ２によって平滑化され、平滑化された電力が、負荷装置Ｌｏａｄ１、Ｌｏａｄ２に供給される。キャパシタＣＯＵＴ１の出力側の端子および出力端子１５Ａは、制御回路６４の電源端子に接続されている。これにより出力電圧ＶＯＵＴ１を制御回路６４の電源電圧として用いる。出力電圧ＶＯＵＴ１、ＶＯＵＴ２のうちより低い方の電圧である出力電圧ＶＯＵＴ１で制御回路６４を駆動する。これにより制御回路６４が低い電圧で動作し、消費電力を削減できる。

インダクタＬの出力側端子の電圧をＶＬＸと表す。インダクタＬの出力側端子はｎＭＯＳスイッチ６９Ａを介してグラウンドに接続されている。また、インダクタＬの出力側端子は、キャパシタＣＮＥＧを介してｎＭＯＳスイッチ６９Ｂが接続されている。制御回路６４が、ｎＭＯＳスイッチ６９ＡとｎＭＯＳスイッチ６９Ｂを、同期して開閉することにより、キャパシタＣＮＥＧのインダクタＬとは反対側の端子（キャパシタＣＮＥＧの一端）に負電圧を生成する。この負電圧が、ネイティブｎＭＯＳ６８のゲート電圧に印加される。キャパシタＣＮＥＧの一端の電圧をＶＮＥＧと表す。

発振器ＯＳＣは、電源電圧ＶＤＤに基づき発振し、電圧を生成する。生成された電圧は、ＤＣ−ＤＣコンバータ６２を起動する際の制御回路６４の動作電圧として用いられる。ネイティブｎＭＯＳスイッチ６８は、発振器ＯＳＣのオン・オフを制御するスイッチである。制御回路６４の起動後は、出力電圧ＶＯＵＴ１で制御回路６４を動作させるため、発振器ＯＳＣをオフすることで、消費電力を低減する。負電圧がネイティブｎＭＯＳスイッチ６８のゲート端子に加わることで、ネイティブｎＭＯＳスイッチはそのしきい値に対して十分低い電圧でオフされる。これにより、発振器ＯＳＣからのリーク電流がより小さくなる。

ｎＭＯＳスイッチ６９ＡおよびｎＭＯＳスイッチ６９Ｂは、ゲート端子にＨレベルの電圧が印加されるとオン、Ｌレベルの電圧が印加されるとオフとなる。ｐＭＯＳスイッチ６７ＡおよびｐＭＯＳスイッチ６７Ｂは、ゲート端子にＨレベルの電圧が印加されるとオン、Ｌレベルの電圧が印加されるとオフとなる。ｐＭＯＳスイッチ６７ＡおよびｐＭＯＳスイッチ６７Ｂは、インダクタ電流の供給先を選択するスイッチとして機能する。

制御回路６４は、ｎＭＯＳスイッチ６９Ａがオフとなる時（瞬間）にｐＭＯＳスイッチ６７ＡとｐＭＯＳスイッチ６７ＢのいずれかのｐＭＯＳスイッチをオンし、インダクタ電流が０［Ａ］になる時（瞬間）に当該ｐＭＯＳスイッチをオフすることで、同期整流を行う。制御回路６４は、インダクタ電流を検出する検出回路を含んでおり、これを利用してインダクタ電流が０［Ａ］になる時を検出する。整流素子としてダイオードの代わりに、ｐＭＯＳスイッチを利用することで消費電力を低減できる。検出回路は、制御回路６４内ではなく、ＤＣ−ＤＣコンバータ６２内の他の箇所に配置されていてもよい。

以下、制御回路６４が、ｎＭＯＳスイッチ６９ＡとｎＭＯＳスイッチ６９Ｂを、同期して開閉することにより、キャパシタＣＮＥＧのインダクタＬとは反対側の端子（キャパシタＣＮＥＧの一端）に負電圧を生成する動作について詳細に説明する。

図１１に、ｎＭＯＳスイッチ６９Ａのゲート電圧ＶＮ１、ｐＭＯＳスイッチ６７Ａのゲート電圧ＶＰ１、ｐＭＯＳスイッチ６７Ｂのゲート電圧ＶＰ２、インダクタＬの電流ＩＬ、インダクタの出力側端子の電圧ＶＬＸ、ｐＭＯＳスイッチ６７Ｂのゲート電圧ＶＮ２、制御電圧ＶＮＥＧ、出力電圧ＶＯＵＴ１、出力電圧ＶＯＵＴ２の時間波形を示す。

制御回路６４が、ｎＭＯＳスイッチ６９Ａのゲート電圧ＶＮ１としてＨレベルとＬレベルを交互に出力している。ゲート電圧ＶＮ１がＨレベルのとき、ｎＭＯＳスイッチ６９Ａがオンになることより、インダクタの出力側端子の電圧ＶＬＸは０［Ｖ］、すなわちグラウンド電位となる。このときインダクタＬに、入力電圧ＶＩＮに相当する電位差が加わることにより、インダクタ電流が増加する。

ゲート電圧ＶＮ１がＬレベルになると、ｎＭＯＳスイッチ６９Ａはオフになる。出力端子１５Ａ、１５Ｂのうち出力端子１５Ａ側にインダクタ電流を供給する場合は、制御回路６４はｐＭＯＳスイッチ６７Ａのゲート電圧ＶＰ１をＬレベルにする。これにより、ｐＭＯＳスイッチ６７Ａはオンする。インダクタ電流はｐＭＯＳスイッチ６７Ａを通り、出力端子１５Ａ側に流れる。このときｐＭＯＳスイッチ６７Ａのオン時の電位差を０［Ｖ］とすれば、インダクタの出力側端子の電圧ＶＬＸは、出力電圧ＶＯＵＴ１に等しくなる。

インダクタの出力側端子の電圧ＶＬＸが出力電圧ＶＯＵＴ１に等しくなっている期間内にｎＭＯＳスイッチ６９Ｂをオンする。このときキャパシタＣＮＥＧには、出力電圧ＶＯＵＴ１と０［Ｖ］の電位差に相当する電荷が貯められる。インダクタの出力側端子の電圧ＶＬＸが０［Ｖ］になる前に制御回路６４がｎＭＯＳスイッチ６９Ｂをオフすることで、この電荷はキャパシタＣＮＥＧに保持される。

ｐＭＯＳスイッチ６７Ａは、インダクタ電流が０となる瞬間に制御回路６４によってオフされる。その後、インダクタの出力側端子の電圧ＶＬＸが０［Ｖ］まで下がっても電荷が保持されているので、制御電圧ＶＮＥＧは０［Ｖ］よりも低い負電圧となる。理想的にはＶＮＥＧは、−ＶＯＵＴ１まで下がるが、実際には寄生キャパシタやリークの影響で、−ＶＯＵＴ１よりはやや大きい電圧となる。この負電圧がネイティブｎＭＯＳスイッチ６８のゲート端子に印加されることで、発振器ＯＳＣの動作が停止する。これにより消費電力を削減できる。

次に出力端子１５Ｂ側にインダクタ電流を供給する場合について述べる。ｎＭＯＳスイッチ６９Ａのゲート電圧ＶＮ１がＨレベルのとき、ｎＭＯＳスイッチ６９Ａがオンになることにより、インダクタの出力側端子の電圧ＶＬＸは０［Ｖ］、すなわちグラウンド電位となっている。このときインダクタＬに電位差ＶＩＮが加わることにより、インダクタ電流は増加する。ゲート電圧ＶＮ１がＬレベルとなると、ｎＭＯＳスイッチ６９Ａはオフし、ｎＭＯＳスイッチ６９Ｂのゲート電圧ＶＰ２をＬレベルにすることで、ｐＭＯＳスイッチ６７Ｂがオンになる。これにより、インダクタ電流はｐＭＯＳスイッチ６７Ｂを通り、出力端子１５Ｂ側に流れる。このときｐＭＯＳスイッチ６７Ｂのオン時の電位差を０［Ｖ］と仮定すれば、インダクタの出力側端子の電圧ＶＬＸは、出力電圧ＶＯＵＴ２に等しくなる。

インダクタの出力側端子の電圧ＶＬＸが出力電圧ＶＯＵＴ２に等しくなっている期間内にｎＭＯＳスイッチ６９Ｂをオンにする。このとき、キャパシタＣＮＥＧには、出力電圧ＶＯＵＴ２と０［Ｖ］の電位差に相当する電荷が貯められる。インダクタの出力側端子の電圧ＶＬＸが０［Ｖ］になる前にｎＭＯＳスイッチ６９Ｂをオフすることで、この電荷はキャパシタＣＮＥＧに保持される。

ｐＭＯＳスイッチ６７Ｂは、インダクタ電流が０となる瞬間に制御回路６４によってオフされる。その後、インダクタの出力側端子の電圧ＶＬＸが０［Ｖ］まで下がっても電荷が保持されているので、制御電圧ＶＮＥＧは０［Ｖ］よりも低い負電圧となる。理想的にはＶＮＥＧは、−ＶＯＵＴ２まで下がるが、実際には寄生キャパシタやリークの影響で、−ＶＯＵＴ２よりはやや大きい電圧となる。この負電圧が、ネイティブｎＭＯＳスイッチのゲート端子に印加されることで、発振器ＯＳＣの動作が停止する。これにより、消費電力を削減できる。

第６の実施形態によれば、動作電圧が異なる複数の負荷装置に対して電力供給しながら、負荷回路（発振器）に対するスイッチをオフするための負電圧を、低消費電力で生成できる。

（第７の実施形態）
図１２は第７の実施形態に係る電源装置の回路図である。第１〜第６の実施形態と同じ構成についての説明は適宜省略する。この電源装置は、熱電発電素子７１とＤＣ−ＤＣコンバータ７２とを備えた熱電発電装置である。

本実施形態のＤＣ−ＤＣコンバータ７２は、２つのモード（スタートアップモード、ブーストモード）を切り替え可能である。スタートアップモードでは、ＤＣ−ＤＣコンバータ７２が起動時にトランス７７を利用したブロッキング発振器として動作する。ブロッキング発振器で一定以上の出力電圧を得た後、この出力電圧を制御回路７４に動作電圧として供給し、制御回路７４を起動させる。ブーストモードでは、制御回路７４の動作開始後に、トランスの二次側巻線をインダクタンス素子（これまでの実施形態のインダクタＬに対応）として用いて、昇圧を行う。

熱電発電素子７１の出力電圧は、ＤＣ−ＤＣコンバータ７２の入力端子に入力電圧ＶＩＮとして与えられる。入力キャパシタＣＩＮは、入力端子に与えられた入力電圧ＶＩＮを平滑化する。

トランス７７は一次側巻線７９Ａと二次側巻線７９Ｂとを備える。一次側巻線７９Ａの上側端子が、ＤＣ−ＤＣコンバータ７２の入力端子１３に接続され、下側端子がネイティブｎＭＯＳスイッチ７８のドレイン端子に接続されている。二次側巻線７９Ｂの上側端子は、ｐＭＯＳスイッチ８７Ａ、ｐＭＯＳスイッチ８７Ｂ、ｎＭＯＳスイッチ８８、キャパシタＣＯＳＣに接続されている。二次側巻線７９Ｂの上側端子の電圧をＶＬＸと表す。

トランス７７の二次側巻線７９Ｂの下側端子は、ＤＣ−ＤＣコンバータ７２の入力端子１３に接続されている。

キャパシタＣＯＳＣのトランス７７と反対側の端子（キャパシタＣＯＳＣの一端）は、ｐＭＯＳスイッチ８７Ｃのドレイン端子、およびネイティブｎＭＯＳスイッチ７８のゲート端子に接続されている。キャパシタＣＯＳＣの一端とグラウンドとの間には、ダイオードを３個同じ向きに直列に接続した直列ダイオード接続８０が挿入されている。グラウンドに一番近いダイオードのアノードがグラウンドに接続されている。グラウンドから一番遠いダイオードのカソードが、キャパシタＣＯＳＣの一端に接続されている。

スタートアップモードとして、ｐＭＯＳスイッチ８７Ｃをオフに保った状態で、トランス７７、キャパシタＣＯＳＣ、ネイティブｎＭＯＳスイッチ７８によって構成されるループで、ブロッキング発振器を動作させる。ブロッキング発振器の動作により、トランス７７の二次側巻線７９Ｂの上側端子に交流電圧が電圧ＶＬＸとして生じる。交流の電圧ＶＬＸは、ｐＭＯＳスイッチ８７Ａのボディダイオードによって整流され（このときｐＭＯＳスイッチ８７Ａはオフである）、整流後の電圧が、出力電圧ＶＯＵＴ１として得られる。出力電圧ＶＯＵＴ１を制御回路７４に動作電圧として供給する。また、出力電圧ＶＯＵＴ１を負荷装置Ｌｏａｄ１に供給する。なお、負荷装置Ｌｏａｄ１およびＣＯＵＴ１を取り除き、ｐＭＯＳスイッチ８７Ａの出力を制御回路７４にのみ接続する構成も可能である。

出力電圧ＶＯＵＴ１によって起動した制御回路７４は、次にブーストモードを実行する。具体的に、制御回路７４は、トランス７７の二次側巻線７９Ｂをインダクタンス素子として利用して昇圧を行う。すなわち、二次側巻線７９Ｂのインダクタンス、ｎＭＯＳスイッチ８８、２つのｐＭＯＳスイッチ（以下、ｐＭＯＳスイッチ８７Ａ、ｐＭＯＳスイッチ８７Ｂ）を用いて、入力電圧ＶＩＮをこれより高い出力電圧ＶＯＵＴ１または出力電圧ＶＯＵＴ２に変換する。出力電圧ＶＯＵＴ１または出力電圧ＶＯＵＴ２は、それぞれ出力キャパシタＣＯＵＴ１、ＣＯＵＴ２によって平滑化され、それぞれ負荷装置Ｌｏａｄ１、Ｌｏａｄ２に供給される。

これと同時に、制御回路７４は、ｎＭＯＳスイッチ８８およびｐＭＯＳスイッチ８７Ｃを同期して開閉することにより、キャパシタＣＯＳＣのインダクタと反対側の端子（キャパシタＣＯＳＣの一端）に負電圧を生成する。この負電圧がネイティブｎＭＯＳスイッチ７８のゲート端子に制御電圧ＶＮＥＧとして印加される。ネイティブｎＭＯＳスイッチ７８は、ブロッキング発振器のオン・オフを制御する。負電圧がネイティブｎＭＯＳスイッチ７８のゲート端子に印加されることで、ネイティブｎＭＯＳスイッチ７８はそのしきい値に対して十分低い電圧でオフされる。これにより、ブロッキング発振器からのリーク電流を低減できる。

ｎＭＯＳスイッチ８８はゲート端子にＨレベルの電圧が印加されるとオン、Ｌレベル（グランド）の電圧が印加されるとオフとなる。ｐＭＯＳスイッチ８７Ａ、ｐＭＯＳスイッチ８７ＢおよびｐＭＯＳスイッチ８７Ｃは、ゲート端子にＨレベルの電圧が印加されるとオフ、Ｌレベルの電圧が印加されるとオンとなる。ｐＭＯＳスイッチ８７ＡおよびｐＭＯＳスイッチ８７Ｂはインダクタ（二次側巻線７９Ｂ）電流の供給先を選択するスイッチとして機能する。

制御回路７４は、ｐＭＯＳスイッチ８７ＡとｐＭＯＳスイッチ８７ＢのいずれかのＭＯＳスイッチをｎＭＯＳスイッチ８８がオフとなる時（瞬間）にオンし、インダクタ電流が０［Ａ］になる時（瞬間）に、当該ＭＯＳスイッチをオフすることで、同期整流を行う。

以下、制御回路７４は、ｎＭＯＳスイッチ８８およびｐＭＯＳスイッチ８７Ｃを同期して開閉することにより、キャパシタＣＯＳＣのインダクタと反対側の端子（キャパシタＣＯＳＣの一端）に負電圧を生成する動作を詳細に説明する。

図１３に、ｎＭＯＳスイッチ８８のゲート電圧ＶＮ、ｐＭＯＳスイッチ８７Ａのゲート電圧ＶＰ１、ｐＭＯＳスイッチ８７Ｂのゲート電圧ＶＰ２、トランスの二次側巻線７９Ｂの電流（インダクタ電流）ＩＬ、トランスの二次側巻線７９Ｂの出力側端子の電圧ＶＬＸ、ｐＭＯＳ３のゲート電圧ＶＰ３、制御電圧ＶＮＥＧ、出力電圧ＶＯＵＴ１、出力電圧ＶＯＵＴ２の時間波形を示す。これらの時間波形はブーストモード時におけるものである。

制御回路７４が、ｎＭＯＳスイッチ８８のゲート電圧ＶＮとしてＨレベルとＬレベルを交互に出力する。ｎＭＯＳスイッチ８８のゲート電圧ＶＮがＨレベルのとき、ｎＭＯＳスイッチ８８がオンになることにより、トランスの二次側巻線７９Ｂの出力側端子の電圧ＶＬＸは０［Ｖ］、すなわちグラウンド電位となっている。このときトランスの二次側巻線７９Ｂに電位差ＶＩＮが加わることにより、インダクタ電流ＩＬが増加する。

ｎＭＯＳスイッチ８８のゲート電圧ＶＮがＬレベルとなると、ｎＭＯＳスイッチ８８はオフする。出力端子１５Ａ側にインダクタ電流を供給する場合は、ｐＭＯＳスイッチ８７Ａのゲート電圧ＶＰ１をＬレベルにすることで、ｐＭＯＳスイッチ８７Ａをオンする。この結果、インダクタ電流ＩＬはｐＭＯＳスイッチ８７Ａを通り、出力端子１５Ａ側に流れる。このときｐＭＯＳスイッチ８７Ａのオン時の電位差を０［Ｖ］と仮定すれば、トランスの二次側巻線７９Ｂの出力側端子の電圧ＶＬＸは、出力電圧ＶＯＵＴ１に等しくなる。

トランスの二次側巻線７９Ｂの出力側端子の電圧ＶＬＸが出力電圧ＶＯＵＴ１に等しくなっている期間内に、ｐＭＯＳスイッチ８７Ｃのゲート電圧ＶＰ３をＬレベルにすることで、ｐＭＯＳスイッチ８７Ｃをオンにする。この際、ｐＭＯＳスイッチ８７Ｃには、ｐＭＯＳスイッチ８７Ｃのしきい値電圧ＶＴＨＰに相当する電位差が残り、キャパシタＣＯＳＣには、出力電圧ＶＯＵＴ１とＶＴＨＰとの電位差に相当する電荷が貯められる。トランスの二次側巻線７９Ｂの出力側端子の電圧ＶＬＸが０［Ｖ］になる前に、ｐＭＯＳ３のゲート電圧ＶＰ３をＨレベルにすることで、この電荷はキャパシタＣＯＳＣに保持される。

ｐＭＯＳスイッチ８７Ａはインダクタ電流が０となる瞬間に制御回路７４によってオフされる。その後、トランスの二次側巻線７９Ｂの出力側端子の電圧ＶＬＸが０［Ｖ］まで下がっても、キャパシタＣＯＳＣには電荷が保持されているので、ネイティブｎＭＯＳスイッチ７８の制御電圧ＶＮＥＧは、ＶＴＨＰ−ＶＯＵＴ１（ＶＴＨＰからＶＯＵＴ１を引いた値の電圧）まで下がろうとする。ＶＯＵＴ１＞ＶＴＨＰ（ＶＯＵＴ１がＶＴＨＰよりも大きい）で用いるため、ＶＴＨＰ−ＶＯＵＴ１は負である。直列ダイオード接続８０が、キャパシタＣＯＳＣの一端とグラウンドの間に挿入されているため、各ダイオードの順方向電圧降下をＶＦと表すと、負電圧は−３ＶＦまでに制限される。この直列ダイオード接続８０におけるダイオードの個数は、必要な負電圧の大きさによって調整できる。この負電圧がネイティブｎＭＯＳスイッチ７８のゲート端子に印加されることで、ブロッキング発振器の動作が停止する。

次に出力端子１５Ｂ側にインダクタ電流を供給する場合について述べる。ｎＭＯＳスイッチ８８のゲート電圧ＶＮがＨレベルのとき、ｎＭＯＳスイッチ８８がオンになることにより、インダクタＬの出力側端子の電圧ＶＬＸは０［Ｖ］すなわちグラウンド電位となっている。このときインダクタに入力電圧ＶＩＮに相当する電位差が加わることにより、インダクタ電流は増加する。

ｎＭＯＳスイッチ８８のゲート電圧ＶＮがＬレベルとなると、ｎＭＯＳスイッチ８８はオフし、ｐＭＯＳスイッチ８７Ｂのゲート電圧ＶＰ２をＬレベルにすることで、ｐＭＯＳスイッチ８７Ｂはオンする。この結果、インダクタ電流はｐＭＯＳスイッチ８７Ｂを通り、出力端子１５Ｂ側に流れる。このときｐＭＯＳスイッチ８７Ｂのオン時の電位差を０［Ｖ］とすれば、トランスの二次側巻線７９Ｂの出力側端子の電圧ＶＬＸは、出力電圧ＶＯＵＴ２に等しくなる。トランスの二次側巻線７９Ｂの出力側端子の電圧ＶＬＸが出力電圧ＶＯＵＴ２に等しくなっている期間内にｐＭＯＳスイッチ８７Ｃをオンにする。このときキャパシタＣＯＳＣには、出力電圧ＶＯＵＴ２とＶＴＨＰの電位差に相当する電荷が貯められる。トランスの二次側巻線７９Ｂの出力側端子の電圧ＶＬＸが０［Ｖ］になる前に、ｐＭＯＳスイッチ８７Ｃのゲート電圧ＶＰ３をＨレベルにしてｐＭＯＳスイッチ８７Ｃをオフすることで、この電荷はキャパシタＣＯＳＣに保持される。

ｐＭＯＳスイッチ８７Ｂは、インダクタ電流ＩＬが０となる瞬間に制御回路７４によってオフされる（ｐＭＯＳスイッチ８７Ｂのゲート端子にＨレベルの電圧が与えられる）。その後、インダクタＬの出力側端子の電圧ＶＬＸが０［Ｖ］まで下がっても、キャパシタＣＯＳＣの電荷が保持されているので、ネイティブｎＭＯＳスイッチ７８の制御電圧ＶＮＥＧは、ＶＴＨＰ−ＶＯＵＴ２まで下がろうとする。ＶＯＵＴ２＞ＶＴＨＰで用いるため、ＶＴＨＰ−ＶＯＵＴ２は負である。直列ダイオード接続８０の作用により、負電圧は−３ＶＦまでに制限される。この負電圧がネイティブｎＭＯＳスイッチ７８のゲート端子に印加されることで、ブロックブロッキング発振器の動作が停止する。これにより、消費電力を削減できる。

本実施形態では、負電圧を制限するために直列ダイオード接続８０を用いたが、代わりに、負電圧を制限させる電圧検知回路とスイッチを用いてもよい。

以上、第７の実施形態によれば、ブロッキング発振器に対するスイッチ（ネイティブｎＭＯＳスイッチ）をオフにする負電圧を低消費電力で生成できる。また、ダイオード直列接続によって負電圧を制限することで、回路内の素子の耐圧基準に合わせた負電圧を生成できる。これにより、素子を保護できる。

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

１１、２１、３１：熱電発電素子
１２、２２、３２、４２、５２、６２、７２：ＤＣ−ＤＣコンバータ
１３：入力端子
１４、２４、３４、４４、５４、６４、７４：制御回路
１５：出力端子
１６、１６Ａ、１６Ｂ：負荷回路
５６：状態監視回路
５８、６８、７８：ネイティブｎＭＯＳスイッチ
ＯＳＣ：発振器
ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６：スイッチ
Ｌｏａｄ：負荷装置
Ｄ、Ｄ２、Ｄ３、Ｄ４：ダイオード
Ｌ：インダクタ
ＣＩＮ、ＣＯＵＴ、ＣＯＵＴ１、ＣＯＵＴ２、ＣＮＥＧ、ＣＮＥＧ１、ＣＮＥＧ２、ＣＳ：キャパシタ
７７：トランス
５８、６８、７８：ネイティブｎＭＯＳスイッチ
７９Ａ：一次側巻線
７９Ｂ：二次側巻線
５７、６７Ａ、６７Ｂ、８７Ａ、８７Ｂ：ｐＭＯＳスイッチ
５９Ａ、５９Ｂ、６９Ａ、６９Ｂ、８８：ｎＭＯＳスイッチ

Claims (12)

1. 入力電圧が供給されるインダクタンス素子と、
   前記インダクタンス素子の電流を制御する第１スイッチと、
   前記インダクタンス素子の電流に応じた電荷を蓄積するキャパシタンス素子と、
   前記キャパシタンス素子を基準電位に接続する第２スイッチと、
   前記第１スイッチと前記第２スイッチとの開閉を制御する制御回路と、
   前記インダクタンス素子に接続された整流素子と、
   負荷回路と、
   前記キャパシタンス素子の前記インダクタンス素子と反対側の端子に制御端子が電気的に接続され、前記負荷回路への動作電圧の供給を切り換える第３スイッチと
   を備えたＤＣ−ＤＣコンバータ。
2. 前記第１スイッチは、前記インダクタンス素子の出力側の端子を前記基準電位に接続し、
   前記整流素子は、前記インダクタンス素子の出力側の端子に接続された
   請求項１に記載のＤＣ−ＤＣコンバータ。
3. 前記第１スイッチは、前記インダクタンス素子の入力側の端子に接続され、
   前記整流素子は、前記インダクタンス素子の入力側の端子と前記基準電位との間に接続された
   請求項１に記載のＤＣ−ＤＣコンバータ。
4. 第４スイッチと、第５スイッチと、第２整流素子と、第２キャパシタンス素子とを備え、
   前記第４スイッチは、前記インダクタンス素子の入力側の端子に接続され、
   前記第２整流素子は、前記インダクタンス素子の入力側の端子を前記基準電位に接続し、
   前記第２キャパシタンス素子は、前記インダクタンス素子の入力側の端子に一端が接続され、
   前記第５スイッチは、前記第２キャパシタンス素子の他端を前記基準電位に接続し、
   前記第１スイッチは、前記インダクタンス素子の出力側の端子を前記基準電位に接続し、
   前記キャパシタンス素子は前記インダクタンス素子の出力側の端子に接続され、
   前記整流素子は、前記インダクタンス素子の出力側の端子に接続され、
   前記制御回路は、前記第４スイッチおよび前記第５スイッチの開閉を制御する
   請求項１に記載のＤＣ−ＤＣコンバータ。
5. 前記第２スイッチの開閉の回数の、前記第１スイッチの開閉の回数に対する比率は１よりも小さい
   請求項１ないし４のいずれか一項に記載のＤＣ−ＤＣコンバータ。
6. 前記キャパシタンス素子の前記インダクタンス素子と反対側の端子に接続された第３整流素子と、
   前記第２キャパシタンス素子の前記インダクタンス素子と反対側の端子に接続された第４整流素子と、
   前記第３整流素子および前記第４整流素子と、前記基準電位との間に接続された第３キャパシタンス素子とを備え、
   前記第３スイッチの制御端子は、前記第３キャパシタンス素子の前記基準電位と反対側の端子に接続された
   請求項４に記載のＤＣ−ＤＣコンバータ。
7. 複数の出力端子と、
   前記インダクタンス素子の出力側の端子と、前記複数の出力端子との間を接続する複数の第６スイッチと
   を備えた請求項２または４に記載のＤＣ−ＤＣコンバータ。
8. 前記複数の出力端子と前記基準電位との間に接続された複数の第４キャパシタンス素子
   を備えた請求項７に記載のＤＣ−ＤＣコンバータ。
9. 一次側巻線と、前記インダクタンス素子である二次側巻線とを含むトランスを備え、
   前記一次側巻線の一端と前記二次側巻線の一端とに前記入力電圧が供給され、
   前記二次側巻線の他端が、前記キャパシタンス素子と前記整流素子とに接続され、
   前記第３スイッチが、前記一次側巻線の他端と前記基準電位との間に接続された
   請求項２に記載のＤＣ−ＤＣコンバータ。
10. 前記第３スイッチの前記制御端子と、前記基準電位との間に接続された１つ以上の整流素子の直列接続
    を備えた請求項９に記載のＤＣ−ＤＣコンバータ。
11. 前記第３スイッチは、ネイティブまたはディプレッション型トランジスタである
    請求項１ないし１０のいずれか一項に記載のＤＣ−ＤＣコンバータ。
12. 前記入力電圧を生成する電源と、
    請求項１〜１１のいずれか一項に記載のＤＣ−ＤＣコンバータと、
    を備えた電源装置。

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